JPS58111525A

JPS58111525A - タイミング検出回路

Info

Publication number: JPS58111525A
Application number: JP56209227A
Authority: JP
Inventors: Hiroaki Kotani; 博昭小谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-12-25
Filing date: 1981-12-25
Publication date: 1983-07-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、タイミング検出回路に関する。

ディジタル制御回路では、信号レベルの変化タイミング
を検出し１、各種制御Ｉｋ用いた場合がしばしばある。

従来の上記タイミング検出は、ワンシ冒ットマルチバイ
ブレータ又は微分回路等により行なわれるものであった
。

ワンシ１ットマルチパイブレータは、その回路構成が複
雑で、かつ、消費電力も比較的大きいという欠点がある
。−万、微分回路を用いた場合、入力信号レベル変化率
の影響を受けるとともに、正確なタイミング検出力ｆ行
な見ないという欠点がある。

この発明の６的は、簡単な回路構成で、かつ、極めて低
消費電力化が図られるタイミング検出ｉ路を提供すると
とｋある。

この発明の他の目的は、入力信号レベルの変化率に影響
されず、高精度のタイき／グ検出が可能なタイミング検
出回路を提供するととｋある。

この発明のさらに他の目的は、以下の説明及び図面から
明らかになるであろう。

以下、この発明を実施例とともに詳細に説明する。

第１Ａ図は、この発明の基本的一実施例を示す回路図で
ある。

この実施例では、互いに逆相の入力信号ａ、　　ａ　　
ｇＴ（絶縁ゲート型電界効果トランジスタ）Ｑｌ。

Ｑ、が直列形態とされる。そして、これらのＭＯ８ＦＥ
ＴＱ、、Ｑ、ＫＷ列に負荷手段とし工のＭＯ８ＦＥＴＱ
Ｉが設けられている。上記ＭＯ８ＦＥ　Ｔ　Ｑ　＋　−
Ｑｔはエンハンスメント型ＭＯ８Ｆ’ＥＴで構成され、
上記ＭＯ８ＦｇＴＱ、は、％に制限されないが、ディプ
レッジ璽ンＩ！ＭＯ８ＦＥＴで構成されている。

この実施例回路の動作な第２図の波形図に従って説明す
る。

上記入力信号ａ（ａ）がロウレベル（）・イレペル）カ
ラハイレベル（ｃ１ウレベル）Ｋ変化する時において、
上記信号ａがＭＯ８ＦＥＴＱ＊のしきい値電圧ｖＴに達
したときからＭ０８ＦｇＴＱｔがオンに切り換わる。−
万、上記信号ａがハイレベルのときには、ＭＯ８ＦＥＴ
Ｑ、はオンし℃おり、信号ａが上記しきい値電圧ｖＴに
達したときにオフに切り換わる。したがって、上記ＭＯ
８ＦＥＴＱ、−Ｑｔの切り換わり時間差△ｔの間では両
Ｍ　Ｏ８Ｆ　Ｂ　Ｔ　Ｑ　＋　、Ｑ　ｔがオンし又いる
ことになる。このため、その出力すは、上記時間Δｔの
関にロウレベルとなり、入力信号ａ、　　ａのレベル変
化タイミングを検出することができる。

この実施例では、ＭＯ８ＦＥＴＱ、ないしＱ。

の３個のＭＯＳＦＥＴで構成できるから、極めて少ない
素子数によって上記タイミング検出を行なうことができ
る。また、入力信号ａ、　　ａが変化しない定常状態で
は、いずれかのＭＯ８ＦＥＴＱ。

又はＱ、がオフしているため、Ｍ０８ＦＥＴＱ。

ないしＱ３を通し又電流が流れないから、極めて消費電
力を少な（することができる。

また、入力信号ａ、　　ａのレベル変化率が変化しても
、入力信号ａ、　　ａが相補的忙変化する限りにおいて
は、必ずＭｏ　８　Ｆ　Ｅ　Ｔ　Ｑｒ　−Ｑｔが同時圧
オンするため、確実に入力信号層、ａｆ）ｆ化タイミン
グを検出することができる。

さらに、上記検出信号すは、信号ａ、　　ａが中間電圧
付近でピークとなる出力波形となるため、時間遅れな（
高精度に上記タイミングを検出することができる。

第１Ｂ図には、この発明の他の基本的一実施例の回路図
が示されている。

この実施例では、タイミング検出のための駆動部が、ｐ
チ＋７ネルＭ　０８　Ｆ　Ｅ　Ｔ　Ｑ’＋　とｎチ＋７
ネルＭ０８ＦＥＴＱ＊で構成された相補型回路で構成さ
れる。このように、相補＠ＭＯ８ＦＥＴＱ’＋　ｅ　Ｑ
ｔを用いた場合には、そのゲートに共通に入力信号ａ（
又はａ）が印加される。

この実施例回路では、ｐチャンネルＭＯ８ＦＥＴＱ−の
しきい値電圧ｖ讐が、第２図に示すようにハイレベル側
となる。したがって、上記入力信号急のレベルＶ、が、
ｖ、＜ｖ、＜ｖ′Ｔの間は両Ｍ０８　Ｆ　Ｅ　Ｔ　Ｑ’
ｔ　−Ｑｔがオンするため、上記落込図の回路と同様な
タイミング検出信号すを形成することができる。

この実施例回路は、第１Ａ図と同様の効果が得られるこ
との他、入力信号が１つでよいので、入力側回路及び配
線数を簡単にすることができる。

この発明は、特に制限されないが、次に説明するスタテ
インクｆｉ）ｌ、ＡＭ　（ランダム・アクセス・メモリ
、以下Ｓ　−１４ＡＭと称する）に適用される。

第４Ａ図は、記憶容量が１６にビット、出力か１ビツト
のＳ−ａＡＭ集積回路（以下ＩＣと称する）の内部構成
を示ｌ−ている。

１６にビットのメモリセルは、各々が１２８列（ロウ）
×３２行（カラム）＝４０９６ビツト（４にビット）の
記憶容量を持つ４つのマトリクス（メモリアレイＭ−Ａ
ＲＹＩ〜Ｍ−ＡＲＹ４）から構成され、各マトリ≧スは
ロウデコーダＲ−ＤＯＲの左右ＶＣ２つづつに分けて配
置され℃いる。

ロウ系のアドレス選択ＩＩ（ワード＠ＩＷＬＩ〜ＷＬＩ
　２　Ｂ、　ＷｋＬｌ　〜ＷＲＩ　２８　）＆Ｃｋ’！
、、アドレス信号Ａ０〜Ａ５　＋　Ａ□、Ａ１．に基づ
いて得られる２１１＝２５６通りのデコード出力信号が
ロウデコーダＲ−Ｄ（ｌより送出される。

このように各マトリックスのメモリーＭ−ＯＥＬハ’７
−　）”＠ＷＬ　１〜ＷＥ、　１２８．　　ＷＲ１〜Ｖ
１１２８のいずれか一本と後に説明する相補データ線対
Ｄｌｌ、ＤＩｌ〜Ｄ１３２．Ｄ１３２のいずれか一対と
に接続され℃いる。

アドレス信号Ａｌ　、Ａ６は、４つのメモリマトリクス
のうち１つだけを選択するために用いられる。選択され
た１つのメモリマトリクスにおいて１つのカラムを選択
するためにアドレス信号Ａ。

〜Ａ　、　、が用いられる。

メモリｖトリクス選択回路Ｇ８は上記アドレス信号Ａ、
、Ａ、に基づいて４つの組み合せに解読する。

カラムデコーダ０−ＤＯＲ１〜０−ＤＯＢ４はそれぞれ
上記アドレス信号人、〜Ａ１．に基づいて２″＝３２通
りのカラム−折用デコード出力信号を提供する。

読み出し時においてコモンデータ硼対ＯＤＬ。

ＯＤＬはコモンデータ線分割用トランジスタ（Ｑ、。

Ｑｌ　；・・・・・・Ｑ４−　　Ｑ４　　’）　’よっ
て各メモリアレイごと＆Ｃ４分割され、書き込み時にお
いてコモンデータ線対ＯＤＬ、ＯＤＬは共通に結合され
る。

センスアンプ８Ａ１．　　ＳＡ２，８Ａ３．ＳＡ４は上
記分割されるコモンデータ線対ＯＤＬ、　　Ｑｌに対応
してそれぞれ設けられ曵いる。

この様にコモンデータ線対ＯＤＬ、ＯＤＬを分割し、そ
れぞれ忙センスアンプ８Ａ１，８Ａ２゜ＳＡ３．ＳＡ４
を設けたねらいはコモンデータ馨対ＯＤＬ、ＯＤＬの寄
生容量を分割し、メモリセル情報読み出し動作の高速化
を図ることにある。

アドレスバッファＡＤＨは１４の外部アドレス信号Ａ０
〜へ〇からそれぞれ１４対の相補アドレス信号ａ０〜ａ
ｌｌを作成し、デコーダ回路（凡−ＤＯＲ，０−ＤＯＲ
，ＧＳ）及びタイミング検出制御回路（ＴＤＯ）Ｋ送出
する。

タイミング検出□制−回路（ＴＤＯ”）は、後で第３図
を用いて詳しく説明するが、相補アドレス信号ａ０〜ａ
ＳＳを受け、との相補アドレス信号の変化を検出して、
制御信号をデータ出力バッファ（ＤＯＢ）Ｋ出力するよ
うに構成されている。

内部制御信号発生回路００Ｍ−ＧＥは２つの外部制御信
号Ｏ８（チップセレクト信号）、　　ＷＥ（ライトイネ
ーブル信号）Ｖ受けて、０８ｌ（ロウデコーダ制御信号
）、５ＡＣ（センスアンプ制御信号）、ｗｅ（書き込み
制御信号）、ｍｏａ（データ出力バッファ制御信号）、
Ｄ　Ｉ　ｏ７５データ人カバッファ制御信号）、０８ｘ
　（内部制御信号）等を送出する。

第４Ａ図に示す８−ＲＡＭｌ０の回路動作を第４Ｂ図の
タイミング図に従って説明する。

このＩＯｋ＆けるアドレス設定動作、読み出し動作、書
き込み動作は一方の外部制御信号Ｏ８がロウレベルの期
間のみ行なわれる。この際他方の外部制御信号ｗｍがハ
イレベルならば読み出し動作を行ない、ロウレベルなら
ば書き込み動作を行なう。

まずアドレス設定動作および読み出し動作につい（説明
する。

アドレス設定動作は、外部制御信号Ｃ８がロウレベルで
ある場合、この期間に印加されたアドレス信号に基づい
て常に行なわれる。逆に外部制御信号Ｏ８をハイレベル
にし又おくことＫよっ℃、不確定なアドレス信号に基づ
（アドレス設定動作および読み出し動作を防止できる。

外部制御信号Ｏ８がロウレベルになると、ｏウデコーダ
）Ｌ−ＤＯＲはこの信号に同期したハイレベルの内部制
御信号０８１を受けて動作を開始する。上記ロウデコー
ダ（兼ワードドライバ）Ｒ−ＤＯＲは８種類の相補対ア
ドレス信号ａ０〜ａｓ。

ａ□、ａ３．を解読して１つのワード線を選択し、これ
をハイレベルに駆動する。

一方、４つのメモリアレイＭ−ＡＲＹＩ〜Ｍ−Ａ）ＬＹ
４のうちいずれか１つがメモリアレイ選択信号ｍ１〜ｍ
４によって選択され、選択された１つのメモリアレイ（
例えばＭ−人ＲＹＩ）中の１つの相補データ憩対（例え
ばＤｌｌ、Ｄｌｌ）がカラムデコーダ（例えば０−ＤＯ
ＲＩ　）によって選択される。

この様にして１つのメモリセルが選択（アドレス設定）
される。

アドレス設定動作によつ工選択されたメモリセルの情報
は分割されたコモンデータ線対のうちの１つに送出され
センスアンプ（例えば８Ａ１）で増幅される。

この場合、４つのセンスアンプ８Ａ１，８Ａ２゜ＳＡ３
，８Ａ４のうちいずれか１つがメモリアレイ選択信号ｍ
１〜ｍ４によって選択され、選択された１つのセンスア
ンプのみがハイレベルの内部制御信号８ＡＯを受けてい
る期間動作する。

この様に４つのセンスアンプ８Ａ１，８Ａ２゜８Ａ３，
８Ａ４のうち使用する必要のない３つのセンスアンプを
非動作状態とするととにより低消費電力化を図ることが
できる。上記非動作状態の３つのセンスアンプの出力は
ハイインピーダンス（）ａ−ティング）状態ど□される
。

センスアンプの出力備考はデータ出力バッファＤＯＢｋ
より増幅され、出力データＤ。ｕｔ　としてＩＯ外部に
送出される。

上記データ出力バッファＤＯＢはノーイレベルの制御信
号ＤＯＯを受けている期間動作する。

次に書き込み動作について説明する。

外部制御信号ＷＥがロウレベルになると、これに同期し
たハイレベルの制御信号ｗｅがコモンデータ線分割用ト
ランジスタ（Ｑ、、Ｑ、；・・・・・・。

Ｑ４＝　Ｑ４　　）に印加され、コモンデータ線対ＯＤ
Ｌ、ＯＤＬが共通に結合される。

一万、データ人力バッファＤＩＢは、ロウレベルの制御
信号りよＣを受けている期間、工０外部からの入力デー
タ信号Ｄｉｎを増幅し前記共通に結合されたコモンデー
タ線対ＯＤＬ、０ＤＬＫｆｓ出するＯ上記コモンデータ線対ＯＤＬ、０Ｌ）Ｌ上の入力データ
信号は、アドレス設定動作によって定められたメモリセ
ルＭ−ＯＥＬに書き込まれる。

上記８−ＲＡＭにおいて、特に、−万の外部制御信号Ｏ
８ｔロウレベルにした１１で連続して複数のメモリセル
の読出しを行な５場合（通常’ＡＡモードと呼ばれてい
る）、データ出カッくツファＤＯＢは活性化されたまま
となりている。このために、新たに選択されたメモリセ
ルの読出しを行なうとき、以前の読み出しデータに応じ
たレベルが、例えばＩＯの出力データ端子に結合された
負荷容量（嵜生容量）等に保持された状態になっている
ために、反転読出しのための出力信号振幅が大きくなっ
℃動作速度が遅くなってしまう。

そこで、このような読出し動作速度を改善するために、
第３図の実施例に示すようなタイミング検出制御回路（
ＴＤＯ）が上記８−ＲＡＭに設けられる。

上記第４Ａ図のアドレスバッファＡＤＨからのアドレス
信号１゜、ａ、ないし”Ｉｌｌ　　”１ｍを受ける第１
Ａ図に示したと同様なタイミング検出回路が設けられる
。この実施例では、そのうち、アドレス信号ａ６．　　
鳳。及びａｌｌｔ　　ａｔｓを受けるタイミング検出回
路（Ｑ、ないしＱ、）及び（Ｑ−ないしｑｓ　）が代表
として示されている。

この実施例では、上記外部制御信号Ｏ８がノ・イレベル
のデータ保持状態での上記タイミング検出回路での電流
消費を防止するために、特に制限されないが、低しきい
値電圧化されたパワースイッ？Ｍ　０８　Ｆ　Ｂ　Ｔ　
Ｑ４　、　Ｑｓ　カ電ｓ電圧＊に設けられている。これ
らのＭＯ８ＦＥＴＱ４　、Ｑ−は内部制御信号Ｏ８ｘに
よって制御される。この内部制御信号Ｏ８ｘは、％に制
限されないが、上記信号０８１と同期して、同極性に変
化する。

上記各タイミング検出回路の出力端子は共通化され（ワ
イヤードオア）ている。ゲート、ドレイン間が交差結線
されたＭ　ＯＳ　Ｆ　Ｂ　Ｔ　Ｑｓ　、Ｑｅは上記共通
化されたタイミング検出信号を受ける増幅回路として設
けられている。上記増幅ＭＯ８ＦＢＴＱｓ　、Ｑｅのそ
れぞれのドレインにはパワースイッチを兼ねた負荷ＭＯ
８ＦＥＴＱｙ　−Ｑｍが設けられ、これらのゲートには
上記制御信号０８ｘが印加されている。そして、上記共
通化されたタイミング検出信号は、上記−万の増幅ＭＯ
８ＦＲＴＱ０のゲートに入力されている。

上記ＭＯ８ＦＥＴＱ、のドレイン出力は、直列形態の電
源電圧ｔ１４１１ＭＯ８Ｆ’ＢＴＱ、のゲートに伝見ら
れる。

一万、上記Ｍ０８ＦＢＴＱｓのドレイン出力は、相補ア
ドレス信号麿。〜ａ０の入力タイミングから、データ出
力バッファＤＯＢの動作タイミングまでを規足する遅延
時間を形成するインバータＩＶ、、ＩＶ、を通して直列
形態の接地電位＠Ｍ０８ＦＥＴＱ、。のゲートに伝えら
れる。そし１、上記Ｍ０８　Ｆ　ＢＴＱｅ　−Ｑｔｅの
直列接続点から、データ出力バッファＤＯＢの動作タイ
ミング制御信号Ｎが形成される。

一万、データ出力バッファＤＯＢは、％に制限されない
が、センスアンプからの増幅出力信号り、、Ｄ、を受け
る変形差動形態のＭＯ８ＦＥＴＱｏｅ　Ｑｓｔ及びＱｌ
ｌｌ　Ｑ１４からなる駆動段と、この駆動段での増幅出
力信号を受けるプツシニブル形態の出力Ｍ　Ｏ８Ｐ　Ｉ
　Ｔ　Ｑｌ？　−Ｑｔ８と、この実碑例で新たに設けら
れたＭＯ−一”Ｑｔａ−Ｑｔ。とにより構成されている
。上記ＭＯ８ＦＥＴＱｎ−Ｑｖｅは、それぞれ上記Ｍ　
０８　Ｆ　Ｅ　Ｔ　Ｑｌｙ−Ｑｔａのゲートと接地電位
間に設けられ、上記タイミング制御信号Ｎがゲートに共
通に印加されている。

なお、データ出力バッファＤＯＢの出力端子（出力デー
タ端子）には、外部データバスに分割抵抗Ｒ，、Ｒ，が
設けられ、５−ＲＡＭの出力がハイインピーダンスのと
き、所定のバイアスが与えられるようにされている。

この実施例回路の動作を第５図のタイミング図に従って
説明する。

同図圧水すように、外部制御信号Ｏ８がロウレベルの１
１で連続して読出し動作を行なう場合において、１回目
の続出し動作が終了して、第２回目の読出し動作のため
にアドレス信号Ａｉが変化すると、上記アンレス信号Ａ
ｉ　！（対応した相補アドレス信号！１ｅａｉも変化す
る。このために、上記相補アドレス信号ａ　ｓ　ｒ　ａ
　ｉを受けるタイミング検出回路から出力されるタイミ
ング検出信号は、瞬時ロウレベルになる。すると、この
信号を受けるＭＯ８ＦＥＴＱｓがオフする方向く変化す
る。

このＭＯ８ＦｇＴＱ、のオフへの変化によってＭ０８Ｆ
ＥＴＱ、がオンする方向に変化し、増々Ｍ０８ＦＢＴＱ
ｓｖオフするように作用する。このタメ、ＭＯ８ＦＢＴ
Ｑ、　が、ｔｙからオフｋ、ＭＯ８ＦＥＴＱ、がオフか
らオンに急峻に切り換わる。

上記ＭＯ８ＦＢＴＱ、　の、＋７［より、ＭＯ８ＦＥＴ
Ｑ０がオンとなって、Ｍ　Ｏ８Ｆ　Ｅ　Ｔ　Ｑ　１゜、
Ｑ、。

をオンさせる。

したがって、第１回目の続出データが同図のようにハイ
レベルでありた場合において、上記ＭＯ８ＦｇＴＱｎ−
Ｑｔｏのオンにより、センスアンプからの増幅出力り、
、Ｄ、に無関係に出力ＭＯ８ＦＢＴＱｓｖ−Ｑｚａが強
制的にオフとなる。したがって、出力端子り。Ｕアのレ
ベルは分割抵抗）％１．Ｒ，に従りて中間レベルに設定
されること忙なる。

−万、上記タイ建ング検出信号のハイレベルへの復帰に
よって、再びＭ　Ｏ８Ｆ　Ｂ　Ｔ　Ｑ　ｓがオンする方
向に変化する。これにより上記同様なＭＯ＄ＦＥＴＱ、
、Ｑ・との正帰還作用により急峻にＭ０８ＦＥＴＱ、が
オン％Ｑｌがオフに切り換わる。

したがって％ＭＯ８ＦＢＴＱ、はオフすることＫなるが
、次に述べるように時間ＴＤの間、ＭｏＳ　Ｆ　ＥＴ　
Ｑｓｏがオフ状態にされているため、ＭＯ８Ｆ　Ｂ　Ｔ
　Ｑ＋ｏ−Ｑｓｏは、そのゲート容量にノ・イレベルが
保持されているのでオン動作を継続している。−万、Ｍ
Ｏ８ＦＥＴＱ、のオフにより、そのドレイン出力はハイ
レベルになるが、インバータＩＶ、、ＩＶ、が設げられ
ているために、時間ＴＤだけ遅れてＭＯ８ＦｇＴＱ、。

のゲートに伝えられる。したがって、上記時間ＴＤｆｅ
け連れてＭＯ８ＦＥＴＱ、。がオンするため、この時間
ＴＤだけ遅れてＭ　０８　Ｆ　Ｅ　Ｔ　Ｑ＋＋ｅ−Ｑｔ
。がオフする。このオフするタイミングは、２回目の読
出し動作のデータがセンスアンプから伝えられる時間と
略一致するように、上記時間ＴＤが設定されている。

したがって、データ出力バッファＤＯＢは、新たな読出
データを直ちに出力する。

この場合、反転読出しにより、ロウレベルを出力すると
き、出力Ｍ　０８　Ｆ　ＥＴ　Ｑ　＋ｓは、上記中間レ
ベルからロウレベルに変化させるものであるので、その
出力振幅が小さく高速読出しが実現できる。すなわち、
同図圧点縁で示すように、データ出力バッ７アＤＯＢが
、第１回目のデータに応じたレベルを保持していると、
例えば、データ出力バッファＤＯＢの出力端子に結合さ
れた寄生容量（図示せず）等に、上記レベルに対応した
電荷が保持されていることｋなる。このため、次の読み
出し動作において、そのレベルがロウレベルのデータを
出力するため＜、Ｍ０８ＦＥＴＱ、、がオン状態にされ
たとき、Ｍ　０８　Ｆ　Ｅ　Ｔ　Ｑｎは、ハイレベルに
対応した比稜的多く電荷量を放電させて、上記データ出
力バッファＤＯＢの出力端子の電圧をロウレベルにさせ
なければならない。

これに対して、本実施例に従えば、アドレス検出回路に
よって、アドレス信号の変化が検出されると、データ出
力バッファＤＯＢの出力がフローティング状１！ｉＩＫ
され、データ出力バッファＤＯＢの出力端子の電圧が、
上記分割抵抗Ｒ，、Ｒ，によって設定されたハイレベル
とロウレベルとの間の電圧Ｖ、にされる。このため、上
記寄生容量に保持されている電荷量は比較的少なく、Ｍ
Ｏ８ＦｇＴＱｘａのオンによって上記電荷を放電するた
めの時間が短か（てすむ。その結果として、反転続出し
動作を、例えば同図に示すように時間ｔｄだけ速くする
ことができる。

なお、上記タイミング検出信号は、センスアンプＳＡＩ
ないＵＳＡ４の入力側の信号レベルをリセットするため
に用いるものとし工もよい。すなわち、センスアンプＳ
ＡＩないしＳＡ４の入力側においても、以前の続出し動
作でのデータが残っているので、反転読出し動作が遅く
なるからである。このように、センスアンプＳＡＩない
ＵＳＡ４の入力側のデータ＆　ＩＪ上セツトるためには
、その差動入力間を短絡して共通の中間レベルを上記ア
ドレス入力タイミングからメモリセル選択終了まで印加
するようにすればよい。このようにすることにより、上
記読出し速度をいりそう速（することができる。

この発明は、前記実施例に限定されない。

上記入力レベルの変化タイミングを検出する駆動手段と
しては、バイポーラトランジスタを用いるものであって
もよい。また、負荷手段は、抵抗素子等例んでありても
よい。

この発明は、信号レベルの変化タイミングを検出する回
路とし工、各種ディジタル制御回路に広く利用すること
ができる。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図は、それぞれこの発明の基本的一実
施例を示す回路図、第２図は、その動作を説明するため
のタイミング図、第３図は、この発明ｖ８−ＲＡＭｋ適
用した場合の電部−実施例を示す回路図、第４Ａ図は、
この発明が適用される８−ＲＡＭの一実施例を示すブｑ
ツク図、第４Ｂ図は、その動作を説明するためのタイミ
ング図、第５図は、第３図の実施例回路の動作を説明す
るためのタイミング図である。第４（ＩＦｑｏ　ＣＹｃｔＦ＞Ｂ　図

Claims

【特許請求の範囲】１、　入力信号を受は互いに相補的に動作する直列形態
の駆動トランジスタＱ、、Ｑ、と、これらのトランジス
タＱｔ　、Ｑｔ　Ｋ直列に設けられた負荷手段とを含み
、上記トランジスタＱ＝　−Ｑｔと負荷手段との＊ａ点
から入力信号のレベル変化タイミング検出回路を得るも
のとしたことｖ４１黴とするタイミング検出回路。２、上記トランジスタＱｔ　＝　　Ｑｔは、互いに逆相
の入力信号を受ける同一導電層のＭＯＳＦＥＴであるこ
とを特徴とする特許請求の範囲第１項記載のタイミング
検出回路。３、上記トランジスタＱ、、Ｑ、は、共通の入力信号な
受ける相補Ｗｉ＊ＭＯ８ＦＢＴであることを