JPH0262780A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
め要約のデータは記録されません。
Description
低消費電力化、高信顛度化に関するものである。
ック図である。(1)は行アドレス入力、(2)は行ア
ドレス入力+11を増幅または反転するための行アドレ
スバッファ、(3)は行アドレス人力(1)に与えられ
た行アドレス信号を復号化するための行アドレスデコー
ダ、(4)は列アドレス入力、(5)は列アドレス入力
(4)を増幅または反転するための列アドレスバッファ
、(6)は列アドレス入力(4)に与えられた列アドレ
ス信号を複合化するための列アドレスデコーダ、(7)
は情報を記憶するメモリセルがマトリクス状に配列され
たメモリセルアレイ、(8)はマルチプレクサ、(9)
は小振幅の続出し電圧を感知増幅するセンスアンプ、0
ωはセンスアンプ(9)の出力を更に半導体記憶装置の
外部に取り出すレベルまで増幅するための出力データハ
ノファ、θDは読出しデータ出力、0りは書込みデータ
入力、0争は書込みデータ入力に与えられた信号を増幅
するための入力データバソファ、 [141はチンプ選
沢入力、09は読出し/書込み制御人力、 Q6)はチ
ップの選択/非選択とデータの続出し/書込みモードに
応してセンスアンプ(91,出力データバッファaの、
書込みデータバッファ031などを制御する続出し/書
込み制御回路である。
示したものである。ここでは筒車のため2行2列の構成
のものを示している。第8図において、(20a) 、
(20b) と(21a) 、 (21b) は
ビット線対であり、(22)と(23)は行アドレスデ
コーダ(3)の出力点に接続されたワード線、(24a
)〜(24b) はワード線(22) ・(23)とビ
ット線対 (20a) 、 (20b)と(21a)
、 (21b) の交点に配置されたメモリセル、(2
5a) 、 (25b) と(26a) 、 (26
b) は一端を電tAQ呻に他端をビット線に接続さ
れたビット線負荷であり、(27a) 、 (27b)
と(28a) 、 (28b) は第7図の列ア
ドレスデコーダ(6)の出力信号がゲートに入力され、
ドレイン又はソースがそれぞれピント線(20a) 、
(20b)と(21a) 、 (21b)に接続され
、ソース又はドレインが人/出力線(以後I10線とい
う)対(29a)。
(8)を構成するトランスファゲート、(9)はI10
線対(29a) 、 (29b) の電位差を検出する
センスアンプ、(10)はセンスアンプ(9)の出力を
増幅する出力バッファである。
)に示す高抵抗負荷型NMOSメモリセルや、第9図f
blに示すCMOS型メモリセルが用いられる。
レインを記憶ノード(45a) 、 (45b) ニ、
ケ−) ;fc互イニIt方ノl’レインに、ソースを
接地(19+に接続したNチャネルのドライバートラン
ジスタ、(42a) 、 (42b) はドレインまた
はソースを記憶ノード(45a) 、 (45b)
に、ゲートをワードviI(22)または(23)に、
ソースまたはドレインをビット線QIllまたは(21
)に接続したNチャネルのアクセストランジスタ、(4
3a)、 (43b5は一端を電tAalOに他端を記
憶ノード(45a) 、 (45b)。
はドレインを記憶ノードに、ゲートを互いに他のドレイ
ンに、ソースを電aae+に接続したPチャネルトラン
ジスタである。
いて説明する。メモリセル(24a)を選択する場合に
は、行アドレス入力filから選択ずベメモリセル(2
4a)が位置する行に対応した行アドレス信号が入力さ
れ、メモリセル(24a)が接続されたワード線(22
)が選択(例えばHigb)レベルになり、他のワード
線(23)は非選択(例えばLow) レベルにされ
る。同様にビット綿の選択も列アドレス入力(4)から
選択すベメモリセル(24a)とそのメモリセル (24a)が接続されたビット線対(20a) 、 (
20b)が位置する列に対応した列アドレス信号が入力
され、そのビット線対(20a) 、 (20b)に接
続されたトランスファーゲート(27a) 、 (27
b)のみが導通するので、選択されたビット線(20a
) 、 (20b)のみI10線対(29a) 、 (
29b)に接続され、他のビット線(21a)。
(29b)がら切り關Iされる。
明する。いまメモリセルの記憶ノード(45a)がll
1IXh レベルであり、記憶ノード(45b)がLo
wレベルであるとする。このとき、メモリセルの一力の
ドライバートランジスタ(41a)は非吉通状態にあり
、他方のドライバートランジスタ(41b) は導通状
態にある。ワード線(22)がHighで選択された状
態にあるから、メモリセルのアクセストランジスタ(4
2a)、 (42b) は共に導通状態にある。従って
、電tXa+++−ビット線負荷(25b)−ビット線
(20b)−アクセストランジスタ(42b)−ドライ
バートランジスタ(41b)−接地(1mの経路に直流
電流が発生する。しかし、もう一方の経路電a 01m
−ビノド線負荷(25a)−ビット線(20a)−アク
セストランジスタ(42a)−ドライバートランジスタ
(41a)−接地θΦの経路ではドライバートランジス
タ(41a)が非導通であるので直流電流は流れない。
電位は、ビット線負蒲トランジスタ(25a) 、 (
25b) 。
(電源電位−Vth)となる。また、直流電流の流れる
方のビット線(20b) の電位は、ドライバートラン
ジスタ(41b) アクセストランジスタ(42b
) とビット線負荷(25a)の導通抵抗で抵抗分割
されて(電源電位−vth)からΔVだけ電位が低下し
、(電源電位−vth−Δ■)になる。ここでΔ■は、
ビット線振幅とよばれ、通常50mV〜500mV程度
であり、ビット線負荷の大きさにより調整される。
)に現われ、これをセンスアンプ(9)により増幅し、
更に出カバソファOIで増幅し、データ出力00として
読み出される。なお、読出しの場合には入力データバ・
7フア(!りは読出し/書込み制御回路061によりI
10線対(29a) 、 (29h)を駆動しないよう
にしている。
線の電位を強制的に低電位に引き下げ、他方のピノI・
線の電位を高電位に引き上げることにより書き込みを行
う。例えば、メモリセル(24a)に反転データを書込
むには、データ入力バノファ(11により一方のI10
線(29a) をLo−レベルに、他方の110線(2
9b)をHigh レベルにし、一方のビットIX(
20a)をLowレヘレベ、他方のビット線(20b)
をHigh レベルにすることにより3込み動作を行う
。
ので、同一行上のすべてのメモリセルが゛活性化される
ので、電源から全列のメモリセルに電流が流れ込み、大
容量半導体記憶装置を構成する場合、消費電流が大きく
なるという問題点があった。また、ワード線は金属に比
較して抵抗の高いポリシリコン、モリブデンシリサイド
、タングステンシリサイドなどで構成されているので、
ワード線の長い大容量半導体記憶装置を構成する場合、
同一ワード線に接続されるメモリセルの増加による容量
負荷の増大とあいまって、遅延時間が大きくなり、高速
のアクセス時間が得られないなどの問題点があった。
第2の従来の半導体記憶装置が公開特許公報58−21
1393またはUSI’4,5.42,486に提案さ
れている。この半導体記tα装置はメモリセルをマトリ
クス状に配置したメモリセルアレイを列方向に分割して
配置したN個のメモリセル群の1つを選択するメモリヤ
11群選)尺綿と、アクセスすべきメモリセル群の行ア
ドレス信号を解読する行デコーダと、この行デコーダの
出力端子に接続する前置ワード線と、前記メモリセル群
選択線の選択信号と前記前置ワード線の出力信号との論
理積をとるアンド機能ゲートの出力端子に接続されたワ
ード線とからなり、前記前置ワード線と前記ワード線を
行方向に並列して配列しており、以下その構成を説明す
る。
あり、−例として、列方向に3ブロツクに分、ツリした
メモリセル群(51a) 、 (51b)および(51
c)を配置した場合を示している。同図において、(5
2a) 、 (52b)および(52c)はそれぞれメ
モリセル群(51a) 、 (51b)および(51c
)を選択するメモリ上11群選1尺線、Oωはワード線
(53a)、 (53b) および(53c) と同
一方向に並行して配置ワード線、(56a)(56b)
および(56c) は入力端子がそれぞれ前置ワード
線(55)とメモリセル群選択線(52a)〜(52c
)に接続され、出力端子がそれぞれワード線(53a)
〜(53c)に接続されたアンド機能ゲートである。
2の従来の半導体記憶装Tの動作について説明する。例
えばメモリセル群(51a)内のワード線(53a)
は前置ワード線(55)と、これに対して垂直に走る
メモリセル群選択信号(52a)を入力とするスイッチ
ングゲート(56)によって活性化される。この方式で
はワードを選択する時間は前置ワード線(55)とワー
ド線(53a) の遅延時間で決まる。前置ワード線(
55)の容量はメモリセルのアクセストランジスタ(4
2a) 、 (42b) のゲート・ドレイン間容計、
ゲート・ソース間容量とゲート・基板間容量の和からな
るゲート容量を含まないからそれを含んだ従来のワード
線の容量よりもはるかに小さい。かり、ワード線(53
a) のCR遅延は長さが短いので無視できる。したが
ってこの第2の従来の半導体記憶装置を用いれば行を選
択する時間を大幅に短縮することができる。また前置ワ
ード線(55)はゲート電極を構成しないので行選択線
の構成材F’lは仕事関数に関係なく選択でき、種々の
低抵抗材料を適用できる。更にこの第2の従来の半導体
記t(2g置では選択されたブロック中の1本のワード
線(53a) に接続されたメモリセルだけしかアクセ
スされないので、ビット線の負荷トランジスタからメモ
リセルへ流入する無効な電流が従来に比べ1/(ブロッ
ク数)に低減でき低消費電力化も同時に達成できる。
いるので、低消費電力化のため大きなフロック分割数を
必要とする、より大容量の半導体記憶装置においては、
1本のワード線(55)に接続されるアンド機能ゲート
(56)の数が増加するため、また列数の増加に伴い前
置ワードvA(55)の長さが長くなるため、前置ワー
ド線のきゃパシタンスと抵抗が共に大きくなり、前置ワ
ード線(55)での遅延が大きくなるという問題点があ
った。
のため大きなブロック分割を必要とし、i’lii i
?7ワート線(55)のキャパシタンスが大きくなり、
前置ワード線(55)をドライブする行デコーダ(54
)のMO5I−ランジスクが長時間飽和領域で動作する
ため、ホットエレクトロン効果で、MOS)ランジスタ
の閾値電圧が時間的に変動し、半導体記憶装置のアクセ
ス時間のシフトをもたらすという信頼性上の問題点があ
り、大容量の半導体記憶装置における多ブロツク分割は
不可能であった。
め、前置ワード線(55)の充放電電流が大きくなり、
前置ワード線をアルミ金属で形成した場合、アルミのマ
イグレーションが発生し、断線故障となることからも信
頼性上の問題点があった。
たもので、メモリセル選択の時間を大幅に低減できると
共に、デコーダ出力段の負荷キャパシタンスを大幅に低
減でき、信頼性の高い半導体記憶装置を得ることを目的
とする。
複数個のブロックに分割して得られた小メモリセル群と
、前記小メモリセル群内のメモリセルに接続された分割
ワード線と、前記分割ワード線を選択するローカルデコ
ーダと、複数個の前記小メモリセル群からなる大メモリ
セル群内の前記「1−カルデコーダに接続されたサブ行
選択線と、Iiイ記サす゛行]尺線を11尺するサフ゛
グロバルテ゛コーダと、複数個の11力記大メモリセル
群からなるメモリセルアレイ全体の前記サブグローバル
デコーダに接続されたメイン行選択線と、前記メイン行
選(尺キ泉を選1尺するメイングローバルデコーダから
成るものである。
デコーダでメイン行選択線を選択し、つぎにメイン行選
択線と大メモリセル群選択線を入力とするサブグローバ
ルデコーダによりサブ行選択線をi!訳し、更にサブ行
選択線と小メモリセルBY LM択線を入力とするロー
カルデコーダにより分割ワード線を選択することにより
、メモリセルを選択するものである。
はその物理的レイアウトを示している。第1図において
、(611) 〜(61m)は複数個のメモリセルがマ
トリクス状に配列されて成るメモリセルアレイを複数個
(この図の例ではmxn個)のブロックに分割して得ら
れた小メモリセル群、(621)〜(62n)はm個の
小メモリセル群がn個配列されてなる大メモリセル群、
(631)〜(63k)はメイングローバルデコーダ、
(6411) 〜(64kn)はサブグローバルデコー
ダ、(6511) 〜(65km)はローカルデコーダ
、(661)〜(66k)はメイン行選択線、 (6
711) 〜(67kn)はサブ行選択線、(6811
) 〜(68km) はメモリセルに接続された分割
ワード線、(69)は内部アドレス信号、(701)〜
(70n) は大メモリセル群選択線(711)〜(
70m) は列アドレス信号をデコードして得られた
信号が与えられる小メモリセル群選択線である。この列
では全体のレイアウトは特に限定しないが、節華化する
ため、高速化のため、メイングローバルデコーダ(63
1)〜(63k) サブグローバルデコーダ(641
1) 〜(64kn) ローカルデコーダ(fl
i5 I 1) 〜(65km) は、それぞれメ
モリセルアレイ、大メモリセル群(621)〜(62n
)、小メモリセル群(611) 〜(61m)の端で信
号源に近い側に配置されている。また、特に限定しない
が、マイングローバルデコーダ(631)は、高速化の
ため、アドレス入力端子に近い側に配置されている。
の実施例の半導体記憶装置の動作について説明する。
された分割ワード線(6811) は、メイングロー
バルデコーダ(631)に前記メモリセルに対応するア
ドレス信号(69)を与え、メイン行選択線(661)
を選択し、サブグローバルデコーダ(6411)に、前
記メイン行選択線(661)選択信号と前記小メモリセ
ル群(611)が属する大メモリセル群に対応する大メ
モリセル群選択L?!(701)信号を人力することに
よりサブ行選択線(6711)を選択し、更にローカル
デコーダ(6511)に、前記サブ行選択線(671)
選択信号と小メモリセル群選択線(711)を入力とす
ることにより選択されるものである。
時間はメイン行選択線(661) と、サブ行選択′
gA(67+1) と、分割ワード線(68I)の遅
延時間で決まる。
は、メモリセルのアクセストランジスタ(42a) 、
(42b)のゲート・ドレイン間容量、ゲートソース
間容量とゲート・基板間容量の和からなるゲート各社を
含まないのは第2の従来例の半導体記憶装置と同様であ
る。
中にm個の小メモリセル群が含まれているようなメモリ
セルアレイを考えると、第2の従来例の半導体記憶装置
の前置ワード線の出力負荷ゲート数がmxn個であるの
に比べて、本発明の第1の実施例のメイン行iK沢線(
661〜(66k)の出力負荷ゲート数はn個、サブ行
選択線(6711) 〜(67kn)の出力負荷ゲート
数はm個になる。mおよびnは2以上の自然数であるか
ら m≦mn、n≦mn となり、メイン行道IR線(661)〜(66k)サブ
行選択線(671) 〜(67k) の容■はそれぞれ
大ブロックの分割数fnl、小ブロックの分割数+m+
に比例し、ブロックの分υ1数(m x n )に比例
する、第2の従来例の半導体記憶装置の前置ワード線の
容量より小さくなる。従って、このように第2の従来例
の半導体記憶装置の前置ワード線をメイン行選択線(6
61)〜((i6k)、サブ行選択線(671) 〜(
67k)の多(2)階層構成にすることにより、大きな
容量をドライブするMoSトランジスタを無くすること
ができ、ホ・7トエレクトロン効果を抑制し、アルミマ
イグレーションなどの問題を回避することが可能となり
信転性の高い半導体記憶装置が得られる効果がある。
イクルの中でドライブする総負荷ゲート数は少なくなる
。第2の従来例の半導体記憶g 11に比べて本発明の
第1の実施例ではデコードa能ゲートの段数が1段多く
その分遅延を発生するが、例えば4Mb以上の大容量半
導体記憶装置においては、段数が増えることσ遅延より
も、出力ゲート1kが増えることによる遅延の方が大き
くなる。
を用いればメモリセルを選択する時間を大幅に短縮する
ことができる。また、第2の従来例の半導体記i11装
置の場合より1サイクルの中でドライブする総負荷ゲー
ト数は少なくなることにより、(周波数)×(容量)×
(電圧)2に比例する充放電による消費電力が減少する
ため、信#R性の高い半導体記憶装置が得られる。
千ノブが高温にならないため、高速のアクセス時間の半
導体記憶!A置が得られる。
、電源、接地線、信号線のノイズ量が減少し、電気的に
安定な半導体記憶装置が得られる。
8km)のCR3!i延は多数分割が可能で長さを短く
できるため無視できるので従来例より小さくなりアクセ
ス時間の高速な半導体記憶装置が得られる。
km) の材料の抵抗率が高くても高速なアクセス時間
を得られることから、分割ワード線(681l) 〜(
68km)の材料と製造プロセスの選択範囲が拡がり、
製造歩留り重視のプロセスが選択できることから、従来
例に比べ安価な半導体記憶装置が得られる。
択線(6711) 〜’(67k n) はゲート電極
を構成しないので行選択線の構成材料は仕事関数に関係
なく選択でき、モリブデンシリサイド、タングステンシ
リサイド、モリブデン、タングステン、アルミなどの種
々の低抵抗材料を適用でき、材料の選択範囲が拡がり、
製造歩留り重視のプロセス選択できることから、従来例
に比べ安価な半導体記憶装置が得られる。
択された大メモリセル群の中の分割ワーL′線(G’B
I I) 〜(68km)の中の1本に接>Xされ
たメモリセルだけしかアクセスされないので、ビット線
の負荷トランジスタからメモリセルへ流入する無効な1
流が第1の従来例の半導体記憶装置に比べl/(小メモ
リセル群数m X n )に低減でき低消費電力となる
のは第2の従来例の半導体記憶装置と同様であるが、本
発明の実施例では、上記の理由で、小メモリセル群数(
m X n )を大きくできるので、第2の従来例の半
導体記憶装置よりも低消費電力の半導体記憶装置が得ら
れる。
モリセルへの流入電流の占める割合が大きいので極めて
有効である。
択された大メモリセル群の中の分割ワード線(6B
+ 1) 〜(68km)の中の1本に接続されたメモ
リセルだけしかアクセスされず、しかも多分側が可能な
ため、そのメモリセル数が極めて少ないため、読み出し
動作によって増加するソフトエラー率が激減し、信頼性
の高い半導体記憶装置がir)られる。
示している。この例ではメイン行速1只線(66)の長
さを短くするため、メイングローバルデコーダ(63+
)〜(63k)をメモリセルアレイの中間に配置し、サ
ブグローバルデコーダ(6411) 〜(64kn)−
ローカルデコーダ(651l) 〜(65km)は、特
に限定しないが高速化のため、それぞれ大メモリセルア
レイ群(621)〜(62n)、小メモリセル群(61
1)〜(61m)の端で信号源に近い側に配置されてい
る。このことにより、この発明の第1の実施例の効果に
加えて、更に、高速のアクセス時間の+′−導体記憶装
置が得られる。
択的にドライブされるようにするとメイン行選択線の容
量が小さくなるので更に、高速。
示している。この例ではサブ行選択線(67)の長さを
短くするため、第2図、第3図のメモリセルアレイのレ
イアウトにおいてサブグローバルデコーダ(64! I
) 〜(64k n)を大メモリセル群の中間に配置し
、ローカルデコーダ(6511) 〜(65km) は
、特に限定しないが高速化のため、小メモリセル群(6
11) 〜(61m)の端で信号源に近い側に配置さ
れている。このことにより、この発明の第1.第2の実
施例の効果に加えて、更に高速のアクセス時間の半導体
記憶装置が得られる。
的にドライブされるようにするとサブ行選択線の容■が
小さくなるので更に、高速、低消費電力5高(3頼度の
半導体記憶装置が得られる。
示している。この例では分割ワード線(68)の長さを
短くするため、第2図、第3図。
カルデコーダ(65I l) 〜(65km)を小メモ
リセル群の中間に配置している。このことにより、この
発明の第1.第2.第3の実施例の効果に加えて、更に
高速のアクセス時間の半導体記憶装置が得られる。
的にドライブされるようにすると分割ワード線の容量が
小さくなり、活性化されるメモリセルの数も減るので更
に、高速低消費電力、高信頼度の半導体記憶装置が得ら
れる。
いる。第6図において、(611)〜(611m)は複
数個のメモリセルがマトリクス状に配列されて成るメモ
リセルアレイを複数個(この図の例ではmn個)のブロ
ックに分割して得られた小メモリセル群、(6211)
〜(621n)はm個の小メモリセル群(6111)〜
(611m)からなる大メモリセル群、(63−■)〜
(631)は複数(i」)個の行をまとめて選1尺する
メイングローパルプコータ゛、(64−1)〜(64j
n) は複数(i)個の行をもとめて選択するサブグ
ローバルデコーダ、(6511)〜(65im) はロ
ーカルデコーダ、(661)〜(661) はメイン
行il1尺線、(6711) 〜(67jn) はサ
ブ行選択線、(6B+1)〜(68im) はメモリ
セルに接続された分割ワード線、(69)は内部アドレ
ス信号、(701)〜(70n) は大メモリセル群
と複R(i j)行からなる大メモリセル行群(731
)〜(731)を同時に選択する大メモリセル群選択線
、(711)〜(711m)は小メモリセル群と複数(
i)行からなる小メモリセル行群(72+1)〜(72
in)を同時に選択する小メモリセル群選択線である。
行アドレス入力と列アドレス入力とをデコードして得ら
れた信号が与えられる。この例では全体のレイアウトを
特に、限定しないが高速化のため、前垂化するため、メ
イングローバルデコーダ(631)〜(631)、サブ
グローバルデコーダ(641I) 〜(64jn)ロー
カルデコーダ(6511) 〜(65tm) は、そ
れぞれメモリセルアレイ、大メモリセル群(621)
〜(621n) 、小メモリセル群(611)〜(61
1m)の端で信号源に近い側に配置されている。また、
特に限定しないが、メイングローバルデコーダ(631
)〜(631)は、同速化のため、アドレス入力端子に
近い側に配置されている。
て説明する。
続された分割ワード線(6811) は、メイングロ
ーバルデコーダ(631)に前記メモリセルが屈する大
メモリセル行群(731)に対応するアドレス信号(6
9)を与え、メイン行選択線(661)を選択し、サブ
グローバルデコーダ(6411)に、前記メイン行選択
線(661)選択信号と前記小メモリセル群(6111
)が属する大メモリセル群(6211)と小メモリセル
行群(72+1)に対応する大メモリセル群選択線(7
01)信号を入力することによりサブ行選択線(671
1) を選択し、更にローカルデコーダ(6511)に
、前記サブ行選択線(6711)選択信号とメモリセル
が属する小メモリセル群(61++) と所望の行に
対応する小メモリセル群選択線(711)を入力とする
ことにより選択されるものである。
イングローバルデコーダ(631)〜(631)の数が
1/ (i j)に減り、サブグローバルデコーダ(6
411) 〜(64jn)の数がI / iに減るため
、この発明の第1の実施例の効果に加えて更に低消費電
力の半導体記憶装置が得られる。
ブ行iHIJ’<線(67I 1) 〜(67jn)の
数が減るため、これらの両方またはいずれかをメモリセ
ルの間に配設してもチップ面積の増加は無視できる程度
であるから、その場合、メイン行選択線(661)〜(
661)とサブ行選択線(6711) 〜(67jn)
の数の容量が減るため、この発明の第1の実施例の効果
に加えて更にアクセス時間の高速な半導体記憶装置が得
られる。
、 サブ行選択線(6711)〜(67jn)の交点数
が減るのでビット線容量が凍り、この発明の第1の実施
例の効果に加えて更にアクセス時間の高速な半導体記憶
装置が得られる。
、サブ行選択vA(67−!+) 〜(67−jn)の
交点数が凍るの、でビット線とメイン行選択線、(67
11) 〜(67jn) はサブ行選択線の短絡が減り
、製造歩留が良くなることから、この発明の第1の実施
例の効果に加えて更に安価な半導体記憶装置が得られる
。
.第4の実施例の実施例と組合わせることにより、晶速
、低消費電力、高信頼度の半導体記憶装置が得られる。
選択線、サブ行選択線1分割ワード線の材料は以下の組
み合せが可能である。
↓ ↓上記のポリシリコン
はメモリセルのアクセストランジスタのゲートを構成す
るポリシリコンと共有することによりモリセルの面積を
増加することなく、大容量の半導体記憶装置が得られる
。
形成すると、製造プロセスがajilになるので、安価
な半導体記憶装置が得られる。特にこの発明の第5の実
施例および第5の実施例と第2第3.第4のキ■み合せ
の場合は、メイン行選択線とサフ゛行1ff1尺線の故
がすくないので、線のピンチが緩いため、千ノブ面積を
増加させることなくため安価な半導体記憶装置が得られ
る。
で形成すると、メイン行選択線とサブ行選択線のピッチ
でチップ面積が増加することないため、千ノブ面積が小
さく半導体記憶装置が得られる。
どの材料でポリサイド化されたものであれば、更に高速
の半導体記憶装置が得られることは言うまでもない。
ルプ=1−ダ、サブグローバルデコーダ、ローカルデコ
ーダはANDのシンボルで表記しているが、これは入力
、出力がL ow activeでもIf igh a
ctiveでもよく、広義のANDa能ゲートであるこ
とは言うまでもない。
行選択線とサブ行選択線の2階層に分けて選択する例を
示したが、更に大容量の半導体記憶装置に対しては、3
階層、4階層と多層化した方が好ましいことは言うまで
もない。
メイン行選択線を選択し、次にメイン行選択線と大メモ
リセル群選択線の各信号を入力とするサブグローバルデ
コーダによりサブ行速1尺線を選択し、更にサブ行選択
線と小メモリセル群選択線の各信号を入力とするローカ
ルデコーダにより分割ワード線を選択するようにしたの
で、メモリセル選択の時間を大幅に低減できると共にデ
コーダ出力段の負荷キャパシタンスを大幅に低減でき、
信頼性の高い半導体記憶装置を得ることができる。
はごの発明の第1の実施例のレイアウト図、第3図はこ
の発明の第2の実施例のレイアウト図、第4図はこの発
明の第3の実施例のレイアウト図、第5図はこの発明の
第4の実施例のレイアウト図、第6図はこの発明の第6
の実施例のレイアウト図、第7図は第1の従来例のブロ
ック図、第8図は第1の従来例の回路図、第9図はSR
AMのメモリセルの回路図、第1θ図は第2の従来例の
ブロック図である。 図中、(61)は小メモリセル群、(62)は第メモリ
セル群、(63)はメイングローバルデコーダ、(64
)はサブグローバルデコーダ、(65)はローカルデコ
ーダ、(66)はメイン行選択線、(67)はサブ行選
択線、(68)は分割ワード線、(69)は行アドレス
、(70)は大群選択線、(71)は小群選択線を示す
。 面、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第4図 N+ryム五ベイ染 第9図 2の21a 2θb、21b 2θα21(1 20b、21b 手続補正書(自発)
Claims (1)
- 【特許請求の範囲】 メモリセルアレイを複数個のブロックに分割して得られ
た小メモリセル群と、 複数個の前記小メモリセル群からなる大メモリセル群と
、 前記小メモリセル群内に設けられた第1選択線(分割ワ
ード線)と、 前記大メモリセル群内に設けられた第2選択線(サブ行
選択線)と、 前記メモリセルアレイに設けられた第3選択線(メイン
行選択線)と、 前記メイン行選択線を選択する第1のデコーダ(メイン
グローバルデコーダ)と、 前記サブ行選択線を前記メイン行選択線と大メモリセル
群の選択信号に基づいて活性化する第2のデコーダ(サ
ブグローバルデコーダ)と、前記分割ワード線を前記サ
ブ行選択線と小メモリセル群の選択信号に基づいて活性
化する第3のデコーダ(ローカルデコーダ)とを備えた
ことを特徴とする半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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JP63214302A JPH0766666B2 (ja) | 1988-08-29 | 1988-08-29 | 半導体記憶装置 |
US07/400,223 US4977538A (en) | 1988-08-29 | 1989-08-29 | Semiconductor memory device having hierarchical row selecting lines |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63214302A JPH0766666B2 (ja) | 1988-08-29 | 1988-08-29 | 半導体記憶装置 |
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Publication Number | Publication Date |
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JPH0262780A true JPH0262780A (ja) | 1990-03-02 |
JPH0766666B2 JPH0766666B2 (ja) | 1995-07-19 |
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ID=16653483
Family Applications (1)
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