JPH0262780A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置のアクセス時間の高速化、
低消費電力化、高信顛度化に関するものである。

〔従来の技術〕

（１）第１の従来技術の構成の説明 第７図は第１の従来の半導体記憶装置の一例を示すブロ
ック図である。（１）は行アドレス入力、（２）は行ア
ドレス入力＋１１を増幅または反転するための行アドレ
スバッファ、（３）は行アドレス人力（１）に与えられ
た行アドレス信号を復号化するための行アドレスデコー
ダ、（４）は列アドレス入力、（５）は列アドレス入力
（４）を増幅または反転するための列アドレスバッファ
、（６）は列アドレス入力（４）に与えられた列アドレ
ス信号を複合化するための列アドレスデコーダ、（７）
は情報を記憶するメモリセルがマトリクス状に配列され
たメモリセルアレイ、（８）はマルチプレクサ、（９）
は小振幅の続出し電圧を感知増幅するセンスアンプ、０
ωはセンスアンプ（９）の出力を更に半導体記憶装置の
外部に取り出すレベルまで増幅するための出力データハ
ノファ、θＤは読出しデータ出力、０りは書込みデータ
入力、０争は書込みデータ入力に与えられた信号を増幅
するための入力データバソファ、　［１４１はチンプ選
沢入力、０９は読出し／書込み制御人力、　Ｑ６）はチ
ップの選択／非選択とデータの続出し／書込みモードに
応してセンスアンプ（９１，出力データバッファａの、
書込みデータバッファ０３１などを制御する続出し／書
込み制御回路である。

第８図は第７図の半導体記憶装置のメモリセル周辺部を
示したものである。ここでは筒車のため２行２列の構成
のものを示している。第８図において、（２０ａ）　、
　（２０ｂ）　　と（２１ａ）　、　（２１ｂ）　　は
ビット線対であり、（２２）と（２３）は行アドレスデ
コーダ（３）の出力点に接続されたワード線、（２４ａ
）〜（２４ｂ）　はワード線（２２）　・（２３）とビ
ット線対　（２０ａ）　、　（２０ｂ）と（２１ａ）　
、　（２１ｂ）　の交点に配置されたメモリセル、（２
５ａ）　、　（２５ｂ）　　と（２６ａ）　、　（２６
ｂ）　　は一端を電ｔＡＱ呻に他端をビット線に接続さ
れたビット線負荷であり、（２７ａ）　、　（２７ｂ）
　　と（２８ａ）　、　（２８ｂ）　　は第７図の列ア
ドレスデコーダ（６）の出力信号がゲートに入力され、
ドレイン又はソースがそれぞれピント線（２０ａ）　、
　（２０ｂ）と（２１ａ）　、　（２１ｂ）に接続され
、ソース又はドレインが人／出力線（以後Ｉ１０線とい
う）対（２９ａ）。

（２９ｂ）に共通に接続され、第７図のマルチプレクサ
（８）を構成するトランスファゲート、（９）はＩ１０
線対（２９ａ）　、　（２９ｂ）　の電位差を検出する
センスアンプ、（１０）はセンスアンプ（９）の出力を
増幅する出力バッファである。

第８図のメモリセル（２４）には、例えば、第９図ｆａ
）に示す高抵抗負荷型ＮＭＯＳメモリセルや、第９図ｆ
ｂｌに示すＣＭＯＳ型メモリセルが用いられる。

第９図において、（４１ａ）　、　（４１ｂ）　　はド
レインを記憶ノード（４５ａ）　、　（４５ｂ）　ニ、
ケ−）　；ｆｃ互イニＩｔ方ノｌ’レインに、ソースを
接地（１９＋に接続したＮチャネルのドライバートラン
ジスタ、（４２ａ）　、　（４２ｂ）　はドレインまた
はソースを記憶ノード（４５ａ）　、　（４５ｂ）　　
に、ゲートをワードｖｉＩ（２２）または（２３）に、
ソースまたはドレインをビット線ＱＩｌｌまたは（２１
）に接続したＮチャネルのアクセストランジスタ、（４
３ａ）、　（４３ｂ５は一端を電ｔＡａｌＯに他端を記
憶ノード（４５ａ）　、　（４５ｂ）。

に接続した負荷抵抗、（４４ａ）　、　（４４ｂ）　　
はドレインを記憶ノードに、ゲートを互いに他のドレイ
ンに、ソースを電ａａｅ＋に接続したＰチャネルトラン
ジスタである。

（２）第１の従来技術の作用、動作の説明次に動作につ
いて説明する。メモリセル（２４ａ）を選択する場合に
は、行アドレス入力ｆｉｌから選択ずベメモリセル（２
４ａ）が位置する行に対応した行アドレス信号が入力さ
れ、メモリセル（２４ａ）が接続されたワード線（２２
）が選択（例えばＨｉｇｂ）レベルになり、他のワード
線（２３）は非選択（例えばＬｏｗ）　　レベルにされ
る。同様にビット綿の選択も列アドレス入力（４）から
選択すベメモリセル（２４ａ）とそのメモリセル （２４ａ）が接続されたビット線対（２０ａ）　、　（
２０ｂ）が位置する列に対応した列アドレス信号が入力
され、そのビット線対（２０ａ）　、　（２０ｂ）に接
続されたトランスファーゲート（２７ａ）　、　（２７
ｂ）のみが導通するので、選択されたビット線（２０ａ
）　、　（２０ｂ）のみＩ１０線対（２９ａ）　、　（
２９ｂ）に接続され、他のビット線（２１ａ）。

（２１ｂ）　は非選択となりＩ１０線対（２９ａ）　、
　（２９ｂ）がら切り關Ｉされる。

選択されたメモリセル（２４ａ）の読出し動作につき説
明する。いまメモリセルの記憶ノード（４５ａ）がｌｌ
１ＩＸｈ　レベルであり、記憶ノード（４５ｂ）がＬｏ
ｗレベルであるとする。このとき、メモリセルの一力の
ドライバートランジスタ（４１ａ）は非吉通状態にあり
、他方のドライバートランジスタ（４１ｂ）　は導通状
態にある。ワード線（２２）がＨｉｇｈで選択された状
態にあるから、メモリセルのアクセストランジスタ（４
２ａ）、　（４２ｂ）　は共に導通状態にある。従って
、電ｔＸａ＋＋＋−ビット線負荷（２５ｂ）−ビット線
（２０ｂ）−アクセストランジスタ（４２ｂ）−ドライ
バートランジスタ（４１ｂ）−接地（１ｍの経路に直流
電流が発生する。しかし、もう一方の経路電ａ　０１ｍ
−ビノド線負荷（２５ａ）−ビット線（２０ａ）−アク
セストランジスタ（４２ａ）−ドライバートランジスタ
（４１ａ）−接地θΦの経路ではドライバートランジス
タ（４１ａ）が非導通であるので直流電流は流れない。

このとき直流電流の流れない方のビット線（２０ａ）の
電位は、ビット線負蒲トランジスタ（２５ａ）　、　（
２５ｂ）　。

（２６ａ）、　（２６ｂ）の閾値電圧をｖｔｈとすると
（電源電位−Ｖｔｈ）となる。また、直流電流の流れる
方のビット線（２０ｂ）　の電位は、ドライバートラン
ジスタ（４１ｂ）　　　アクセストランジスタ（４２ｂ
）　　とビット線負荷（２５ａ）の導通抵抗で抵抗分割
されて（電源電位−ｖｔｈ）からΔＶだけ電位が低下し
、（電源電位−ｖｔｈ−Δ■）になる。ここでΔ■は、
ビット線振幅とよばれ、通常５０ｍＶ〜５００ｍＶ程度
であり、ビット線負荷の大きさにより調整される。

このビット線振幅はトランスファゲート（２７ａ）。

（２７ｂ）を介してＩ１０線（２９ａ）　、　（２９ｂ
）に現われ、これをセンスアンプ（９）により増幅し、
更に出カバソファＯＩで増幅し、データ出力００として
読み出される。なお、読出しの場合には入力データバ・
７フア（！りは読出し／書込み制御回路０６１によりＩ
１０線対（２９ａ）　、　（２９ｈ）を駆動しないよう
にしている。

Ｂ込みの場合には、Ｌｏ−データを書き込む側のビット
線の電位を強制的に低電位に引き下げ、他方のピノＩ・
線の電位を高電位に引き上げることにより書き込みを行
う。例えば、メモリセル（２４ａ）に反転データを書込
むには、データ入力バノファ（１１により一方のＩ１０
線（２９ａ）　をＬｏ−レベルに、他方の１１０線（２
９ｂ）をＨｉｇｈ　　レベルにし、一方のビットＩＸ（
２０ａ）をＬｏｗレヘレベ、他方のビット線（２０ｂ）
をＨｉｇｈ　レベルにすることにより３込み動作を行う
。

（３）第１の従来技術の問題点の説明 従来の半導体記ｔα装置は以上のように構成されている
ので、同一行上のすべてのメモリセルが゛活性化される
ので、電源から全列のメモリセルに電流が流れ込み、大
容量半導体記憶装置を構成する場合、消費電流が大きく
なるという問題点があった。また、ワード線は金属に比
較して抵抗の高いポリシリコン、モリブデンシリサイド
、タングステンシリサイドなどで構成されているので、
ワード線の長い大容量半導体記憶装置を構成する場合、
同一ワード線に接続されるメモリセルの増加による容量
負荷の増大とあいまって、遅延時間が大きくなり、高速
のアクセス時間が得られないなどの問題点があった。

（４）第２の従来技術の構成の説明 そこでこれらの問題点を解決するために第１０図に示す
第２の従来の半導体記憶装置が公開特許公報５８−２１
１３９３またはＵＳＩ’４，５．４２，４８６に提案さ
れている。この半導体記ｔα装置はメモリセルをマトリ
クス状に配置したメモリセルアレイを列方向に分割して
配置したＮ個のメモリセル群の１つを選択するメモリヤ
１１群選）尺綿と、アクセスすべきメモリセル群の行ア
ドレス信号を解読する行デコーダと、この行デコーダの
出力端子に接続する前置ワード線と、前記メモリセル群
選択線の選択信号と前記前置ワード線の出力信号との論
理積をとるアンド機能ゲートの出力端子に接続されたワ
ード線とからなり、前記前置ワード線と前記ワード線を
行方向に並列して配列しており、以下その構成を説明す
る。

第１Ｏ図は第２の従来の半導体記憶装置のブロック図で
あり、−例として、列方向に３ブロツクに分、ツリした
メモリセル群（５１ａ）　、　（５１ｂ）および（５１
ｃ）を配置した場合を示している。同図において、（５
２ａ）　、　（５２ｂ）および（５２ｃ）はそれぞれメ
モリセル群（５１ａ）　、　（５１ｂ）および（５１ｃ
）を選択するメモリ上１１群選１尺線、Ｏωはワード線
（５３ａ）、　（５３ｂ）　および（５３ｃ）　　と同
一方向に並行して配置ワード線、（５６ａ）（５６ｂ）
および（５６ｃ）　　は入力端子がそれぞれ前置ワード
線（５５）とメモリセル群選択線（５２ａ）〜（５２ｃ
）に接続され、出力端子がそれぞれワード線（５３ａ）
〜（５３ｃ）に接続されたアンド機能ゲートである。

（５４）は行デコーダである。

（５）第２の従来技術の作用、動作の説明次に、この第
２の従来の半導体記憶装Ｔの動作について説明する。例
えばメモリセル群（５１ａ）内のワード線（５３ａ）　
　は前置ワード線（５５）と、これに対して垂直に走る
メモリセル群選択信号（５２ａ）を入力とするスイッチ
ングゲート（５６）によって活性化される。この方式で
はワードを選択する時間は前置ワード線（５５）とワー
ド線（５３ａ）　の遅延時間で決まる。前置ワード線（
５５）の容量はメモリセルのアクセストランジスタ（４
２ａ）　、　（４２ｂ）　のゲート・ドレイン間容計、
ゲート・ソース間容量とゲート・基板間容量の和からな
るゲート容量を含まないからそれを含んだ従来のワード
線の容量よりもはるかに小さい。かり、ワード線（５３
ａ）　のＣＲ遅延は長さが短いので無視できる。したが
ってこの第２の従来の半導体記憶装置を用いれば行を選
択する時間を大幅に短縮することができる。また前置ワ
ード線（５５）はゲート電極を構成しないので行選択線
の構成材Ｆ’ｌは仕事関数に関係なく選択でき、種々の
低抵抗材料を適用できる。更にこの第２の従来の半導体
記ｔ（２ｇ置では選択されたブロック中の１本のワード
線（５３ａ）　に接続されたメモリセルだけしかアクセ
スされないので、ビット線の負荷トランジスタからメモ
リセルへ流入する無効な電流が従来に比べ１／（ブロッ
ク数）に低減でき低消費電力化も同時に達成できる。

〔発明が解決しようとする課題〕

（１）従来技術の問題点の説明 第２の従来の半導体記憶装置は以上のように構成されて
いるので、低消費電力化のため大きなフロック分割数を
必要とする、より大容量の半導体記憶装置においては、
１本のワード線（５５）に接続されるアンド機能ゲート
（５６）の数が増加するため、また列数の増加に伴い前
置ワードｖＡ（５５）の長さが長くなるため、前置ワー
ド線のきゃパシタンスと抵抗が共に大きくなり、前置ワ
ード線（５５）での遅延が大きくなるという問題点があ
った。

また大容量の半導体記憶装置においては、低消費電力化
のため大きなブロック分割を必要とし、ｉ’ｌｉｉ　ｉ
？７ワート線（５５）のキャパシタンスが大きくなり、
前置ワード線（５５）をドライブする行デコーダ（５４
）のＭＯ５Ｉ−ランジスクが長時間飽和領域で動作する
ため、ホットエレクトロン効果で、ＭＯＳ）ランジスタ
の閾値電圧が時間的に変動し、半導体記憶装置のアクセ
ス時間のシフトをもたらすという信頼性上の問題点があ
り、大容量の半導体記憶装置における多ブロツク分割は
不可能であった。

更に前置ワード線（５５）のキャパシタンスが大きいた
め、前置ワード線（５５）の充放電電流が大きくなり、
前置ワード線をアルミ金属で形成した場合、アルミのマ
イグレーションが発生し、断線故障となることからも信
頼性上の問題点があった。

（２）発明の詳細な説明 この発明は上記のような問題点を解消するためになされ
たもので、メモリセル選択の時間を大幅に低減できると
共に、デコーダ出力段の負荷キャパシタンスを大幅に低
減でき、信頼性の高い半導体記憶装置を得ることを目的
とする。

〔課題を解決するための手段〕

この発明に係わる半導体記憶装置はメモリセルアレイを
複数個のブロックに分割して得られた小メモリセル群と
、前記小メモリセル群内のメモリセルに接続された分割
ワード線と、前記分割ワード線を選択するローカルデコ
ーダと、複数個の前記小メモリセル群からなる大メモリ
セル群内の前記「１−カルデコーダに接続されたサブ行
選択線と、Ｉｉイ記サす゛行］尺線を１１尺するサフ゛
グロバルテ゛コーダと、複数個の１１力記大メモリセル
群からなるメモリセルアレイ全体の前記サブグローバル
デコーダに接続されたメイン行選択線と、前記メイン行
選（尺キ泉を選１尺するメイングローバルデコーダから
成るものである。

〔作用〕

この発明における半導体記憶装置は、メイングローバル
デコーダでメイン行選択線を選択し、つぎにメイン行選
択線と大メモリセル群選択線を入力とするサブグローバ
ルデコーダによりサブ行選択線をｉ！訳し、更にサブ行
選択線と小メモリセルＢＹ　ＬＭ択線を入力とするロー
カルデコーダにより分割ワード線を選択することにより
、メモリセルを選択するものである。

〔発明の実施例〕

（１１実施例の構成の詳細な説明 以下、この発明の第１の実施例を図について説明する。

第１図はこの発明の第１の実施例のブロツク図、第２図
はその物理的レイアウトを示している。第１図において
、（６１１）　〜（６１ｍ）は複数個のメモリセルがマ
トリクス状に配列されて成るメモリセルアレイを複数個
（この図の例ではｍｘｎ個）のブロックに分割して得ら
れた小メモリセル群、（６２１）〜（６２ｎ）はｍ個の
小メモリセル群がｎ個配列されてなる大メモリセル群、
（６３１）〜（６３ｋ）はメイングローバルデコーダ、
（６４１１）　〜（６４ｋｎ）はサブグローバルデコー
ダ、（６５１１）　〜（６５ｋｍ）はローカルデコーダ
、（６６１）〜（６６ｋ）はメイン行選択線、　　（６
７１１）　〜（６７ｋｎ）はサブ行選択線、（６８１１
）　〜（６８ｋｍ）　　はメモリセルに接続された分割
ワード線、（６９）は内部アドレス信号、（７０１）〜
（７０ｎ）　　は大メモリセル群選択線（７１１）〜（
７０ｍ）　　は列アドレス信号をデコードして得られた
信号が与えられる小メモリセル群選択線である。この列
では全体のレイアウトは特に限定しないが、節華化する
ため、高速化のため、メイングローバルデコーダ（６３
１）〜（６３ｋ）　　サブグローバルデコーダ（６４１
１）　　〜（６４ｋｎ）　　　ローカルデコーダ（ｆｌ
ｉ５　　Ｉ　１）　〜（６５ｋｍ）　　は、それぞれメ
モリセルアレイ、大メモリセル群（６２１）〜（６２ｎ
）、小メモリセル群（６１１）　〜（６１ｍ）の端で信
号源に近い側に配置されている。また、特に限定しない
が、マイングローバルデコーダ（６３１）は、高速化の
ため、アドレス入力端子に近い側に配置されている。

（２）実施例の作用、動作の詳細な説明法に、この第１
の実施例の半導体記憶装置の動作について説明する。

例えば小メモリセル群（６１１）内のメモリセルの接続
された分割ワード線（６８１１）　　は、メイングロー
バルデコーダ（６３１）に前記メモリセルに対応するア
ドレス信号（６９）を与え、メイン行選択線（６６１）
を選択し、サブグローバルデコーダ（６４１１）に、前
記メイン行選択線（６６１）選択信号と前記小メモリセ
ル群（６１１）が属する大メモリセル群に対応する大メ
モリセル群選択Ｌ？！（７０１）信号を人力することに
よりサブ行選択線（６７１１）を選択し、更にローカル
デコーダ（６５１１）に、前記サブ行選択線（６７１）
選択信号と小メモリセル群選択線（７１１）を入力とす
ることにより選択されるものである。

この実施例においては分割ワード（６８１りを選択する
時間はメイン行選択線（６６１）　　と、サブ行選択′
ｇＡ（６７＋１）　　と、分割ワード線（６８Ｉ）の遅
延時間で決まる。

メイン行選択線（６６１）の容量とサブ行選択線の各項
は、メモリセルのアクセストランジスタ（４２ａ）　、
　（４２ｂ）のゲート・ドレイン間容量、ゲートソース
間容量とゲート・基板間容量の和からなるゲート各社を
含まないのは第２の従来例の半導体記憶装置と同様であ
る。

大メモリセル群の数がｎ個で、１個の大メモリセル群の
中にｍ個の小メモリセル群が含まれているようなメモリ
セルアレイを考えると、第２の従来例の半導体記憶装置
の前置ワード線の出力負荷ゲート数がｍｘｎ個であるの
に比べて、本発明の第１の実施例のメイン行ｉＫ沢線（
６６１〜（６６ｋ）の出力負荷ゲート数はｎ個、サブ行
選択線（６７１１）　〜（６７ｋｎ）の出力負荷ゲート
数はｍ個になる。ｍおよびｎは２以上の自然数であるか
ら ｍ≦ｍｎ、ｎ≦ｍｎ となり、メイン行道ＩＲ線（６６１）〜（６６ｋ）サブ
行選択線（６７１）　〜（６７ｋ）　の容■はそれぞれ
大ブロックの分割数ｆｎｌ、小ブロックの分割数＋ｍ＋
に比例し、ブロックの分υ１数（ｍ　ｘ　ｎ　）に比例
する、第２の従来例の半導体記憶装置の前置ワード線の
容量より小さくなる。従って、このように第２の従来例
の半導体記憶装置の前置ワード線をメイン行選択線（６
６１）〜（（ｉ６ｋ）、サブ行選択線（６７１）　〜（
６７ｋ）の多（２）階層構成にすることにより、大きな
容量をドライブするＭｏＳトランジスタを無くすること
ができ、ホ・７トエレクトロン効果を抑制し、アルミマ
イグレーションなどの問題を回避することが可能となり
信転性の高い半導体記憶装置が得られる効果がある。

また ｍ＋ｎ　　≦　ｍｎ となり、第２の従来例の半導体記憶装置の場合より１サ
イクルの中でドライブする総負荷ゲート数は少なくなる
。第２の従来例の半導体記憶ｇ　１１に比べて本発明の
第１の実施例ではデコードａ能ゲートの段数が１段多く
その分遅延を発生するが、例えば４Ｍｂ以上の大容量半
導体記憶装置においては、段数が増えることσ遅延より
も、出力ゲート１ｋが増えることによる遅延の方が大き
くなる。

したがってこの本発明の第１の実施例の半導体記憶装置
を用いればメモリセルを選択する時間を大幅に短縮する
ことができる。また、第２の従来例の半導体記ｉ１１装
置の場合より１サイクルの中でドライブする総負荷ゲー
ト数は少なくなることにより、（周波数）×（容量）×
（電圧）２に比例する充放電による消費電力が減少する
ため、信＃Ｒ性の高い半導体記憶装置が得られる。

また、消費電力が小さいため、チップ発熱量が小さく、
千ノブが高温にならないため、高速のアクセス時間の半
導体記憶！Ａ置が得られる。

更に、充放電によるスイッチング電流が小さくなるため
、電源、接地線、信号線のノイズ量が減少し、電気的に
安定な半導体記憶装置が得られる。

また、分、？リワード、Ｗｌ　（６８１１）　　〜（６
８ｋｍ）のＣＲ３！ｉ延は多数分割が可能で長さを短く
できるため無視できるので従来例より小さくなりアクセ
ス時間の高速な半導体記憶装置が得られる。

またこのことにより、分割ワード線（Ｈ１＋）〜（６８
ｋｍ）　の材料の抵抗率が高くても高速なアクセス時間
を得られることから、分割ワード線（６８１ｌ）　〜（
６８ｋｍ）の材料と製造プロセスの選択範囲が拡がり、
製造歩留り重視のプロセスが選択できることから、従来
例に比べ安価な半導体記憶装置が得られる。

またメインン行選択線（６６１）〜（６６ｋ）サブ行選
択線（６７１１）　〜’（６７ｋ　ｎ）　はゲート電極
を構成しないので行選択線の構成材料は仕事関数に関係
なく選択でき、モリブデンシリサイド、タングステンシ
リサイド、モリブデン、タングステン、アルミなどの種
々の低抵抗材料を適用でき、材料の選択範囲が拡がり、
製造歩留り重視のプロセス選択できることから、従来例
に比べ安価な半導体記憶装置が得られる。

更にこの本発明の第１の実施例の半導体記憶装置では選
択された大メモリセル群の中の分割ワーＬ′線（Ｇ’Ｂ
　　Ｉ　Ｉ）　〜（６８ｋｍ）の中の１本に接＞Ｘされ
たメモリセルだけしかアクセスされないので、ビット線
の負荷トランジスタからメモリセルへ流入する無効な１
流が第１の従来例の半導体記憶装置に比べｌ／（小メモ
リセル群数ｍ　Ｘ　ｎ　）に低減でき低消費電力となる
のは第２の従来例の半導体記憶装置と同様であるが、本
発明の実施例では、上記の理由で、小メモリセル群数（
ｍ　Ｘ　ｎ　）を大きくできるので、第２の従来例の半
導体記憶装置よりも低消費電力の半導体記憶装置が得ら
れる。

特にＣＭＯ５半導体記憶装置の場合はＤＣ電流のうちメ
モリセルへの流入電流の占める割合が大きいので極めて
有効である。

更にこの本発明の第１の実施例の半導体記憶装置では選
択された大メモリセル群の中の分割ワード線（６Ｂ　　
＋　１）　〜（６８ｋｍ）の中の１本に接続されたメモ
リセルだけしかアクセスされず、しかも多分側が可能な
ため、そのメモリセル数が極めて少ないため、読み出し
動作によって増加するソフトエラー率が激減し、信頼性
の高い半導体記憶装置がｉｒ）られる。

（３）他の実施例の説明、 他の用途への転用例の説明 以下、この発明の第２の実施例を図について説明する。

第３図はこの発明の第２の実施例の物理的レイアウトを
示している。この例ではメイン行速１只線（６６）の長
さを短くするため、メイングローバルデコーダ（６３＋
）〜（６３ｋ）をメモリセルアレイの中間に配置し、サ
ブグローバルデコーダ（６４１１）　〜（６４ｋｎ）−
ローカルデコーダ（６５１ｌ）　〜（６５ｋｍ）は、特
に限定しないが高速化のため、それぞれ大メモリセルア
レイ群（６２１）〜（６２ｎ）、小メモリセル群（６１
１）〜（６１ｍ）の端で信号源に近い側に配置されてい
る。このことにより、この発明の第１の実施例の効果に
加えて、更に、高速のアクセス時間の＋′−導体記憶装
置が得られる。

第３図の左右のメイン行選択線は、それぞれ独立に、選
択的にドライブされるようにするとメイン行選択線の容
量が小さくなるので更に、高速。

低消費電力、高信頼度の半導体記憶装置が得られる。

次に、この発明の第３の実施例を図について説明する。

第４図はごの発明の第３の実施例の物理的レイアウトを
示している。この例ではサブ行選択線（６７）の長さを
短くするため、第２図、第３図のメモリセルアレイのレ
イアウトにおいてサブグローバルデコーダ（６４！　Ｉ
）　〜（６４ｋ　ｎ）を大メモリセル群の中間に配置し
、ローカルデコーダ（６５１１）　〜（６５ｋｍ）　は
、特に限定しないが高速化のため、小メモリセル群（６
１１）　　〜（６１ｍ）の端で信号源に近い側に配置さ
れている。このことにより、この発明の第１．第２の実
施例の効果に加えて、更に高速のアクセス時間の半導体
記憶装置が得られる。

第４図の左右のサブ行選択線は、それぞれ独立に、選択
的にドライブされるようにするとサブ行選択線の容■が
小さくなるので更に、高速、低消費電力５高（３頼度の
半導体記憶装置が得られる。

次に、この発明の第４の実施例を図について説明する。

第５図はこの発明の第４の実施例の物理的レイアウトを
示している。この例では分割ワード線（６８）の長さを
短くするため、第２図、第３図。

第４図のメモリセルアレイのレイアウトにおいてａ・−
カルデコーダ（６５Ｉ　ｌ）　〜（６５ｋｍ）を小メモ
リセル群の中間に配置している。このことにより、この
発明の第１．第２．第３の実施例の効果に加えて、更に
高速のアクセス時間の半導体記憶装置が得られる。

第５図の左右の分割ワード線は、それぞれ独立に、選択
的にドライブされるようにすると分割ワード線の容量が
小さくなり、活性化されるメモリセルの数も減るので更
に、高速低消費電力、高信頼度の半導体記憶装置が得ら
れる。

次に、この発明の第５の実施例を図について説明する。

第６図はこの発明の第５の実施例のブロック図を示して
いる。第６図において、（６１１）〜（６１１ｍ）は複
数個のメモリセルがマトリクス状に配列されて成るメモ
リセルアレイを複数個（この図の例ではｍｎ個）のブロ
ックに分割して得られた小メモリセル群、（６２１１）
〜（６２１ｎ）はｍ個の小メモリセル群（６１１１）〜
（６１１ｍ）からなる大メモリセル群、（６３−■）〜
（６３１）は複数（ｉ」）個の行をまとめて選１尺する
メイングローパルプコータ゛、（６４−１）〜（６４ｊ
ｎ）　　は複数（ｉ）個の行をもとめて選択するサブグ
ローバルデコーダ、（６５１１）〜（６５ｉｍ）　はロ
ーカルデコーダ、（６６１）〜（６６１）　　はメイン
行ｉｌ１尺線、（６７１１）　　〜（６７ｊｎ）　はサ
ブ行選択線、（６Ｂ＋１）〜（６８ｉｍ）　　はメモリ
セルに接続された分割ワード線、（６９）は内部アドレ
ス信号、（７０１）〜（７０ｎ）　　は大メモリセル群
と複Ｒ（ｉ　ｊ）行からなる大メモリセル行群（７３１
）〜（７３１）を同時に選択する大メモリセル群選択線
、（７１１）〜（７１１ｍ）は小メモリセル群と複数（
ｉ）行からなる小メモリセル行群（７２＋１）〜（７２
ｉｎ）を同時に選択する小メモリセル群選択線である。

この小メモリセル群選択線（７１１）〜（７１１ｍ）は
行アドレス入力と列アドレス入力とをデコードして得ら
れた信号が与えられる。この例では全体のレイアウトを
特に、限定しないが高速化のため、前垂化するため、メ
イングローバルデコーダ（６３１）〜（６３１）、サブ
グローバルデコーダ（６４１Ｉ）　〜（６４ｊｎ）ロー
カルデコーダ（６５１１）　〜（６５ｔｍ）　　は、そ
れぞれメモリセルアレイ、大メモリセル群（６２１）　
〜（６２１ｎ）　、小メモリセル群（６１１）〜（６１
１ｍ）の端で信号源に近い側に配置されている。また、
特に限定しないが、メイングローバルデコーダ（６３１
）〜（６３１）は、同速化のため、アドレス入力端子に
近い側に配置されている。

次に、この第５の実施例の半導体記憶装置の動作につい
て説明する。

例えば小メモリセル群（６１１１）内のメモリセルの接
続された分割ワード線（６８１１）　　は、メイングロ
ーバルデコーダ（６３１）に前記メモリセルが屈する大
メモリセル行群（７３１）に対応するアドレス信号（６
９）を与え、メイン行選択線（６６１）を選択し、サブ
グローバルデコーダ（６４１１）に、前記メイン行選択
線（６６１）選択信号と前記小メモリセル群（６１１１
）が属する大メモリセル群（６２１１）と小メモリセル
行群（７２＋１）に対応する大メモリセル群選択線（７
０１）信号を入力することによりサブ行選択線（６７１
１）　を選択し、更にローカルデコーダ（６５１１）に
、前記サブ行選択線（６７１１）選択信号とメモリセル
が属する小メモリセル群（６１＋＋）　　と所望の行に
対応する小メモリセル群選択線（７１１）を入力とする
ことにより選択されるものである。

この発明の第５の実施例の半導体記憶装置によると、メ
イングローバルデコーダ（６３１）〜（６３１）の数が
１／　（ｉ　ｊ）に減り、サブグローバルデコーダ（６
４１１）　〜（６４ｊｎ）の数がＩ　／　ｉに減るため
、この発明の第１の実施例の効果に加えて更に低消費電
力の半導体記憶装置が得られる。

また、メイン行選択線（６６１）〜（６６１）の数とサ
ブ行ｉＨＩＪ’＜線（６７Ｉ　１）　〜（６７ｊｎ）の
数が減るため、これらの両方またはいずれかをメモリセ
ルの間に配設してもチップ面積の増加は無視できる程度
であるから、その場合、メイン行選択線（６６１）〜（
６６１）とサブ行選択線（６７１１）　〜（６７ｊｎ）
の数の容量が減るため、この発明の第１の実施例の効果
に加えて更にアクセス時間の高速な半導体記憶装置が得
られる。

またビット線とメイン行選択線（６６１）〜（６６１）
、　サブ行選択線（６７１１）〜（６７ｊｎ）の交点数
が減るのでビット線容量が凍り、この発明の第１の実施
例の効果に加えて更にアクセス時間の高速な半導体記憶
装置が得られる。

またビット線とメイン行選択線（６６１）〜（６６１）
、サブ行選択ｖＡ（６７−！＋）　〜（６７−ｊｎ）の
交点数が凍るの、でビット線とメイン行選択線、（６７
１１）　〜（６７ｊｎ）　はサブ行選択線の短絡が減り
、製造歩留が良くなることから、この発明の第１の実施
例の効果に加えて更に安価な半導体記憶装置が得られる
。

またこの発明の第５の実施例は、この発明の第２、第３
．第４の実施例の実施例と組合わせることにより、晶速
、低消費電力、高信頼度の半導体記憶装置が得られる。

また以上のこの発明の全ての実施例において、メイン行
選択線、サブ行選択線１分割ワード線の材料は以下の組
み合せが可能である。

メイン行選択線線　サブ行選択線　　分割ワード線↓　
　　　　　　　↓　　　　　　　↓上記のポリシリコン
はメモリセルのアクセストランジスタのゲートを構成す
るポリシリコンと共有することによりモリセルの面積を
増加することなく、大容量の半導体記憶装置が得られる
。

また、上記のメイン行選択線とサブ行選択線は同一層で
形成すると、製造プロセスがａｊｉｌになるので、安価
な半導体記憶装置が得られる。特にこの発明の第５の実
施例および第５の実施例と第２第３．第４のキ■み合せ
の場合は、メイン行選択線とサフ゛行１ｆｆ１尺線の故
がすくないので、線のピンチが緩いため、千ノブ面積を
増加させることなくため安価な半導体記憶装置が得られ
る。

また、上記のメイン行選択線とサブ行選択線は異なる層
で形成すると、メイン行選択線とサブ行選択線のピッチ
でチップ面積が増加することないため、千ノブ面積が小
さく半導体記憶装置が得られる。

また上記ポリシリコンは、モリブデン、タングステンな
どの材料でポリサイド化されたものであれば、更に高速
の半導体記憶装置が得られることは言うまでもない。

またこの発明の全ての実施例において、メイングローパ
ルプ＝１−ダ、サブグローバルデコーダ、ローカルデコ
ーダはＡＮＤのシンボルで表記しているが、これは入力
、出力がＬ　ｏｗ　ａｃｔｉｖｅでもＩｆ　ｉｇｈ　ａ
ｃｔｉｖｅでもよく、広義のＡＮＤａ能ゲートであるこ
とは言うまでもない。

この発明の全ての実施例においては、行選択線をメイン
行選択線とサブ行選択線の２階層に分けて選択する例を
示したが、更に大容量の半導体記憶装置に対しては、３
階層、４階層と多層化した方が好ましいことは言うまで
もない。

〔発明の効果〕

以上のように、この発明はメイングローバルデコーダで
メイン行選択線を選択し、次にメイン行選択線と大メモ
リセル群選択線の各信号を入力とするサブグローバルデ
コーダによりサブ行速１尺線を選択し、更にサブ行選択
線と小メモリセル群選択線の各信号を入力とするローカ
ルデコーダにより分割ワード線を選択するようにしたの
で、メモリセル選択の時間を大幅に低減できると共にデ
コーダ出力段の負荷キャパシタンスを大幅に低減でき、
信頼性の高い半導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例のブロック図、第２図
はごの発明の第１の実施例のレイアウト図、第３図はこ
の発明の第２の実施例のレイアウト図、第４図はこの発
明の第３の実施例のレイアウト図、第５図はこの発明の
第４の実施例のレイアウト図、第６図はこの発明の第６
の実施例のレイアウト図、第７図は第１の従来例のブロ
ック図、第８図は第１の従来例の回路図、第９図はＳＲ
ＡＭのメモリセルの回路図、第１θ図は第２の従来例の
ブロック図である。 図中、（６１）は小メモリセル群、（６２）は第メモリ
セル群、（６３）はメイングローバルデコーダ、（６４
）はサブグローバルデコーダ、（６５）はローカルデコ
ーダ、（６６）はメイン行選択線、（６７）はサブ行選
択線、（６８）は分割ワード線、（６９）は行アドレス
、（７０）は大群選択線、（７１）は小群選択線を示す
。 面、各図中同一符号は同一または相当部分を示す。 代理人　　　　大　　岩　　増　　雄 第４図 Ｎ＋ｒｙム五ベイ染 第９図 ２の２１ａ ２θｂ、２１ｂ ２θα２１（１ ２０ｂ、２１ｂ 手続補正書（自発）

Claims (1)

1. 【特許請求の範囲】 メモリセルアレイを複数個のブロックに分割して得られ
   た小メモリセル群と、 複数個の前記小メモリセル群からなる大メモリセル群と
   、 前記小メモリセル群内に設けられた第１選択線（分割ワ
   ード線）と、 前記大メモリセル群内に設けられた第２選択線（サブ行
   選択線）と、 前記メモリセルアレイに設けられた第３選択線（メイン
   行選択線）と、 前記メイン行選択線を選択する第１のデコーダ（メイン
   グローバルデコーダ）と、 前記サブ行選択線を前記メイン行選択線と大メモリセル
   群の選択信号に基づいて活性化する第２のデコーダ（サ
   ブグローバルデコーダ）と、前記分割ワード線を前記サ
   ブ行選択線と小メモリセル群の選択信号に基づいて活性
   化する第３のデコーダ（ローカルデコーダ）とを備えた
   ことを特徴とする半導体記憶装置。