JPH04113597A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に関し、特に、高速な動作が要
求される半導体記憶装置の読出回路に関する。

［従来の技術］ 従来の半導体記憶装置を第３−１図を参照して説明する
。第３−１図に示された半導体記憶装置はマトリクス状
に配されたメモリセルアレイ部１０４を有しており、メ
モリセルアレイ部１０４を構成する複数個の記憶素子Ｍ
Ｃは複数の行線Ｗと複数の列線ＣＬに接線されている。

読み出し時には選択された１本の行線ＷとＹセレクタ１
０３で選択された列線ＣＬ接続された１ビツトの記憶素
子ＭＣから読み出されたデータビットがセンスアンプ回
路１０１に供給される。データビットの論理値を表す電
圧レベルがリファレンスアンプ回路１０２から供給され
る基準電圧と比較され、差動増幅後出力バッファへ出力
される。センスアンプ回路１０１は、トランジスタＱｌ
、Ｑ２．　　インバータでなる第１の増幅回路１０５と
、トランジスタＱ３、Ｑ４とで構成されており、トラン
ジスタＱｌ。

Ｑ３．Ｑ４のゲート幅は４０μｍ、　　８０１ｔ、ｍ、
　　１０μｍである。リファレンスアンプ回路１０２は
トランジスタＱＲＩ〜ＱＲ４とインバータを含んでおり
、トランジスタＱＲＩ、ＱＲ３，ＱＲ４のゲート幅は４
０μｍ、８０μｍ、４０μｍである。

記憶素子ＭＣは、書き込み時に２種類のしきい値電圧Ｖ
ＴＬ、　　ＶＴＨのうちのいずれか一方が選択的に設定
される。読み出し時に選択された記憶素子ＭＣ（７）ゲ
ート電圧を■Ｇとすると、Ｖ　ＴＬ＜　Ｖ　Ｇ＜　Ｖ　
Ｔ）ｌする関係を満たすように上記しきい値電圧は設定
されている。

いま、選択された記憶素子ＭＣのしきい値電圧がＶＴし
てあれば、記憶素子ＭＣは導通し、節点ＳＡの電圧は降
下し、平衡する（以下、この記憶素子ＭＣをオンピット
と称する）。

一報、記憶素子ＭＣのしきい値電圧がＶＴＨであれば、
その素子ＭＣは非導通となり、節点ＳＡの電圧は上昇し
、平衡する（以下、この記憶素子ＭＣをオフピットと称
する）。

また、リファレンスセルＭＲＣの閾値電圧は、ＶＴＬに
設定されており、読み出し時にリファレンスセルＭＲＣ
は、常に導通状態となる。リファレンスセルＭＲＣは記
憶素子と同一の構造であるので、リファレンスセルＭＲ
Ｃのオン電流をＩＲ，オンピットである記憶素子ＭＣの
オン電流をＩＣと称すれば、Ｉ　ＲＣ＝　Ｉ　Ｃ・・φ
φ・・・・（式１）次にセンスアンプ回路１０１ならび
にリファレンスアンプ回路１０２の動作について説明す
る。

ここで各トランジスタＱ−−に流れる電流を１と、また
各節点Ｓ　の電圧をｖＳ　と記すくただし−−および−
はアルファベットと数字を示す）。各トランジスタのゲ
ート長は一定とし、ゲート幅の大きさにより、各トラン
ジスタのオン電流を所望の値に設定できるものとする。

また、同一のゲート幅にて、Ｎ型トランジスタはＰ型ト
ランジスタの２倍の電流を流すものとする。まず、リフ
ァレンスアンプ回路１０２の動作について説明する。読
み出し時にはリファレンスセルＭＲＣに電流ＪＲＣが流
れるので、リファレンスセルＭＲＣと直列に接続された
トランジスタＱＲＩ、　　ＱＲ２にも電流■Ｒが流れる
。

Ｉ　Ｒ１＝　Ｉ　ＲＣ・・・・・・・・・・（式２）続
いて、トランジスタＱＲ３のゲート幅はトランジスタＱ
ＲＩのそれの２倍に設計されているので、トランジスタ
ＱＲ３には、トランジスタＱＲ２の２倍の電流が流れる
。

ＩＲ３＝２１ＲＣ・・・・・・・・・・・（式３）これ
は読み出しの高速化を図るために電流を増幅するという
一般的な手段である。

トランジスタＱＲ３に直列に接続されたトランジスタＱ
Ｒ４にも電流２ＪＲＣが流れる。

ＩＲ４＝２ＩＲＣ・・・・・・・・・・・・（式４）次
に、センスアンプ回路１０１の動作について説明する。

センスアンプ回路の場合は選択した記憶素子ＭＣがオン
ピットであるかオフピットであるかにより、その動作が
異なる。

まず、選択した記憶素子ＭＣがオンピットである場合の
動作を示す。記憶素子ＭＣには電流ＩＣが流れ、先に説
明したリファレンスアンプ回路と同様の動作をする。し
たがって、 Ｉ］＝ＩＣ・・・・・・・・・・・（式５）Ｉ３＝２Ｉ
Ｃ−φ◆◆・φ・・・・（式６）ただし、トランジスタ
Ｑ４のゲート幅は、ここではトランジスタＱＲ４のそれ
の１／４倍に設計されているので、トランジスタＱ４に
はトランジスタＱＲ４の１／４倍の電流が流れる。

ｌ４＝１／４ＩＲ４・・φ・・・・・・（式７）（式７
）は（式１）、（式３）より ｌ４＝１／４中２ＪＲＣ ＝１／２ＩＣ・・・・・・・・・（式８）トランジスタ
Ｑ３．Ｑ４は直列に接続されているので、オンピット選
択時には、 ｌ３＝Ｉ４・・・・・・・・・・・・・（式９）となる
よう電流が流れる。

第３−２図にトランジスタＱ３およびＱ４の電流−電圧
特性を示す。オンピット選択時には節点ＳＣの電圧ｖＳ
Ｃは、Ｉ３と１４が交差するときの電圧ＶＳＣ（ＯＮ）
で平衡する。

次に、選択した記憶素子ＭＣがオフピットである場合の
動作を示す。記憶素子ＭＣには、電流が流れないので、
トランジスタＱＬ　　Ｑ３にも電流は流れない。一方、
トランジスタＱ４には１４＝１／２ＪＲＣなる電流が流
れるので、節点ＳＣの電圧ＶＳＣは、接地電位であるＶ
ＳＣ（ＯＦＦ）で平衡する。

以上、説明したようにセンスアンプ回路１０１の節点Ｓ
Ｃの電圧ＶＳＣは、記憶素子ＭＣの記憶情報に応じて、
高レベル（ＶＳＣ（ＯＮ）　）または、低レベル（ＶＳ
Ｃ（ＯＦＦ）　）とナル。

最後にセンスアンプ回路１０１とリファレンスアンプ回
路１０２の電流比の設計方法について説明を補足する。

センスアンプ回路１０１とリファレンスアンプ回路１０
２はおおむね同一の構成であるが、一部分、対応するト
ランジスタのＱ４とＱＲ４のデイメンジョン（ゲート幅
）が異なる。

以下、トランジスタＱ４．ＱＲ４のデイメンジョン比を
もって電流比と称し、電流比は、トランジスタＱ４のゲ
ート幅とトランジスタＱＲ４のゲート幅の比、すなわち
１０：　４０＝１：　４となる。

これを電流値で表現すると（式７）から、Ｉ４：　　Ｉ
　Ｒ４＝　１０／４０　・　ＩＲ４：ＩＲ４＝１＝４　
・◆・・・・・・（式１０）となり、この時のＩＲ４を
基準電流と称する。

第３−３図に電流比固定時のアクセスタイム−電流比の
関係を示す。電流比を大きく設計すると、節点ＳＣは高
レベルの出力が高速となり、オンピットのアクセスタイ
ムの高速化を図ることができるが、オフピットのアクセ
スタイムが悪化する。

一方、電流比を小さく設計すると、節点ＳＣは低レベル
の出力が高速となり、オンピットのアクセスタイムが悪
化するが、オフピットのアクセスタイムの高速化を図る
ことができる。

この理由は、電流比を大きくすると、Ｐ型トランジスタ
Ｑ３のｇｍに対してＮ型トランジスタＱ４のｇｍが相対
的に悪化し、節点ＳＣＯ高レベル出力が高速となるが、
電流比を小さくするとトランジスタＱ３のｇｍに対し、
トランジスタＱ４のｇｍが相対的に向上し節点ＳＣの低
レベル出力が高速となるからである。

したがって、電流比の設計の際にはオンピット、オフピ
ットともに同等のアクセスタイムが得られるよう考慮す
るのが一般的である。

［発明が解決しようとする課題］ 以上説明してきた従来の読出回路では、センスアンプ回
路】０１とリファレンスアンプ回路１０２の電流比を大
きく設計すると、センスアンプ回路１０１の出力である
節点ＳＣＯＣ上高レベル出力時転速度の高速化を図るこ
とができるものの、低レベル出力時の反転速度が悪化す
る。

反対に、電流比を小さく設計すると、節点ＳＣの低レベ
ル出力時の反転速度の高速化を図れるが、高レベル出力
時の反転速度が悪化する。

すなわち、従来の半導体記憶装置では、節点ＳＣの低レ
ベル出力と高レベル出力のそれぞれの反転速度を共に高
速化することが困難であるという問題点がある。

［課題を解決するための手段］ 本願第１発明の要旨は、複数の記憶素子を有するメモリ
セルアレイと、該メモリセルアレイに接続され選択され
たメモリセルアレイに保持されているデータビットの読
み出される列線と、基準電圧を発生するリファレンス回
路と、データビットに対応した列線の電圧と基準電圧と
の供給されるセンスアンプとを備え、上記センスアンプ
は列線の電圧を増幅する第１増幅回路と、該第１増幅回
路の出力がゲートに供給されソースが第１電圧源に接続
された第１電界効果トランジスタと、基準電圧がゲート
に供給され第１電界効果トランジスタと第２電圧源との
開に接続された第２電界効果トランジスタとを有し、上
記第１および第２電界効果トランジスタの共通節点に出
力を発生するように構成された半導体記憶装置において
、上記センスアンプの出力が供給され該出力と同一論理
しベルの制御信号を発生する第２増幅回路と、上記セン
スアンプの比カノードと第２電圧源との間に直列に介在
し、上記制御信号と基準電圧とがゲートにそれぞれ供給
される第３および第４電界効果トランジスタで構成され
た部分回路とを設けたことである。

本願第２発明の要旨は、複数の記憶素子を有するメモリ
セルアレイと、該メモリセルアレイに接続され選択され
たメモリセルアレイに保持されているデータビットの読
み出される列線と、基準電圧を発生するリファレンス回
路と、データビットに対応した列線の電圧と基準電圧と
の供給されるセンスアンプとを備え、上記センスアンプ
は列線の電圧を増幅する第１増幅回路と、該第１増幅回
路の出力がゲートに供給されソースが第１電圧源に接続
された第１電界効果トランジスタと、基準電圧がゲート
に供給され第１電界効果トランジスタと第２電圧源との
間に接続された第２電界効果トランジスタとを有し、上
記第１および第２電界効果トランジスタの共通節点に出
力を発生するように構成された半導体記憶装置において
、上記センスアンプの出力が供給され該出力と同一論理
レベルの制御信号を発生する第２増幅回路と、上記リフ
ァレンス回路と同一構成を有し上記制御信号に応答して
第２基準電圧を発生する第２リファレンス回路と、セン
スアンプの出力ノードと第２電圧源との間に介在し第２
基準電圧がゲートに供給される第５電界効果トランジス
タで構成された部分回路を設けたことである。

［作用コ 上記構成に係る半導体記憶装置では、データビットが列
線に読み出されると、第１増幅回路がデータビットに対
応した電圧を増幅して、第２増幅回路はセンスアンプの
出力と同一論理レベルの制御信号を発生指せる。センス
アンプの出力ノードを流れる電流値は、第１及び第２電
界効果トランジスタと流れる電流と部分回路を流れる電
流の合計値となるが、部分回路は制御信号により開閉さ
れるので、上記電流の合計値はセンスアンプの出力論理
値により変化する。

［実施例］ 次に本発明の実施例について、図面を参照して説明する
。

第１−１図は本発明の第１実施例に係る半導体記憶装置
の読み出し回路を示す回路図である。

従来例と同一の箇所については、同一の符号を付し説明
を省略する。本実施例の特徴は節点ＳＣと接地ノードと
の間にトランジスタＱ４１（従来例のトランジスタＱ４
に対応）を並列にトランジスタＱ５．Ｑ４２からなる部
分回路１０７を設け、節点ＳＣと出力バッファ（図示せ
ず）との間に配されたインバータ■１００の出力をイン
バータ１１０１を介してトランジスタＱ５のゲートに供
給したことである。

その結果、センスアンプ回路１０１の出力論理レベルに
応じて、リファレンスアンプ回路１０２て発生する基準
電流ＩＲ４と、センスアンプ回路１０１を流れる合計電
流値（Ｉ　４１＋　Ｉ　４２）の比を変化させることが
できるようになり、出力論理レベルにかかわらず高速で
センスアンプ回路１０１０反転動作をさせることができ
る。

なお、本実施例では、トランジスタＱｌ、　　Ｑ３゜Ｑ
４１．　　Ｑ４２．　　ＱＲＩ、　　ＱＲ３，ＱＲ４の
ゲート幅は、４０μｍ、８０μｍ、　　８μｍ、１２μ
ｍ、４０μｍ、８０μｍ、４０μｍである。

次に本実施例の動作を説明する。選択された記憶素子が
オンピットである場合には、節点ＳＣの電圧は高レベル
となり、トランジスタＱ５が導通する。

ここでトランジスタＱ５のゲート幅はトランジスタＱ４
２に比へ充分に大きいものとすると、センスアンプ回路
１０１とリファレンスアンプ回路】０２の電流比は、次
のようにして計算できる。トランジスタＱ４１．　　Ｑ
４２は常に導通状態であり、かつトランジスタＱ５が導
通しているので、電流Ｉ４１とＩ５（＝Ｉ４２）の和Ｉ
Ｎは、 Ｉ　Ｎ＝　Ｉ４１＋　Ｉ　４２ ＩＮ＝　（８＋１２）／４０・ＩＲ４ ＝１／２・ＩＲ４・・・・・・・・・・（式１１）とな
り、電流比は１：２となる。

従来例（電流比１：４）に比へ、オンピット時の電流比
が小さく、続けてオフピットを選択したときの、節点Ｓ
Ｃ（基体値は低レベル）の反転速度が高速となる。

一方、選択された記憶素子ＭＣがオフピットである場合
には、節点ＳＣの電圧は低レベルとなり、トランジスタ
Ｑ５が非導通となる。ここで電流比は次のようにして計
算できる。

トランジスタＱ５が非導通であるので、Ｉ４１と１５の
和ＩＮは、 Ｉ　Ｎ＝　Ｉ　４１ １Ｎ＝８／４０・Ｉ　Ｒ４ ＝１１５・ＩＲ４・・・◆・・・・・（式１２）となり
、電流比は１：５となる。

これは、従来例（１：４）に比へ電流比が大きく、続け
てオンピットを選択したときの節点ＳＣ（期待値は高レ
ベル）の反転速度が高速となる。

なお、オフピットからオフピットをあるいは、オンピッ
トからオンピットを選択する場合には、節点ＳＣの論理
が変わらないのはもちろんである。

以上、センスアンプ出力ＳＣの論理に応じて、電流比を
可変とすることにより得られる効果を、第１−２図反転
速度−電流比依存性に示す。第１−２図からも明らかな
ように従来例（第２−３図）と比較すると反転速度の高
速化が図られている。

第２−１図に本発明の第２実施例に係る半導体記憶装置
の回路図を示す。

従来例および第１実施例と同一構成部分には同一の符号
を付して説明を省略する。

本実施例では、インバータ■１０１の出力ＳＧてリファ
レンスアンプ回路１０２と同一構成の第２のリファレン
スアンプ回路２０２を駆動し、第２のリファレンスアン
プ回路２０２で発生するＳＲＦて部分回路を構成するト
ランジスタＱ４３のゲートを制御している。

トランジスタＱＬ　　Ｑ３．　　Ｑ４１．　　Ｑ４３．
　　ＱＲＩ、　　ＱＲ３，ＱＲ４，ＱＲ２１，ＱＲ２３
，ＱＲ２４のゲート幅は４０μｍ、８０μｍ、　　８μ
ｍ、１２μｍ、４０μｍ、８０μｍ、４０μｍ、４０μ
ｍ、８０μｍ、４０μｍである。

次に第２実施例の動作を説明する。選択された記憶素子
ＭＣがオンピットである場合は、節点ＳＣは高レベルと
なりトランジスタＱＹ４が導通する。

この結果・　トランジスタＱＲ２４，Ｑ４３には電流ｌ
Ｒ２４，１４３が流れる。

Ｉ　Ｒ２４＝　Ｉ　Ｒ４・・・・・・・・・・（式２１
）従って電流比は次のように計算できる。

まず、電流Ｉ４１とＩ４３の和ＩＮは Ｉ　Ｎ＝　Ｉ４１＋Ｉ４３ ＩＮ＝　（８＋１２）／４０・ＩＲ４ ＝１／２・ＩＲ４・・・・・・・・・（式２２）となり
、電流比は１：２となる。

一方、選択された記憶素子がオフピットである場合は、
節点ＳＣは低レベルとなり、トランジスタＱＹ４が非導
通となる。

この結果、トランジスタＱＲ２４，０４３には電流が流
れない。従って電流比は次のように計算できる。

１４１とＩ４３の和ＩＮは、 Ｎ１４１ １Ｎ＝８／４０・Ｉ　Ｒ４ ＝１１５・ＩＲ４・・・・・・・・・（式２３）となり
、電流比は１：５となる。

センスアンプ出力ＳＣの論理に応じて、電流比を可変と
することにより得られる効果は、第１実施例と同様であ
る。

［発明の効果コ 以上説明したように本発明は、センスアンプ回路出力の
論理に応じて、電流比を可変とすることにより、センス
アンプ回路出力の反転速度が高速となる。

従って、本発明は半導体記憶装置のアクセスタイムの高
速化が図られるという効果を有する。

【図面の簡単な説明】

第１−１図は本発明の第１実施例の回路図、第１−２図
は第１実施例の反転速度−電流比依存性を示すグラフ、
第２−１図は本発明の第２実施例の回路図、第３−１図
は従来例の回路図、第３−２図は従来例の電流−電圧特
性を示すグラフ、第３−３図は従来例の反転速度−電流
比依存性を示すグラフである。 １０１・・・・・・・センスアンプ回路、１０２・・・
・・・・リファレンスアンプ回路、１０３・・・・・・
・Ｙセレクタ部、 １０４・・・・・・・メモリセルアレイ部、１０５・・
・・・・・第１増幅回路、 １０６・・・・・・・第２増幅回路、 １０７・・・・・・・部分回路、 ＭＣ・・・・・・・記憶素子（Ｎ型ＭＯ５電界効果トラ
ンジスタ）、 ２０２　嗜　・　Φ Ｑ４３・　Φ　・　・ ＳＧ　・　・　・　・ ＳＲＦ　　・　・　・ ・第２のリファレンスアンプ回路、 ・第５Ｍ０Ｓ電界効果トランジスタ、 ・制御信号、 ・第２基準電圧。 ＭＲＣ・・・・・・リファレンスセル（Ｎ型ＭＯ５電界
効果トランジスタ）、

Claims (2)

【特許請求の範囲】
1. （１）複数の記憶素子を有するメモリセルアレイと、該
   メモリセルアレイに接続され選択されたメモリセルアレ
   イに保持されているデータビットの読み出される列線と
   、基準電圧を発生するリフアレンス回路と、データビッ
   トに対応した列線の電圧と基準電圧との供給されるセン
   スアンプとを備え、上記センスアンプは列線の電圧を増
   幅する第１増幅回路と、該第１増幅回路の出力がゲート
   に供給されソースが第１電圧源に接続された第１電界効
   果トランジスタと、基準電圧がゲートに供給され第１電
   界効果トランジスタと第２電圧源との間に接続された第
   ２電界効果トランジスタとを有し、上記第１および第２
   電界効果トランジスタの共通節点に出力を発生するよう
   に構成された半導体記憶装置において、 上記センスアンプの出力が供給され該出力と同一論理レ
   ベルの制御信号を発生する第２増幅回路と、 上記センスアンプの出力ノードと第２電圧源との間に直
   列に介在し、上記制御信号と基準電圧とがゲートにそれ
   ぞれ供給される第３および第４電界効果トランジスタで
   構成された部分回路とを設けたことを特徴とする半導体
   記憶装置。
2. （２）複数の記憶素子を有するメモリセルアレイと、該
   メモリセルアレイに接続され選択されたメモリセルアレ
   イに保持されているデータビットの読み出される列線と
   、基準電圧を発生するリフアレンス回路と、データビッ
   トに対応した列線の電圧と基準電圧との供給されるセン
   スアンプとを備え、上記センスアンプは列線の電圧を増
   幅する第１増幅回路と、該第１増幅回路の出力がゲート
   に供給されソースが第１電圧源に接続された第１電界効
   果トランジスタと、基準電圧がゲートに供給され第１電
   界効果トランジスタと第２電圧源との間に接続された第
   ２電界効果トランジスタとを有し、上記第１および第２
   電界効果トランジスタの共通節点に出力を発生するよう
   に構成された半導体記憶装置において、 上記センスアンプの出力が供給され該出力と同一論理レ
   ベルの制御信号を発生する第２増幅回路と、 上記リフアレンス回路と同一構成を有し上記制御信号に
   応答して第２基準電圧を発生する第２リフアレンス回路
   と、 センスアンプの出力ノードと第２電圧源との間に介在し
   第２基準電圧がゲートに供給される第５電界効果トラン
   ジスタで構成された部分回路を設けたことを特徴とする
   半導体記憶装置。