JPS60164989A - ダイナミツク型ランダムアクセスメモリ - Google Patents
ダイナミツク型ランダムアクセスメモリInfo
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- JPS60164989A JPS60164989A JP59020982A JP2098284A JPS60164989A JP S60164989 A JPS60164989 A JP S60164989A JP 59020982 A JP59020982 A JP 59020982A JP 2098284 A JP2098284 A JP 2098284A JP S60164989 A JPS60164989 A JP S60164989A
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- pair
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- memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に係り、堝．にダイナミック型
ランダムアクセスメモリＣ Ｄ ＲＡＭ ）のメモリセ
ルに関する。
ランダムアクセスメモリＣ Ｄ ＲＡＭ ）のメモリセ
ルに関する。
卵，１図は、従来のＤＲＡＭにおけるダイナミック型メ
モリセルが行列状に配１〆されたメモリセルアレイの一
列分と差動型のセンスアンプとを取り出して示している
。即ち、センスアンプノの一対の入力端に接続された一
対のデータ線ＢＬ、、ＢＬ、にはそれぞれ複数１１６１
のメモリセル２．・・・および１個のダミーセル３が接
続されている。上記メモリセル２．・・・けトランスフ
ァゲート用の１個のＭＯＳ）ランジスタＴと記憶情報（
を荷）保持用の１個のＭ、ＯＳキャパシタＣとが１に列
に接続されてなり、上記ＭＯ８）ランジスタＴの一端が
前記データ線ＢＬ、あるいはＢ Ｌ ２に接続され、そ
のゲートが行方向選択線であるワードＩＷＬ・・・に各
対応して接続されており、キャパシタＣの一端は適当な
電位端（たとえば接地電位）に接続される。−１−た、
前記タミーセル３も直列接続された１個のＭＯＳトラン
ジスタＴと１個のＭＯＳキャパシタＣとを治し、上記Ｍ
、Ｏ８）ランジスタＴの一端が前記データ線ＢＬ、ある
いはＢＬ２に接続され、そのゲートがダミーワード緑Ｗ
ＬＤ、あるいはＷＬＤ２に接続されている。
モリセルが行列状に配１〆されたメモリセルアレイの一
列分と差動型のセンスアンプとを取り出して示している
。即ち、センスアンプノの一対の入力端に接続された一
対のデータ線ＢＬ、、ＢＬ、にはそれぞれ複数１１６１
のメモリセル２．・・・および１個のダミーセル３が接
続されている。上記メモリセル２．・・・けトランスフ
ァゲート用の１個のＭＯＳ）ランジスタＴと記憶情報（
を荷）保持用の１個のＭ、ＯＳキャパシタＣとが１に列
に接続されてなり、上記ＭＯ８）ランジスタＴの一端が
前記データ線ＢＬ、あるいはＢ Ｌ ２に接続され、そ
のゲートが行方向選択線であるワードＩＷＬ・・・に各
対応して接続されており、キャパシタＣの一端は適当な
電位端（たとえば接地電位）に接続される。−１−た、
前記タミーセル３も直列接続された１個のＭＯＳトラン
ジスタＴと１個のＭＯＳキャパシタＣとを治し、上記Ｍ
、Ｏ８）ランジスタＴの一端が前記データ線ＢＬ、ある
いはＢＬ２に接続され、そのゲートがダミーワード緑Ｗ
ＬＤ、あるいはＷＬＤ２に接続されている。
なお、ダミーセル３のキャパシタＣの容νがメモリセル
２．・・・のキャパシタＣの容量と同じ値に形成されて
おり、ダミーセル３のキャパシタＣにはメモリセルのゝ
ゝ１“信号とゝゝ０“信号との中間の１−の電荷が蓄え
られるものとする。また、前記センスアンプ１によるセ
ンス開始前に、データ＠Ｂ Ｌｌ ？ Ｂ Ｌｘに直列
接続されている列選択トランジスタ（図示せず）が列デ
コーダ（図示せず）により選択され、プリチャージ回路
（図示せず）によってデータ線ＢＬ、、ＢＬ２がプリチ
ャージされるものとする。いま、行デコーダ（図示せず
）により特定のワード線ＷＬが選択されて特定のメモリ
セル２が選択されると同時に、この選択されたメモリセ
ル２が接続されているデータ、Ｉｉｌ（たとえばＢＬＩ
）とは反対側のビット綾（本例ではＢＬ、）に接続され
ているダミーセル３が選択されたとき、上記選択された
メモリセル２が接続されているデータ線ＢＬ、の電位Ｖ
ＢＬ１は上記メモリセル２のキャパシタＣの記憶４５号
″１“あるいはゝゝＯ“に応じてＶ Ｈｔ Ｖ Ｌにな
り、選択されたダミーセル３が接続されているデータ線
ＢＬｔの畢１位ＶＢＬ。
２．・・・のキャパシタＣの容量と同じ値に形成されて
おり、ダミーセル３のキャパシタＣにはメモリセルのゝ
ゝ１“信号とゝゝ０“信号との中間の１−の電荷が蓄え
られるものとする。また、前記センスアンプ１によるセ
ンス開始前に、データ＠Ｂ Ｌｌ ？ Ｂ Ｌｘに直列
接続されている列選択トランジスタ（図示せず）が列デ
コーダ（図示せず）により選択され、プリチャージ回路
（図示せず）によってデータ線ＢＬ、、ＢＬ２がプリチ
ャージされるものとする。いま、行デコーダ（図示せず
）により特定のワード線ＷＬが選択されて特定のメモリ
セル２が選択されると同時に、この選択されたメモリセ
ル２が接続されているデータ、Ｉｉｌ（たとえばＢＬＩ
）とは反対側のビット綾（本例ではＢＬ、）に接続され
ているダミーセル３が選択されたとき、上記選択された
メモリセル２が接続されているデータ線ＢＬ、の電位Ｖ
ＢＬ１は上記メモリセル２のキャパシタＣの記憶４５号
″１“あるいはゝゝＯ“に応じてＶ Ｈｔ Ｖ Ｌにな
り、選択されたダミーセル３が接続されているデータ線
ＢＬｔの畢１位ＶＢＬ。
は、上記Ｖ Ｔｌ ＋ Ｖ Ｌの中間のＶＭになる。こ
れによって、一対のデータ線Ｂ Ｌ＋ ｐ Ｂ Ｌｘに
生じる霜７位差がセンスアンプノで検出され、記憶情報
の睨み出しが行なわれる。こののち、上記選択されたメ
モリセル２の杓≠き込みが行なわれ、選択されたダミー
セル３に前記中間電倚州の胸き込みが行なわれる。
れによって、一対のデータ線Ｂ Ｌ＋ ｐ Ｂ Ｌｘに
生じる霜７位差がセンスアンプノで検出され、記憶情報
の睨み出しが行なわれる。こののち、上記選択されたメ
モリセル２の杓≠き込みが行なわれ、選択されたダミー
セル３に前記中間電倚州の胸き込みが行なわれる。
ところで、ｐ＋■記メセメモリセル２・・には０“信号
に対応して電荷Ｑ Ｍ６ ｖ ′″′１“惰栖に対応し
て’Ｋ（？を丁ＱＭ が蓄えられるとすると、夕゛ミー
セル３にはは？￥（ＱＭ、＋ＱＭ。）／２のＩｉｌ、荷
が１き込まれる。したがって、センスアンプノが検出し
、なければならない信号の大きさは、はぼ（ＱＭ、ＣＴ
ＩＭＯ）／２ＣＢＬ （但し、ＣｎｒＪｊデータ′ｆ♂
ＢＬ、あるいはＢＬ、の容Ｎｏ）にしかならない。この
ことは換言すると、メモリセル２．・・・に平き込まれ
た電荷の約半分しか検出１８号として利用されていない
ことになる。したがって、センスアンプノにより不信”
ｉｋ検知するためには動作速度を遅くしなければならず
、センスアンプ１の動作速度が遅く、その動作許容範囲
も小さいという欠点があった。
に対応して電荷Ｑ Ｍ６ ｖ ′″′１“惰栖に対応し
て’Ｋ（？を丁ＱＭ が蓄えられるとすると、夕゛ミー
セル３にはは？￥（ＱＭ、＋ＱＭ。）／２のＩｉｌ、荷
が１き込まれる。したがって、センスアンプノが検出し
、なければならない信号の大きさは、はぼ（ＱＭ、ＣＴ
ＩＭＯ）／２ＣＢＬ （但し、ＣｎｒＪｊデータ′ｆ♂
ＢＬ、あるいはＢＬ、の容Ｎｏ）にしかならない。この
ことは換言すると、メモリセル２．・・・に平き込まれ
た電荷の約半分しか検出１８号として利用されていない
ことになる。したがって、センスアンプノにより不信”
ｉｋ検知するためには動作速度を遅くしなければならず
、センスアンプ１の動作速度が遅く、その動作許容範囲
も小さいという欠点があった。
′また、従来のＤＲＡＭはダミーセル３を必要とし、こ
れに伴なって設計上の制約が発生していた。
れに伴なって設計上の制約が発生していた。
本発明は上記の事情に鑑みてなされたもので、メモリセ
ルに１き込まれた電荷をセンスアンプの検出１百号とし
て効率良く利用でき、センスアンプの検出信号の拡大に
よる動作速度を高速化および動作許容範囲の拡大が可能
となす、シかもダミーセルを省略することができ、設計
上の制約を緩和し得るダイナミック型ランダムアクセス
メモリを提供するものである。
ルに１き込まれた電荷をセンスアンプの検出１百号とし
て効率良く利用でき、センスアンプの検出信号の拡大に
よる動作速度を高速化および動作許容範囲の拡大が可能
となす、シかもダミーセルを省略することができ、設計
上の制約を緩和し得るダイナミック型ランダムアクセス
メモリを提供するものである。
即ち、本発明のＤＲＡＭは、それぞれトランスフ、アゲ
ート用の駆１のＭＯＳ）ランジスタおよび第２のＭＯＳ
）ランジスタの各一端間に記憶情報保持用の容量素子が
接続されてな、す、行列状に配置された複数個のメモリ
セルと、同一列のメモリセルの両端にそれぞれ接線され
た列方向のデータｉｌｌ ｆｆ１Ｊと、前記メモリセル
を選択するための行方向の選択線と、前記データ線対に
抗み出された信号を検出する差龍１ル・のセンスアンプ
と、前記データ吻対を所定のタイミングで所定電位にプ
リチャージするプリチャージ手段と、前記データ線対を
所定のタイミングで相異なる１き込み電位に設定する書
き込み手段とを具備することを特徴とするものである。
ート用の駆１のＭＯＳ）ランジスタおよび第２のＭＯＳ
）ランジスタの各一端間に記憶情報保持用の容量素子が
接続されてな、す、行列状に配置された複数個のメモリ
セルと、同一列のメモリセルの両端にそれぞれ接線され
た列方向のデータｉｌｌ ｆｆ１Ｊと、前記メモリセル
を選択するための行方向の選択線と、前記データ線対に
抗み出された信号を検出する差龍１ル・のセンスアンプ
と、前記データ吻対を所定のタイミングで所定電位にプ
リチャージするプリチャージ手段と、前記データ線対を
所定のタイミングで相異なる１き込み電位に設定する書
き込み手段とを具備することを特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第２図はＤ ＲＡ Ｎｉの一部を取り出して示しており
、第１図を浴照して前述した従来のＤＲＡＭに比べて、
メモリセル２０．・・・の構成および従来必要とされた
ダミーセル（第１図３）が省略されている点が異なる。
、第１図を浴照して前述した従来のＤＲＡＭに比べて、
メモリセル２０．・・・の構成および従来必要とされた
ダミーセル（第１図３）が省略されている点が異なる。
即ち、上記メモリセル２０は、メモリセルアレイの各列
の一対のデータ線ＢＬ、ｍｂに各対応してトランスファ
ゲート用のＮチャンネル型のＭＯＳ）ランジスタＴ、、
Ｔ、の各一端が接続され、このＭＯＳ）ランジスタＴ、
、Ｔ、の各他端（ノードＮ１゜Ｎ、）間に記憶情報保持
用の容量素子ＣＭが接続されてなり、このＭＯＳ）ラン
ジスタＴｌ５Ｔ、の各ゲートがワード線ＷＬに共通接続
されている。そして、このようなメモリセル２０が各列
に複数個づつ形成され、各対応してワード線ＷＬ、・・
・に接続されることによってメモリセルアレイが形成さ
れている。また、上記各列のデータ線対ＢＬ、Ｂτには
差動型のセンスアンプ２ノの一対の入力端が接続される
と共に図示しないが列選択トランジスタ、プリチャージ
回路、データ入出力回路が接続されており、各ワード線
ＷＬ、・・・罠は行デコーダ（図示せず）が接続されて
いる。
の一対のデータ線ＢＬ、ｍｂに各対応してトランスファ
ゲート用のＮチャンネル型のＭＯＳ）ランジスタＴ、、
Ｔ、の各一端が接続され、このＭＯＳ）ランジスタＴ、
、Ｔ、の各他端（ノードＮ１゜Ｎ、）間に記憶情報保持
用の容量素子ＣＭが接続されてなり、このＭＯＳ）ラン
ジスタＴｌ５Ｔ、の各ゲートがワード線ＷＬに共通接続
されている。そして、このようなメモリセル２０が各列
に複数個づつ形成され、各対応してワード線ＷＬ、・・
・に接続されることによってメモリセルアレイが形成さ
れている。また、上記各列のデータ線対ＢＬ、Ｂτには
差動型のセンスアンプ２ノの一対の入力端が接続される
と共に図示しないが列選択トランジスタ、プリチャージ
回路、データ入出力回路が接続されており、各ワード線
ＷＬ、・・・罠は行デコーダ（図示せず）が接続されて
いる。
いま、特定のメモリセルｚｏＶＣ“１“信号を書き込む
場合、このメモリセル２０に接続されているワード線Ｗ
Ｌを選択し、上記メモリセル２０に接続されている一対
のデータ＃ＢＬ。
場合、このメモリセル２０に接続されているワード線Ｗ
Ｌを選択し、上記メモリセル２０に接続されている一対
のデータ＃ＢＬ。
Ｂ Ｌを各対応してＶｃｃｔ＃箪圧（ゝ電圧“レベル）
、Ｖｓｓｌｌ源電圧（１ＸＯ“レベル）に設定する。こ
の場合、上記ワードＨｗＬの電圧ＶＷＬを、Ｖｃｃ電圧
よりＭＯＳトランジスタＴＩ＊Ｔ２のゲート鍼１値血圧
ＶＴＨＮより高い電圧（Ｖｃ ｃ＋ＶＴＨＮ）に上げる
ように杓デコーダを設計しておくものとすれは、ＭＯＳ
トランジスタＴ１、′ｒ２はそれぞれ導通状幅になり、
前ｉ己ノードＮ、、Ｎ２はＶｃｃ電圧、 Ｖ ｓ ｓ
電圧に設定される。こののち、上記ワード線ＷＬの重圧
ＶＷｔがＶ ｓ ｓ Ｍ、圧に戻る（非選択状Ｒ￥にな
る）と、ＭＯＳトランジスタＴ、、Ｔ２は非導通状態に
なり、メモリセル２０はＩＩ １“状態の保持モードに
なる。なお、上記とは逆にゝゝ０“信号のｌき込みは、
データ厭ＢＬ、ＢＬの省き込み電圧を各対応してＶｓ
ｓＷ圧、 Ｖ ｃ ｃ−圧に設定する０次に、特定のメ
モリセル２０からの保持データの１ノー１み出し動作に
ついて述べる。先ず、上記（− メモリセル２０が接続されている一対データ線ＢＬ、Ｂ
Ｌを共に等しい電圧（たとえばＶｃｃ電圧）にプリチャ
ージした後、上記メモリセル２０に接続されているワー
ド線ＷＬを選択して前記電圧（Ｖｃｃ＋ＶＨｒＮ）にし
てＭＯＳ）ランジスタＴＩ＝Ｔ２を導通させる。記憶デ
ータがたとえばゝゝｌ“のときは、前記ノードＮ、、Ｎ
。
、Ｖｓｓｌｌ源電圧（１ＸＯ“レベル）に設定する。こ
の場合、上記ワードＨｗＬの電圧ＶＷＬを、Ｖｃｃ電圧
よりＭＯＳトランジスタＴＩ＊Ｔ２のゲート鍼１値血圧
ＶＴＨＮより高い電圧（Ｖｃ ｃ＋ＶＴＨＮ）に上げる
ように杓デコーダを設計しておくものとすれは、ＭＯＳ
トランジスタＴ１、′ｒ２はそれぞれ導通状幅になり、
前ｉ己ノードＮ、、Ｎ２はＶｃｃ電圧、 Ｖ ｓ ｓ
電圧に設定される。こののち、上記ワード線ＷＬの重圧
ＶＷｔがＶ ｓ ｓ Ｍ、圧に戻る（非選択状Ｒ￥にな
る）と、ＭＯＳトランジスタＴ、、Ｔ２は非導通状態に
なり、メモリセル２０はＩＩ １“状態の保持モードに
なる。なお、上記とは逆にゝゝ０“信号のｌき込みは、
データ厭ＢＬ、ＢＬの省き込み電圧を各対応してＶｓ
ｓＷ圧、 Ｖ ｃ ｃ−圧に設定する０次に、特定のメ
モリセル２０からの保持データの１ノー１み出し動作に
ついて述べる。先ず、上記（− メモリセル２０が接続されている一対データ線ＢＬ、Ｂ
Ｌを共に等しい電圧（たとえばＶｃｃ電圧）にプリチャ
ージした後、上記メモリセル２０に接続されているワー
ド線ＷＬを選択して前記電圧（Ｖｃｃ＋ＶＨｒＮ）にし
てＭＯＳ）ランジスタＴＩ＝Ｔ２を導通させる。記憶デ
ータがたとえばゝゝｌ“のときは、前記ノードＮ、、Ｎ
。
はＶｃｃ、’Ｖｓｓ電圧になっているので、データ線丁
ＴからノードＮ２に向って（Ｖｃｃ −Ｖｓｓ）Ｃ（Ｃ
は容量素子ＣＭの容量）に相当する電荷が流入し、上記
データ線ＢＬの′１￥圧ＶＢＬ （ｄ。
ＴからノードＮ２に向って（Ｖｃｃ −Ｖｓｓ）Ｃ（Ｃ
は容量素子ＣＭの容量）に相当する電荷が流入し、上記
データ線ＢＬの′１￥圧ＶＢＬ （ｄ。
（Ｖｃｃ−Ｖ８Ｂ）Ｃ／ＣＢＬ （（Ｆし１、ＣＢＬは
データ線ＢＬ、あるいはＢＬ、の容量）だけＶｃｃ電圧
から下がる。これに対して、データ線ＢＬの電圧Ｖ Ｂ
Ｌ、 Ｏ％１．’圧はＶｃｃのままである０したがって
、センスアンプ２ノが検知すべき信号は、（Ｖｃ ｃ−
Ｖｓ ｓ ）Ｃ／ＣＢｔ、となり、ここでＶ ｃ ｃφ
ＣはＱＭ、（”１“信号による容量素子ＣＭの蓄積電荷
）、Ｖａｓ・ＣけＱＭｏ（”０“信号による容量素子Ｃ
Ｍの蓄積電荷）に相当するので上記検知すべき信号は（
ＱＭ −ＱＭ。）／Ｃｕｔ。
データ線ＢＬ、あるいはＢＬ、の容量）だけＶｃｃ電圧
から下がる。これに対して、データ線ＢＬの電圧Ｖ Ｂ
Ｌ、 Ｏ％１．’圧はＶｃｃのままである０したがって
、センスアンプ２ノが検知すべき信号は、（Ｖｃ ｃ−
Ｖｓ ｓ ）Ｃ／ＣＢｔ、となり、ここでＶ ｃ ｃφ
ＣはＱＭ、（”１“信号による容量素子ＣＭの蓄積電荷
）、Ｖａｓ・ＣけＱＭｏ（”０“信号による容量素子Ｃ
Ｍの蓄積電荷）に相当するので上記検知すべき信号は（
ＱＭ −ＱＭ。）／Ｃｕｔ。
１
となり、従来例の２倍となる。
なお、上記実施例において、選択されたワード線ＷＬの
電圧を（Ｖｃ （！ ＋Ｖ’Ｔｌ１Ｎ ）に上げる（も
しくはＶ’ｃ ｃ ＋Ｖ’７ ＨＮＪＪ上でもよい）こ
との意斜け、１き込みの際にＩＶＩＯＳトランジスタ１
ｒ１あるいはＴ、の閾値電圧ＶＴＨＮの損失がないので
Ｖｃｃ電圧の全てを１き込むことができ、読み出しの除
にも〜１０ＳトランジスタＴｌｔＴＩＩとも完全に罎辿
するのでＶ ｓ ｓ電圧のノードＮ、あるいはＮ２ヘデ
ータ紗ＢＬあるいはＢＬから（Ｖｃｃ−Ｖｓｓ）Ｃの電
荷が確実に流れ、それに見合ったデータ線電圧変化を借
ることができる。即ち、たとえばノードＮ１がＶ ｃ
ｃ電圧に設定されている場合の読み出しに際し°Ｃ５ワ
ード線Ｗ ｌ、の重圧がＶＣ（！＋ＶＴＨＮより低いと
Ｍ ＯＳ ）ランジスタＴＩが男−通となり、データ紳
ｆ石から導通状態のＭＯＳトランジスタＴ２を介してＶ
ｓ ｓａｔ圧のノードＮ、に箪向が流入すると１ａちに
ノードＮ、の電圧がＶ ｃ ｃ以上に上昇してしまい、
ノードＮ、に流入する電荷は（Ｖｃｃ−Ｖｓｓ）Ｃに比
べて非常に僅かになってしまい、データ線ＢＬの電圧変
化が小さくなるおそれが生じる。
電圧を（Ｖｃ （！ ＋Ｖ’Ｔｌ１Ｎ ）に上げる（も
しくはＶ’ｃ ｃ ＋Ｖ’７ ＨＮＪＪ上でもよい）こ
との意斜け、１き込みの際にＩＶＩＯＳトランジスタ１
ｒ１あるいはＴ、の閾値電圧ＶＴＨＮの損失がないので
Ｖｃｃ電圧の全てを１き込むことができ、読み出しの除
にも〜１０ＳトランジスタＴｌｔＴＩＩとも完全に罎辿
するのでＶ ｓ ｓ電圧のノードＮ、あるいはＮ２ヘデ
ータ紗ＢＬあるいはＢＬから（Ｖｃｃ−Ｖｓｓ）Ｃの電
荷が確実に流れ、それに見合ったデータ線電圧変化を借
ることができる。即ち、たとえばノードＮ１がＶ ｃ
ｃ電圧に設定されている場合の読み出しに際し°Ｃ５ワ
ード線Ｗ ｌ、の重圧がＶＣ（！＋ＶＴＨＮより低いと
Ｍ ＯＳ ）ランジスタＴＩが男−通となり、データ紳
ｆ石から導通状態のＭＯＳトランジスタＴ２を介してＶ
ｓ ｓａｔ圧のノードＮ、に箪向が流入すると１ａちに
ノードＮ、の電圧がＶ ｃ ｃ以上に上昇してしまい、
ノードＮ、に流入する電荷は（Ｖｃｃ−Ｖｓｓ）Ｃに比
べて非常に僅かになってしまい、データ線ＢＬの電圧変
化が小さくなるおそれが生じる。
なお、省き込みに際して選択されたワード線ＷＬの電圧
全Ｖｃｃにした場合には、ノードＮ、、Ｎ、のうち高電
位側がＶｃｃ−ＶＴＨＮＩ、低電位側がＶ ｓ ｓにな
るので、読み出しに際して選択されたワード線ＷＬの電
圧としてＶ ｃ ｃ を圧を用いて差し支えない。
全Ｖｃｃにした場合には、ノードＮ、、Ｎ、のうち高電
位側がＶｃｃ−ＶＴＨＮＩ、低電位側がＶ ｓ ｓにな
るので、読み出しに際して選択されたワード線ＷＬの電
圧としてＶ ｃ ｃ を圧を用いて差し支えない。
また、前記第２図に示した実施例において、メモリセル
２０のＭＯＳ）ランジスタＴ１ｔＴ２をＰチャンネル型
とした場合には、選択されたワード線ＷＬの電圧をＶｓ
ｓ −ＩＶＴ ＨＰＩゴ但し、ＩＶＴＲＰＩは上記Ｐ
チャンネル型ＩＶＩＯ８）ランジスタのゲート閾値電圧
の絶対値）に設定してノードＮ １ ｅ Ｎ ２の一方
をＶ ｃ ｃ電圧、他方をＶｓｓ電圧に設定することが
できる。
２０のＭＯＳ）ランジスタＴ１ｔＴ２をＰチャンネル型
とした場合には、選択されたワード線ＷＬの電圧をＶｓ
ｓ −ＩＶＴ ＨＰＩゴ但し、ＩＶＴＲＰＩは上記Ｐ
チャンネル型ＩＶＩＯ８）ランジスタのゲート閾値電圧
の絶対値）に設定してノードＮ １ ｅ Ｎ ２の一方
をＶ ｃ ｃ電圧、他方をＶｓｓ電圧に設定することが
できる。
上述したようなりＲＡＭによれば、メモリセルに書き込
まれた電荷がセンスアンプの検出イキ号として効率良く
利用され、従来例に比べて検出（ｍ−Ｑが約２倍に拡大
されているので、センスアンプの高速化と動作許容範囲
の拡大が町ａ［＝になる。
まれた電荷がセンスアンプの検出イキ号として効率良く
利用され、従来例に比べて検出（ｍ−Ｑが約２倍に拡大
されているので、センスアンプの高速化と動作許容範囲
の拡大が町ａ［＝になる。
また、タミーセルが不要になっているので、設計上の制
約が緩和さ７’Ｌるオ・ｉｌ虞がある。
約が緩和さ７’Ｌるオ・ｉｌ虞がある。
才だ、メモリセル２０における２個のＭＯＳトランジス
タＴＩｅＴ２および１ （ｂｉｔの容量素子ｃＭけチッ
プ上で互いに近接して形成されるので、α仲などの高エ
ネルギー粒子の入射があった場合にメモリセル２０内で
ほぼ均一な影ｔ′を受けるようになる。このことは、従
来例においてはメモリセルアレイのメモリセルとタミー
セルアレイのダミーセルとがかなりス１トれている場合
があって上ｉｌツのｉｌ、１μの影〒１・によるソフト
エラーが発生しｙｌいととに比べて、ソフトエラーに強
いという第１１点がある。なお、不発明に係るメモリセ
ル２０がα線の１制をより均一に受けるようにするため
にけ、メモリセル２０の容量素子ＣＭを釦３図（８）に
示すようにＣＭ 、ＣＭ に２分割し、各一方の電極を
共通に所足の電位ｖＲに設定するようにすれはよい。こ
のメモリセルの構造例を第３図（ｂ）に示しており、３
ｏは半導体基板、３ノは基板表面のゲート絶縁膜、３２
はＭ−ＯＳトランジスタＴ、のゲート電極、３３はＭＯ
ＳトランジスタＴ１の一方の成極領域（不純物領域）２
．？４ＦｉＭＯ８）ランジスタＴ、の他方の電極領域お
よび容量素子ＣＭ 用の■Ｓキャパシタの一方の電極幼
域、３５はＭＯＳ）ランジスタＴ、のゲート電極、３６
ばＭＯＳ）ランジスタＴ２の一方の甫、極領域、３７は
■ＳトランジスタＴ、の他方の電極領域および容置素子
ＣＭ２用のＭＯＳキャパシタの一方の電極領域、３８は
上記２個のＭＯＳキャパシタに共通の電極である。
タＴＩｅＴ２および１ （ｂｉｔの容量素子ｃＭけチッ
プ上で互いに近接して形成されるので、α仲などの高エ
ネルギー粒子の入射があった場合にメモリセル２０内で
ほぼ均一な影ｔ′を受けるようになる。このことは、従
来例においてはメモリセルアレイのメモリセルとタミー
セルアレイのダミーセルとがかなりス１トれている場合
があって上ｉｌツのｉｌ、１μの影〒１・によるソフト
エラーが発生しｙｌいととに比べて、ソフトエラーに強
いという第１１点がある。なお、不発明に係るメモリセ
ル２０がα線の１制をより均一に受けるようにするため
にけ、メモリセル２０の容量素子ＣＭを釦３図（８）に
示すようにＣＭ 、ＣＭ に２分割し、各一方の電極を
共通に所足の電位ｖＲに設定するようにすれはよい。こ
のメモリセルの構造例を第３図（ｂ）に示しており、３
ｏは半導体基板、３ノは基板表面のゲート絶縁膜、３２
はＭ−ＯＳトランジスタＴ、のゲート電極、３３はＭＯ
ＳトランジスタＴ１の一方の成極領域（不純物領域）２
．？４ＦｉＭＯ８）ランジスタＴ、の他方の電極領域お
よび容量素子ＣＭ 用の■Ｓキャパシタの一方の電極幼
域、３５はＭＯＳ）ランジスタＴ、のゲート電極、３６
ばＭＯＳ）ランジスタＴ２の一方の甫、極領域、３７は
■ＳトランジスタＴ、の他方の電極領域および容置素子
ＣＭ２用のＭＯＳキャパシタの一方の電極領域、３８は
上記２個のＭＯＳキャパシタに共通の電極である。
第４図は、本発明の他の実施例に係るＤＲＡＭの一部を
示しており、メモリセルアレイにおける隣り合う２本の
データ線（ＢＬ＋ 、ＢＩ、＋ ）（ＢＬ、 、 ＢＬ
！ ）、 （ＢＬ２ 、 ＢＬ２ ）、・・・ をそれ
ぞれ列単位として各列にメモリセル２０．・・・を複数
個接続し、奇数列の同一行のメモリセル２０．・・・を
ワード線ＷＥ、に共通接続し、偶数列の同一行のメモリ
セル２０．・・・を上ｄ己１フード＋ｉＷＬとは異なる
ワード１４ＷＬ／に共通接続し、各列にそれぞれ差＊７
Ｊ 型のセンスアンプ２１．・・・を接続したものであ
る。そして、箱数列のメモリセル２０．・・・のうちで
メモリセルを選択する場合に何ワード＃ＡＷＬを選択し
、偶数列のメモリセル２０．・・・のうちでメモリセル
を選択する場合にはワード線ＷＬ’を選択するようにし
−（いる。このようなりＲＡＭにおける特定のメモリセ
ルの劉き込み、畝７み出し動作は前記実７Ａｉｉ１＋ｌ
ｌと同和に行なわれる。
示しており、メモリセルアレイにおける隣り合う２本の
データ線（ＢＬ＋ 、ＢＩ、＋ ）（ＢＬ、 、 ＢＬ
！ ）、 （ＢＬ２ 、 ＢＬ２ ）、・・・ をそれ
ぞれ列単位として各列にメモリセル２０．・・・を複数
個接続し、奇数列の同一行のメモリセル２０．・・・を
ワード線ＷＥ、に共通接続し、偶数列の同一行のメモリ
セル２０．・・・を上ｄ己１フード＋ｉＷＬとは異なる
ワード１４ＷＬ／に共通接続し、各列にそれぞれ差＊７
Ｊ 型のセンスアンプ２１．・・・を接続したものであ
る。そして、箱数列のメモリセル２０．・・・のうちで
メモリセルを選択する場合に何ワード＃ＡＷＬを選択し
、偶数列のメモリセル２０．・・・のうちでメモリセル
を選択する場合にはワード線ＷＬ’を選択するようにし
−（いる。このようなりＲＡＭにおける特定のメモリセ
ルの劉き込み、畝７み出し動作は前記実７Ａｉｉ１＋ｌ
ｌと同和に行なわれる。
上記ＤＲＡＭによれば、ワード線の本数は増えるが、隣
り合う２列で１本のデータ線を共有している（第４図中
ではＢＬｌ、ＢＬ２を共有している）ので、横方向の長
さを短縮でき、とれに伴なって得られるパターンレイア
ウト上の列方向短縮効果およびワード線遅延時間の重縮
効果ね、非常に大きなものとなる。
り合う２列で１本のデータ線を共有している（第４図中
ではＢＬｌ、ＢＬ２を共有している）ので、横方向の長
さを短縮でき、とれに伴なって得られるパターンレイア
ウト上の列方向短縮効果およびワード線遅延時間の重縮
効果ね、非常に大きなものとなる。
上述したように本発明のＤＲＡＭによれは、センスアン
プの高速化、動作許容範囲の拡大が可能となり、ダミー
セルが不要になるので設計上の制約が緩和され、ソフト
エラーに強くなる。
プの高速化、動作許容範囲の拡大が可能となり、ダミー
セルが不要になるので設計上の制約が緩和され、ソフト
エラーに強くなる。
さらに、瞬り合う列間で１本のデータ線を共有すること
によって列方向短縮効果、ワード線遅延時間短縮効果が
得られる。
によって列方向短縮効果、ワード線遅延時間短縮効果が
得られる。
第１図は従来のダイナミック型ランダムアクセスメモリ
の一部を示す回路図、第２図は本発明の一実施例に係る
ダイナミック型ランダムアクセスメモリの一部を示す回
路図、第３図（ａ）は第２図におけるメモリセルの変形
例を示す回路図、泥３図（ｂ）は同図（ａ）の構造を示
す断面図、第４図は本発明の他の実施例の要部を示す回
路図である。 ２０・・・メモリセル、２ノ・・・センスアンプ、ＢＬ
ｌ ＢＬ、 ＢＬＩ ｖ ＢＬｌ、 ＢＬ２ ｔ ＢＬ
２・・・データ線、ＷＬ、ＷＬ’・・・ワード線、ＴＩ
−Ｔ２ ・・・ＭＯＳトランジスタ、ＣＭ・・・客月素
子。 出願人代理人 弁理士 鈴 江 武 彦第１ 図 第２図 （・） 第３図 （ｂ） 第４図
の一部を示す回路図、第２図は本発明の一実施例に係る
ダイナミック型ランダムアクセスメモリの一部を示す回
路図、第３図（ａ）は第２図におけるメモリセルの変形
例を示す回路図、泥３図（ｂ）は同図（ａ）の構造を示
す断面図、第４図は本発明の他の実施例の要部を示す回
路図である。 ２０・・・メモリセル、２ノ・・・センスアンプ、ＢＬ
ｌ ＢＬ、 ＢＬＩ ｖ ＢＬｌ、 ＢＬ２ ｔ ＢＬ
２・・・データ線、ＷＬ、ＷＬ’・・・ワード線、ＴＩ
−Ｔ２ ・・・ＭＯＳトランジスタ、ＣＭ・・・客月素
子。 出願人代理人 弁理士 鈴 江 武 彦第１ 図 第２図 （・） 第３図 （ｂ） 第４図
Claims (3)
- （１）それぞれトランスファゲート用の第１のＭＯＳ）
ランジスタおよび謝２のＭ（ＪＳ）ランジスタの各一端
１１ｊに記憶惰′報保持用の客側素子が接続されてなり
、行列状に配置された俵数侶１のメモリセルと、同一列
のメモリセルの両端にそれぞれ接続された列方向のデー
タ線対と、前記メモリセルを選択するための行方向の選
択線と、前記データ線対に読み出されたイ阿号を検出す
る差動型のセンスアンプと、前Ｒｅテーク線対をＰＭ定
のタイミングで所定電位にプリチャージするプリチャー
ジ手段と、前記データ線対を所定のタイミングで相異な
る書き込み電位に設定する籐き込み手段とを具備するこ
とを特徴とするダイナミック型ランダムアクセスメモリ
。 - （２）前記選択線の選択時の雷１圧は、高電圧側の電源
市７圧よりも前記メモリセルのＭＯＳ）ランジスタの閾
値電圧の絶対値以上高いかあるいは低電圧ψりの電源電
圧よりもメモリセルのＭＯＳ）ランジスタの閾値電圧の
絶対値以上低いことを特徴とする特許 １項記載のダイナミック型ランダムアクセスメモリ。 - （３）前記列方向のデータ線対のうち、隣ｐ合うデータ
線対はそれぞれの一方のデータ線を共有してなることを
特徴とする前記特許請求の範囲第１頃記載のダイナミッ
ク型ランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020982A JPS60164989A (ja) | 1984-02-08 | 1984-02-08 | ダイナミツク型ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020982A JPS60164989A (ja) | 1984-02-08 | 1984-02-08 | ダイナミツク型ランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60164989A true JPS60164989A (ja) | 1985-08-28 |
Family
ID=12042356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59020982A Pending JPS60164989A (ja) | 1984-02-08 | 1984-02-08 | ダイナミツク型ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60164989A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116099A (ja) * | 1984-06-29 | 1986-01-24 | Sharp Corp | ダイナミック型半導体記憶装置 |
| JPH02168492A (ja) * | 1988-12-21 | 1990-06-28 | Nec Corp | ダイナミックｒａｍのメモリセル |
| JPH0316094A (ja) * | 1988-12-29 | 1991-01-24 | Sharp Corp | ダイナミック型半導体記憶装置 |
| US5293563A (en) * | 1988-12-29 | 1994-03-08 | Sharp Kabushiki Kaisha | Multi-level memory cell with increased read-out margin |
| US5303183A (en) * | 1990-05-30 | 1994-04-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
-
1984
- 1984-02-08 JP JP59020982A patent/JPS60164989A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116099A (ja) * | 1984-06-29 | 1986-01-24 | Sharp Corp | ダイナミック型半導体記憶装置 |
| JPH0414436B2 (ja) * | 1984-06-29 | 1992-03-12 | Sharp Kk | |
| JPH02168492A (ja) * | 1988-12-21 | 1990-06-28 | Nec Corp | ダイナミックｒａｍのメモリセル |
| JPH0316094A (ja) * | 1988-12-29 | 1991-01-24 | Sharp Corp | ダイナミック型半導体記憶装置 |
| US5293563A (en) * | 1988-12-29 | 1994-03-08 | Sharp Kabushiki Kaisha | Multi-level memory cell with increased read-out margin |
| JP2622179B2 (ja) * | 1988-12-29 | 1997-06-18 | シャープ株式会社 | ダイナミック型半導体記憶装置 |
| US5303183A (en) * | 1990-05-30 | 1994-04-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
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