JPH023146A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、メモリセルアレイを複数のブロックに分割し
て、部分的に活性化する方式を採用したダイナミック型
の半導体記憶装置に関する。

（従来の技術） ダイナミック型ランダム・アクセス・メモリ（ＤＲＡＭ
）は、微細加工技術の進歩と共に集積度が高まり、ｉａ
化による素子特性の向上によって次々と大容量で高速の
ものが開発されてきた。

社会構造が高度情報１ヒ社会へと変わる中で、このよう
な大容量で高速のＤＲＡＭの要求はますます大きくなっ
ている。ＤＲＡＭを構成する各種素子特性は微細化によ
って向上しているが、素子間を結ぶ配線もｍ細化によっ
て細くなり、単位長さ当りの配線抵抗は大きくなってき
ている０回路の動作速度は、素子のＯＮ抵抗および配線
抵抗と駆動する負苗容量のＲＣ時定数によってほぼ決ま
るが、微細化によって素子のＯＮ抵抗の値は下がり、逆
に配線抵抗は上がるため、大規模集積回路では配線抵抗
の値が無視できなくなりつつある。

ＤＲＡＭの中で配線抵抗が特に問題となるのはプリチャ
ージされたビット線の電位をセルの論理値に応じて充電
あるいは放電するビット線センスアンプ駆動用の電源線
である。同時に多数のビット線の充放電を行うため、ビ
ット線センスアンプ駆動用電源線に流れる電流は非常に
大きくなり、ビット線センスアンプ駆動用電源線で電圧
降下が生じる。この結果ビット線センスアンプの駆動中
に実際にセンスアンプに印加される電圧値は、理想的な
電圧値とは異なってくるためセンス速度の低下をもたら
す、センス速度の低下を防ぐためには、センスアンプ駆
動用電源線の幅を太くして配線抵抗を下げる必要がある
。これは、ビット線センスアンプ部のパターン面積の増
大をもたらす。

また、ＤＲＡＭが高集積化されるにつれ、消費電力をお
さえるためすべてのビット線センスアンプを動作させる
方式から、主として選択されたワード線を含むセルアレ
イに接続されたビット線センスアンプだけを活性化し、
残りのビット線センスアンプは活性化しない方式が取ら
れている。このような方式はパーシャルアクティブ方式
と呼ばれる。この場合、活性化されたビット線センスア
ンプに接続されたセンスアンプ駆動用電源線には、セル
の論理値に応じてビット線を充電あるいは放電するため
の電流が流れるが活性化されないビット線センスアンプ
に接続された、センスアンプ駆動用電源線には電流が流
れない、つまりチップ全体で同時にビット線センスアン
プ駆動用電源線全部にビット線の充電あるいは放電電流
が流れることはなく、配線の利用効率が悪いという問題
があった。

（発明が解決しようとする課題） 以上のようにビット線センスアンプ動作時にビット線セ
ンスアンプ駆動用電源線の配線抵抗の影響を小さくする
ために、配線の幅を太くするとビット線センスアンプ部
の面積が増大するという問題があった。また従来のパー
シャルアクティブ方式の場合、電流の流れない電源線が
存在することになり、配線の利用効率が悪いという問題
点があった。

本発明はこれらの間離を同時に解決したＤＲＡＭを提供
することを目的とする。

［！＠明の構成］ （課題を解決するための手段） 本発明はパーシャルアクティブ方式のＤ　ＲＡＭにおい
て、センスアンプ駆動用電源線とビット線センスアンプ
の間にトランスファーゲートを設け、このトランスファ
ーゲートに入力されるビット線センスアンプ選択信号に
よって選択されたセルを含むセルアレイに接続されたビ
ット線センスアンプを選択するように構成し、かつ活性
化されたビット線センスアンプ部に配線されたセンスア
ンプ駆動用電源線と、非活性のビット線センスアンプ部
に配線されたセンスアンプ駆動用を源線とを共通接続し
たことを特徴とする。

（作用） この様な構成とすれば、選択されたセルアレイのビット
線を充電するあるいは放電する電流は活性化されたセン
スアンプ部に配線されているビット線センスアンプ駆動
用電源線のみならず、非活性のセンスアンプ部に配線さ
れているビット線センスアンプ駆動用電Ｂｌｌにも流れ
る。従って、センスアンプ駆動用電源線の太さを従来と
同じにすれば、センスアンプ駆動用電源線の抵抗は低く
なり、センスアンプ駆動用電源線での電圧降下は小さく
なるためセンス速度が向上し、高速動作可能な高集積Ｄ
ＲＡＭが得られる。また、センスアンプ駆動用電源線の
等価的な抵抗を従来と同じにすれば、センスアンプ部に
配線されたセンスアンプ駆動用電源線の太さを従来より
細くすることが可能であり、チップ面積が小さい高集積
ＤＲＡＭが得られる。

（実施例） 以下、本発明の詳細な説明する。

第１図は一実施例のＤＲＡＭの要部構成を示す。

図において１はＤＲＡＭセル（またはダミーセル）であ
る、ＤＲＡＭセルは第３図に示すように１個のＭＯＳト
ランジスタＱ、と１個のキャパシタＣ８により構成され
る。３はこの様なりＲＡＭセルが半導体基板上にマトリ
クス配置されたメモリセルアレイである。メモリセルア
レイに対して各メモリセルアレイと情報電荷の授受を行
う複数対ＢＬ１・・・）およびメモリセル１を選択駆動
するための複数本のワード、ｆｌＷＬ　（ＷＬ　　、Ｗ
Ｌｌ・・・）か配設されている。各ピント線対ＢＬ、Ｂ
Ｌにはメモリセル１から読み出された情報を増幅するた
めのピント線センスアンプ２が設けられている。

このピント線センスアンプ２は、第４図に示すように二
個のｐチャネルＭＯＳトランジスタＱ２１Ｑ　と二個の
ｎチャネルＭＯＳトランジスタＱ２３゜Ｑ２４から構成
されたＣＭＯＳフリップフロップからなる周知のもので
あるが、従来とは異なって、Ｐチャネル側の駆動用電源
線φＳＡＰと二個のρチャネルＭＯ５Ｉ−ランジスタＱ
２１”２２のソースとの間に、ｐチャネルＭＯＳトラン
ジスタＱ２５からなるトランスファーゲートを設ける。

同様にｎチャネル側の駆動用電源線φＳＡＮと二個のｎ
チャネルＭＯＳトランジスタＱ２３”２４のソースとの
間にｎチャネルＭＯＳトランジスタＱ２６からなるトラ
ンスファーゲートを設ける０選択されたセルを含むセル
アレイに接続されたビット線センスアンプの選択的な活
性化は、これらのトランスファーゲートＱ２５．Ｑ２６
のゲートに入力されたビット線センスアンプ選択クロッ
クφ　　、φ　　によりＳＳＰ　　　ＳＳＮ 行なわれる。ビット、ＩＢＬ、ＢＬはカラム選択クロッ
クＣ３Ｌ　（Ｃ３Ｌ　　、Ｃ３Ｌ１・・・）をゲート人
力とするトランスファーゲートトランジスタＱ、Ｑ２を
介して入出力線Ｉ１０　、　Ｉｌｏに接続される、４は
ビット線センスアンプアレイおよびデータ入出力部（以
下センスアンプ部と略す）を示す。

第２図は、半導体基板上に第１図で示したＤＲＡＭ要部
構成を複数個配置した構成を示す、複数個のメモリセル
アレイ３（３，３、・・・）とセンスアンプ４　（４１
，４゜、・・・）が図のように配置されでいる。ここで
は、ロウアドレスストローブ信号（ＲＡＳ）が活性の時
に同時に選択されるメモリセルアレイがチップ全体の半
分である、部分の一パーシャルアクティブ方式の場合に
ついて説明する。ＲＡＳが活性の時に同時に選択される
ワード線は、偶数番目のセルアレイ、あるいは奇数番目
のセルアレイだけに含まれ、偶数番目のセルアレイのワ
ード線と奇数番目のセルアレイのワード線が同時に選択
されることはない。各センスアンプ部にはセンスアンプ
部によって異ったビット線センスアンプ選択クロックφ
　　（φ　　。

ｓｓｐ　　　５ｓｐｉ φ　　・・・）、φ　　（φ　　、φ　　・・・）が配
設５ＳＰ２　　　　５ＳＮＳＳＮＩ　　　５ＳＮ２され
ている。各センスアンプ部に配設されたセンスアンプ駆
動用電源線φ　　、φ　　は活性化さＳＡＰ　　　ＳＡ
Ｎ れるセンスアンプ部と非活性のセンスアンプ部で最小限
一箇所以上お互いに接続されている。この実施例では、
セルアレイの外部で共通接続配線６〜６６および７１〜
７６により、セルアレイ内部で共通接続配＆１６□〜６
９および７□〜７９により、共通ｉｆ＃続されている。

一般にワード線は、その配ｍＭ延を小さくするためにポ
リシリコンに代表される第１の配線材料と、それよりも
抵抗率の小さい、アルミニウムに代表される第２の配線
材料からなる２重構造を取り、第１の配線材料と第２の
配線材料とは、セルアレイ中で最低ｔｍ所以上互いに接
続されている。この接続部分をワード線のスナップ部と
呼ぶ、このワード線のスナップ部では、ビット線の間隔
が他に比べて大きくなっているなめ、この部分に配線を
通すとビット線に与えるノイズの影響を小さくすること
ができる。

従って、セルアレイの内部を通す共通接続配線６〜６　
および７７〜７９は、ワード線のスナツブ部を通す。

第２図において、５（５，５、・・・）はセンスアンプ
駆動用電源クロックの発生およびイコライズ回路である
。このセンスアンプ駆動用電源クロックの発生およびイ
コライズ回路は第５図に示すように、センスアンプ活性
時にｐチャネルａｔ［線φＳＡＰを電源電圧Ｖ。に、ｎ
チャネル副電源線φＳＡＮを接地電圧Ｖｓｓにそれぞれ
短絡するＰチャネルＭＯ３）ランジスタＱ５１．　Ｎチ
ャンネルＭＯ９）ランジスタＱ５２と、イコライズ用ク
ロックφＥＱＬをゲ、−ト入力信号とし、ＲＡＳが非活
性時にφＳＡＰとφＳＡＭをイコライズするＮチャネル
ＭＯＳトランジスタＱ５５、および、ＲＡＳが非活性時
にφ　　、φＳＡＮの電位をビット線のプリチＡＰ ヤーンの電位と等しいＶＥＱＬにプリチャージするため
−ＶＥＱＬとφＳＡＰおよびＶＥＱＬとφＳＡＮを短絡
するＮチャネルＭＯＳトランジスタＱ５３”　５４によ
り構成される。センスアンプ駆動用ｔａ線φＳ＾１．φ
ＳＡＭは複数個のセンスアンプ部にわたって共通である
かから、電源クロックおよびイコライズ回路５は各セン
スアンプ部ごとに配！しなくても良いが、ＲＡＳの活性
時にｖｃｃとφＳＡＰ　。

ＶｓｓとφＳＡＨの電位ができるだけ等しくなるように
、各センスアンプ部ごとに配置することが望ましい。

このように構成されたＤＲＡＭの動作を次に説明する。

まず情報読み出し動作について説明する。第６図は読み
出し動作時の主要ノードの動作タイミング波形を示して
いる。ロウアドレスストローブ信号ＲＡＳが”Ｈ″レベ
ルら“ルベルに変化したのを受けてワード＠ＷＬが立上
がる前に、イコライズ用クロックφＥＱＬが“ルベルに
なり、イコライズ用ＭＯＳ）−ランジスタＱ５５．プリ
チャージ用ＭＯＳトランジスタＱ５３．Ｑ５４がオフと
なる１次にワードｍＷＬが立上がり、メモリセルの情報
がビット線ＢＬ、ＢＬに現われてからビット線センスア
ンプ２のｐチャネル側電源線φＳＡＰがプリチャージレ
ベルの■ＢＬから“Ｈ″に、ｎチャネル側電源線φ　　
が■ＢＬから“Ｌ”に変化してＳＡＭ 活性となる。しかしこの時点では、ビット線センスアン
プ選択クロックφ　　、φ　　が非活性でＳＳＰ　　　
ＳＳＮ あり、トランスファーゲートＱ２５．Ｑ２６がオフして
いるなめ、ビット線センスアンプ２は動作しない、なお
、電：ａ線φＳＡＮ　’φＳＡＰが活性となるのはイコ
ライズ用クロックφＥＱＬが“Ｈ”からＬ”に変化した
後であれば、ワード線ＷＬが立上がる前でもよい、ワー
ド線ＷＬが立上がり、電源線φ　　、φ　　が活性化し
た後に選択されたワーＳＡＰ　　　ＳＡＭ ド線を含むセルアレイに接続されたセンスアンプ部のビ
ット線センスアンプ選択クロックφＳＳＭが“し”から
“Ｈ”となり、トランスファゲートＱ２６がオンしてビ
ット線センスアンプ２のＮチャネルＭＯＳトランジスタ
Ｑ２３”２４からなるフリップフロッグが動作する。メ
モリセルの情報が“し”であるならば、ビット４！ＢＬ
の電荷を放電し、その電位を“し１にする０次にビット
線センスアンプ選択クロックφｓｓＰが“Ｈ”から“Ｌ
′となり、トランスファーゲートＱ２５がオンしてビッ
ト線−センスアンプ２のｐチャネルＭｏＳトランジスタ
Ｑ２１．Ｑ２２からなるフリップフロッグが動作し、ビ
ット線ＢＬに電荷を充電しその電位をＨ“にする、ＢＬ
が“Ｌ”　、ＢＬがＨ″になった状態でカラム選択クロ
ックＣＳＬが“Ｌ″から°゛Ｈ”となり、ビットｆｉＢ
Ｌ、ＢＬの情報が入出力線Ｉ１０　、　Ｉｌｏに伝達さ
れる。

第７図は以上のセンスアンプ活性化時、ｔａ線φＳＡＰ
　’　φＳＡＨに流れるビット線ＢＬ、ＢＬ充放ｔｔＫ
の流れを矢印で示している。部分の一パーシャルアクテ
ィブ方式で、偶数番目のセルアレイ３２．３４．・・・
のワード線が選択されている場合である。ビット１１１
ＢＬ、ＢＬの充放を電流は、活性化した偶数番目のセン
スアンプ部４．４　。

・・・に配設された電源線φ８Ａ３．φ８□のみならず
、非活性の奇数番目のセンスアンプ部４．４　。

・・・に配設された電Ｂ線φ　　、φ　　をも通してＳ
ＡＰ　　　　　　ＳＡＮ 流れている。この結果、電源線の抵抗による電圧降下を
抑えることができる。

書き込み動作については、カラム選択クロックＣ３Ｌが
“Ｌ”から“Ｈ”となる前、あるいは後に書き込むべき
情報が入出力データＭｌ／Ｑ　、　Ｉｌｏに伝達され、
入出力データ線Ｉ１０　、　Ｉｌｏの状態に応じてＣＭ
ＯＳフリヅプフロツプ２が動作し、メモリセル１へ情報
書き込みが行われる。

本発明は、上記実施例に限られるものではない。

実施例では、部分の−パーシャルアクティブ方式のＤＲ
ＡＭについて説明したが、同時に動作する七ルアレイ部
の数を少なくしたｎ分の−（ｎ≧３）パーシャルアクテ
ィブ方式のＤ　ＲＡ　Ｍに拡張することかできる。また
、実施例ではセルアレイの数とセンスアンプ部の数が等
しい場合について説明したが、二つのメモリセルアレイ
のセンスアンプ部を一つに共有するシエアードセンスア
ンプ方式のＤ　ＲＡ　Ｍにおいても本発明は有効である
。

更に本発明はその趣旨を逸脱しない範囲で種々変形して
実施することができる。

［発明の効果ｊ 以上のように本発明によれば、パーシャルアクティブ方
式のＤ　ＲＡ　Ｍにおいてビット線センスアンプ駆動用
を源線とビット線センスアンプの間にトランスファーゲ
ートを設け、そのトランスファーゲートのオン、オフに
より活性、非活性のビット線センスアンプを決定するよ
うにし、ビット線センスアンプ駆動用ｔａ線を活性、非
活性のビット線センスアンプ間で共通接続することによ
り、電源線での電圧降下を抑え、高速の読み出しか可能
となる。また、ビット線センスアンプ用電源線を細くす
ることができるから、ＤＲＡＭの高集積化が可能になる
。

【図面の簡単な説明】

第１図は本発明の一実施例のＤＲＡＭの要部構成を示す
図、第２図は半導体基板上に第１図に示したＤ　ＲＡ　
Ｍの要部を複数個配置したＤ　ＲＡＭ構成を示す図、第
３図はメモリセルの構成を示す図、第４図はビット線セ
ンスアンプの構成を示す図、第５図はビット線センスア
ンプ駆動用を源クロックの発生回路およびイコライズ回
路の構成を示す図、第６図はこの実施例のＤＲＡＭの動
作を説明するための主要ノードのタイミング波形図、第
７図はビット線センスアンプ動作時にビット線センスア
ンプ駆動用電源クロックの配線に流れる電流の経路を示
した図である。 ＢＬ、ＢＬ・・・ビット線、ＷＬ・・・ワード線、Ｉｌ
ｏ。 Ｉｌｏ・・・入出力データ線、■ＥＱＬ・・・ビット線
のプリチャージ電位、Ｑ２５・・・ｐチャネルＭｏＳト
ランジスタ（トランスファーゲート）、Ｑ２６・・・ｎ
チャネルＭＯＳトランジスタ（トランスファーゲート）
、φ　　、φＳＡＮ・・・センスアンプ駆動用電源線、
ＡＰ １・・・Ｄ　ＲＡ　Ｍセル、２・・・ＣＭＯＳフリップ
フロップ、３・・・メモリセルアレイ、４・・・ビット
線センスアンプ部、５・・・ビット線センスアンプ駆動
用電源クロックの発生回路およびイコライズ回路、６７
・・・共通接続配線。 出願人代理人　弁理士　鈴　江　武　彦第３日 第４区 第５ 因 第６図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に、マトリクス状に配列された複数
   のメモリセル、各メモリセルと信号電荷授受を行う複数
   対のビット線、これらビット線と交差して配設されてメ
   モリセル選択を行う複数本のワード線からなる複数回の
   メモリセルアレイ、および前記各ビット線対に接続され
   たセンスアンプが集積形成され、選択されたワード線を
   含むセルアレイに接続されたセンスアンプのみが活性化
   されるパーシャルアクティブ方式をとる半導体記憶装置
   において、全セルアレイのセンスアンプ駆動用電源線は
   共通接続され、前記センスアンプと前記センスアンプ駆
   動用電源線との間にクロック制御により選択的にこれら
   ノード間を短絡するトランスファーゲートが設けられて
   いることを特徴とする半導体記憶装置。
2. （２）活性化したセンスアンプ部と非活性のセンスアン
   プ部を接続するセンスアンプ駆動用電源線の共通接続配
   線がメモリセルアレイ上のワード線のスナップ部を通過
   する請求項１記載の半導体記憶装置。