JP2004110863A - 半導体記憶装置 - Google Patents
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Abstract
【課題】リフレッシュサイクルが長く、かつ、メモリセルからの読出データを正確に増幅可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルＭＣを備える。メモリセルＭＣは、ＰチャネルＭＯＳトランジスタ１〜３を含む。ＰチャネルＭＯＳトランジスタ１は、ビット線ＢＬｉとノードＮ１との間に接続され、ワード線ＷＬｊ上の電圧をゲート端子に受ける。ＰチャネルＭＯＳトランジスタ２は、そのソース端子およびドレイン端子がノードＮ１に接続され、セルプレート電圧ＶＣＰ＿Ｌをゲート端子に受ける。ＰチャネルＭＯＳトランジスタ３は、そのゲート端子がノードＮ１に接続され、セルプレート電圧ＶＣＰ＿Ｈをソース端子およびドレイン端子に受ける。
【選択図】 図２
【解決手段】半導体記憶装置は、メモリセルＭＣを備える。メモリセルＭＣは、ＰチャネルＭＯＳトランジスタ１〜３を含む。ＰチャネルＭＯＳトランジスタ１は、ビット線ＢＬｉとノードＮ１との間に接続され、ワード線ＷＬｊ上の電圧をゲート端子に受ける。ＰチャネルＭＯＳトランジスタ２は、そのソース端子およびドレイン端子がノードＮ１に接続され、セルプレート電圧ＶＣＰ＿Ｌをゲート端子に受ける。ＰチャネルＭＯＳトランジスタ３は、そのゲート端子がノードＮ１に接続され、セルプレート電圧ＶＣＰ＿Ｈをソース端子およびドレイン端子に受ける。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、リフレッシュサイクルが長く、かつ、メモリセルからの読出データを正確に増幅可能な半導体記憶装置に関するものである。
【０００２】
【従来の技術】
システムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）においてオンチップで大規模メモリを搭載しようとする場合、コストを低く抑え、かつ、ロジック回路の性能を低下させないように、メモリ部分もＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）ロジックプロセスで作製することが求められる。
【０００３】
ＣＭＯＳロジックプロセスを用いて作製可能なメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。しかし、このＳＲＡＭを大容量化するに当たっては、様々な問題がある。
【０００４】
まず、ＳＲＡＭにおけるメモリセルをＣＭＯＳで作製した場合、１つのメモリセルを構成するために６個のトランジスタを必要とするため、１つのメモリセルの占有面積が大きい。このため、容量を大きくすると、システムチップ全体の面積が大きくなり、コストの増大および歩留まりの低下を生じる。
【０００５】
また、ＣＭＯＳプロセスの微細化に伴い、メモリセルを構成するトランジスタのオフリーク電流も無視できないものになっており、スタンバイ電流の増大を避けることができない。
【０００６】
このような問題点に鑑みて、ＣＭＯＳロジックプロセスを用いて作製できるプレーナ型ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられる場合がある。プレーナ型ＤＲＡＭは、ＳＲＡＭに比べて面積が小さく、かつ、周期的に必要なリフレッシュ電流を考えても、スタンバイ電流をＳＲＡＭよりも低く抑えることができる点で非常に有用である。
【０００７】
図１７を参照して、プレーナ型ＤＲＡＭにおけるメモリセル２００は、ＰチャネルＭＯＳトランジスタ２０１，２０２からなる。ＰチャネルＭＯＳトランジスタ２０１は、ビット線ＢＬｉ（ｉ：０≦ｉ≦ｍを満たす自然数、ｍ：自然数）とノードＮＳとの間に接続される。そして、ＰチャネルＭＯＳトランジスタ２０１は、そのゲート端子がワード線ＷＬｊ（ｊ：０≦ｊ≦ｎを満たす自然数、ｎ：自然数）に接続される。
【０００８】
ＰチャネルＭＯＳトランジスタ２０２は、ソース端子およびドレイン端子がノードＮＳに接続され、接地電圧ＧＮＤからなるセルプレート電圧ＶＣＰをゲート端子に受ける。
【０００９】
ワード線ＷＬｊ上の電圧は、スタンバイ時、電源電圧Ｖｃｃであり、活性化時、接地電圧ＧＮＤである。
【００１０】
したがって、ワード線ＷＬｊが活性化されると、ＰチャネルＭＯＳトランジスタ２０１はオンされ、データがＰチャネルＭＯＳトランジスタ２０１を介してＰチャネルＭＯＳトランジスタ２０２のチャネル領域に、すなわち、ノードＮＳに入出力される。
【００１１】
図１８は、プレーナ型ＤＲＡＭのメモリセルのレイアウトを示す。図１８を参照して、活性化領域２０３，２０４が紙面奥側に形成され、活性化領域２０３の上にセルプレート２０５およびワード線ＷＬｊ−１，ＷＬｊが形成され、活性化領域２０３，２０４の両方の領域上にセルプレート２０６が形成され、活性化領域２０４の上にセルプレート２０７およびワード線ＷＬｊ＋１，ＷＬｊ＋２が形成される。また、ワード線ＷＬｊ−１〜ＷＬｊ＋２に直交する方向にビット線対ＢＬｉ，／ＢＬｉが形成される。さらに、ビット線ＢＬｉをワード線ＷＬｊの下側に形成されたトランジスタのソース端子に接続するためのコンタクト２０８がワード線ＷＬｊ−１とワード線ＷＬｊとの間に形成される。さらに、ビット線／ＢＬｉをワード線ＷＬｊ＋１の下側に形成されたトランジスタのソース端子に接続するためのコンタクト２０９がワード線ＷＬｊ＋１とワード線ＷＬｊ＋２との間に形成される。
【００１２】
図１９は、図１８における領域２１０の断面図を示す。図１９を参照して、ｐ型シリコン基板２２０の表面層にＮウェル２２１が形成される。そして、Ｎウェル２２１の一部にＰ＋拡散層２２２，２２３が形成される。Ｐ＋拡散層２２２とＰ＋拡散層２２３との間のＮウェル２２１上にゲート２２４が形成され、ゲート２２４上にワード線ＷＬｊが形成される。
【００１３】
また、Ｐ＋拡散層２２３に隣接する領域のＮウェル２２１上にゲート２２５が形成され、ゲート２２５上にセルプレート２０４が形成される。コンタクト２０８は、Ｐ＋拡散層２２２上に形成され、ビット線ＢＬｉをＰ＋拡散層２２２に接続する。絶縁部分２０８Ａは、ゲート２２５に隣接する領域のＮウェル２２１に形成される。そして、絶縁部分２０８Ａは、素子分離のために用いられる。
【００１４】
Ｐ＋拡散層２２２，２２３およびゲート２２４は、ＰチャネルＭＯＳトランジスタ２０１を構成し、Ｐ＋拡散層２２３およびゲート２２５は、ＰチャネルＭＯＳトランジスタ２０２を構成する。
【００１５】
セルプレート２０４は、接地電圧ＧＮＤからなるセルプレート電圧ＶＣＰが印加されるので、Ｈデータの書き込みが行なわれ、正電荷が蓄えられる場合、セルプレート２０４の下側のＮウェル２２１の表面に反転層２２６が形成される。
【００１６】
図２０を参照して、Ｈデータの書込動作について説明する。なお、「Ｈデータ」は、データの書込時の電圧が高いことを意味する。ワード線ＷＬｊ上の電圧が電源電圧Ｖｃｃから接地電圧ＧＮＤに低下し、ワード線ＷＬｊが活性化されると、ＰチャネルＭＯＳトランジスタ２０１がオンされる。そして、ビット線ＢＬｉ上のＨデータを構成する正電荷は、コンタクト２０８、Ｐ＋拡散層２２２およびチャネル領域を介してＰ＋拡散層２２３に流れる。そして、接地電圧ＧＮＤがセルプレート２０４に印加されているため、Ｐ＋拡散層２２３とセルプレート２０４との間に十分な電位差が存在し、Ｐ＋拡散層２２３からＰチャネルＭＯＳトランジスタ２０２のチャネル領域へ多くの正電荷が流れ込む。その結果、ＰチャネルＭＯＳトランジスタ２０２のチャネル領域に反転層２２６が形成される。したがって、Ｈデータは、プレーナ型のメモリセルに容易に書込まれる。そして、Ｈデータをメモリセルに書込んだ場合、メモリセルにおけるセル容量は大きい。
【００１７】
図２１を参照してＬデータの書込動作について説明する。なお、「Ｌデータ」は、データの書込時の電圧が低いことを意味する。ワード線ＷＬｊ上の電圧が電源電圧Ｖｃｃから接地電圧ＧＮＤに低下し、ワード線ＷＬｊが活性化されると、ＰチャネルＭＯＳトランジスタ２０１がオンされる。そして、ビット線ＢＬｉ上のＬデータを構成する負電荷は、コンタクト２０８を介してＰ＋拡散層２２２に流れる。そして、Ｐ＋拡散層２２２に流れ込んだ負電荷は、ＰチャネルＭＯＳトランジスタ２０１におけるしきい値損失のためにＰチャネルＭＯＳトランジスタ２０１のチャネル領域を介してＰ＋拡散層２２３に十分に流れ込まない。そして、セルプレート２０４に印加されている電圧は接地電圧ＧＮＤであるため、Ｐ＋拡散層２２３とセルプレート２０４との間に十分な電位差が生じず、Ｐ＋拡散層２２３からＰチャネルＭＯＳトランジスタ２０２のチャネル領域に流れ込む負電荷は少ない。その結果、セルプレート２０４の下側のＮウェル２２１の表面に反転層２２６は形成されない。このように、Ｌデータをメモリセルに書込んだ場合、メモリセルにおけるセル容量は非常に小さい。
【００１８】
次に、プレーナ型のメモリセルからのデータの読出動作について説明する。読出動作の直前に、ビット線対ＢＬｉ，／ＢＬｉは、プリチャージ電圧Ｖｃｃ／２にプリチャージされる。ワード線ＷＬｊ上の電圧が電源電圧Ｖｃｃから接地電圧ＧＮＤに低下し、ワード線ＷＬｊが活性化されると、ＰチャネルＭＯＳトランジスタ２０１がオンされる。そして、ＰチャネルＭＯＳトランジスタ２０２に保持されていた電荷は、ＰチャネルＭＯＳトランジスタ２０１およびコンタクト２０８を介してビット線ＢＬｉに流れ、ビット線ＢＬｉ上の電圧は、読出データの論理レベルに応じてプリチャージ電圧Ｖｃｃ／２からわずかに変化する。
【００１９】
すなわち、メモリセルにＨデータが書込まれていた場合、ビット線ＢＬｉ上の電圧は、プリチャージ電圧Ｖｃｃ／２から電圧Ｖｃｃ／２＋ΔＶに変化し、メモリセルにＬデータが書込まれていた場合、ビット線ＢＬｉ上の電圧は、プリチャージ電圧Ｖｃｃ／２から電圧Ｖｃｃ／２−ΔＶに変化する。
【００２０】
そして、ビット線ＢＬｉに読出された読出データは、センスアンプＳＡによって増幅される。図２２を参照して、センスアンプＳＡは、ＰチャネルＭＯＳトランジスタ２２７〜２２９と、ＮチャネルＭＯＳトランジスタ２３０〜２３２とを含む。ＰチャネルＭＯＳトランジスタ２２７は、電源ノードＮＶＣとノードＮ５との間に接続される。そして、ＰチャネルＭＯＳトランジスタ２２７は、そのゲート端子に信号／Ｓ０Ｐを受ける。
【００２１】
ＰチャネルＭＯＳトランジスタ２２８およびＮチャネルＭＯＳトランジスタ２３０は、ノードＮ５とノードＮ８との間に直列に接続される。ＰチャネルＭＯＳトランジスタ２２９およびＮチャネルＭＯＳトランジスタ２３１は、ノードＮ５とノードＮ８との間に直列に接続される。ＰチャネルＭＯＳトランジスタ２２８およびＮチャネルＭＯＳトランジスタ２３０は、ＰチャネルＭＯＳトランジスタ２２９およびＮチャネルＭＯＳトランジスタ２３１に対して並列に接続される。
【００２２】
ＰチャネルＭＯＳトランジスタ２２８およびＮチャネルＭＯＳトランジスタ２３０は、ノードＮ７上の電圧をゲート端子に受ける。また、ＰチャネルＭＯＳトランジスタ２２９およびＮチャネルＭＯＳトランジスタ２３１は、ノードＮ６上の電圧をゲート端子に受ける。
【００２３】
ＮチャネルＭＯＳトランジスタ２３２は、ノードＮ８と接地ノードＧＮＤとの間に接続される。そして、ＮチャネルＭＯＳトランジスタ２３２は、そのゲート端子に信号Ｓ０Ｎを受ける。ビット線ＢＬｉは、ＰチャネルＭＯＳトランジスタ２３８とＮチャネルＭＯＳトランジスタ２３０との間のノードＮ６に接続される。ビット線／ＢＬｉは、ＰチャネルＭＯＳトランジスタ２２９とＮチャネルＭＯＳトランジスタ２３１との間のノードＮ７に接続される。
【００２４】
センスアンプＳＡは、Ｌレベルの信号／Ｓ０ＰおよびＨレベルの信号Ｓ０Ｎを受けると活性化する。
【００２５】
図２３を参照して、センスアンプＳＡの動作について説明する。メモリセルからデータを読出す前、ビット線対ＢＬｉ，／ＢＬｉは、プリチャージ電圧Ｖｃｃ／２にプリチャージされている。ワード線ＷＬｊ上の電圧が電源電圧Ｖｃｃから接地電圧ＧＮＤに低下し、ワード線ＷＬｊが活性化されると、Ｈデータがメモリセルからビット線ＢＬｉに読出される。そして、ビット線ＢＬｉ上の電圧は、プリチャージ電圧Ｖｃｃ／２から電圧Ｖｃｃ／２＋ΔＶに変化する。この場合、ビット線／ＢＬｉ上の電圧は、プリチャージ電圧Ｖｃｃ／２のままである。
【００２６】
そうすると、センスアンプＳＡにおいて、ＰチャネルＭＯＳトランジスタ２２９およびＮチャネルＭＯＳトランジスタ２３１は、そのゲート端子に電圧Ｖｃｃ／２＋ΔＶを受け、ＰチャネルＭＯＳトランジスタ２２８およびＮチャネルＭＯＳトランジスタ２３０は、そのゲート端子にプリチャージ電圧Ｖｃｃ／２を受ける。
【００２７】
ＰチャネルＭＯＳトランジスタ２２８は、ＰチャネルＭＯＳトランジスタ２２９よりも低い電圧をゲート端子に受けるので、ＰチャネルＭＯＳトランジスタ２２８がオンされ、ノードＮ６上の電圧は電圧Ｖｃｃ／２＋ΔＶから電源電圧Ｖｃｃに上昇する。そうすると、ＰチャネルＭＯＳトランジスタ２２９がオフされ、ＮチャネルＭＯＳトランジスタ２３１がオンされ、ノードＮ７上の電圧はプリチャージ電圧Ｖｃｃ／２から接地電圧ＧＮＤに低下する。そして、ＮチャネルＭＯＳトランジスタ２３０はオフされる。
【００２８】
このようにして、センスアンプＳＡは、ビット線ＢＬｉ上の電圧を電圧Ｖｃｃ／２＋ΔＶから電源電圧Ｖｃｃに上昇させ、ビット線／ＢＬｉ上の電圧をプリチャージ電圧Ｖｃｃ／２から接地電圧ＧＮＤに低下させる。つまり、センスアンプＳＡは、ビット線ＢＬｉに読出されたＨデータを増幅する。
【００２９】
Ｌデータがメモリセルからビット線ＢＬｉに読出される場合、ビット線ＢＬｉ上の電圧は、プリチャージ電圧Ｖｃｃ／２から電圧Ｖｃｃ／２−ΔＶに変化する。この場合、ビット線／ＢＬｉ上の電圧は、プリチャージ電圧Ｖｃｃ／２のままである。
【００３０】
そうすると、センスアンプＳＡにおいて、ＰチャネルＭＯＳトランジスタ２２９およびＮチャネルＭＯＳトランジスタ２３１は、そのゲート端子に電圧Ｖｃｃ／２−ΔＶを受け、ＰチャネルＭＯＳトランジスタ２２８およびＮチャネルＭＯＳトランジスタ２３０は、そのゲート端子にプリチャージ電圧Ｖｃｃ／２を受ける。
【００３１】
ＰチャネルＭＯＳトランジスタ２２９は、ＰチャネルＭＯＳトランジスタ２２８よりも低い電圧をゲート端子に受けるので、ＰチャネルＭＯＳトランジスタ２２９がオンされ、ノードＮ７上の電圧はプリチャージ電圧Ｖｃｃ／２から電源電圧Ｖｃｃに上昇する。そうすると、ＰチャネルＭＯＳトランジスタ２２８がオフされ、ＮチャネルＭＯＳトランジスタ２３０がオンされ、ノードＮ６上の電圧は電圧Ｖｃｃ／２−ΔＶから接地電圧ＧＮＤに低下する。そして、ＮチャネルＭＯＳトランジスタ２３１はオフされる。
【００３２】
このようにして、センスアンプＳＡは、ビット線ＢＬｉ上の電圧を電圧Ｖｃｃ／２−ΔＶから接地電圧ＧＮＤに低下させ、ビット線／ＢＬｉ上の電圧をプリチャージ電圧Ｖｃｃ／２から電源電圧Ｖｃｃに上昇させる。つまり、センスアンプＳＡは、ビット線ＢＬｉに読出されたＬデータを増幅する。
【００３３】
上述したように、プレーナ型のメモリセルから読出された読出データは、センスアンプＳＡにより増幅される。
【００３４】
【発明が解決しようとする課題】
しかし、センスアンプＳＡにおいて読出データを増幅できるのは、データがメモリセルからビット線ＢＬｉ，／ＢＬｉのいずれかに読出された場合に、センスアンプＳＡにおいて増幅可能な電位差がビット線ＢＬｉとビット線／ＢＬｉとの間に生じている場合である。すなわち、メモリセルが、書込まれたデータに対応する電荷を保持している場合である。
【００３５】
上述したように、Ｈデータをプレーナ型のメモリセルに書込むことは容易であり、Ｈデータが書込まれたメモリセルにおいてはセル容量が大きい。したがって、メモリセルからＨデータを読出す場合、図２４に示すようにセンスアンプＳＡにおける増幅可能な電位差ΔＶ０がビット線ＢＬｉとビット線／ＢＬｉとの間に生じる。
【００３６】
しかし、Ｌデータをプレーナ型のメモリセルに書込むことは困難であり、Ｌデータが書込まれたメモリセルにおいてはセル容量が小さい。したがって、メモリセルからＬデータを読出す場合、図２５に示すようにセンスアンプＳＡにおける増幅が困難な電位差ΔＶ２がビット線ＢＬｉとビット線／ＢＬｉとの間に生じる。つまり、従来のプレーナ型のメモリセルにおいては、Ｌデータが書込まれた場合、確実なセンス動作に必要な電位差が得られないという問題が生じる。
【００３７】
確実なセンス動作に必要な電位差が得られるようにＬデータをプレーナ型のメモリセルに書込むには、ＰチャネルＭＯＳトランジスタ２０１のゲート２２４に印加する電圧を接地電圧ＧＮＤ（０Ｖ）よりも低い−０．４Ｖ（ＰチャネルＭＯＳトランジスタ２０１のしきい値電圧程度）に設定し、セルプレート２０４にも−０．４Ｖの電圧を印加する必要がある。
【００３８】
しかし、このような、シリコン基板の接地電圧ＧＮＤよりも低い電圧（−０．４Ｖ）をツインウェル構造において使用するのは、困難であり、消費電力を増大させる要因にもなる。
【００３９】
したがって、従来のプレーナ型のメモリセルにおいては、確実なセンス動作に必要な電位差を容易に得られないという問題があった。
【００４０】
また、プレーナ型のメモリセルは、電荷量で情報を保持するが、リーク電流によって時間とともに、蓄積した電荷量は減少する。図２６を参照して、リーク電流のうち、最も支配的なリーク電流は、ゲートリーク電流２３３であり、その次に支配的なリーク電流は、接合リーク電流２３４である。
【００４１】
ゲートリーク電流２３３は、ゲート２２５を構成するゲート酸化膜が薄いことに起因する。そして、ゲートリーク電流２３３は、ストレージノードであるＰ＋拡散層２２３からセルプレート２０４へ電荷が漏れることによって流れる。したがって、Ｐ＋拡散層２２３にＨデータに対応する電荷が蓄積されている場合、特に顕著になる。
【００４２】
接合リーク電流２３４は、メモリセルの下側のＮウェル２２１とストレージノードであるＰ＋拡散層２２３との間に発生する逆方向接合電流である。そして、接合リーク電流２３４は、Ｐ＋拡散層２２３にＬデータに対応する電荷が蓄積される場合、特に顕著になる。
【００４３】
したがって、ストレージノードであるＰ＋拡散層２２３の電位変化は図２７に示すようになる。図２７を参照して、Ｈデータがメモリセルに書込まれた場合、Ｐ＋拡散層２２３の電位は、最初、電源電圧Ｖｃｃであり、十分に高い。そして、時間の経過とともに、ゲートリーク電流２３３が発生し、Ｐ＋拡散層２２３の電位は急速に低下する。
【００４４】
一方、Ｌデータがメモリセルに書込まれた場合、Ｐ＋拡散層２２３の初期電位は、ＰチャネルＭＯＳトランジスタ２０１のしきい値電圧Ｖｔｈｐ分だけ上昇した電位Ｖｔｈｐである。その後、時間の経過とともに接合リーク電流２３４が発生し、Ｐ＋拡散層２２３の電位は上昇する。そして、Ｐ＋拡散層２２３の電位は、ある程度上昇すると、ゲートリーク電流２３３が増大するため、その上昇は停止する。
【００４５】
このように、プレーナ型のメモリセルにおいては、ゲートリーク電流２３３が大きく、Ｈデータの劣化の度合いがデータ保持時間を決定しており、リフレッシュ動作を頻繁に行なう必要があり、消費電力が増大するという問題が生じる。
【００４６】
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、リフレッシュサイクルが長く、かつ、メモリセルからの読出データを正確に増幅可能な半導体記憶装置を提供することである。
【００４７】
【課題を解決するための手段および発明の効果】
この発明によれば、半導体記憶装置は、複数のメモリセルと、周辺回路とを備える。複数のメモリセルは、行列状に配列される。周辺回路は、複数のメモリセルの各々にデータを入出力する。
【００４８】
複数のメモリセルの各々は、データを記憶する容量素子を含み、容量素子は、第１および第２の素子からなる。第１および第２の素子は、書込データに対応する電荷が蓄積される。
【００４９】
好ましくは、書込データは、第１および第２の書込データからなる。第１の素子は、第１の書込データが書込まれたとき、第１の書込データの読出に必要な容量を有し、第２の素子は、第２の書込データが書込まれたとき、第２の書込データの読出に必要な容量を有する。
【００５０】
好ましくは、第１の素子は、ゲート端子が第１の電圧に固定され、チャネル領域に第１の書込データに対応する電荷を蓄積する第１のＭＯＳトランジスタである。また、第２の素子は、チャネル領域が第２の電圧に固定され、第１のＭＯＳトランジスタのチャネル領域に接続されたゲート端子に第２の書込データに対応する電荷を蓄積する第２のＭＯＳトランジスタである。
【００５１】
好ましくは、半導体記憶装置は、第１および第２の電圧発生回路をさらに備える。第１の電圧発生回路は、第１の電圧を発生し、その発生した第１の電圧を第１のＭＯＳトランジスタのゲート端子へ供給する。第２の電圧発生回路は、第２の電圧を発生し、その発生した第２の電圧を第２のＭＯＳトランジスタのチャネル領域へ供給する。
【００５２】
好ましくは、第１の電圧は、第１のＭＯＳトランジスタのチャネル領域における第１の電位が所定の電圧に漸近するように決定され、第２の電圧は、第２のＭＯＳトランジスタのゲート端子における第２の電位が所定の電圧に漸近するように決定される。
【００５３】
好ましくは、所定の電圧は、メモリセルに接続されたビット線対のプリチャージ電圧である。
【００５４】
好ましくは、第１の電圧は、第１のＭＯＳトランジスタのチャネル領域における電荷の保持時間が最長となる電圧であり、第２の電圧は、第２のＭＯＳトランジスタのゲート端子における電荷の保持時間が最長になる電圧である。
【００５５】
好ましくは、第１の電圧発生回路は、複数の電圧から第１の電圧を選択して第１のＭＯＳトランジスタのゲート端子へ供給し、第２の電圧発生回路は、複数の電圧から第２の電圧を選択して第２のＭＯＳトランジスタのチャネル領域へ供給する。
【００５６】
好ましくは、第１の電圧発生回路は、第１のノードと、第１の分圧回路と、第１のドライバとを含む。第１のノードは、第１の電圧を第１のＭＯＳトランジスタのゲート端子へ供給する。第１の分圧回路は、電源電圧を分圧して複数の第１および第２の分圧電圧を発生する。第１のドライバは、複数の第１および第２の分圧電圧に対応する複数の電圧を第１のノードに発生する。そして、第１の分圧回路は、第１のノードに第１の電圧を発生させるための第１および第２の特定電圧を第１のコマンド信号に応じて複数の第１および第２の分圧電圧から選択し、第１のドライバは、第１および第２の特定電圧に応じて第１のノードに第１の電圧を発生する。
【００５７】
また、第２の電圧発生回路は、第２のノードと、第２の分圧回路と、第２のドライバとを含む。第２のノードは、第２の電圧を第２のＭＯＳトランジスタのチャネル領域へ供給する。第２のノードは、電源電圧を分圧して複数の第３および第４の分圧電圧を発生する。第２のドライバは、複数の第３および第４の分圧電圧に対応する複数の電圧を第１のノードに発生する。そして、第２の分圧回路は、第２のノードに第２の電圧を発生させるための第３および第４の特定電圧を第２のコマンド信号に応じて複数の第３および第４の分圧電圧から選択し、第２のドライバは、第３および第４の特定電圧に応じて第２のノードに第２の電圧を発生する。
【００５８】
この発明による半導体記憶装置においては、論理レベルが異なる第１および第２のデータは、それぞれ、第１および第２の容量素子に保持される。そして、第１の容量素子は、第２のデータを保持する第２の容量素子における電荷の減少を補充し、第２の容量素子は、第１のデータを保持する第１の容量素子における電荷の減少を補充する。
【００５９】
したがって、この発明によれば、第１および第２のデータのいずれのデータをメモリセルから読出す場合にもビット線対間に十分な電位差を得ることができる。
【００６０】
また、メモリセルにおけるデータの保持時間を従来のプレーナ型のメモリセルに比べ、大幅に長くでき、単位時間当りのリフレッシュ回数を大幅に減少できる。その結果、消費電力を大幅に減少できる。
【００６１】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００６２】
［実施の形態１］
図１を参照して、実施の形態１による半導体記憶装置１００は、アドレスバッファ１０と、制御信号バッファ２０と、制御回路３０と、ロウデコーダ４０と、ワード線ドライバ５０と、コラムデコーダ７０と、入出力回路８０と、メモリセルアレイ９０と、電圧発生回路１１０とを備える。半導体記憶装置１００は、より具体的には、ＤＲＡＭである。
【００６３】
アドレスバッファ１０は、アドレスＡ０〜Ａｋ（ｋは自然数）を外部から受け、その受けたアドレスＡ０〜Ａｋをバッファリングする。そして、アドレスバッファ１０は、バッファリングしたアドレスＡ０〜Ａｋを制御回路３０へ出力する。
【００６４】
制御信号バッファ２０は、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥ等の制御信号を受け、その受けたロウアドレスストローブ信号／ＲＡＳ等の制御信号をバッファリングする。そして、制御信号バッファ２０は、バッファリングしたロウアドレスストローブ信号／ＲＡＳ等の制御信号を制御回路３０へ出力する。
【００６５】
制御回路３０は、ロウアドレスストローブ信号／ＲＡＳがＨレベルからＬレベルに切換わるタイミングでアドレスバッファ１０から受けたアドレスＡ０〜Ａｋをロウアドレスとしてロウデコーダ４０へ出力する。
【００６６】
また、制御回路３０は、コラムアドレスストローブ信号／ＣＡＳがＨレベルからＬレベルに切換わるタイミングでアドレスバッファ１０から受けたアドレスＡ０〜Ａｋをコラムアドレスとしてコラムデコーダ７０へ出力する。
【００６７】
さらに、制御回路３０は、Ｌレベルのライトイネーブル信号／ＷＥに基づいてデータの書込モードを認識し、Ｌレベルの出力イネーブル信号／ＯＥに基づいてデータの読出モードを認識する。そして、制御回路３０は、書込モードを認識すると、入出力端子ＤＱからの書込データをセンスアンプ８１〜８ｍ（ｍは自然数）へ出力するように入出力回路８０を制御する。また、制御回路３０は、読出モードを認識すると、センスアンプ８１〜８ｍによって増幅された読出データを入出力端子ＤＱへ出力するように入出力回路８０を制御する。
【００６８】
さらに、制御回路３０は、読出モードにおいてＬレベルの信号／Ｓ０ＰおよびＨレベルの信号Ｓ０Ｎを生成してセンスアンプ８１〜８ｍへ出力する。
【００６９】
ロウデコーダ４０は、制御回路３０からのロウアドレスをデコードし、そのデコードしたロウアドレスをワード線ドライバ５０へ出力する。ワード線ドライバ５０は、デコードされたロウアドレスによって指定されたワード線ＷＬｊを活性化する。より具体的には、ワード線ドライバ５０は、ワード線ＷＬｊ上の電圧を電源電圧Ｖｃｃから接地電圧ＧＮＤへ低下させることによりワード線ｊを活性化する。
【００７０】
コラムデコーダ７０は、制御回路３０からのコラムアドレスをデコードし、そのデコードしたコラムアドレスによって指定されたセンスアンプ８ｉ（１≦ｉ≦ｍ）を選択するための選択信号ＳＥＬｉを出力してセンスアンプ８ｉを入出力回路８０に接続する。
【００７１】
入出力回路８０は、入出力端子ＤＱから受けた書込データをセンスアンプ８ｉへ出力し、センスアンプ８ｉから受けた読出データを入出力端子ＤＱへ出力する。
【００７２】
メモリセルアレイ９０は、ｍ×ｎ（ｎは自然数）個のメモリセルＭＣと、複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍと、複数のワード線ＷＬ１〜ＷＬｎと、複数のセンスアンプ８１〜８ｍと、複数のイコライズ回路９１〜９ｍとを含む。
【００７３】
ｍ×ｎ個のメモリセルＭＣは、行列状に配置される。複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍは、メモリセルアレイ９０の列方向に配置される。複数のワード線ＷＬ１〜ＷＬｎは、メモリセルアレイ９０の行方向に配置される。
【００７４】
複数のセンスアンプ８１〜８ｍは、複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応して設けられる。そして、センスアンプ８ｉは、コラムデコーダ７０によって入出力回路８０と接続されると、入出力回路８０から受けた書込データを対応するビット線対ＢＬｉ，／ＢＬｉに書込む。また、センスアンプ８ｉは、コラムデコーダ７０によって入出力回路８０と接続されると、対応するビット線対ＢＬｉ，／ＢＬｉから読出された読出データを増幅して入出力回路８０へ出力する。
【００７５】
複数のイコライズ回路９１〜９ｍは、複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応して設けられる。そして、複数のイコライズ回路９１〜９ｍは、メモリセルＭＣへのデータの書込動作または読出動作の前に、それぞれ、対応するビット線対ＢＬｉ，／ＢＬｉをプリチャージ電圧Ｖｃｃ／２にプリチャージする。
【００７６】
電圧発生回路１１０は、セルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌを発生し、その発生したセルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌをメモリセルアレイ９０のｍ×ｎ個のメモリセルＭＣへ供給する。セルプレート電圧ＶＣＰ＿Ｈは、電源電圧Ｖｃｃからなり、セルプレート電圧ＶＣＰ＿Ｌは、接地電圧ＧＮＤからなる。
【００７７】
図２を参照して、メモリセルＭＣは、ＰチャネルＭＯＳトランジスタ１〜３からなる。ＰチャネルＭＯＳトランジスタ１は、ビット線ＢＬｉとノードＮ１との間に接続され、ワード線ＷＬｊ上の電圧をゲート端子に受ける。
【００７８】
ＰチャネルＭＯＳトランジスタ２は、そのソース端子およびドレイン端子がノードＮ１に接続され、電圧発生回路１１０からのセルプレート電圧ＶＣＰ＿Ｌをゲート端子に受ける。
【００７９】
ＰチャネルＭＯＳトランジスタ３は、そのゲート端子がノードＮ１に接続され、電圧発生回路１１０からのセルプレート電圧ＶＣＰ＿Ｈをソース端子およびドレイン端子に受ける。
【００８０】
図３を参照して、メモリセルＭＣの平面的なレイアウトについて説明する。複数の活性化領域９，９，・・・，９，９が形成され、その上にゲート（図示せず）が形成される。そして、ゲートの上にワード線ＷＬｊ−１，ＷＬｊ、配線６およびセルプレート８が形成される。配線６は、ＰチャネルＭＯＳトランジスタ２のゲート端子に印加されるセルプレート電圧ＶＣＰ＿Ｌを伝達するための配線である。
【００８１】
さらに、ワード線ＷＬｊ−１，ＷＬｊの上に、ワード線ＷＬｊ−１，ＷＬｊに直交する方向に、ビット線ＢＬｉ，／ＢＬｉ、および配線５，７が形成される。配線５は、ＰチャネルＭＯＳトランジスタ３のソース端子およびドレイン端子に印加されるセルプレート電圧ＶＣＰ＿Ｈを伝達するための配線である。また、配線７は、ＰチャネルＭＯＳトランジスタ２のソース端子およびドレイン端子をＰチャネルＭＯＳトランジスタ３のゲート端子に接続するための配線である。
【００８２】
さらに、コンタクト２３〜２６が形成される。コンタクト２３は、ビット線ＢＬｉをＰチャネルＭＯＳトランジスタ１のソース端子に接続するためのコンタクトである。コンタクト２４は、配線７をノードＮ１に接続するためのコンタクトである。コンタクト２５は、配線７をＰチャネルＭＯＳトランジスタ３のセルプレート８に接続するためのコンタクトである。コンタクト２６は、配線５をＰチャネルＭＯＳトランジスタ３のソース端子およびドレイン端子に接続するためのコンタクトである。
【００８３】
図４を参照して、図３に示す領域１１における断面構造について説明する。ｐ型シリコン基板１２の表面にＮウェル１３が形成される。そして、Ｎウェル１３の表面に、Ｐ＋拡散層１４〜１６が形成される。
【００８４】
Ｐ＋拡散層１４とＰ＋拡散層１５との間にゲート１７が形成され、ゲート１７の上にワード線ＷＬｊが形成される。Ｐ＋拡散層１４は、コンタクト２３によってビット線ＢＬｉに接続される。そして、Ｐ＋拡散層１４，１５およびゲート１７は、ＰチャネルＭＯＳトランジスタ１を構成する。
【００８５】
Ｐ＋拡散層１５とコンタクト２４ａとの間のＮウェル１３上にゲート１８が形成され、そのゲート１８の上に配線６が形成される。そして、配線６は、セルプレート電圧ＶＣＰ＿Ｌ（＝接地電圧ＧＮＤ）を伝達するので、ゲート１８の下には反転層２１が形成される。Ｐ＋拡散層１５、コンタクト２４ａおよびゲート１８は、ＰチャネルＭＯＳトランジスタ２を構成する。コンタクト２４は、Ｐ＋拡散層１５を配線７に接続する。なお、コンタクト２４ａは、図示しない方法によって配線７に接続される。
【００８６】
Ｐ＋拡散層１６とコンタクト２６ａとの間のＮウェル１３上にゲート１９が形成され、そのゲート１９の上にセルプレート８が形成される。コンタクト２５は、セルプレート８を配線７に接続する。Ｐ＋拡散層１５が負電位になると、コンタクト２４、配線７およびコンタクト２５を介してセルプレート８に負電位が印加される。したがって、この場合、ゲート１９の下に反転層２２が形成される。Ｐ＋拡散層１６、コンタクト２６ａおよびゲート１９は、ＰチャネルＭＯＳトランジスタ３を構成する。コンタクト２６は、Ｐ＋拡散層１６を配線５に接続する。なお、コンタクト２６ａは、図示しない方法によって配線５に接続される。
【００８７】
図５を参照して、メモリセルＭＣへのＨデータの書込について説明する。データが書込まれる場合、ワード線ＷＬｊ上の電圧は、電源電圧Ｖｃｃから接地電圧ＧＮＤに低下し、ＰチャネルＭＯＳトランジスタ１がオンされる。
【００８８】
そうすると、Ｈデータを構成する正電荷は、ビット線ＢＬｉ、コンタクト２３、Ｐ＋拡散層１４およびＰチャネルＭＯＳトランジスタ１のチャネル領域を介してＰ＋拡散層１５に蓄積される。
【００８９】
接地電圧ＧＮＤからなるセルプレート電圧ＶＣＰ＿ＬがＰチャネルＭＯＳトランジスタ２のゲート１８上の配線６に印加されているので、ゲート１８の下に反転層２１が形成され、Ｐ＋拡散層１５に蓄積された正電荷は反転層２１に流入し、そこに保持される。そして、ＰチャネルＭＯＳトランジスタ２においては、ゲート１８を挟んで形成されるセル容量は、Ｈデータを保持するために十分な大きさを有する。
【００９０】
Ｐ＋拡散層１５に正電荷が蓄積されると、ＰチャネルＭＯＳトランジスタ３のセルプレート８は、コンタクト２４、配線７およびコンタクト２５を介して正電位が印加されるので、ＰチャネルＭＯＳトランジスタ３においてゲート１９の下に反転層は形成されない。
【００９１】
このように、Ｈデータは、メモリセルＭＣのＰチャネルＭＯＳトランジスタ２において保持される。
【００９２】
図６を参照して、メモリセルＭＣへのＬデータの書込について説明する。この場合も、ワード線ＷＬｊ上の電圧は、電源電圧Ｖｃｃから接地電圧ＧＮＤへ変化し、ＰチャネルＭＯＳトランジスタ１がオンされる。そうすると、Ｌデータを構成する負電荷は、ビット線ＢＬｉ、コンタクト２３、Ｐ＋拡散層１４およびＰチャネルＭＯＳトランジスタ１のチャネル領域を介してＰ＋拡散層１５に蓄積される。配線６は、接地電圧ＧＮＤからなるセルプレート電圧ＶＣＰ＿Ｌが印加されるので、Ｐ＋拡散層１５に蓄積される負電荷は、ＰチャネルＭＯＳトランジスタ２のゲート１８の下のチャネル領域に十分に流れ込まない。その結果、ゲート１８の下にＬデータを保持するために十分な反転層が形成されない。
【００９３】
一方、Ｐ＋拡散層１６は、配線５およびコンタクト２６を介して電源電圧Ｖｃｃからなるセルプレート電圧ＶＣＰ＿Ｈが印加されているので、ＰチャネルＭＯＳトランジスタ３のチャネル領域には、正電荷が流入しており、Ｐ＋拡散層１５に蓄積された負電荷は、コンタクト２４、配線７およびコンタクト２５を介してセルプレート８に流入し、反転層２２がゲート１９の下に形成される。そして、ＰチャネルＭＯＳトランジスタ３においては、ゲート１９を挟んで形成されるセル容量は、Ｌデータを保持するために十分な大きさを有する。
【００９４】
このように、Ｌデータは、メモリセルＭＣのＮチャネルＭＯＳトランジスタ３のセルプレート８（ゲート端子）に保持される。
【００９５】
図７〜図９を参照して、メモリセルＭＣに書込まれたＨデータまたはＬデータの保持について説明する。図７を参照して、ＨデータがメモリセルＭＣに書込まれた場合、Ｈデータを構成する正電荷は、上述したようにメモリセルＭＣのＰチャネルＭＯＳトランジスタ２に保持される。そして、ＰチャネルＭＯＳトランジスタ２においては、正電荷がＰ＋拡散層１５からゲート１８を介して配線６へリークするゲートリーク電流２７が支配的になり、ＰチャネルＭＯＳトランジスタ２に保持された正電荷は減少する。
【００９６】
しかし、電源電圧Ｖｃｃからなるセルプレート電圧ＶＣＰ＿ＨがＰチャネルＭＯＳトランジスタ３のＰ＋拡散層１６に印加されているので、ＰチャネルＭＯＳトランジスタ３においては、Ｐ＋拡散層１６からゲート１９を介してセルプレート８へリークするゲートリーク電流２８が支配的になる。そうすると、セルプレート８へリークしたゲートリーク電流２８は、矢印２９，３１で示すように、コンタクト２５、配線７およびコンタクト２４を介してＰチャネルＭＯＳトランジスタ２のＰ＋拡散層１５に流入する。したがって、Ｐ＋拡散層１５に蓄積された正電荷は、ゲートリーク電流２７によって減少しても、ＰチャネルＭＯＳトランジスタ３において生じたゲートリーク電流２８によって、その減少した一部が補充される。その結果、メモリセルＭＣに書込まれたＨデータを構成する正電荷がメモリセルＭＣに保持される量は、ゲートリーク電流２７によって減少する減少量と、ゲートリーク電流２８によって補充される補充量との釣合いによって決定される。
【００９７】
図８を参照して、ＬデータがメモリセルＭＣに書込まれた場合、Ｌデータを構成する負電荷は、上述したようにメモリセルＭＣのＰチャネルＭＯＳトランジスタ３に保持される。そして、ＰチャネルＭＯＳトランジスタ３においては、正電荷がＰ＋拡散層１６からゲート１９を介してセルプレート８へリークするゲートリーク電流３２が支配的になり、ＰチャネルＭＯＳトランジスタ３のセルプレート８に保持された負電荷は減少する。
【００９８】
しかし、セルプレート８へ流入したゲートリーク電流３２は、矢印３３，３４によって示すように、コンタクト２５、配線７およびコンタクト２４を介してＰチャネルＭＯＳトランジスタ２のＰ＋拡散層１５に流入する。そして、Ｐ＋拡散層１５に流入する正電荷が増加すると、ＰチャネルＭＯＳトランジスタ２においては、Ｐ＋拡散層１５からゲート１８を介して配線６へリークするゲートリーク電流３５が支配的になる。そうすると、Ｐ＋拡散層１５に流入した正電荷は減少する。これは、セルプレート８に蓄積された負電荷は、ゲートリーク電流３２によって減少するが、その減少した一部はゲートリーク電流３５が流れることにより補充されることを意味する。つまり、セルプレート８に流入する正電荷がゲートリーク電流３２によって増加し、セルプレート８に蓄積された負電荷は減少するが、セルプレート８に流入した正電荷は、ゲートリーク電流３５によって最終的にＰチャネルＭＯＳトランジスタ２の配線６に到達し、セルプレート８に蓄積された負電荷を相対的に増加させる。
【００９９】
したがって、セルプレート８に蓄積された負電荷は、ゲートリーク電流３２によって減少しても、ＰチャネルＭＯＳトラジスタ２において生じたゲートリーク電流３５によって、その減少した一部が補充される。その結果、メモリセルＭＣに書込まれたＬデータを構成する負電荷がメモリセルＭＣに保持される量は、ゲートリーク電流３２によって減少する減少量と、ゲートリーク電流３５によって補充される補充量との釣合いによって決定される。
【０１００】
上述したように、この発明によるプレーナ型のメモリセルＭＣにおいては、ＨデータがメモリセルＭＣに書込まれた場合、ＨデータはＰチャネルＭＯＳトランジスタ２に保持され、ＰチャネルＭＯＳトランジスタ３は、ＰチャネルＭＯＳトランジスタ２におけるＨデータを構成する正電荷の減少を補充する。また、ＬデータがメモリセルＭＣに書込まれた場合、ＬデータはＰチャネルＭＯＳトランジスタ３に保持され、ＰチャネルＭＯＳトランジスタ２は、ＰチャネルＭＯＳトランジスタ３におけるＬデータを構成する負電荷の減少を補充する。
【０１０１】
このように、この発明によるプレーナ型のメモリセルＭＣにおいては、ＨデータおよびＬデータのいずれのデータが書込まれた場合にも、Ｈデータを構成する正電荷またはＬデータを構成する負電荷は、それらが保持されるＰチャネルＭＯＳトランジスタと異なる他方のＰチャネルＭＯＳトランジスタにおいて生じたゲートリーク電流によって、その減少した一部が補充される。
【０１０２】
したがって、この発明によるプレーナ型のメモリセルＭＣは、Ｈデータを構成する正電荷またはＬデータを構成する負電荷を保持する第１の容量素子と、第１の容量素子における電荷の減少を補充する第２の容量素子とを含むことを特徴とする。
【０１０３】
図９を参照して、メモリセルＭＣに保持される正電荷または負電荷の経時変化について説明する。ＨデータがメモリセルＭＣに書込まれた場合、Ｈデータを構成する正電荷が蓄積されるストレージノード（Ｐ＋拡散層１５）の電位は、書込初期においては電源電圧Ｖｃｃであり、その後、ゲートリーク電流２７による低下とゲートリーク電流２８による上昇とによって曲線ｋ１のように変化し、最終的にビット線対ＢＬｉ，／ＢＬｉのプリチャージ電圧Ｖｃｃ／２に漸近する。
【０１０４】
また、ＬデータがメモリセルＭＣに書込まれた場合、Ｌデータを構成する負電荷が蓄積されるストレージノード（セルプレート８＝Ｐ＋拡散層１５）の電位は、書込初期においては、ＰチャネルＭＯＳトランジスタ１のしきい値電圧Ｖｔｈｐだけ高い電圧Ｖｔｈｐであり、その後、ゲートリーク電流３２による上昇とゲートリーク電流３５による減少とによって曲線ｋ２のように変化し、最終的にビット線対ＢＬｉ，／ＢＬｉのプリチャージ電圧Ｖｃｃ／２に漸近する。
【０１０５】
このように、ＨデータまたはＬデータをメモリセルＭＣに書込んだ場合、Ｈデータを構成する正電荷またはＬデータを構成する負電荷は、ビット線対ＢＬｉ，／ＢＬｉのプリチャージ電圧Ｖｃｃ／２に漸近するように減少する。
【０１０６】
従来のプレーナ型のメモリセルにおいては、図２７に示すように、メモリセルにＬデータが書込まれた場合、ストレージノード上の電圧は、電圧Ｖｔｈｐから徐々に上昇し、ビット線対ＢＬｉ，／ＢＬｉのプリチャージ電圧Ｖｃｃ／２よりも低い電圧に漸近するが、メモリセルにＨデータが書込まれた場合、ストレージノード上の電圧は、電源電圧Ｖｃｃから急速に低下し、ビット線対ＢＬｉ，／ＢＬｉのプリチャージ電圧Ｖｃｃ／２よりも低い電圧に漸近する。その結果、リフレッシュの間隔を短くしないと、メモリセルからＨデータを正確に読出すことができない。
【０１０７】
これに対して、この発明によるプレーナ型のメモリセルＭＣにおいては、ＨデータまたはＬデータのいずれのデータをメモリセルＭＣに書込んだ場合にも、ストレージノード（Ｐ＋拡散層１５）上の電圧は、書込当初の電圧からビット線対ＢＬｉ，／ＢＬｉのプリチャージ電圧Ｖｃｃ／２に徐々に漸近するように変化する。そして、リフレッシュが必要となる時間は、ストレージノード（Ｐ＋拡散層１５）上の電圧がビット線対ＢＬｉ，／ＢＬｉのプリチャージ電圧Ｖｃｃ／２に対して十分な電位差を持っているか否かによって決定されるので、この発明によるプレーナ型のメモリセルＭＣにおけるリフレッシュの間隔は、従来のプレーナ型のメモリセルに比べ、大幅に長くなる。つまり、単位時間当りのリフレッシュ回数を大幅に減少でき、消費電力も大幅に減少できる。
【０１０８】
センスアンプ８１〜８ｍの各々は、図２２に示す従来のセンスアンプＳＡと同じ回路構成からなる。そして、メモリセルＭＣへ書込まれたＨデータが読出され、センスアンプ８ｉ（センスアンプ８１〜８ｍのいずれか）によって増幅される場合、図２４を参照して説明したように、従来のプレーナ型のメモリセルと同様に、ビット線ＢＬｉとビット線／ＢＬｉとの電位差は、読出したＨデータをセンスアンプ８ｉによって増幅するのに十分な電位差ΔＶ０である。
【０１０９】
また、メモリセルＭＣに書込まれたＬデータが読出され、センスアンプ８ｉによって増幅される場合、図１０に示すように、ビット線ＢＬｉとビット線／ＢＬｉとの電位差は、読出したＬデータをセンスアンプ８ｉによって増幅するのに十分な電位差ΔＶ１である。すなわち、ＬデータがメモリセルＭＣから読出される場合、ワード線ＷＬｊ上の電圧が電源電圧Ｖｃｃから接地電圧ＧＮＤへ低下し、ワード線ＷＬｊが活性化されると、メモリセルＭＣのＰチャネルＭＯＳトランジスタ１がオンされ、ビット線ＢＬｉ上の電圧は、プリチャージ電圧Ｖｃｃ／２から電圧Ｖｃｃ／２−ΔＶ１に低下し、ビット線／ＢＬｉ上の電圧は、プリチャージ電圧Ｖｃｃ／２のままである。したがって、センスアンプ８ｉに入力されるビット線ＢＬｉ上の電圧とビット線／ＢＬｉ上の電圧との電位差は、ΔＶ１となり、センスアンプ８ｉは、ビット線ＢＬｉ上の電圧を電圧Ｖｃｃ／２−ΔＶ１から接地電圧ＧＮＤへ低下し、ビット線／ＢＬｉ上の電圧をプリチャージ電圧Ｖｃｃ／２から電源電圧Ｖｃｃへ上昇して、ビット線ＢＬｉとビット線／ＢＬｉとの間の電位差ΔＶ１を電位差Ｖｃｃまで増幅する。
【０１１０】
このように、この発明によるプレーナ型のメモリセルＭＣは、読出したＬデータをセンスアンプ８ｉにおいて増幅するために必要な電位差を保持する。
【０１１１】
従来のプレーナ型のメモリセルにおいては、Ｌデータをメモリセルに十分に書込むことができないため、Ｌデータをメモリセルから読出した場合、ビット線ＢＬｉとビット線／ＢＬｉとの電位差は、図２５に示すようにΔＶ２であり、センスアンプＳＡにより正確に増幅することが困難である。
【０１１２】
しかし、この発明によるプレーナ型のメモリセルＭＣの場合、上述したように、Ｌデータをメモリセルから読出す場合にも、センスアンプ８ｉによる増幅が可能な電位差ΔＶ１がビット線ＢＬｉとビット線／ＢＬｉとの間に生じる。
【０１１３】
したがって、この発明によるプレーナ型のメモリセルＭＣにおいては、ＨデータおよびＬデータのいずれのデータも、メモリセルＭＣに十分に書込むことができ、その書込んだデータを読出すために十分な電位差を得ることができる。また、データの保持時間を従来のプレーナ型のメモリセルに比べ、大幅に長くでき、単位時間当りのリフレッシュ回数を減少でき、消費電力を従来のプレーナ型のメモリセルに比べ、大幅に減少できる。
【０１１４】
図１１および図１２を参照して、２セル／ビット構成のメモリセルアレイと、この発明によるメモリセルを用いたメモリセルアレイ９０との違いについて説明する。
【０１１５】
図１１を参照して、２セル／ビット構成を用いたメモリセルアレイの場合には、ＰチャネルＭＯＳトランジスタ２０１，２０２から成る２つのメモリセルＭＣＣ１，ＭＣＣ２は、それぞれ、異なるビット線ＢＬｉ、ビット線／ＢＬｉに接続されるが、同じワード線ＷＬｊに接続される。すなわち、データが２つのメモリセルＭＣＣ１，ＭＣＣ２に同時に入出力できるように、２つのメモリセルＭＣＣ１，ＭＣＣ２がワード線ＷＬｊに接続される。
【０１１６】
これに対して、この発明によるプレーナ型のメモリセルＭＣを用いたメモリセルアレイ９０においては、ＰチャネルＭＯＳトランジスタ１〜３から成るメモリセルＭＣ１，ＭＣ２は、それぞれ、異なるビット線ＢＬｉおよびビット線／ＢＬｉに接続され、かつ、それぞれ、異なるワード線ＷＬｊ−１およびワード線ＷＬｊに接続される。
【０１１７】
２セル／ビット構成を用いたメモリセルアレイにおいては、１ビットを表現するためには２Ｔｒ（トランジスタ）／２Ｃ（キャパシタ）が必要であるが、この発明によるメモリセルＭＣを用いたメモリセルアレイ９０においては、１ビットを表現するために１Ｔｒ（トランジスタ）／２Ｃ（キャパシタ）が必要である。
【０１１８】
この点が、この発明によるメモリセルＭＣを用いたメモリセルアレイ９０と２セル／ビット構成を用いたメモリセルアレイとの相違点である。
【０１１９】
再び、図１を参照して、半導体記憶装置１００におけるデータの書込動作および読出動作について説明する。まず、データの書込動作について説明する。データの書込動作が開始されると、Ｌレベルのライトイネーブル信号／ＷＥが半導体記憶装置１００に入力され、制御信号バッファ２０は、Ｌレベルのライトイネーブル信号／ＷＥをバッファリングし、そのバッファリングしたＬレベルのライトイネーブル信号／ＷＥを制御回路３０へ出力する。
【０１２０】
制御回路３０は、制御信号バッファ２０からのＬレベルのライトイネーブル信号／ＷＥに基づいて、データの書込モードを認識し、入出力端子ＤＱから入力された書込データをセンスアンプ８１〜８ｍへ出力するように入出力回路８０を制御する。
【０１２１】
その後、Ｌレベルのロウアドレスストローブ信号／ＲＡＳおよびアドレスＡ０〜Ａｋが半導体記憶装置１００に入力される。そして、アドレスバッファ１０は、アドレスＡ０〜Ａｋをバッファリングし、そのバッファリングしたアドレスＡ０〜Ａｋを制御回路３０へ出力する。また、制御信号バッファ２０は、Ｌレベルのロウアドレスストローブ信号／ＲＡＳをバッファリングし、そのバッファリングしたＬレベルのロウアドレスストローブ信号／ＲＡＳを制御回路３０へ出力する。
【０１２２】
そうすると、制御回路３０は、ロウアドレスストローブ信号／ＲＡＳがＨレベルからＬレベルに切換わるタイミングでアドレスバッファ１０から受けたアドレスＡ０〜Ａｋをロウアドレスと見なし、そのロウアドレスをロウデコーダ４０へ出力する。
【０１２３】
その後、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳおよびアドレスＡ０〜Ａｋが半導体記憶装置１００に入力される。そして、アドレスバッファ１０は、アドレスＡ０〜Ａｋをバッファリングし、そのバッファリングしたアドレスＡ０〜Ａｋを制御回路３０へ出力する。また、制御信号バッファ２０は、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳをバッファリングし、そのバッファリングしたＬレベルのコラムアドレスストローブ信号／ＣＡＳを制御回路３０へ出力する。
【０１２４】
そうすると、制御回路３０は、コラムアドレスストローブ信号／ＣＡＳがＨレベルからＬレベルに切換わるタイミングでアドレスバッファ１０から受けたアドレスＡ０〜Ａｋをコラムアドレスと見なし、そのコラムアドレスをコラムデコーダ７０へ出力する。
【０１２５】
一方、書込データは、入出力端子ＤＱから半導体記憶装置１００に入力され、入出力回路８０は、書込データをセンスアンプ８１〜８ｍへ出力する。
【０１２６】
ロウデコーダ４０は、ロウアドレスをデコードし、そのデコードしたロウアドレスをワード線ドライバ５０へ出力する。ワード線ドライバ５０は、デコードされたロウアドレスによって指定されたワード線ＷＬｊの電圧を電源電圧Ｖｃｃから接地電圧ＧＮＤに低下し、ワード線ＷＬｊを活性化する。
【０１２７】
また、コラムデコーダ７０は、コラムアドレスをデコードし、そのデコードしたコラムアドレスによって指定されたセンスアンプ８ｉ（１≦ｉ≦ｍ）を選択するための選択信号ＳＥＬｉを出力してセンスアンプ８ｉを入出力回路８０に接続する。そして、センスアンプ８ｉは、入出力回路８０からの書込データを対応するビット線対ＢＬｉ，／ＢＬｉに書込む。ビット線対ＢＬｉ，／ＢＬｉに書込まれた書込データは、ビット線対ＢＬｉ，／ＢＬｉ上を伝達され、ビット線対ＢＬｉ，／ＢＬｉとワード線ＷＬｊとによって指定されたメモリセルＭＣに書込まれる。
【０１２８】
このとき、書込データがＨデータである場合、書込データはメモリセルＭＣのＰチャネルＭＯＳトランジスタ２に保持され、書込データがＬデータである場合、書込データはメモリセルＭＣのＰチャネルＭＯＳトランジスタ３に保持される。これによって、メモリセルＭＣへのデータの書込動作が終了する。
【０１２９】
次に、メモリセルのデータの読出動作について説明する。データの読出動作が開始されると、Ｌレベルの出力イネーブル信号／ＯＥが半導体記憶装置１００に入力され、制御信号バッファ２０は、Ｌレベルの出力イネーブル信号／ＯＥをバッファリングし、そのバッファリングした出力イネーブル信号／ＯＥを制御回路３０へ出力する。
【０１３０】
制御回路３０は、制御信号バッファ２０からのＬレベルの出力イネーブル信号／ＯＥに応じて、センスアンプ８１〜８ｍからの読出データを入出力端子ＤＱへ出力するように入出力回路８０を制御する。
【０１３１】
その後、書込動作の場合と同じ動作によって、ロウアドレスおよびコラムアドレスがそれぞれロウデコーダおよびコラムデコーダへ入力され、ロウアドレスによって指定されたワード線ＷＬｊおよびコラムアドレスによって指定されたビット線対ＢＬｉ，／ＢＬｉが活性化される。
【０１３２】
そして、活性化されたワード線ＷＬｊと活性化されたビット線対ＢＬｉ，／ＢＬｉとによって指定されたメモリセルＭＣからデータが読出される。センスアンプ８ｉは、ビット線ＢＬｉまたはビット線／ＢＬｉに読出された読出データを増幅し、その増幅した読出データを入出力回路８０へ出力する。入出力回路８０は、センスアンプ８ｉからの読出データを入出力端子ＤＱへ出力する。これによって、メモリセルＭＣからのデータの読出動作が終了する。
【０１３３】
なお、この発明は、Ｈデータを保持する第１の容量素子と、Ｌデータを保持する第２の容量素子とを含むメモリセルを備える半導体記憶装置であればよい。
【０１３４】
実施の形態１によれば、半導体記憶装置は、Ｈデータに対応する電荷を保持する第１の素子と、Ｌデータに対応する電荷を保持する第２の素子とを含むメモリセルを備えるので、ＨデータおよびＬデータのいずれのデータをメモリセルから読出す場合にもビット線対間に十分な電位差を得ることができる。
【０１３５】
また、メモリセルにおけるデータの保持時間を従来のプレーナ型のメモリセルに比べ、大幅に長くでき、単位時間当りのリフレッシュ回数を大幅に減少できる。その結果、消費電力を大幅に減少できる。
【０１３６】
［実施の形態２］
図１３を参照して、実施の形態２による半導体記憶装置１００Ａは、半導体記憶装置１００の電圧発生回路１１０を電圧発生回路１１０Ａに代えたものであり、その他は、半導体記憶装置１００と同じである。
【０１３７】
半導体記憶装置１００Ａにおいては、信号ＴＮ０〜ＴＮ７が半導体記憶装置１００Ａに入力され、制御信号バッファ２０は、信号ＴＮ０〜ＴＮ７をバッファリングして制御回路３０へ出力する。そして、制御回路３０は、制御信号バッファ２０からの信号ＴＮ０〜ＴＮ７を電圧発生回路１１０Ａへ出力する。
【０１３８】
電圧発生回路１１０Ａは、信号ＴＮ０〜ＴＮ７の論理レベルに応じて、電圧レベルを変化させたセルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌを発生し、その発生したセルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌをメモリセルアレイ９０の各メモリセルＭＣへ供給する。そして、セルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌの電圧レベルを変化させた場合のデータ保持時間が測定され、データ保持時間が最も長くなる論理パターンを有する信号ＴＮ０〜ＴＮ７が半導体記憶装置１００Ａに入力される。
【０１３９】
そうすると、電圧発生回路１１０Ａは、データ保持時間が最も長くなる論理パターンを有する信号ＴＮ０〜ＴＮ７に応じて、データ保持時間が最も長くなるセルプレート電圧ＶＨＯＰＴ１，ＶＬＯＰＴ２を発生し、その発生したセルプレート電圧ＶＨＯＰＴ１，ＶＬＯＰＴ２をメモリセルアレイ９０の各メモリセルＭＣへ供給する。
【０１４０】
図１４を参照して、電圧発生回路１１０Ａは、ＶＣＰ＿Ｈ電圧発生回路１１１と、ＶＣＰ＿Ｌ電圧発生回路１１２とを含む。
【０１４１】
ＶＣＰ＿Ｈ電圧発生回路１１１は、信号ＴＮ０〜ＴＮ７を制御回路３０から受け、その受けた信号ＴＮ０〜ＴＮ７の論理レベルに応じた電圧レベルを有するセルプレート電圧ＶＣＰ＿Ｈを発生する。そして、ＶＣＰ＿Ｈ電圧発生回路１１１は、発生したセルプレート電圧ＶＣＰ＿Ｈをメモリセルアレイ９０の各メモリセルＭＣへ供給する。
【０１４２】
また、ＶＣＰ＿Ｈ電圧発生回路１１１は、データ保持時間が最長となる論理パターンを有する信号ＴＮ０〜ＴＮ７を制御回路３０から受けると、データ保持時間が最長となるセルプレート電圧ＶＣＰ＿ＨＯＰＴを発生し、その発生したセルプレート電圧ＶＨＯＰＴ１をメモリセルアレイ９０の各メモリセルＭＣへ供給する。
【０１４３】
ＶＣＰ＿Ｌ電圧発生回路１１２は、信号ＴＮ０〜ＴＮ７を制御回路３０から受け、その受けた信号ＴＮ０〜ＴＮ７の論理レベルに応じた電圧レベルを有するセルプレート電圧ＶＣＰ＿Ｌを発生する。そして、ＶＣＰ＿Ｌ電圧発生回路１１２は、発生したセルプレート電圧ＶＣＰ＿Ｌをメモリセルアレイ９０の各メモリセルＭＣへ供給する。
【０１４４】
また、ＶＣＰ＿Ｌ電圧発生回路１１２は、データ保持時間が最長となる論理パターンを有する信号ＴＮ０〜ＴＮ７を制御回路３０から受けると、データ保持時間が最長となるセルプレート電圧ＶＬＯＰＴ２を発生し、その発生したセルプレート電圧ＶＬＯＰＴ２をメモリセルアレイ９０の各メモリセルＭＣへ供給する。
【０１４５】
図１５を参照して、ＶＣＰ＿Ｈ電圧発生回路１１１およびＶＣＰ＿Ｌ電圧発生回路１１２の各々は、ＰチャネルＭＯＳトランジスタ１１３〜１１６，１２２，１２８と、ＮチャネルＭＯＳトランジスタ１２１，１２３〜１２７と、インバータ１１７〜１２０とを含む。
【０１４６】
ＰチャネルＭＯＳトランジスタ１１３〜１１６は、電源ノードＮＶＣとノードＮ２との間に並列に接続される。ＰチャネルＭＯＳトランジスタ１１３は、インバータ１１７の出力信号をゲート端子に受ける。ＰチャネルＭＯＳトランジスタ１１４は、インバータ１１８の出力信号をゲート端子に受ける。ＰチャネルＭＯＳトランジスタ１１５は、インバータ１１９の出力信号をゲート端子に受ける。ＰチャネルＭＯＳトランジスタ１１６は、インバータ１２０の出力信号をゲート端子に受ける。
【０１４７】
インバータ１１７〜１２０は、それぞれ、ＰチャネルＭＯＳトランジスタ１１３〜１１６に対応して設けられる。インバータ１１７は、制御回路３０からの信号ＴＮ７を反転し、その反転した信号をＰチャネルＭＯＳトランジスタ１１３のゲート端子へ出力する。インバータ１１８は、制御回路３０からの信号ＴＮ６を反転し、その反転した信号をＰチャネルＭＯＳトランジスタ１１４のゲート端子へ出力する。インバータ１１９は、制御回路３０からの信号ＴＮ５を反転し、その反転した信号をＰチャネルＭＯＳトランジスタ１１５のゲート端子へ出力する。インバータ１２０は、制御回路３０からの信号ＴＮ４を反転し、その反転した信号をＰチャネルＭＯＳトランジスタ１１６のゲート端子へ出力する。
【０１４８】
ＮチャネルＭＯＳトランジスタ１２１およびＰチャネルＭＯＳトランジスタ１２２は、ノードＮ２とノードＮ４との間に直列にダイオード接続される。
【０１４９】
ＮチャネルＭＯＳトランジスタ１２３〜１２６は、ノードＮ４と接地ノードＧＮＤとの間に並列に接続される。ＮチャネルＭＯＳトランジスタ１２３は、制御回路３０からの信号ＴＮ３をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ１２４は、制御回路３０からの信号ＴＮ２をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ１２５は、制御回路３０からの信号ＴＮ１をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ１２６は、制御回路３０からの信号ＴＮ０をゲート端子に受ける。
【０１５０】
ＮチャネルＭＯＳトランジスタ１２７およびＰチャネルＭＯＳトランジスタ１２８は、電源ノードＮＶＣと接地ノードＧＮＤとの間に直列に接続される。ＮチャネルＭＯＳトランジスタ１２７は、ノードＮ２上の電圧をゲート端子に受ける。ＰチャネルＭＯＳトランジスタ１２８は、ノードＮ４上の電圧をゲート端子に受ける。
【０１５１】
ＰチャネルＭＯＳトランジスタ１１３〜１１６のチャネル抵抗値をそれぞれＲＰ１〜ＲＰ４とすると、ＲＰ１＞＞ＲＰ２＞＞ＲＰ３＞＞ＲＰ４の関係が成立する。また、ＮチャネルＭＯＳトランジスタ１２３〜１２６のチャネル抵抗値をそれぞれＲＮ１〜ＲＮ４とすると、ＲＮ１＞＞ＲＮ２＞＞ＲＮ３＞＞ＲＮ４の関係が成立する。そして、チャネル抵抗値ＲＰ１は、チャネル抵抗値ＲＮ１と同程度であり、チャネル抵抗値ＲＰ２は、チャネル抵抗値ＲＮ２と同程度であり、チャネル抵抗値ＲＰ３は、チャネル抵抗値ＲＮ３と同程度であり、チャネル抵抗値ＲＰ４は、チャネル抵抗値ＲＮ４と同程度である。また、これらのチャネル抵抗値ＲＰ１〜ＲＰ４，ＲＮ１〜ＲＮ４は、ＮチャネルＭＯＳトランジスタ１２１およびＰチャネルＭＯＳトランジスタ１２２のオン抵抗値に比べ十分に大きい。
【０１５２】
ＶＣＰ＿Ｈ電圧発生回路１１１は、たとえば、Ｈレベルの信号ＴＮ３，ＴＮ７およびＬレベルの信号ＴＮ０〜ＴＮ２，ＴＮ４〜ＴＮ６を受けると、インバータ１１７は、Ｈレベルの信号ＴＮ７を反転してＬレベルの信号をＰチャネルＭＯＳトランジスタ１１３のゲート端子へ出力し、インバータ１１８は、Ｌレベルの信号ＴＮ６を反転してＨレベルの信号をＰチャネルＭＯＳトランジスタ１１４のゲート端子へ出力し、インバータ１１９は、Ｌレベルの信号ＴＮ５を反転してＨレベルの信号をＰチャネルＭＯＳトランジスタ１１５のゲート端子へ出力し、インバータ１２０は、Ｌレベルの信号ＴＮ４を反転してＨレベルの信号をＰチャネルＭＯＳトランジスタ１１６のゲート端子へ出力する。
【０１５３】
そうすると、ＰチャネルＭＯＳトランジスタ１１３およびＮチャネルＭＯＳトランジスタ１２３はオンされ、ＰチャネルＭＯＳトランジスタ１１４〜１１６およびＮチャネルＭＯＳトランジスタ１２４〜１２６はオフされる。そして、ＰチャネルＭＯＳトランジスタ１１３およびＮチャネルＭＯＳトランジスタ１２３はチャネル抵抗として機能し、チャネル抵抗値ＲＰ１，ＲＮ１はＮチャネルＭＯＳトランジスタ１２１およびＰチャネルＭＯＳトランジスタ１２２のオン抵抗よりも十分に大きいため、ノードＮ３上の電圧は、電源電圧Ｖｃｃを２分の１に分圧したＶｃｃ／２になる。そうすると、ノードＮ２上の電圧は、電圧Ｖｃｃ／２＋Ｖｔｈｎになり、ノードＮ４上の電圧は、電圧Ｖｃｃ／２−Ｖｔｈｐになる。そして、ＮチャネルＭＯＳトランジスタ１２７は、ノードＮ２上の電圧Ｖｃｃ／２＋Ｖｔｈｎをゲート端子に受け、ＰチャネルＭＯＳトランジスタ１２８は、ノードＮ４上の電圧Ｖｃｃ／２−Ｖｔｈｐを受ける。その結果、ノードＮ５上の電圧は電圧Ｖｃｃ／２になる。つまり、この場合、ＶＣＰ＿Ｈ電圧発生回路１１１は、電圧Ｖｃｃ／２からなるセルプレート電圧ＶＣＰ＿Ｈをメモリセルアレイ９０の各メモリセルＭＣへ供給する。そして、出力電圧としてのセルプレート電圧ＶＣＰ＿Ｈの電圧レベルが変動しようとしても、ＮチャネルＭＯＳトランジスタ１２７およびＰチャネルＭＯＳトランジスタ１２８のいずれかがオンされ、セルプレート電圧ＶＣＰ＿Ｈの電圧変動が抑えられる。
【０１５４】
また、ＶＣＰ＿Ｈ電圧発生回路１１１は、Ｈレベルの信号ＴＮ３，ＴＮ４と、Ｌレベルの信号ＴＮ０〜ＴＮ２，ＴＮ５〜ＴＮ７とを受けると、インバータ１１７は、Ｌレベルの信号ＴＮ７を反転してＨレベルの信号をＰチャネルＭＯＳトランジスタ１１３のゲート端子へ出力し、インバータ１１８は、Ｌレベルの信号ＴＮ６を反転してＨレベルの信号をＰチャネルＭＯＳトランジスタ１１４のゲート端子へ出力し、インバータ１１９は、Ｌレベルの信号ＴＮ５を反転してＨレベルの信号をＰチャネルＭＯＳトランジスタ１１５のゲート端子へ出力し、インバータ１２０は、Ｈレベルの信号ＴＮ４を反転してＬレベルの信号をＰチャネルＭＯＳトランジスタ１１６のゲート端子へ出力する。
【０１５５】
そうすると、ＰチャネルＭＯＳトランジスタ１１３〜１１５およびＮチャネルＭＯＳトランジスタ１２４〜１２６がオフされ、ＰチャネルＭＯＳトランジスタ１１６およびＮチャネルＭＯＳトランジスタ１２３がオンされる。この場合、ＰチャネルＭＯＳトランジスタ１１６は、最も小さいチャネル抵抗値ＲＰ４を有し、ＮチャネルＭＯＳトランジスタ１２３は最も大きいチャネル抵抗値ＲＮ１を有するので、ノードＮ３上の電圧はＶｃｃ−Ｖｔｈｎに近づく。その結果、ノードＮ５上の電圧は、Ｖｃｃ−Ｖｔｈｎに近づき、ＶＣＰ＿Ｈ電圧発生回路１１１は、電圧Ｖｃｃ−Ｖｔｈｎからなるセルプレート電圧ＶＣＰ＿Ｈをメモリセルアレイ９０の各メモリセルＭＣへ供給する。
【０１５６】
このように、ＶＣＰ＿Ｈ電圧発生回路１１１は、信号ＴＮ０〜ＴＮ７の論理パターンに応じて、電圧レベルを階段的に変化させたセルプレート電圧ＶＣＰ＿Ｈを発生し、その発生したセルプレート電圧ＶＣＰ＿Ｈをメモリセルアレイ９０の各メモリセルＭＣへ供給する。
【０１５７】
なお、セルプレート電圧ＶＣＰ＿ＨはメモリセルＭＣのＰチャネルＭＯＳトランジスタ３のソース端子およびドレイン端子に印加されるので、メモリセルＭＣに書込まれたＬデータを十分に保持し、かつ、読出時にビット線対ＢＬｉ，／ＢＬｉ間に十分な電位差を生じさせるためには、セルプレート電圧ＶＣＰ＿Ｈの電圧レベルは、ビット線対ＢＬｉ，／ＢＬｉのプリチャージ電圧Ｖｃｃ／２よりも高いことが必要である。したがって、セルプレート電圧ＶＣＰ＿Ｈの電圧レベルを最適化する場合、ＶＣＰ＿Ｈ電圧発生回路１１１は、プリチャージ電圧Ｖｃｃ／２〜電源電圧Ｖｃｃの範囲において電圧レベルを階段的に変化させたセルプレート電圧ＶＣＰ＿Ｈを発生する。
【０１５８】
つまり、Ｌレベルに固定された信号ＴＮ０〜ＴＮ２と、Ｈレベルに固定された信号ＴＮ３と、論理レベルが随時変化された信号ＴＮ４〜ＴＮ７とが半導体記憶装置１００Ａに入力される。そして、ＶＣＰ＿Ｈ電圧発生回路１１１は、ＰチャネルＭＯＳトランジスタ１１３〜１１６のいずれかと、ＮチャネルＭＯＳトランジスタ１２３とにより電源電圧Ｖｃｃを分圧して、プリチャージ電圧Ｖｃｃ／２〜電源電圧Ｖｃｃの範囲において電圧レベルを階段的に変化させたセルプレート電圧ＶＣＰ＿Ｈを発生する。
【０１５９】
ＶＣＰ＿Ｌ電圧発生回路１１２は、上述したＶＣＰ＿Ｈ電圧発生回路１１１と同じ動作により、信号ＴＮ０〜ＴＮ７の論理パターンに応じて電圧レベルを階段的に変化させたセルプレート電圧ＶＣＰ＿Ｌを発生し、その発生したセルプレート電圧ＶＣＰ＿Ｌをメモリセルアレイ９０の各メモリセルＭＣへ供給する。
【０１６０】
なお、セルプレート電圧ＶＣＰ＿Ｌは、メモリセルＭＣのＰチャネルＭＯＳトランジスタ２のゲート端子に印加されるので、メモリセルＭＣに書込まれたＨデータを十分に保持し、かつ、読出時にビット線対ＢＬｉ，／ＢＬｉ間に十分な電位差を生じさせるためには、ビット線対ＢＬｉ，／ＢＬｉのプリチャージ電圧Ｖｃｃ／２よりも低いことが必要である。したがって、セルプレート電圧ＶＣＰ＿Ｌの電圧レベルを最適化する場合、ＶＣＰ＿Ｌ電圧発生回路１１２は、接地電圧ＧＮＤ〜プリチャージ電圧Ｖｃｃ／２の範囲において電圧レベルを階段的に変化させたセルプレート電圧ＶＣＰ＿Ｌを発生する。
【０１６１】
つまり、Ｌレベルに固定された信号ＴＮ４〜ＴＮ６と、Ｈレベルに固定された信号ＴＮ７と、論理レベルが随時変化された信号ＴＮ０〜ＴＮ３とが半導体記憶装置１００Ａに入力される。そして、ＶＣＰ＿Ｌ電圧発生回路１１２は、ＰチャネルＭＯＳトランジスタ１１３と、ＮチャネルＭＯＳトランジスタ１２３〜１２６のいずれかとにより電源電圧Ｖｃｃを分圧して、接地電圧ＧＮＤ〜プリチャージ電圧Ｖｃｃ／２の範囲において電圧レベルを階段的に変化させたセルプレート電圧ＶＣＰ＿Ｌを発生する。
【０１６２】
図１６を参照して、電圧発生回路１１０Ａが発生するセルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌの電圧レベルを最適化する動作について説明する。
【０１６３】
なお、ＶＣＰ＿Ｈ電圧発生回路１１１は、ＰチャネルＭＯＳトランジスタ１１６，１１５，１１４，１１３とＮチャネルＭＯＳトランジスタ１２３とによって、それぞれ、プリチャージ電圧Ｖｃｃ／２〜電源電圧Ｖｃｃの範囲で電圧レベルＶＰ１，ＶＰ２，ＶＰ３，ＶＰ４（ＶＰ１＞ＶＰ２＞ＶＰ３＞ＶＰ４）を有するセルプレート電圧ＶＣＰ＿Ｈを発生し、ＶＣＰ＿Ｌ電圧発生回路１１２は、ＰチャネルＭＯＳトランジスタ１１３とＮチャネルＭＯＳトランジスタ１２３〜１２６とによって、それぞれ、接地電圧ＧＮＤ〜プリチャージ電圧Ｖｃｃ／２の範囲で電圧レベルＶＮ１，ＶＮ２，ＶＮ３，ＶＮ４（ＶＮ１＞ＶＮ２＞ＶＮ３＞ＶＮ４）を有するセルプレート電圧ＶＣＰ＿Ｌを発生するものとする。
【０１６４】
セルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌの電圧レベルを最適化する動作がスタートすると、ｎ＝１に設定され（ステップＳ１）、電圧ＶＰｎからなるセルプレート電圧ＶＣＰ＿Ｈを発生するための信号ＴＮ０〜ＴＮ７が半導体記憶装置１００Ａに入力される（ステップＳ２）。より具体的には、Ｌレベルの信号ＴＮ０〜ＴＮ２，ＴＮ５〜ＴＮ７およびＨレベルの信号ＴＮ３，ＴＮ４が半導体記憶装置１００１Ａに入力される。
【０１６５】
そして、制御回路３０は、Ｌレベルの信号ＴＮ０〜ＴＮ２，ＴＮ５〜ＴＮ７およびＨレベルの信号ＴＮ３，ＴＮ４をＶＣＰ＿Ｈ電圧発生回路１１１へ出力する。そうすると、ＶＣＰ＿Ｈ電圧発生回路１１１においては、Ｌレベルの信号ＴＮ０〜ＴＮ２，ＴＮ５〜ＴＮ７およびＨレベルの信号ＴＮ３，ＴＮ４に応じてＰチャネルＭＯＳトランジスタ１１３〜１１５およびＮチャネルＭＯＳトランジスタ１２４〜１２６がオフされ、ＰチャネルＭＯＳトランジスタ１１６およびＮチャネルＭＯＳトランジスタ１２３がオンされる。そして、ＶＣＰ＿Ｈ電圧発生回路１１１は、プリチャージ電圧Ｖｃｃ／２〜電源電圧Ｖｃｃの範囲で最も高い電圧レベルＶＰ１を有するセルプレート電圧ＶＣＰ＿Ｈを発生し、その発生したセルプレート電圧ＶＣＰ＿Ｈをメモリセルアレイ９０の各メモリセルＭＣへ供給する（ステップＳ３）。
【０１６６】
その後、電圧ＶＮｎからなるセルプレート電圧ＶＣＰ＿Ｌを発生するための信号ＴＮ０〜ＴＮ７が半導体記憶装置１００Ａに入力される（ステップＳ４）。より具体的には、Ｌレベルの信号ＴＮ０〜ＴＮ２，ＴＮ４〜ＴＮ６およびＨレベルの信号ＴＮ３，ＴＮ７が半導体記憶装置１００１Ａに入力される。
【０１６７】
そして、制御回路３０は、Ｌレベルの信号ＴＮ０〜ＴＮ２，ＴＮ４〜ＴＮ６およびＨレベルの信号ＴＮ３，ＴＮ７をＶＣＰ＿Ｌ電圧発生回路１１２へ出力する。そうすると、ＶＣＰ＿Ｌ電圧発生回路１１２においては、Ｌレベルの信号ＴＮ０〜ＴＮ２，ＴＮ４〜ＴＮ６およびＨレベルの信号ＴＮ３，ＴＮ７に応じてＰチャネルＭＯＳトランジスタ１１４〜１１６およびＮチャネルＭＯＳトランジスタ１２４〜１２６がオフされ、ＰチャネルＭＯＳトランジスタ１１３およびＮチャネルＭＯＳトランジスタ１２３がオンされる。そして、ＶＣＰ＿Ｌ電圧発生回路１１２は、接地電圧ＧＮＤ〜プリチャージ電圧Ｖｃｃ／２の範囲で最も高い電圧レベルＶＮ１を有するセルプレート電圧ＶＣＰ＿Ｌを発生し、その発生したセルプレート電圧ＶＣＰ＿Ｌをメモリセルアレイ９０の各メモリセルＭＣへ供給する（ステップＳ５）。
【０１６８】
そうすると、実施の形態１において説明した動作に従って、書込データがメモリセルＭＣに書込まれる（ステップＳ６）。そして、保持時間を変えて書込データがメモリセルＭＣから読出される（ステップＳ７）。その後、読出データが書込データに一致する最長の保持時間ＴＨＬＤｎが検出され（ステップＳ８）、保持時間ＴＨＬＤｎに対応するセルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌが検出される（ステップＳ９）。
【０１６９】
そして、ｎ＝４か否かが判断され（ステップＳ１０）、ｎ＝４でないとき、ｎ＝ｎ＋１が演算される（ステップＳ１１）。その後、ステップＳ２〜Ｓ１０が繰返し行なわれる。つまり、ＶＣＰ＿Ｈ電圧発生回路１１１は、電圧レベルＶＰ２を有するセルプレート電圧ＶＣＰ＿Ｈを発生してメモリセルＭＣに供給し、ＶＣＰ＿Ｌ電圧発生回路１１２は、電圧レベルＶＮ２を有するセルプレート電圧ＶＣＰ＿Ｌを発生してメモリセルＭＣに供給して、最長な保持時間ＴＨＬＤ２と、保持時間ＴＨＬＤ２に対応するセルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌの電圧レベルＶＰｎ，ＶＮｎが検出される。そして、ステップＳ２〜Ｓ１０は、ｎ＝４になるまで繰返し行なわれる。
【０１７０】
一方、ステップＳ１０において、ｎ＝４であるとき（ステップＳ１０）、セルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌの各電圧レベルにおける最長保持時間ＴＨＬＤ１〜ＴＨＬＤ４の中から最長の保持時間ＴＨＬＤｏｐｔが検出され（ステップＳ１２）、保持時間ＴＨＬＤｏｐｔに対応するセルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌの電圧レベルＶＰｏｐｔ，ＶＮｏｐｔが検出される（ステップＳ１３）。その後、電圧レベルＶＰｏｐｔ，ＶＮｏｐｔを有するセルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌを発生するための論理パターンを有する信号ＴＮ０〜ＴＮ７が半導体記憶装置１００Ａに入力され、電圧発生回路１１０Ａは、保持時間が最長となるセルプレート電圧ＶＨＯＰＴ１，ＶＬＯＰＴ２を発生してメモリセルアレイ９０の各メモリセルＭＣへ供給する（ステップＳ１４）。
【０１７１】
たとえば、電圧レベルＶＰｏｐｔ＝ＶＰ１および電圧レベルＶＮｏｐｔ＝ＶＮ４であるとき、Ｌレベルの信号ＴＮ０〜ＴＮ２，ＴＮ５〜ＴＮ７およびＨレベルの信号ＴＮ３，ＴＮ４が半導体記憶装置１００Ａに入力され、ＶＣＰ＿Ｈ電圧発生回路１１１は、Ｌレベルの信号ＴＮ０〜ＴＮ２，ＴＮ５〜ＴＮ７およびＨレベルの信号ＴＮ３，ＴＮ４に応じて、ＰチャネルＭＯＳトランジスタ１１６およびＮチャネルＭＯＳトランジスタ１２３によって電圧レベルＶＰ１を有するセルプレート電圧ＶＨＯＰＴ１を発生してメモリセルアレイ９０の各メモリセルＭＣに供給する。
【０１７２】
そして、次に、ＬレベルのＴＮ１〜ＴＮ６およびＨレベルのＴＮ０，ＴＮ７が半導体記憶装置１００Ａに入力され、ＶＣＰ＿Ｌ電圧発生回路１１２は、Ｌレベルの信号ＴＮ１〜ＴＮ６およびＨレベルの信号ＴＮ０，ＴＮ７に応じて、ＰチャネルＭＯＳトランジスタ１１３およびＮチャネルＭＯＳトランジスタ１２６によって電圧レベルＶＮ４を有するセルプレート電圧ＶＬＯＰＴ２を発生してメモリセルアレイ９０の各メモリセルＭＣに供給する。これによって、セルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌを最適化する動作が終了する。
【０１７３】
なお、最適化されたセルプレート電圧ＶＨＯＰＴ１，ＶＬＯＰＴ２が決定されたとき、その最適化されたセルプレート電圧ＶＨＯＰＴ１，ＶＬＯＰＴ２を発生するための信号ＴＮ０〜ＴＮ７の論理パターンが半導体記憶装置１００Ａに設定されるが、実際には、フューズ等を切断することにより、最適化されたセルプレート電圧ＶＨＯＰＴ１，ＶＬＯＰＴ２を発生するための信号ＴＮ０〜ＴＮ７の論理パターンが固定される。
【０１７４】
また、ＶＣＰ＿Ｈ電圧発生回路１１１およびＶＣＰ＿Ｌ電圧発生回路１１２の各々は、信号ＴＮ０〜ＴＮ７の論理レベルに応じて、電圧レベルの異なる複数の電圧から１つの電圧を選択してメモリセルＭＣに供給する回路として把握することも可能である。つまり、ＶＣＰ＿Ｈ電圧発生回路１１１は、信号ＴＮ０〜ＴＮ７の論理パターンを変化させることによって、プリチャージ電圧Ｖｃｃ／２〜電源電圧Ｖｃｃの範囲で電圧レベルを階段的に変化させた４種類の電圧を発生し、その発生した４種類の電圧の中から最適化された１つのセルプレート電圧ＶＣＰ＿Ｈを選択して各メモリセルＭＣへ供給する。ＶＣＰ＿Ｌ電圧発生回路１１２についても同じである。
【０１７５】
さらに、ＰチャネルＭＯＳトランジスタ１１３〜１１６のいずれか１つのＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳトランジスタ１２３〜１２６のいずれか１つのＮチャネルＭＯＳトランジスタとは、電源電圧Ｖｃｃを分圧する分圧回路を構成する。
【０１７６】
その他は、実施の形態１と同じである。
なお、上述した実施の形態１，２においては、非同期型のＤＲＡＭを例にして説明したが、この発明は、これに限られず、ＤＤＲ−ＳＤＲＡＭ（ＤｏｕｂｌｅＤａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の同期型ＤＲＡＭ（ＳＤＲＡＭ）にも適用可能である。
【０１７７】
実施の形態２によれば、半導体記憶装置は、電圧レベルが異なる複数の電圧を発生し、その発生した複数の電圧の中からデータ保持時間が最長となる電圧をセルプレート電圧として設定可能な電圧発生回路を備えるので、単位時間当りのリフレッシュ回数を最小にできる。その結果、消費電力を最小にできる。
【０１７８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７９】
【発明の効果】
この発明によれば、半導体記憶装置は、Ｈデータに対応する電荷を保持する第１の素子と、Ｌデータに対応する電荷を保持する第２の素子とを含むメモリセルを備えるので、ＨデータおよびＬデータのいずれのデータをメモリセルから読出す場合にもビット線対間に十分な電位差を得ることができる。
【０１８０】
また、メモリセルにおけるデータの保持時間を従来のプレーナ型のメモリセルに比べ、大幅に長くでき、単位時間当りのリフレッシュ回数を大幅に減少できる。その結果、消費電力を大幅に減少できる。
【図面の簡単な説明】
【図１】実施の形態１による半導体記憶装置の概略ブロック図である。
【図２】図１に示すメモリセルの回路図である。
【図３】図１に示すメモリセルの平面図である。
【図４】図３に示す１つのメモリセルの領域における断面図である。
【図５】メモリセルの断面図である。
【図６】メモリセルの断面図である。
【図７】メモリセルの断面図である。
【図８】メモリセルの断面図である。
【図９】ＨデータおよびＬデータの保持特性を示す図である。
【図１０】Ｌデータの読出時の電位差を示す図である。
【図１１】２セル／ビット構成のメモリセルアレイの配線図である。
【図１２】図１に示すメモリセルアレイの配線図である。
【図１３】実施の形態２による半導体記憶装置の概略ブロック図である。
【図１４】図１３に示す電圧発生回路のブロック図である。
【図１５】図１４に示すＶＣＰ＿Ｈ電圧発生回路およびＶＣＰ＿Ｌ電圧発生回路の回路図である。
【図１６】セルプレート電圧の最適化を説明するためのフローチャートである。
【図１７】従来のプレーナ型のメモリセルの回路図である。
【図１８】従来のプレーナ型のメモリセルの平面図である。
【図１９】従来のプレーナ型のメモリセルの断面図である。
【図２０】従来のプレーナ型のメモリセルの断面図である。
【図２１】従来のプレーナ型のメモリセルの断面図である。
【図２２】センスアンプの回路図である。
【図２３】センスアンプの動作を説明するためのタイミングチャートである。
【図２４】従来のプレーナ型のメモリセルにおけるＨデータの読出時の電位差を示す図である。
【図２５】従来のプレーナ型のメモリセルにおけるＬデータの読出時の電位差を示す図である。
【図２６】従来のプレーナ型のメモリセルの断面図である。
【図２７】従来のプレーナ型のメモリセルにおけるデータの保持特性を示す図である。
【符号の説明】
１〜３，１１３〜１１６，１２２，１２８，２０１，２０２，２２７〜２２９ＰチャネルＭＯＳトランジスタ、５〜７ 配線、８，２０５〜２０７ セルプレート、９，２０３，２０４ 活性化領域、１０ アドレスバッファ、１１，２１０ 領域、１２，２２０ Ｐ型シリコン基板、１３，２２１ Ｎウェル、１４〜１６，２２２，２２３ Ｐ＋拡散層、１７〜１９，２２５ ゲート、２０ 制御信号バッファ、２１，２２，２２６ 反転層、２３〜２６，２４ａ，２６ａ，２０８，２０９ コンタクト、２７，２８，３２，３５，２３３ ゲートリーク電流、２９，３１，３３，３４ 矢印、３０ 制御回路、４０ ロウデコーダ、５０ ワード線ドライバ、７０ コラムデコーダ、８０ 入出力回路、８１〜８ｍ センスアンプ、９０ メモリセルアレイ、９１〜９ｍ イコライズ回路、１００，１００Ａ 半導体記憶装置、１１０，１１０Ａ 電圧発生回路、１１１ ＶＣＰ＿Ｈ電圧発生回路、１１２ ＶＣＰ＿Ｌ電圧発生回路、１１７〜１２０ インバータ、１２１，１２３〜１２７，２３０〜２３２ ＮチャネルＭＯＳトランジスタ、２００ メモリセル、２０８Ａ 絶縁部分、２３４ 接合リーク電流。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、リフレッシュサイクルが長く、かつ、メモリセルからの読出データを正確に増幅可能な半導体記憶装置に関するものである。
【０００２】
【従来の技術】
システムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）においてオンチップで大規模メモリを搭載しようとする場合、コストを低く抑え、かつ、ロジック回路の性能を低下させないように、メモリ部分もＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）ロジックプロセスで作製することが求められる。
【０００３】
ＣＭＯＳロジックプロセスを用いて作製可能なメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。しかし、このＳＲＡＭを大容量化するに当たっては、様々な問題がある。
【０００４】
まず、ＳＲＡＭにおけるメモリセルをＣＭＯＳで作製した場合、１つのメモリセルを構成するために６個のトランジスタを必要とするため、１つのメモリセルの占有面積が大きい。このため、容量を大きくすると、システムチップ全体の面積が大きくなり、コストの増大および歩留まりの低下を生じる。
【０００５】
また、ＣＭＯＳプロセスの微細化に伴い、メモリセルを構成するトランジスタのオフリーク電流も無視できないものになっており、スタンバイ電流の増大を避けることができない。
【０００６】
このような問題点に鑑みて、ＣＭＯＳロジックプロセスを用いて作製できるプレーナ型ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられる場合がある。プレーナ型ＤＲＡＭは、ＳＲＡＭに比べて面積が小さく、かつ、周期的に必要なリフレッシュ電流を考えても、スタンバイ電流をＳＲＡＭよりも低く抑えることができる点で非常に有用である。
【０００７】
図１７を参照して、プレーナ型ＤＲＡＭにおけるメモリセル２００は、ＰチャネルＭＯＳトランジスタ２０１，２０２からなる。ＰチャネルＭＯＳトランジスタ２０１は、ビット線ＢＬｉ（ｉ：０≦ｉ≦ｍを満たす自然数、ｍ：自然数）とノードＮＳとの間に接続される。そして、ＰチャネルＭＯＳトランジスタ２０１は、そのゲート端子がワード線ＷＬｊ（ｊ：０≦ｊ≦ｎを満たす自然数、ｎ：自然数）に接続される。
【０００８】
ＰチャネルＭＯＳトランジスタ２０２は、ソース端子およびドレイン端子がノードＮＳに接続され、接地電圧ＧＮＤからなるセルプレート電圧ＶＣＰをゲート端子に受ける。
【０００９】
ワード線ＷＬｊ上の電圧は、スタンバイ時、電源電圧Ｖｃｃであり、活性化時、接地電圧ＧＮＤである。
【００１０】
したがって、ワード線ＷＬｊが活性化されると、ＰチャネルＭＯＳトランジスタ２０１はオンされ、データがＰチャネルＭＯＳトランジスタ２０１を介してＰチャネルＭＯＳトランジスタ２０２のチャネル領域に、すなわち、ノードＮＳに入出力される。
【００１１】
図１８は、プレーナ型ＤＲＡＭのメモリセルのレイアウトを示す。図１８を参照して、活性化領域２０３，２０４が紙面奥側に形成され、活性化領域２０３の上にセルプレート２０５およびワード線ＷＬｊ−１，ＷＬｊが形成され、活性化領域２０３，２０４の両方の領域上にセルプレート２０６が形成され、活性化領域２０４の上にセルプレート２０７およびワード線ＷＬｊ＋１，ＷＬｊ＋２が形成される。また、ワード線ＷＬｊ−１〜ＷＬｊ＋２に直交する方向にビット線対ＢＬｉ，／ＢＬｉが形成される。さらに、ビット線ＢＬｉをワード線ＷＬｊの下側に形成されたトランジスタのソース端子に接続するためのコンタクト２０８がワード線ＷＬｊ−１とワード線ＷＬｊとの間に形成される。さらに、ビット線／ＢＬｉをワード線ＷＬｊ＋１の下側に形成されたトランジスタのソース端子に接続するためのコンタクト２０９がワード線ＷＬｊ＋１とワード線ＷＬｊ＋２との間に形成される。
【００１２】
図１９は、図１８における領域２１０の断面図を示す。図１９を参照して、ｐ型シリコン基板２２０の表面層にＮウェル２２１が形成される。そして、Ｎウェル２２１の一部にＰ＋拡散層２２２，２２３が形成される。Ｐ＋拡散層２２２とＰ＋拡散層２２３との間のＮウェル２２１上にゲート２２４が形成され、ゲート２２４上にワード線ＷＬｊが形成される。
【００１３】
また、Ｐ＋拡散層２２３に隣接する領域のＮウェル２２１上にゲート２２５が形成され、ゲート２２５上にセルプレート２０４が形成される。コンタクト２０８は、Ｐ＋拡散層２２２上に形成され、ビット線ＢＬｉをＰ＋拡散層２２２に接続する。絶縁部分２０８Ａは、ゲート２２５に隣接する領域のＮウェル２２１に形成される。そして、絶縁部分２０８Ａは、素子分離のために用いられる。
【００１４】
Ｐ＋拡散層２２２，２２３およびゲート２２４は、ＰチャネルＭＯＳトランジスタ２０１を構成し、Ｐ＋拡散層２２３およびゲート２２５は、ＰチャネルＭＯＳトランジスタ２０２を構成する。
【００１５】
セルプレート２０４は、接地電圧ＧＮＤからなるセルプレート電圧ＶＣＰが印加されるので、Ｈデータの書き込みが行なわれ、正電荷が蓄えられる場合、セルプレート２０４の下側のＮウェル２２１の表面に反転層２２６が形成される。
【００１６】
図２０を参照して、Ｈデータの書込動作について説明する。なお、「Ｈデータ」は、データの書込時の電圧が高いことを意味する。ワード線ＷＬｊ上の電圧が電源電圧Ｖｃｃから接地電圧ＧＮＤに低下し、ワード線ＷＬｊが活性化されると、ＰチャネルＭＯＳトランジスタ２０１がオンされる。そして、ビット線ＢＬｉ上のＨデータを構成する正電荷は、コンタクト２０８、Ｐ＋拡散層２２２およびチャネル領域を介してＰ＋拡散層２２３に流れる。そして、接地電圧ＧＮＤがセルプレート２０４に印加されているため、Ｐ＋拡散層２２３とセルプレート２０４との間に十分な電位差が存在し、Ｐ＋拡散層２２３からＰチャネルＭＯＳトランジスタ２０２のチャネル領域へ多くの正電荷が流れ込む。その結果、ＰチャネルＭＯＳトランジスタ２０２のチャネル領域に反転層２２６が形成される。したがって、Ｈデータは、プレーナ型のメモリセルに容易に書込まれる。そして、Ｈデータをメモリセルに書込んだ場合、メモリセルにおけるセル容量は大きい。
【００１７】
図２１を参照してＬデータの書込動作について説明する。なお、「Ｌデータ」は、データの書込時の電圧が低いことを意味する。ワード線ＷＬｊ上の電圧が電源電圧Ｖｃｃから接地電圧ＧＮＤに低下し、ワード線ＷＬｊが活性化されると、ＰチャネルＭＯＳトランジスタ２０１がオンされる。そして、ビット線ＢＬｉ上のＬデータを構成する負電荷は、コンタクト２０８を介してＰ＋拡散層２２２に流れる。そして、Ｐ＋拡散層２２２に流れ込んだ負電荷は、ＰチャネルＭＯＳトランジスタ２０１におけるしきい値損失のためにＰチャネルＭＯＳトランジスタ２０１のチャネル領域を介してＰ＋拡散層２２３に十分に流れ込まない。そして、セルプレート２０４に印加されている電圧は接地電圧ＧＮＤであるため、Ｐ＋拡散層２２３とセルプレート２０４との間に十分な電位差が生じず、Ｐ＋拡散層２２３からＰチャネルＭＯＳトランジスタ２０２のチャネル領域に流れ込む負電荷は少ない。その結果、セルプレート２０４の下側のＮウェル２２１の表面に反転層２２６は形成されない。このように、Ｌデータをメモリセルに書込んだ場合、メモリセルにおけるセル容量は非常に小さい。
【００１８】
次に、プレーナ型のメモリセルからのデータの読出動作について説明する。読出動作の直前に、ビット線対ＢＬｉ，／ＢＬｉは、プリチャージ電圧Ｖｃｃ／２にプリチャージされる。ワード線ＷＬｊ上の電圧が電源電圧Ｖｃｃから接地電圧ＧＮＤに低下し、ワード線ＷＬｊが活性化されると、ＰチャネルＭＯＳトランジスタ２０１がオンされる。そして、ＰチャネルＭＯＳトランジスタ２０２に保持されていた電荷は、ＰチャネルＭＯＳトランジスタ２０１およびコンタクト２０８を介してビット線ＢＬｉに流れ、ビット線ＢＬｉ上の電圧は、読出データの論理レベルに応じてプリチャージ電圧Ｖｃｃ／２からわずかに変化する。
【００１９】
すなわち、メモリセルにＨデータが書込まれていた場合、ビット線ＢＬｉ上の電圧は、プリチャージ電圧Ｖｃｃ／２から電圧Ｖｃｃ／２＋ΔＶに変化し、メモリセルにＬデータが書込まれていた場合、ビット線ＢＬｉ上の電圧は、プリチャージ電圧Ｖｃｃ／２から電圧Ｖｃｃ／２−ΔＶに変化する。
【００２０】
そして、ビット線ＢＬｉに読出された読出データは、センスアンプＳＡによって増幅される。図２２を参照して、センスアンプＳＡは、ＰチャネルＭＯＳトランジスタ２２７〜２２９と、ＮチャネルＭＯＳトランジスタ２３０〜２３２とを含む。ＰチャネルＭＯＳトランジスタ２２７は、電源ノードＮＶＣとノードＮ５との間に接続される。そして、ＰチャネルＭＯＳトランジスタ２２７は、そのゲート端子に信号／Ｓ０Ｐを受ける。
【００２１】
ＰチャネルＭＯＳトランジスタ２２８およびＮチャネルＭＯＳトランジスタ２３０は、ノードＮ５とノードＮ８との間に直列に接続される。ＰチャネルＭＯＳトランジスタ２２９およびＮチャネルＭＯＳトランジスタ２３１は、ノードＮ５とノードＮ８との間に直列に接続される。ＰチャネルＭＯＳトランジスタ２２８およびＮチャネルＭＯＳトランジスタ２３０は、ＰチャネルＭＯＳトランジスタ２２９およびＮチャネルＭＯＳトランジスタ２３１に対して並列に接続される。
【００２２】
ＰチャネルＭＯＳトランジスタ２２８およびＮチャネルＭＯＳトランジスタ２３０は、ノードＮ７上の電圧をゲート端子に受ける。また、ＰチャネルＭＯＳトランジスタ２２９およびＮチャネルＭＯＳトランジスタ２３１は、ノードＮ６上の電圧をゲート端子に受ける。
【００２３】
ＮチャネルＭＯＳトランジスタ２３２は、ノードＮ８と接地ノードＧＮＤとの間に接続される。そして、ＮチャネルＭＯＳトランジスタ２３２は、そのゲート端子に信号Ｓ０Ｎを受ける。ビット線ＢＬｉは、ＰチャネルＭＯＳトランジスタ２３８とＮチャネルＭＯＳトランジスタ２３０との間のノードＮ６に接続される。ビット線／ＢＬｉは、ＰチャネルＭＯＳトランジスタ２２９とＮチャネルＭＯＳトランジスタ２３１との間のノードＮ７に接続される。
【００２４】
センスアンプＳＡは、Ｌレベルの信号／Ｓ０ＰおよびＨレベルの信号Ｓ０Ｎを受けると活性化する。
【００２５】
図２３を参照して、センスアンプＳＡの動作について説明する。メモリセルからデータを読出す前、ビット線対ＢＬｉ，／ＢＬｉは、プリチャージ電圧Ｖｃｃ／２にプリチャージされている。ワード線ＷＬｊ上の電圧が電源電圧Ｖｃｃから接地電圧ＧＮＤに低下し、ワード線ＷＬｊが活性化されると、Ｈデータがメモリセルからビット線ＢＬｉに読出される。そして、ビット線ＢＬｉ上の電圧は、プリチャージ電圧Ｖｃｃ／２から電圧Ｖｃｃ／２＋ΔＶに変化する。この場合、ビット線／ＢＬｉ上の電圧は、プリチャージ電圧Ｖｃｃ／２のままである。
【００２６】
そうすると、センスアンプＳＡにおいて、ＰチャネルＭＯＳトランジスタ２２９およびＮチャネルＭＯＳトランジスタ２３１は、そのゲート端子に電圧Ｖｃｃ／２＋ΔＶを受け、ＰチャネルＭＯＳトランジスタ２２８およびＮチャネルＭＯＳトランジスタ２３０は、そのゲート端子にプリチャージ電圧Ｖｃｃ／２を受ける。
【００２７】
ＰチャネルＭＯＳトランジスタ２２８は、ＰチャネルＭＯＳトランジスタ２２９よりも低い電圧をゲート端子に受けるので、ＰチャネルＭＯＳトランジスタ２２８がオンされ、ノードＮ６上の電圧は電圧Ｖｃｃ／２＋ΔＶから電源電圧Ｖｃｃに上昇する。そうすると、ＰチャネルＭＯＳトランジスタ２２９がオフされ、ＮチャネルＭＯＳトランジスタ２３１がオンされ、ノードＮ７上の電圧はプリチャージ電圧Ｖｃｃ／２から接地電圧ＧＮＤに低下する。そして、ＮチャネルＭＯＳトランジスタ２３０はオフされる。
【００２８】
このようにして、センスアンプＳＡは、ビット線ＢＬｉ上の電圧を電圧Ｖｃｃ／２＋ΔＶから電源電圧Ｖｃｃに上昇させ、ビット線／ＢＬｉ上の電圧をプリチャージ電圧Ｖｃｃ／２から接地電圧ＧＮＤに低下させる。つまり、センスアンプＳＡは、ビット線ＢＬｉに読出されたＨデータを増幅する。
【００２９】
Ｌデータがメモリセルからビット線ＢＬｉに読出される場合、ビット線ＢＬｉ上の電圧は、プリチャージ電圧Ｖｃｃ／２から電圧Ｖｃｃ／２−ΔＶに変化する。この場合、ビット線／ＢＬｉ上の電圧は、プリチャージ電圧Ｖｃｃ／２のままである。
【００３０】
そうすると、センスアンプＳＡにおいて、ＰチャネルＭＯＳトランジスタ２２９およびＮチャネルＭＯＳトランジスタ２３１は、そのゲート端子に電圧Ｖｃｃ／２−ΔＶを受け、ＰチャネルＭＯＳトランジスタ２２８およびＮチャネルＭＯＳトランジスタ２３０は、そのゲート端子にプリチャージ電圧Ｖｃｃ／２を受ける。
【００３１】
ＰチャネルＭＯＳトランジスタ２２９は、ＰチャネルＭＯＳトランジスタ２２８よりも低い電圧をゲート端子に受けるので、ＰチャネルＭＯＳトランジスタ２２９がオンされ、ノードＮ７上の電圧はプリチャージ電圧Ｖｃｃ／２から電源電圧Ｖｃｃに上昇する。そうすると、ＰチャネルＭＯＳトランジスタ２２８がオフされ、ＮチャネルＭＯＳトランジスタ２３０がオンされ、ノードＮ６上の電圧は電圧Ｖｃｃ／２−ΔＶから接地電圧ＧＮＤに低下する。そして、ＮチャネルＭＯＳトランジスタ２３１はオフされる。
【００３２】
このようにして、センスアンプＳＡは、ビット線ＢＬｉ上の電圧を電圧Ｖｃｃ／２−ΔＶから接地電圧ＧＮＤに低下させ、ビット線／ＢＬｉ上の電圧をプリチャージ電圧Ｖｃｃ／２から電源電圧Ｖｃｃに上昇させる。つまり、センスアンプＳＡは、ビット線ＢＬｉに読出されたＬデータを増幅する。
【００３３】
上述したように、プレーナ型のメモリセルから読出された読出データは、センスアンプＳＡにより増幅される。
【００３４】
【発明が解決しようとする課題】
しかし、センスアンプＳＡにおいて読出データを増幅できるのは、データがメモリセルからビット線ＢＬｉ，／ＢＬｉのいずれかに読出された場合に、センスアンプＳＡにおいて増幅可能な電位差がビット線ＢＬｉとビット線／ＢＬｉとの間に生じている場合である。すなわち、メモリセルが、書込まれたデータに対応する電荷を保持している場合である。
【００３５】
上述したように、Ｈデータをプレーナ型のメモリセルに書込むことは容易であり、Ｈデータが書込まれたメモリセルにおいてはセル容量が大きい。したがって、メモリセルからＨデータを読出す場合、図２４に示すようにセンスアンプＳＡにおける増幅可能な電位差ΔＶ０がビット線ＢＬｉとビット線／ＢＬｉとの間に生じる。
【００３６】
しかし、Ｌデータをプレーナ型のメモリセルに書込むことは困難であり、Ｌデータが書込まれたメモリセルにおいてはセル容量が小さい。したがって、メモリセルからＬデータを読出す場合、図２５に示すようにセンスアンプＳＡにおける増幅が困難な電位差ΔＶ２がビット線ＢＬｉとビット線／ＢＬｉとの間に生じる。つまり、従来のプレーナ型のメモリセルにおいては、Ｌデータが書込まれた場合、確実なセンス動作に必要な電位差が得られないという問題が生じる。
【００３７】
確実なセンス動作に必要な電位差が得られるようにＬデータをプレーナ型のメモリセルに書込むには、ＰチャネルＭＯＳトランジスタ２０１のゲート２２４に印加する電圧を接地電圧ＧＮＤ（０Ｖ）よりも低い−０．４Ｖ（ＰチャネルＭＯＳトランジスタ２０１のしきい値電圧程度）に設定し、セルプレート２０４にも−０．４Ｖの電圧を印加する必要がある。
【００３８】
しかし、このような、シリコン基板の接地電圧ＧＮＤよりも低い電圧（−０．４Ｖ）をツインウェル構造において使用するのは、困難であり、消費電力を増大させる要因にもなる。
【００３９】
したがって、従来のプレーナ型のメモリセルにおいては、確実なセンス動作に必要な電位差を容易に得られないという問題があった。
【００４０】
また、プレーナ型のメモリセルは、電荷量で情報を保持するが、リーク電流によって時間とともに、蓄積した電荷量は減少する。図２６を参照して、リーク電流のうち、最も支配的なリーク電流は、ゲートリーク電流２３３であり、その次に支配的なリーク電流は、接合リーク電流２３４である。
【００４１】
ゲートリーク電流２３３は、ゲート２２５を構成するゲート酸化膜が薄いことに起因する。そして、ゲートリーク電流２３３は、ストレージノードであるＰ＋拡散層２２３からセルプレート２０４へ電荷が漏れることによって流れる。したがって、Ｐ＋拡散層２２３にＨデータに対応する電荷が蓄積されている場合、特に顕著になる。
【００４２】
接合リーク電流２３４は、メモリセルの下側のＮウェル２２１とストレージノードであるＰ＋拡散層２２３との間に発生する逆方向接合電流である。そして、接合リーク電流２３４は、Ｐ＋拡散層２２３にＬデータに対応する電荷が蓄積される場合、特に顕著になる。
【００４３】
したがって、ストレージノードであるＰ＋拡散層２２３の電位変化は図２７に示すようになる。図２７を参照して、Ｈデータがメモリセルに書込まれた場合、Ｐ＋拡散層２２３の電位は、最初、電源電圧Ｖｃｃであり、十分に高い。そして、時間の経過とともに、ゲートリーク電流２３３が発生し、Ｐ＋拡散層２２３の電位は急速に低下する。
【００４４】
一方、Ｌデータがメモリセルに書込まれた場合、Ｐ＋拡散層２２３の初期電位は、ＰチャネルＭＯＳトランジスタ２０１のしきい値電圧Ｖｔｈｐ分だけ上昇した電位Ｖｔｈｐである。その後、時間の経過とともに接合リーク電流２３４が発生し、Ｐ＋拡散層２２３の電位は上昇する。そして、Ｐ＋拡散層２２３の電位は、ある程度上昇すると、ゲートリーク電流２３３が増大するため、その上昇は停止する。
【００４５】
このように、プレーナ型のメモリセルにおいては、ゲートリーク電流２３３が大きく、Ｈデータの劣化の度合いがデータ保持時間を決定しており、リフレッシュ動作を頻繁に行なう必要があり、消費電力が増大するという問題が生じる。
【００４６】
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、リフレッシュサイクルが長く、かつ、メモリセルからの読出データを正確に増幅可能な半導体記憶装置を提供することである。
【００４７】
【課題を解決するための手段および発明の効果】
この発明によれば、半導体記憶装置は、複数のメモリセルと、周辺回路とを備える。複数のメモリセルは、行列状に配列される。周辺回路は、複数のメモリセルの各々にデータを入出力する。
【００４８】
複数のメモリセルの各々は、データを記憶する容量素子を含み、容量素子は、第１および第２の素子からなる。第１および第２の素子は、書込データに対応する電荷が蓄積される。
【００４９】
好ましくは、書込データは、第１および第２の書込データからなる。第１の素子は、第１の書込データが書込まれたとき、第１の書込データの読出に必要な容量を有し、第２の素子は、第２の書込データが書込まれたとき、第２の書込データの読出に必要な容量を有する。
【００５０】
好ましくは、第１の素子は、ゲート端子が第１の電圧に固定され、チャネル領域に第１の書込データに対応する電荷を蓄積する第１のＭＯＳトランジスタである。また、第２の素子は、チャネル領域が第２の電圧に固定され、第１のＭＯＳトランジスタのチャネル領域に接続されたゲート端子に第２の書込データに対応する電荷を蓄積する第２のＭＯＳトランジスタである。
【００５１】
好ましくは、半導体記憶装置は、第１および第２の電圧発生回路をさらに備える。第１の電圧発生回路は、第１の電圧を発生し、その発生した第１の電圧を第１のＭＯＳトランジスタのゲート端子へ供給する。第２の電圧発生回路は、第２の電圧を発生し、その発生した第２の電圧を第２のＭＯＳトランジスタのチャネル領域へ供給する。
【００５２】
好ましくは、第１の電圧は、第１のＭＯＳトランジスタのチャネル領域における第１の電位が所定の電圧に漸近するように決定され、第２の電圧は、第２のＭＯＳトランジスタのゲート端子における第２の電位が所定の電圧に漸近するように決定される。
【００５３】
好ましくは、所定の電圧は、メモリセルに接続されたビット線対のプリチャージ電圧である。
【００５４】
好ましくは、第１の電圧は、第１のＭＯＳトランジスタのチャネル領域における電荷の保持時間が最長となる電圧であり、第２の電圧は、第２のＭＯＳトランジスタのゲート端子における電荷の保持時間が最長になる電圧である。
【００５５】
好ましくは、第１の電圧発生回路は、複数の電圧から第１の電圧を選択して第１のＭＯＳトランジスタのゲート端子へ供給し、第２の電圧発生回路は、複数の電圧から第２の電圧を選択して第２のＭＯＳトランジスタのチャネル領域へ供給する。
【００５６】
好ましくは、第１の電圧発生回路は、第１のノードと、第１の分圧回路と、第１のドライバとを含む。第１のノードは、第１の電圧を第１のＭＯＳトランジスタのゲート端子へ供給する。第１の分圧回路は、電源電圧を分圧して複数の第１および第２の分圧電圧を発生する。第１のドライバは、複数の第１および第２の分圧電圧に対応する複数の電圧を第１のノードに発生する。そして、第１の分圧回路は、第１のノードに第１の電圧を発生させるための第１および第２の特定電圧を第１のコマンド信号に応じて複数の第１および第２の分圧電圧から選択し、第１のドライバは、第１および第２の特定電圧に応じて第１のノードに第１の電圧を発生する。
【００５７】
また、第２の電圧発生回路は、第２のノードと、第２の分圧回路と、第２のドライバとを含む。第２のノードは、第２の電圧を第２のＭＯＳトランジスタのチャネル領域へ供給する。第２のノードは、電源電圧を分圧して複数の第３および第４の分圧電圧を発生する。第２のドライバは、複数の第３および第４の分圧電圧に対応する複数の電圧を第１のノードに発生する。そして、第２の分圧回路は、第２のノードに第２の電圧を発生させるための第３および第４の特定電圧を第２のコマンド信号に応じて複数の第３および第４の分圧電圧から選択し、第２のドライバは、第３および第４の特定電圧に応じて第２のノードに第２の電圧を発生する。
【００５８】
この発明による半導体記憶装置においては、論理レベルが異なる第１および第２のデータは、それぞれ、第１および第２の容量素子に保持される。そして、第１の容量素子は、第２のデータを保持する第２の容量素子における電荷の減少を補充し、第２の容量素子は、第１のデータを保持する第１の容量素子における電荷の減少を補充する。
【００５９】
したがって、この発明によれば、第１および第２のデータのいずれのデータをメモリセルから読出す場合にもビット線対間に十分な電位差を得ることができる。
【００６０】
また、メモリセルにおけるデータの保持時間を従来のプレーナ型のメモリセルに比べ、大幅に長くでき、単位時間当りのリフレッシュ回数を大幅に減少できる。その結果、消費電力を大幅に減少できる。
【００６１】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００６２】
［実施の形態１］
図１を参照して、実施の形態１による半導体記憶装置１００は、アドレスバッファ１０と、制御信号バッファ２０と、制御回路３０と、ロウデコーダ４０と、ワード線ドライバ５０と、コラムデコーダ７０と、入出力回路８０と、メモリセルアレイ９０と、電圧発生回路１１０とを備える。半導体記憶装置１００は、より具体的には、ＤＲＡＭである。
【００６３】
アドレスバッファ１０は、アドレスＡ０〜Ａｋ（ｋは自然数）を外部から受け、その受けたアドレスＡ０〜Ａｋをバッファリングする。そして、アドレスバッファ１０は、バッファリングしたアドレスＡ０〜Ａｋを制御回路３０へ出力する。
【００６４】
制御信号バッファ２０は、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥ等の制御信号を受け、その受けたロウアドレスストローブ信号／ＲＡＳ等の制御信号をバッファリングする。そして、制御信号バッファ２０は、バッファリングしたロウアドレスストローブ信号／ＲＡＳ等の制御信号を制御回路３０へ出力する。
【００６５】
制御回路３０は、ロウアドレスストローブ信号／ＲＡＳがＨレベルからＬレベルに切換わるタイミングでアドレスバッファ１０から受けたアドレスＡ０〜Ａｋをロウアドレスとしてロウデコーダ４０へ出力する。
【００６６】
また、制御回路３０は、コラムアドレスストローブ信号／ＣＡＳがＨレベルからＬレベルに切換わるタイミングでアドレスバッファ１０から受けたアドレスＡ０〜Ａｋをコラムアドレスとしてコラムデコーダ７０へ出力する。
【００６７】
さらに、制御回路３０は、Ｌレベルのライトイネーブル信号／ＷＥに基づいてデータの書込モードを認識し、Ｌレベルの出力イネーブル信号／ＯＥに基づいてデータの読出モードを認識する。そして、制御回路３０は、書込モードを認識すると、入出力端子ＤＱからの書込データをセンスアンプ８１〜８ｍ（ｍは自然数）へ出力するように入出力回路８０を制御する。また、制御回路３０は、読出モードを認識すると、センスアンプ８１〜８ｍによって増幅された読出データを入出力端子ＤＱへ出力するように入出力回路８０を制御する。
【００６８】
さらに、制御回路３０は、読出モードにおいてＬレベルの信号／Ｓ０ＰおよびＨレベルの信号Ｓ０Ｎを生成してセンスアンプ８１〜８ｍへ出力する。
【００６９】
ロウデコーダ４０は、制御回路３０からのロウアドレスをデコードし、そのデコードしたロウアドレスをワード線ドライバ５０へ出力する。ワード線ドライバ５０は、デコードされたロウアドレスによって指定されたワード線ＷＬｊを活性化する。より具体的には、ワード線ドライバ５０は、ワード線ＷＬｊ上の電圧を電源電圧Ｖｃｃから接地電圧ＧＮＤへ低下させることによりワード線ｊを活性化する。
【００７０】
コラムデコーダ７０は、制御回路３０からのコラムアドレスをデコードし、そのデコードしたコラムアドレスによって指定されたセンスアンプ８ｉ（１≦ｉ≦ｍ）を選択するための選択信号ＳＥＬｉを出力してセンスアンプ８ｉを入出力回路８０に接続する。
【００７１】
入出力回路８０は、入出力端子ＤＱから受けた書込データをセンスアンプ８ｉへ出力し、センスアンプ８ｉから受けた読出データを入出力端子ＤＱへ出力する。
【００７２】
メモリセルアレイ９０は、ｍ×ｎ（ｎは自然数）個のメモリセルＭＣと、複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍと、複数のワード線ＷＬ１〜ＷＬｎと、複数のセンスアンプ８１〜８ｍと、複数のイコライズ回路９１〜９ｍとを含む。
【００７３】
ｍ×ｎ個のメモリセルＭＣは、行列状に配置される。複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍは、メモリセルアレイ９０の列方向に配置される。複数のワード線ＷＬ１〜ＷＬｎは、メモリセルアレイ９０の行方向に配置される。
【００７４】
複数のセンスアンプ８１〜８ｍは、複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応して設けられる。そして、センスアンプ８ｉは、コラムデコーダ７０によって入出力回路８０と接続されると、入出力回路８０から受けた書込データを対応するビット線対ＢＬｉ，／ＢＬｉに書込む。また、センスアンプ８ｉは、コラムデコーダ７０によって入出力回路８０と接続されると、対応するビット線対ＢＬｉ，／ＢＬｉから読出された読出データを増幅して入出力回路８０へ出力する。
【００７５】
複数のイコライズ回路９１〜９ｍは、複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応して設けられる。そして、複数のイコライズ回路９１〜９ｍは、メモリセルＭＣへのデータの書込動作または読出動作の前に、それぞれ、対応するビット線対ＢＬｉ，／ＢＬｉをプリチャージ電圧Ｖｃｃ／２にプリチャージする。
【００７６】
電圧発生回路１１０は、セルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌを発生し、その発生したセルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌをメモリセルアレイ９０のｍ×ｎ個のメモリセルＭＣへ供給する。セルプレート電圧ＶＣＰ＿Ｈは、電源電圧Ｖｃｃからなり、セルプレート電圧ＶＣＰ＿Ｌは、接地電圧ＧＮＤからなる。
【００７７】
図２を参照して、メモリセルＭＣは、ＰチャネルＭＯＳトランジスタ１〜３からなる。ＰチャネルＭＯＳトランジスタ１は、ビット線ＢＬｉとノードＮ１との間に接続され、ワード線ＷＬｊ上の電圧をゲート端子に受ける。
【００７８】
ＰチャネルＭＯＳトランジスタ２は、そのソース端子およびドレイン端子がノードＮ１に接続され、電圧発生回路１１０からのセルプレート電圧ＶＣＰ＿Ｌをゲート端子に受ける。
【００７９】
ＰチャネルＭＯＳトランジスタ３は、そのゲート端子がノードＮ１に接続され、電圧発生回路１１０からのセルプレート電圧ＶＣＰ＿Ｈをソース端子およびドレイン端子に受ける。
【００８０】
図３を参照して、メモリセルＭＣの平面的なレイアウトについて説明する。複数の活性化領域９，９，・・・，９，９が形成され、その上にゲート（図示せず）が形成される。そして、ゲートの上にワード線ＷＬｊ−１，ＷＬｊ、配線６およびセルプレート８が形成される。配線６は、ＰチャネルＭＯＳトランジスタ２のゲート端子に印加されるセルプレート電圧ＶＣＰ＿Ｌを伝達するための配線である。
【００８１】
さらに、ワード線ＷＬｊ−１，ＷＬｊの上に、ワード線ＷＬｊ−１，ＷＬｊに直交する方向に、ビット線ＢＬｉ，／ＢＬｉ、および配線５，７が形成される。配線５は、ＰチャネルＭＯＳトランジスタ３のソース端子およびドレイン端子に印加されるセルプレート電圧ＶＣＰ＿Ｈを伝達するための配線である。また、配線７は、ＰチャネルＭＯＳトランジスタ２のソース端子およびドレイン端子をＰチャネルＭＯＳトランジスタ３のゲート端子に接続するための配線である。
【００８２】
さらに、コンタクト２３〜２６が形成される。コンタクト２３は、ビット線ＢＬｉをＰチャネルＭＯＳトランジスタ１のソース端子に接続するためのコンタクトである。コンタクト２４は、配線７をノードＮ１に接続するためのコンタクトである。コンタクト２５は、配線７をＰチャネルＭＯＳトランジスタ３のセルプレート８に接続するためのコンタクトである。コンタクト２６は、配線５をＰチャネルＭＯＳトランジスタ３のソース端子およびドレイン端子に接続するためのコンタクトである。
【００８３】
図４を参照して、図３に示す領域１１における断面構造について説明する。ｐ型シリコン基板１２の表面にＮウェル１３が形成される。そして、Ｎウェル１３の表面に、Ｐ＋拡散層１４〜１６が形成される。
【００８４】
Ｐ＋拡散層１４とＰ＋拡散層１５との間にゲート１７が形成され、ゲート１７の上にワード線ＷＬｊが形成される。Ｐ＋拡散層１４は、コンタクト２３によってビット線ＢＬｉに接続される。そして、Ｐ＋拡散層１４，１５およびゲート１７は、ＰチャネルＭＯＳトランジスタ１を構成する。
【００８５】
Ｐ＋拡散層１５とコンタクト２４ａとの間のＮウェル１３上にゲート１８が形成され、そのゲート１８の上に配線６が形成される。そして、配線６は、セルプレート電圧ＶＣＰ＿Ｌ（＝接地電圧ＧＮＤ）を伝達するので、ゲート１８の下には反転層２１が形成される。Ｐ＋拡散層１５、コンタクト２４ａおよびゲート１８は、ＰチャネルＭＯＳトランジスタ２を構成する。コンタクト２４は、Ｐ＋拡散層１５を配線７に接続する。なお、コンタクト２４ａは、図示しない方法によって配線７に接続される。
【００８６】
Ｐ＋拡散層１６とコンタクト２６ａとの間のＮウェル１３上にゲート１９が形成され、そのゲート１９の上にセルプレート８が形成される。コンタクト２５は、セルプレート８を配線７に接続する。Ｐ＋拡散層１５が負電位になると、コンタクト２４、配線７およびコンタクト２５を介してセルプレート８に負電位が印加される。したがって、この場合、ゲート１９の下に反転層２２が形成される。Ｐ＋拡散層１６、コンタクト２６ａおよびゲート１９は、ＰチャネルＭＯＳトランジスタ３を構成する。コンタクト２６は、Ｐ＋拡散層１６を配線５に接続する。なお、コンタクト２６ａは、図示しない方法によって配線５に接続される。
【００８７】
図５を参照して、メモリセルＭＣへのＨデータの書込について説明する。データが書込まれる場合、ワード線ＷＬｊ上の電圧は、電源電圧Ｖｃｃから接地電圧ＧＮＤに低下し、ＰチャネルＭＯＳトランジスタ１がオンされる。
【００８８】
そうすると、Ｈデータを構成する正電荷は、ビット線ＢＬｉ、コンタクト２３、Ｐ＋拡散層１４およびＰチャネルＭＯＳトランジスタ１のチャネル領域を介してＰ＋拡散層１５に蓄積される。
【００８９】
接地電圧ＧＮＤからなるセルプレート電圧ＶＣＰ＿ＬがＰチャネルＭＯＳトランジスタ２のゲート１８上の配線６に印加されているので、ゲート１８の下に反転層２１が形成され、Ｐ＋拡散層１５に蓄積された正電荷は反転層２１に流入し、そこに保持される。そして、ＰチャネルＭＯＳトランジスタ２においては、ゲート１８を挟んで形成されるセル容量は、Ｈデータを保持するために十分な大きさを有する。
【００９０】
Ｐ＋拡散層１５に正電荷が蓄積されると、ＰチャネルＭＯＳトランジスタ３のセルプレート８は、コンタクト２４、配線７およびコンタクト２５を介して正電位が印加されるので、ＰチャネルＭＯＳトランジスタ３においてゲート１９の下に反転層は形成されない。
【００９１】
このように、Ｈデータは、メモリセルＭＣのＰチャネルＭＯＳトランジスタ２において保持される。
【００９２】
図６を参照して、メモリセルＭＣへのＬデータの書込について説明する。この場合も、ワード線ＷＬｊ上の電圧は、電源電圧Ｖｃｃから接地電圧ＧＮＤへ変化し、ＰチャネルＭＯＳトランジスタ１がオンされる。そうすると、Ｌデータを構成する負電荷は、ビット線ＢＬｉ、コンタクト２３、Ｐ＋拡散層１４およびＰチャネルＭＯＳトランジスタ１のチャネル領域を介してＰ＋拡散層１５に蓄積される。配線６は、接地電圧ＧＮＤからなるセルプレート電圧ＶＣＰ＿Ｌが印加されるので、Ｐ＋拡散層１５に蓄積される負電荷は、ＰチャネルＭＯＳトランジスタ２のゲート１８の下のチャネル領域に十分に流れ込まない。その結果、ゲート１８の下にＬデータを保持するために十分な反転層が形成されない。
【００９３】
一方、Ｐ＋拡散層１６は、配線５およびコンタクト２６を介して電源電圧Ｖｃｃからなるセルプレート電圧ＶＣＰ＿Ｈが印加されているので、ＰチャネルＭＯＳトランジスタ３のチャネル領域には、正電荷が流入しており、Ｐ＋拡散層１５に蓄積された負電荷は、コンタクト２４、配線７およびコンタクト２５を介してセルプレート８に流入し、反転層２２がゲート１９の下に形成される。そして、ＰチャネルＭＯＳトランジスタ３においては、ゲート１９を挟んで形成されるセル容量は、Ｌデータを保持するために十分な大きさを有する。
【００９４】
このように、Ｌデータは、メモリセルＭＣのＮチャネルＭＯＳトランジスタ３のセルプレート８（ゲート端子）に保持される。
【００９５】
図７〜図９を参照して、メモリセルＭＣに書込まれたＨデータまたはＬデータの保持について説明する。図７を参照して、ＨデータがメモリセルＭＣに書込まれた場合、Ｈデータを構成する正電荷は、上述したようにメモリセルＭＣのＰチャネルＭＯＳトランジスタ２に保持される。そして、ＰチャネルＭＯＳトランジスタ２においては、正電荷がＰ＋拡散層１５からゲート１８を介して配線６へリークするゲートリーク電流２７が支配的になり、ＰチャネルＭＯＳトランジスタ２に保持された正電荷は減少する。
【００９６】
しかし、電源電圧Ｖｃｃからなるセルプレート電圧ＶＣＰ＿ＨがＰチャネルＭＯＳトランジスタ３のＰ＋拡散層１６に印加されているので、ＰチャネルＭＯＳトランジスタ３においては、Ｐ＋拡散層１６からゲート１９を介してセルプレート８へリークするゲートリーク電流２８が支配的になる。そうすると、セルプレート８へリークしたゲートリーク電流２８は、矢印２９，３１で示すように、コンタクト２５、配線７およびコンタクト２４を介してＰチャネルＭＯＳトランジスタ２のＰ＋拡散層１５に流入する。したがって、Ｐ＋拡散層１５に蓄積された正電荷は、ゲートリーク電流２７によって減少しても、ＰチャネルＭＯＳトランジスタ３において生じたゲートリーク電流２８によって、その減少した一部が補充される。その結果、メモリセルＭＣに書込まれたＨデータを構成する正電荷がメモリセルＭＣに保持される量は、ゲートリーク電流２７によって減少する減少量と、ゲートリーク電流２８によって補充される補充量との釣合いによって決定される。
【００９７】
図８を参照して、ＬデータがメモリセルＭＣに書込まれた場合、Ｌデータを構成する負電荷は、上述したようにメモリセルＭＣのＰチャネルＭＯＳトランジスタ３に保持される。そして、ＰチャネルＭＯＳトランジスタ３においては、正電荷がＰ＋拡散層１６からゲート１９を介してセルプレート８へリークするゲートリーク電流３２が支配的になり、ＰチャネルＭＯＳトランジスタ３のセルプレート８に保持された負電荷は減少する。
【００９８】
しかし、セルプレート８へ流入したゲートリーク電流３２は、矢印３３，３４によって示すように、コンタクト２５、配線７およびコンタクト２４を介してＰチャネルＭＯＳトランジスタ２のＰ＋拡散層１５に流入する。そして、Ｐ＋拡散層１５に流入する正電荷が増加すると、ＰチャネルＭＯＳトランジスタ２においては、Ｐ＋拡散層１５からゲート１８を介して配線６へリークするゲートリーク電流３５が支配的になる。そうすると、Ｐ＋拡散層１５に流入した正電荷は減少する。これは、セルプレート８に蓄積された負電荷は、ゲートリーク電流３２によって減少するが、その減少した一部はゲートリーク電流３５が流れることにより補充されることを意味する。つまり、セルプレート８に流入する正電荷がゲートリーク電流３２によって増加し、セルプレート８に蓄積された負電荷は減少するが、セルプレート８に流入した正電荷は、ゲートリーク電流３５によって最終的にＰチャネルＭＯＳトランジスタ２の配線６に到達し、セルプレート８に蓄積された負電荷を相対的に増加させる。
【００９９】
したがって、セルプレート８に蓄積された負電荷は、ゲートリーク電流３２によって減少しても、ＰチャネルＭＯＳトラジスタ２において生じたゲートリーク電流３５によって、その減少した一部が補充される。その結果、メモリセルＭＣに書込まれたＬデータを構成する負電荷がメモリセルＭＣに保持される量は、ゲートリーク電流３２によって減少する減少量と、ゲートリーク電流３５によって補充される補充量との釣合いによって決定される。
【０１００】
上述したように、この発明によるプレーナ型のメモリセルＭＣにおいては、ＨデータがメモリセルＭＣに書込まれた場合、ＨデータはＰチャネルＭＯＳトランジスタ２に保持され、ＰチャネルＭＯＳトランジスタ３は、ＰチャネルＭＯＳトランジスタ２におけるＨデータを構成する正電荷の減少を補充する。また、ＬデータがメモリセルＭＣに書込まれた場合、ＬデータはＰチャネルＭＯＳトランジスタ３に保持され、ＰチャネルＭＯＳトランジスタ２は、ＰチャネルＭＯＳトランジスタ３におけるＬデータを構成する負電荷の減少を補充する。
【０１０１】
このように、この発明によるプレーナ型のメモリセルＭＣにおいては、ＨデータおよびＬデータのいずれのデータが書込まれた場合にも、Ｈデータを構成する正電荷またはＬデータを構成する負電荷は、それらが保持されるＰチャネルＭＯＳトランジスタと異なる他方のＰチャネルＭＯＳトランジスタにおいて生じたゲートリーク電流によって、その減少した一部が補充される。
【０１０２】
したがって、この発明によるプレーナ型のメモリセルＭＣは、Ｈデータを構成する正電荷またはＬデータを構成する負電荷を保持する第１の容量素子と、第１の容量素子における電荷の減少を補充する第２の容量素子とを含むことを特徴とする。
【０１０３】
図９を参照して、メモリセルＭＣに保持される正電荷または負電荷の経時変化について説明する。ＨデータがメモリセルＭＣに書込まれた場合、Ｈデータを構成する正電荷が蓄積されるストレージノード（Ｐ＋拡散層１５）の電位は、書込初期においては電源電圧Ｖｃｃであり、その後、ゲートリーク電流２７による低下とゲートリーク電流２８による上昇とによって曲線ｋ１のように変化し、最終的にビット線対ＢＬｉ，／ＢＬｉのプリチャージ電圧Ｖｃｃ／２に漸近する。
【０１０４】
また、ＬデータがメモリセルＭＣに書込まれた場合、Ｌデータを構成する負電荷が蓄積されるストレージノード（セルプレート８＝Ｐ＋拡散層１５）の電位は、書込初期においては、ＰチャネルＭＯＳトランジスタ１のしきい値電圧Ｖｔｈｐだけ高い電圧Ｖｔｈｐであり、その後、ゲートリーク電流３２による上昇とゲートリーク電流３５による減少とによって曲線ｋ２のように変化し、最終的にビット線対ＢＬｉ，／ＢＬｉのプリチャージ電圧Ｖｃｃ／２に漸近する。
【０１０５】
このように、ＨデータまたはＬデータをメモリセルＭＣに書込んだ場合、Ｈデータを構成する正電荷またはＬデータを構成する負電荷は、ビット線対ＢＬｉ，／ＢＬｉのプリチャージ電圧Ｖｃｃ／２に漸近するように減少する。
【０１０６】
従来のプレーナ型のメモリセルにおいては、図２７に示すように、メモリセルにＬデータが書込まれた場合、ストレージノード上の電圧は、電圧Ｖｔｈｐから徐々に上昇し、ビット線対ＢＬｉ，／ＢＬｉのプリチャージ電圧Ｖｃｃ／２よりも低い電圧に漸近するが、メモリセルにＨデータが書込まれた場合、ストレージノード上の電圧は、電源電圧Ｖｃｃから急速に低下し、ビット線対ＢＬｉ，／ＢＬｉのプリチャージ電圧Ｖｃｃ／２よりも低い電圧に漸近する。その結果、リフレッシュの間隔を短くしないと、メモリセルからＨデータを正確に読出すことができない。
【０１０７】
これに対して、この発明によるプレーナ型のメモリセルＭＣにおいては、ＨデータまたはＬデータのいずれのデータをメモリセルＭＣに書込んだ場合にも、ストレージノード（Ｐ＋拡散層１５）上の電圧は、書込当初の電圧からビット線対ＢＬｉ，／ＢＬｉのプリチャージ電圧Ｖｃｃ／２に徐々に漸近するように変化する。そして、リフレッシュが必要となる時間は、ストレージノード（Ｐ＋拡散層１５）上の電圧がビット線対ＢＬｉ，／ＢＬｉのプリチャージ電圧Ｖｃｃ／２に対して十分な電位差を持っているか否かによって決定されるので、この発明によるプレーナ型のメモリセルＭＣにおけるリフレッシュの間隔は、従来のプレーナ型のメモリセルに比べ、大幅に長くなる。つまり、単位時間当りのリフレッシュ回数を大幅に減少でき、消費電力も大幅に減少できる。
【０１０８】
センスアンプ８１〜８ｍの各々は、図２２に示す従来のセンスアンプＳＡと同じ回路構成からなる。そして、メモリセルＭＣへ書込まれたＨデータが読出され、センスアンプ８ｉ（センスアンプ８１〜８ｍのいずれか）によって増幅される場合、図２４を参照して説明したように、従来のプレーナ型のメモリセルと同様に、ビット線ＢＬｉとビット線／ＢＬｉとの電位差は、読出したＨデータをセンスアンプ８ｉによって増幅するのに十分な電位差ΔＶ０である。
【０１０９】
また、メモリセルＭＣに書込まれたＬデータが読出され、センスアンプ８ｉによって増幅される場合、図１０に示すように、ビット線ＢＬｉとビット線／ＢＬｉとの電位差は、読出したＬデータをセンスアンプ８ｉによって増幅するのに十分な電位差ΔＶ１である。すなわち、ＬデータがメモリセルＭＣから読出される場合、ワード線ＷＬｊ上の電圧が電源電圧Ｖｃｃから接地電圧ＧＮＤへ低下し、ワード線ＷＬｊが活性化されると、メモリセルＭＣのＰチャネルＭＯＳトランジスタ１がオンされ、ビット線ＢＬｉ上の電圧は、プリチャージ電圧Ｖｃｃ／２から電圧Ｖｃｃ／２−ΔＶ１に低下し、ビット線／ＢＬｉ上の電圧は、プリチャージ電圧Ｖｃｃ／２のままである。したがって、センスアンプ８ｉに入力されるビット線ＢＬｉ上の電圧とビット線／ＢＬｉ上の電圧との電位差は、ΔＶ１となり、センスアンプ８ｉは、ビット線ＢＬｉ上の電圧を電圧Ｖｃｃ／２−ΔＶ１から接地電圧ＧＮＤへ低下し、ビット線／ＢＬｉ上の電圧をプリチャージ電圧Ｖｃｃ／２から電源電圧Ｖｃｃへ上昇して、ビット線ＢＬｉとビット線／ＢＬｉとの間の電位差ΔＶ１を電位差Ｖｃｃまで増幅する。
【０１１０】
このように、この発明によるプレーナ型のメモリセルＭＣは、読出したＬデータをセンスアンプ８ｉにおいて増幅するために必要な電位差を保持する。
【０１１１】
従来のプレーナ型のメモリセルにおいては、Ｌデータをメモリセルに十分に書込むことができないため、Ｌデータをメモリセルから読出した場合、ビット線ＢＬｉとビット線／ＢＬｉとの電位差は、図２５に示すようにΔＶ２であり、センスアンプＳＡにより正確に増幅することが困難である。
【０１１２】
しかし、この発明によるプレーナ型のメモリセルＭＣの場合、上述したように、Ｌデータをメモリセルから読出す場合にも、センスアンプ８ｉによる増幅が可能な電位差ΔＶ１がビット線ＢＬｉとビット線／ＢＬｉとの間に生じる。
【０１１３】
したがって、この発明によるプレーナ型のメモリセルＭＣにおいては、ＨデータおよびＬデータのいずれのデータも、メモリセルＭＣに十分に書込むことができ、その書込んだデータを読出すために十分な電位差を得ることができる。また、データの保持時間を従来のプレーナ型のメモリセルに比べ、大幅に長くでき、単位時間当りのリフレッシュ回数を減少でき、消費電力を従来のプレーナ型のメモリセルに比べ、大幅に減少できる。
【０１１４】
図１１および図１２を参照して、２セル／ビット構成のメモリセルアレイと、この発明によるメモリセルを用いたメモリセルアレイ９０との違いについて説明する。
【０１１５】
図１１を参照して、２セル／ビット構成を用いたメモリセルアレイの場合には、ＰチャネルＭＯＳトランジスタ２０１，２０２から成る２つのメモリセルＭＣＣ１，ＭＣＣ２は、それぞれ、異なるビット線ＢＬｉ、ビット線／ＢＬｉに接続されるが、同じワード線ＷＬｊに接続される。すなわち、データが２つのメモリセルＭＣＣ１，ＭＣＣ２に同時に入出力できるように、２つのメモリセルＭＣＣ１，ＭＣＣ２がワード線ＷＬｊに接続される。
【０１１６】
これに対して、この発明によるプレーナ型のメモリセルＭＣを用いたメモリセルアレイ９０においては、ＰチャネルＭＯＳトランジスタ１〜３から成るメモリセルＭＣ１，ＭＣ２は、それぞれ、異なるビット線ＢＬｉおよびビット線／ＢＬｉに接続され、かつ、それぞれ、異なるワード線ＷＬｊ−１およびワード線ＷＬｊに接続される。
【０１１７】
２セル／ビット構成を用いたメモリセルアレイにおいては、１ビットを表現するためには２Ｔｒ（トランジスタ）／２Ｃ（キャパシタ）が必要であるが、この発明によるメモリセルＭＣを用いたメモリセルアレイ９０においては、１ビットを表現するために１Ｔｒ（トランジスタ）／２Ｃ（キャパシタ）が必要である。
【０１１８】
この点が、この発明によるメモリセルＭＣを用いたメモリセルアレイ９０と２セル／ビット構成を用いたメモリセルアレイとの相違点である。
【０１１９】
再び、図１を参照して、半導体記憶装置１００におけるデータの書込動作および読出動作について説明する。まず、データの書込動作について説明する。データの書込動作が開始されると、Ｌレベルのライトイネーブル信号／ＷＥが半導体記憶装置１００に入力され、制御信号バッファ２０は、Ｌレベルのライトイネーブル信号／ＷＥをバッファリングし、そのバッファリングしたＬレベルのライトイネーブル信号／ＷＥを制御回路３０へ出力する。
【０１２０】
制御回路３０は、制御信号バッファ２０からのＬレベルのライトイネーブル信号／ＷＥに基づいて、データの書込モードを認識し、入出力端子ＤＱから入力された書込データをセンスアンプ８１〜８ｍへ出力するように入出力回路８０を制御する。
【０１２１】
その後、Ｌレベルのロウアドレスストローブ信号／ＲＡＳおよびアドレスＡ０〜Ａｋが半導体記憶装置１００に入力される。そして、アドレスバッファ１０は、アドレスＡ０〜Ａｋをバッファリングし、そのバッファリングしたアドレスＡ０〜Ａｋを制御回路３０へ出力する。また、制御信号バッファ２０は、Ｌレベルのロウアドレスストローブ信号／ＲＡＳをバッファリングし、そのバッファリングしたＬレベルのロウアドレスストローブ信号／ＲＡＳを制御回路３０へ出力する。
【０１２２】
そうすると、制御回路３０は、ロウアドレスストローブ信号／ＲＡＳがＨレベルからＬレベルに切換わるタイミングでアドレスバッファ１０から受けたアドレスＡ０〜Ａｋをロウアドレスと見なし、そのロウアドレスをロウデコーダ４０へ出力する。
【０１２３】
その後、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳおよびアドレスＡ０〜Ａｋが半導体記憶装置１００に入力される。そして、アドレスバッファ１０は、アドレスＡ０〜Ａｋをバッファリングし、そのバッファリングしたアドレスＡ０〜Ａｋを制御回路３０へ出力する。また、制御信号バッファ２０は、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳをバッファリングし、そのバッファリングしたＬレベルのコラムアドレスストローブ信号／ＣＡＳを制御回路３０へ出力する。
【０１２４】
そうすると、制御回路３０は、コラムアドレスストローブ信号／ＣＡＳがＨレベルからＬレベルに切換わるタイミングでアドレスバッファ１０から受けたアドレスＡ０〜Ａｋをコラムアドレスと見なし、そのコラムアドレスをコラムデコーダ７０へ出力する。
【０１２５】
一方、書込データは、入出力端子ＤＱから半導体記憶装置１００に入力され、入出力回路８０は、書込データをセンスアンプ８１〜８ｍへ出力する。
【０１２６】
ロウデコーダ４０は、ロウアドレスをデコードし、そのデコードしたロウアドレスをワード線ドライバ５０へ出力する。ワード線ドライバ５０は、デコードされたロウアドレスによって指定されたワード線ＷＬｊの電圧を電源電圧Ｖｃｃから接地電圧ＧＮＤに低下し、ワード線ＷＬｊを活性化する。
【０１２７】
また、コラムデコーダ７０は、コラムアドレスをデコードし、そのデコードしたコラムアドレスによって指定されたセンスアンプ８ｉ（１≦ｉ≦ｍ）を選択するための選択信号ＳＥＬｉを出力してセンスアンプ８ｉを入出力回路８０に接続する。そして、センスアンプ８ｉは、入出力回路８０からの書込データを対応するビット線対ＢＬｉ，／ＢＬｉに書込む。ビット線対ＢＬｉ，／ＢＬｉに書込まれた書込データは、ビット線対ＢＬｉ，／ＢＬｉ上を伝達され、ビット線対ＢＬｉ，／ＢＬｉとワード線ＷＬｊとによって指定されたメモリセルＭＣに書込まれる。
【０１２８】
このとき、書込データがＨデータである場合、書込データはメモリセルＭＣのＰチャネルＭＯＳトランジスタ２に保持され、書込データがＬデータである場合、書込データはメモリセルＭＣのＰチャネルＭＯＳトランジスタ３に保持される。これによって、メモリセルＭＣへのデータの書込動作が終了する。
【０１２９】
次に、メモリセルのデータの読出動作について説明する。データの読出動作が開始されると、Ｌレベルの出力イネーブル信号／ＯＥが半導体記憶装置１００に入力され、制御信号バッファ２０は、Ｌレベルの出力イネーブル信号／ＯＥをバッファリングし、そのバッファリングした出力イネーブル信号／ＯＥを制御回路３０へ出力する。
【０１３０】
制御回路３０は、制御信号バッファ２０からのＬレベルの出力イネーブル信号／ＯＥに応じて、センスアンプ８１〜８ｍからの読出データを入出力端子ＤＱへ出力するように入出力回路８０を制御する。
【０１３１】
その後、書込動作の場合と同じ動作によって、ロウアドレスおよびコラムアドレスがそれぞれロウデコーダおよびコラムデコーダへ入力され、ロウアドレスによって指定されたワード線ＷＬｊおよびコラムアドレスによって指定されたビット線対ＢＬｉ，／ＢＬｉが活性化される。
【０１３２】
そして、活性化されたワード線ＷＬｊと活性化されたビット線対ＢＬｉ，／ＢＬｉとによって指定されたメモリセルＭＣからデータが読出される。センスアンプ８ｉは、ビット線ＢＬｉまたはビット線／ＢＬｉに読出された読出データを増幅し、その増幅した読出データを入出力回路８０へ出力する。入出力回路８０は、センスアンプ８ｉからの読出データを入出力端子ＤＱへ出力する。これによって、メモリセルＭＣからのデータの読出動作が終了する。
【０１３３】
なお、この発明は、Ｈデータを保持する第１の容量素子と、Ｌデータを保持する第２の容量素子とを含むメモリセルを備える半導体記憶装置であればよい。
【０１３４】
実施の形態１によれば、半導体記憶装置は、Ｈデータに対応する電荷を保持する第１の素子と、Ｌデータに対応する電荷を保持する第２の素子とを含むメモリセルを備えるので、ＨデータおよびＬデータのいずれのデータをメモリセルから読出す場合にもビット線対間に十分な電位差を得ることができる。
【０１３５】
また、メモリセルにおけるデータの保持時間を従来のプレーナ型のメモリセルに比べ、大幅に長くでき、単位時間当りのリフレッシュ回数を大幅に減少できる。その結果、消費電力を大幅に減少できる。
【０１３６】
［実施の形態２］
図１３を参照して、実施の形態２による半導体記憶装置１００Ａは、半導体記憶装置１００の電圧発生回路１１０を電圧発生回路１１０Ａに代えたものであり、その他は、半導体記憶装置１００と同じである。
【０１３７】
半導体記憶装置１００Ａにおいては、信号ＴＮ０〜ＴＮ７が半導体記憶装置１００Ａに入力され、制御信号バッファ２０は、信号ＴＮ０〜ＴＮ７をバッファリングして制御回路３０へ出力する。そして、制御回路３０は、制御信号バッファ２０からの信号ＴＮ０〜ＴＮ７を電圧発生回路１１０Ａへ出力する。
【０１３８】
電圧発生回路１１０Ａは、信号ＴＮ０〜ＴＮ７の論理レベルに応じて、電圧レベルを変化させたセルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌを発生し、その発生したセルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌをメモリセルアレイ９０の各メモリセルＭＣへ供給する。そして、セルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌの電圧レベルを変化させた場合のデータ保持時間が測定され、データ保持時間が最も長くなる論理パターンを有する信号ＴＮ０〜ＴＮ７が半導体記憶装置１００Ａに入力される。
【０１３９】
そうすると、電圧発生回路１１０Ａは、データ保持時間が最も長くなる論理パターンを有する信号ＴＮ０〜ＴＮ７に応じて、データ保持時間が最も長くなるセルプレート電圧ＶＨＯＰＴ１，ＶＬＯＰＴ２を発生し、その発生したセルプレート電圧ＶＨＯＰＴ１，ＶＬＯＰＴ２をメモリセルアレイ９０の各メモリセルＭＣへ供給する。
【０１４０】
図１４を参照して、電圧発生回路１１０Ａは、ＶＣＰ＿Ｈ電圧発生回路１１１と、ＶＣＰ＿Ｌ電圧発生回路１１２とを含む。
【０１４１】
ＶＣＰ＿Ｈ電圧発生回路１１１は、信号ＴＮ０〜ＴＮ７を制御回路３０から受け、その受けた信号ＴＮ０〜ＴＮ７の論理レベルに応じた電圧レベルを有するセルプレート電圧ＶＣＰ＿Ｈを発生する。そして、ＶＣＰ＿Ｈ電圧発生回路１１１は、発生したセルプレート電圧ＶＣＰ＿Ｈをメモリセルアレイ９０の各メモリセルＭＣへ供給する。
【０１４２】
また、ＶＣＰ＿Ｈ電圧発生回路１１１は、データ保持時間が最長となる論理パターンを有する信号ＴＮ０〜ＴＮ７を制御回路３０から受けると、データ保持時間が最長となるセルプレート電圧ＶＣＰ＿ＨＯＰＴを発生し、その発生したセルプレート電圧ＶＨＯＰＴ１をメモリセルアレイ９０の各メモリセルＭＣへ供給する。
【０１４３】
ＶＣＰ＿Ｌ電圧発生回路１１２は、信号ＴＮ０〜ＴＮ７を制御回路３０から受け、その受けた信号ＴＮ０〜ＴＮ７の論理レベルに応じた電圧レベルを有するセルプレート電圧ＶＣＰ＿Ｌを発生する。そして、ＶＣＰ＿Ｌ電圧発生回路１１２は、発生したセルプレート電圧ＶＣＰ＿Ｌをメモリセルアレイ９０の各メモリセルＭＣへ供給する。
【０１４４】
また、ＶＣＰ＿Ｌ電圧発生回路１１２は、データ保持時間が最長となる論理パターンを有する信号ＴＮ０〜ＴＮ７を制御回路３０から受けると、データ保持時間が最長となるセルプレート電圧ＶＬＯＰＴ２を発生し、その発生したセルプレート電圧ＶＬＯＰＴ２をメモリセルアレイ９０の各メモリセルＭＣへ供給する。
【０１４５】
図１５を参照して、ＶＣＰ＿Ｈ電圧発生回路１１１およびＶＣＰ＿Ｌ電圧発生回路１１２の各々は、ＰチャネルＭＯＳトランジスタ１１３〜１１６，１２２，１２８と、ＮチャネルＭＯＳトランジスタ１２１，１２３〜１２７と、インバータ１１７〜１２０とを含む。
【０１４６】
ＰチャネルＭＯＳトランジスタ１１３〜１１６は、電源ノードＮＶＣとノードＮ２との間に並列に接続される。ＰチャネルＭＯＳトランジスタ１１３は、インバータ１１７の出力信号をゲート端子に受ける。ＰチャネルＭＯＳトランジスタ１１４は、インバータ１１８の出力信号をゲート端子に受ける。ＰチャネルＭＯＳトランジスタ１１５は、インバータ１１９の出力信号をゲート端子に受ける。ＰチャネルＭＯＳトランジスタ１１６は、インバータ１２０の出力信号をゲート端子に受ける。
【０１４７】
インバータ１１７〜１２０は、それぞれ、ＰチャネルＭＯＳトランジスタ１１３〜１１６に対応して設けられる。インバータ１１７は、制御回路３０からの信号ＴＮ７を反転し、その反転した信号をＰチャネルＭＯＳトランジスタ１１３のゲート端子へ出力する。インバータ１１８は、制御回路３０からの信号ＴＮ６を反転し、その反転した信号をＰチャネルＭＯＳトランジスタ１１４のゲート端子へ出力する。インバータ１１９は、制御回路３０からの信号ＴＮ５を反転し、その反転した信号をＰチャネルＭＯＳトランジスタ１１５のゲート端子へ出力する。インバータ１２０は、制御回路３０からの信号ＴＮ４を反転し、その反転した信号をＰチャネルＭＯＳトランジスタ１１６のゲート端子へ出力する。
【０１４８】
ＮチャネルＭＯＳトランジスタ１２１およびＰチャネルＭＯＳトランジスタ１２２は、ノードＮ２とノードＮ４との間に直列にダイオード接続される。
【０１４９】
ＮチャネルＭＯＳトランジスタ１２３〜１２６は、ノードＮ４と接地ノードＧＮＤとの間に並列に接続される。ＮチャネルＭＯＳトランジスタ１２３は、制御回路３０からの信号ＴＮ３をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ１２４は、制御回路３０からの信号ＴＮ２をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ１２５は、制御回路３０からの信号ＴＮ１をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ１２６は、制御回路３０からの信号ＴＮ０をゲート端子に受ける。
【０１５０】
ＮチャネルＭＯＳトランジスタ１２７およびＰチャネルＭＯＳトランジスタ１２８は、電源ノードＮＶＣと接地ノードＧＮＤとの間に直列に接続される。ＮチャネルＭＯＳトランジスタ１２７は、ノードＮ２上の電圧をゲート端子に受ける。ＰチャネルＭＯＳトランジスタ１２８は、ノードＮ４上の電圧をゲート端子に受ける。
【０１５１】
ＰチャネルＭＯＳトランジスタ１１３〜１１６のチャネル抵抗値をそれぞれＲＰ１〜ＲＰ４とすると、ＲＰ１＞＞ＲＰ２＞＞ＲＰ３＞＞ＲＰ４の関係が成立する。また、ＮチャネルＭＯＳトランジスタ１２３〜１２６のチャネル抵抗値をそれぞれＲＮ１〜ＲＮ４とすると、ＲＮ１＞＞ＲＮ２＞＞ＲＮ３＞＞ＲＮ４の関係が成立する。そして、チャネル抵抗値ＲＰ１は、チャネル抵抗値ＲＮ１と同程度であり、チャネル抵抗値ＲＰ２は、チャネル抵抗値ＲＮ２と同程度であり、チャネル抵抗値ＲＰ３は、チャネル抵抗値ＲＮ３と同程度であり、チャネル抵抗値ＲＰ４は、チャネル抵抗値ＲＮ４と同程度である。また、これらのチャネル抵抗値ＲＰ１〜ＲＰ４，ＲＮ１〜ＲＮ４は、ＮチャネルＭＯＳトランジスタ１２１およびＰチャネルＭＯＳトランジスタ１２２のオン抵抗値に比べ十分に大きい。
【０１５２】
ＶＣＰ＿Ｈ電圧発生回路１１１は、たとえば、Ｈレベルの信号ＴＮ３，ＴＮ７およびＬレベルの信号ＴＮ０〜ＴＮ２，ＴＮ４〜ＴＮ６を受けると、インバータ１１７は、Ｈレベルの信号ＴＮ７を反転してＬレベルの信号をＰチャネルＭＯＳトランジスタ１１３のゲート端子へ出力し、インバータ１１８は、Ｌレベルの信号ＴＮ６を反転してＨレベルの信号をＰチャネルＭＯＳトランジスタ１１４のゲート端子へ出力し、インバータ１１９は、Ｌレベルの信号ＴＮ５を反転してＨレベルの信号をＰチャネルＭＯＳトランジスタ１１５のゲート端子へ出力し、インバータ１２０は、Ｌレベルの信号ＴＮ４を反転してＨレベルの信号をＰチャネルＭＯＳトランジスタ１１６のゲート端子へ出力する。
【０１５３】
そうすると、ＰチャネルＭＯＳトランジスタ１１３およびＮチャネルＭＯＳトランジスタ１２３はオンされ、ＰチャネルＭＯＳトランジスタ１１４〜１１６およびＮチャネルＭＯＳトランジスタ１２４〜１２６はオフされる。そして、ＰチャネルＭＯＳトランジスタ１１３およびＮチャネルＭＯＳトランジスタ１２３はチャネル抵抗として機能し、チャネル抵抗値ＲＰ１，ＲＮ１はＮチャネルＭＯＳトランジスタ１２１およびＰチャネルＭＯＳトランジスタ１２２のオン抵抗よりも十分に大きいため、ノードＮ３上の電圧は、電源電圧Ｖｃｃを２分の１に分圧したＶｃｃ／２になる。そうすると、ノードＮ２上の電圧は、電圧Ｖｃｃ／２＋Ｖｔｈｎになり、ノードＮ４上の電圧は、電圧Ｖｃｃ／２−Ｖｔｈｐになる。そして、ＮチャネルＭＯＳトランジスタ１２７は、ノードＮ２上の電圧Ｖｃｃ／２＋Ｖｔｈｎをゲート端子に受け、ＰチャネルＭＯＳトランジスタ１２８は、ノードＮ４上の電圧Ｖｃｃ／２−Ｖｔｈｐを受ける。その結果、ノードＮ５上の電圧は電圧Ｖｃｃ／２になる。つまり、この場合、ＶＣＰ＿Ｈ電圧発生回路１１１は、電圧Ｖｃｃ／２からなるセルプレート電圧ＶＣＰ＿Ｈをメモリセルアレイ９０の各メモリセルＭＣへ供給する。そして、出力電圧としてのセルプレート電圧ＶＣＰ＿Ｈの電圧レベルが変動しようとしても、ＮチャネルＭＯＳトランジスタ１２７およびＰチャネルＭＯＳトランジスタ１２８のいずれかがオンされ、セルプレート電圧ＶＣＰ＿Ｈの電圧変動が抑えられる。
【０１５４】
また、ＶＣＰ＿Ｈ電圧発生回路１１１は、Ｈレベルの信号ＴＮ３，ＴＮ４と、Ｌレベルの信号ＴＮ０〜ＴＮ２，ＴＮ５〜ＴＮ７とを受けると、インバータ１１７は、Ｌレベルの信号ＴＮ７を反転してＨレベルの信号をＰチャネルＭＯＳトランジスタ１１３のゲート端子へ出力し、インバータ１１８は、Ｌレベルの信号ＴＮ６を反転してＨレベルの信号をＰチャネルＭＯＳトランジスタ１１４のゲート端子へ出力し、インバータ１１９は、Ｌレベルの信号ＴＮ５を反転してＨレベルの信号をＰチャネルＭＯＳトランジスタ１１５のゲート端子へ出力し、インバータ１２０は、Ｈレベルの信号ＴＮ４を反転してＬレベルの信号をＰチャネルＭＯＳトランジスタ１１６のゲート端子へ出力する。
【０１５５】
そうすると、ＰチャネルＭＯＳトランジスタ１１３〜１１５およびＮチャネルＭＯＳトランジスタ１２４〜１２６がオフされ、ＰチャネルＭＯＳトランジスタ１１６およびＮチャネルＭＯＳトランジスタ１２３がオンされる。この場合、ＰチャネルＭＯＳトランジスタ１１６は、最も小さいチャネル抵抗値ＲＰ４を有し、ＮチャネルＭＯＳトランジスタ１２３は最も大きいチャネル抵抗値ＲＮ１を有するので、ノードＮ３上の電圧はＶｃｃ−Ｖｔｈｎに近づく。その結果、ノードＮ５上の電圧は、Ｖｃｃ−Ｖｔｈｎに近づき、ＶＣＰ＿Ｈ電圧発生回路１１１は、電圧Ｖｃｃ−Ｖｔｈｎからなるセルプレート電圧ＶＣＰ＿Ｈをメモリセルアレイ９０の各メモリセルＭＣへ供給する。
【０１５６】
このように、ＶＣＰ＿Ｈ電圧発生回路１１１は、信号ＴＮ０〜ＴＮ７の論理パターンに応じて、電圧レベルを階段的に変化させたセルプレート電圧ＶＣＰ＿Ｈを発生し、その発生したセルプレート電圧ＶＣＰ＿Ｈをメモリセルアレイ９０の各メモリセルＭＣへ供給する。
【０１５７】
なお、セルプレート電圧ＶＣＰ＿ＨはメモリセルＭＣのＰチャネルＭＯＳトランジスタ３のソース端子およびドレイン端子に印加されるので、メモリセルＭＣに書込まれたＬデータを十分に保持し、かつ、読出時にビット線対ＢＬｉ，／ＢＬｉ間に十分な電位差を生じさせるためには、セルプレート電圧ＶＣＰ＿Ｈの電圧レベルは、ビット線対ＢＬｉ，／ＢＬｉのプリチャージ電圧Ｖｃｃ／２よりも高いことが必要である。したがって、セルプレート電圧ＶＣＰ＿Ｈの電圧レベルを最適化する場合、ＶＣＰ＿Ｈ電圧発生回路１１１は、プリチャージ電圧Ｖｃｃ／２〜電源電圧Ｖｃｃの範囲において電圧レベルを階段的に変化させたセルプレート電圧ＶＣＰ＿Ｈを発生する。
【０１５８】
つまり、Ｌレベルに固定された信号ＴＮ０〜ＴＮ２と、Ｈレベルに固定された信号ＴＮ３と、論理レベルが随時変化された信号ＴＮ４〜ＴＮ７とが半導体記憶装置１００Ａに入力される。そして、ＶＣＰ＿Ｈ電圧発生回路１１１は、ＰチャネルＭＯＳトランジスタ１１３〜１１６のいずれかと、ＮチャネルＭＯＳトランジスタ１２３とにより電源電圧Ｖｃｃを分圧して、プリチャージ電圧Ｖｃｃ／２〜電源電圧Ｖｃｃの範囲において電圧レベルを階段的に変化させたセルプレート電圧ＶＣＰ＿Ｈを発生する。
【０１５９】
ＶＣＰ＿Ｌ電圧発生回路１１２は、上述したＶＣＰ＿Ｈ電圧発生回路１１１と同じ動作により、信号ＴＮ０〜ＴＮ７の論理パターンに応じて電圧レベルを階段的に変化させたセルプレート電圧ＶＣＰ＿Ｌを発生し、その発生したセルプレート電圧ＶＣＰ＿Ｌをメモリセルアレイ９０の各メモリセルＭＣへ供給する。
【０１６０】
なお、セルプレート電圧ＶＣＰ＿Ｌは、メモリセルＭＣのＰチャネルＭＯＳトランジスタ２のゲート端子に印加されるので、メモリセルＭＣに書込まれたＨデータを十分に保持し、かつ、読出時にビット線対ＢＬｉ，／ＢＬｉ間に十分な電位差を生じさせるためには、ビット線対ＢＬｉ，／ＢＬｉのプリチャージ電圧Ｖｃｃ／２よりも低いことが必要である。したがって、セルプレート電圧ＶＣＰ＿Ｌの電圧レベルを最適化する場合、ＶＣＰ＿Ｌ電圧発生回路１１２は、接地電圧ＧＮＤ〜プリチャージ電圧Ｖｃｃ／２の範囲において電圧レベルを階段的に変化させたセルプレート電圧ＶＣＰ＿Ｌを発生する。
【０１６１】
つまり、Ｌレベルに固定された信号ＴＮ４〜ＴＮ６と、Ｈレベルに固定された信号ＴＮ７と、論理レベルが随時変化された信号ＴＮ０〜ＴＮ３とが半導体記憶装置１００Ａに入力される。そして、ＶＣＰ＿Ｌ電圧発生回路１１２は、ＰチャネルＭＯＳトランジスタ１１３と、ＮチャネルＭＯＳトランジスタ１２３〜１２６のいずれかとにより電源電圧Ｖｃｃを分圧して、接地電圧ＧＮＤ〜プリチャージ電圧Ｖｃｃ／２の範囲において電圧レベルを階段的に変化させたセルプレート電圧ＶＣＰ＿Ｌを発生する。
【０１６２】
図１６を参照して、電圧発生回路１１０Ａが発生するセルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌの電圧レベルを最適化する動作について説明する。
【０１６３】
なお、ＶＣＰ＿Ｈ電圧発生回路１１１は、ＰチャネルＭＯＳトランジスタ１１６，１１５，１１４，１１３とＮチャネルＭＯＳトランジスタ１２３とによって、それぞれ、プリチャージ電圧Ｖｃｃ／２〜電源電圧Ｖｃｃの範囲で電圧レベルＶＰ１，ＶＰ２，ＶＰ３，ＶＰ４（ＶＰ１＞ＶＰ２＞ＶＰ３＞ＶＰ４）を有するセルプレート電圧ＶＣＰ＿Ｈを発生し、ＶＣＰ＿Ｌ電圧発生回路１１２は、ＰチャネルＭＯＳトランジスタ１１３とＮチャネルＭＯＳトランジスタ１２３〜１２６とによって、それぞれ、接地電圧ＧＮＤ〜プリチャージ電圧Ｖｃｃ／２の範囲で電圧レベルＶＮ１，ＶＮ２，ＶＮ３，ＶＮ４（ＶＮ１＞ＶＮ２＞ＶＮ３＞ＶＮ４）を有するセルプレート電圧ＶＣＰ＿Ｌを発生するものとする。
【０１６４】
セルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌの電圧レベルを最適化する動作がスタートすると、ｎ＝１に設定され（ステップＳ１）、電圧ＶＰｎからなるセルプレート電圧ＶＣＰ＿Ｈを発生するための信号ＴＮ０〜ＴＮ７が半導体記憶装置１００Ａに入力される（ステップＳ２）。より具体的には、Ｌレベルの信号ＴＮ０〜ＴＮ２，ＴＮ５〜ＴＮ７およびＨレベルの信号ＴＮ３，ＴＮ４が半導体記憶装置１００１Ａに入力される。
【０１６５】
そして、制御回路３０は、Ｌレベルの信号ＴＮ０〜ＴＮ２，ＴＮ５〜ＴＮ７およびＨレベルの信号ＴＮ３，ＴＮ４をＶＣＰ＿Ｈ電圧発生回路１１１へ出力する。そうすると、ＶＣＰ＿Ｈ電圧発生回路１１１においては、Ｌレベルの信号ＴＮ０〜ＴＮ２，ＴＮ５〜ＴＮ７およびＨレベルの信号ＴＮ３，ＴＮ４に応じてＰチャネルＭＯＳトランジスタ１１３〜１１５およびＮチャネルＭＯＳトランジスタ１２４〜１２６がオフされ、ＰチャネルＭＯＳトランジスタ１１６およびＮチャネルＭＯＳトランジスタ１２３がオンされる。そして、ＶＣＰ＿Ｈ電圧発生回路１１１は、プリチャージ電圧Ｖｃｃ／２〜電源電圧Ｖｃｃの範囲で最も高い電圧レベルＶＰ１を有するセルプレート電圧ＶＣＰ＿Ｈを発生し、その発生したセルプレート電圧ＶＣＰ＿Ｈをメモリセルアレイ９０の各メモリセルＭＣへ供給する（ステップＳ３）。
【０１６６】
その後、電圧ＶＮｎからなるセルプレート電圧ＶＣＰ＿Ｌを発生するための信号ＴＮ０〜ＴＮ７が半導体記憶装置１００Ａに入力される（ステップＳ４）。より具体的には、Ｌレベルの信号ＴＮ０〜ＴＮ２，ＴＮ４〜ＴＮ６およびＨレベルの信号ＴＮ３，ＴＮ７が半導体記憶装置１００１Ａに入力される。
【０１６７】
そして、制御回路３０は、Ｌレベルの信号ＴＮ０〜ＴＮ２，ＴＮ４〜ＴＮ６およびＨレベルの信号ＴＮ３，ＴＮ７をＶＣＰ＿Ｌ電圧発生回路１１２へ出力する。そうすると、ＶＣＰ＿Ｌ電圧発生回路１１２においては、Ｌレベルの信号ＴＮ０〜ＴＮ２，ＴＮ４〜ＴＮ６およびＨレベルの信号ＴＮ３，ＴＮ７に応じてＰチャネルＭＯＳトランジスタ１１４〜１１６およびＮチャネルＭＯＳトランジスタ１２４〜１２６がオフされ、ＰチャネルＭＯＳトランジスタ１１３およびＮチャネルＭＯＳトランジスタ１２３がオンされる。そして、ＶＣＰ＿Ｌ電圧発生回路１１２は、接地電圧ＧＮＤ〜プリチャージ電圧Ｖｃｃ／２の範囲で最も高い電圧レベルＶＮ１を有するセルプレート電圧ＶＣＰ＿Ｌを発生し、その発生したセルプレート電圧ＶＣＰ＿Ｌをメモリセルアレイ９０の各メモリセルＭＣへ供給する（ステップＳ５）。
【０１６８】
そうすると、実施の形態１において説明した動作に従って、書込データがメモリセルＭＣに書込まれる（ステップＳ６）。そして、保持時間を変えて書込データがメモリセルＭＣから読出される（ステップＳ７）。その後、読出データが書込データに一致する最長の保持時間ＴＨＬＤｎが検出され（ステップＳ８）、保持時間ＴＨＬＤｎに対応するセルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌが検出される（ステップＳ９）。
【０１６９】
そして、ｎ＝４か否かが判断され（ステップＳ１０）、ｎ＝４でないとき、ｎ＝ｎ＋１が演算される（ステップＳ１１）。その後、ステップＳ２〜Ｓ１０が繰返し行なわれる。つまり、ＶＣＰ＿Ｈ電圧発生回路１１１は、電圧レベルＶＰ２を有するセルプレート電圧ＶＣＰ＿Ｈを発生してメモリセルＭＣに供給し、ＶＣＰ＿Ｌ電圧発生回路１１２は、電圧レベルＶＮ２を有するセルプレート電圧ＶＣＰ＿Ｌを発生してメモリセルＭＣに供給して、最長な保持時間ＴＨＬＤ２と、保持時間ＴＨＬＤ２に対応するセルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌの電圧レベルＶＰｎ，ＶＮｎが検出される。そして、ステップＳ２〜Ｓ１０は、ｎ＝４になるまで繰返し行なわれる。
【０１７０】
一方、ステップＳ１０において、ｎ＝４であるとき（ステップＳ１０）、セルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌの各電圧レベルにおける最長保持時間ＴＨＬＤ１〜ＴＨＬＤ４の中から最長の保持時間ＴＨＬＤｏｐｔが検出され（ステップＳ１２）、保持時間ＴＨＬＤｏｐｔに対応するセルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌの電圧レベルＶＰｏｐｔ，ＶＮｏｐｔが検出される（ステップＳ１３）。その後、電圧レベルＶＰｏｐｔ，ＶＮｏｐｔを有するセルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌを発生するための論理パターンを有する信号ＴＮ０〜ＴＮ７が半導体記憶装置１００Ａに入力され、電圧発生回路１１０Ａは、保持時間が最長となるセルプレート電圧ＶＨＯＰＴ１，ＶＬＯＰＴ２を発生してメモリセルアレイ９０の各メモリセルＭＣへ供給する（ステップＳ１４）。
【０１７１】
たとえば、電圧レベルＶＰｏｐｔ＝ＶＰ１および電圧レベルＶＮｏｐｔ＝ＶＮ４であるとき、Ｌレベルの信号ＴＮ０〜ＴＮ２，ＴＮ５〜ＴＮ７およびＨレベルの信号ＴＮ３，ＴＮ４が半導体記憶装置１００Ａに入力され、ＶＣＰ＿Ｈ電圧発生回路１１１は、Ｌレベルの信号ＴＮ０〜ＴＮ２，ＴＮ５〜ＴＮ７およびＨレベルの信号ＴＮ３，ＴＮ４に応じて、ＰチャネルＭＯＳトランジスタ１１６およびＮチャネルＭＯＳトランジスタ１２３によって電圧レベルＶＰ１を有するセルプレート電圧ＶＨＯＰＴ１を発生してメモリセルアレイ９０の各メモリセルＭＣに供給する。
【０１７２】
そして、次に、ＬレベルのＴＮ１〜ＴＮ６およびＨレベルのＴＮ０，ＴＮ７が半導体記憶装置１００Ａに入力され、ＶＣＰ＿Ｌ電圧発生回路１１２は、Ｌレベルの信号ＴＮ１〜ＴＮ６およびＨレベルの信号ＴＮ０，ＴＮ７に応じて、ＰチャネルＭＯＳトランジスタ１１３およびＮチャネルＭＯＳトランジスタ１２６によって電圧レベルＶＮ４を有するセルプレート電圧ＶＬＯＰＴ２を発生してメモリセルアレイ９０の各メモリセルＭＣに供給する。これによって、セルプレート電圧ＶＣＰ＿Ｈ，ＶＣＰ＿Ｌを最適化する動作が終了する。
【０１７３】
なお、最適化されたセルプレート電圧ＶＨＯＰＴ１，ＶＬＯＰＴ２が決定されたとき、その最適化されたセルプレート電圧ＶＨＯＰＴ１，ＶＬＯＰＴ２を発生するための信号ＴＮ０〜ＴＮ７の論理パターンが半導体記憶装置１００Ａに設定されるが、実際には、フューズ等を切断することにより、最適化されたセルプレート電圧ＶＨＯＰＴ１，ＶＬＯＰＴ２を発生するための信号ＴＮ０〜ＴＮ７の論理パターンが固定される。
【０１７４】
また、ＶＣＰ＿Ｈ電圧発生回路１１１およびＶＣＰ＿Ｌ電圧発生回路１１２の各々は、信号ＴＮ０〜ＴＮ７の論理レベルに応じて、電圧レベルの異なる複数の電圧から１つの電圧を選択してメモリセルＭＣに供給する回路として把握することも可能である。つまり、ＶＣＰ＿Ｈ電圧発生回路１１１は、信号ＴＮ０〜ＴＮ７の論理パターンを変化させることによって、プリチャージ電圧Ｖｃｃ／２〜電源電圧Ｖｃｃの範囲で電圧レベルを階段的に変化させた４種類の電圧を発生し、その発生した４種類の電圧の中から最適化された１つのセルプレート電圧ＶＣＰ＿Ｈを選択して各メモリセルＭＣへ供給する。ＶＣＰ＿Ｌ電圧発生回路１１２についても同じである。
【０１７５】
さらに、ＰチャネルＭＯＳトランジスタ１１３〜１１６のいずれか１つのＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳトランジスタ１２３〜１２６のいずれか１つのＮチャネルＭＯＳトランジスタとは、電源電圧Ｖｃｃを分圧する分圧回路を構成する。
【０１７６】
その他は、実施の形態１と同じである。
なお、上述した実施の形態１，２においては、非同期型のＤＲＡＭを例にして説明したが、この発明は、これに限られず、ＤＤＲ−ＳＤＲＡＭ（ＤｏｕｂｌｅＤａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の同期型ＤＲＡＭ（ＳＤＲＡＭ）にも適用可能である。
【０１７７】
実施の形態２によれば、半導体記憶装置は、電圧レベルが異なる複数の電圧を発生し、その発生した複数の電圧の中からデータ保持時間が最長となる電圧をセルプレート電圧として設定可能な電圧発生回路を備えるので、単位時間当りのリフレッシュ回数を最小にできる。その結果、消費電力を最小にできる。
【０１７８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７９】
【発明の効果】
この発明によれば、半導体記憶装置は、Ｈデータに対応する電荷を保持する第１の素子と、Ｌデータに対応する電荷を保持する第２の素子とを含むメモリセルを備えるので、ＨデータおよびＬデータのいずれのデータをメモリセルから読出す場合にもビット線対間に十分な電位差を得ることができる。
【０１８０】
また、メモリセルにおけるデータの保持時間を従来のプレーナ型のメモリセルに比べ、大幅に長くでき、単位時間当りのリフレッシュ回数を大幅に減少できる。その結果、消費電力を大幅に減少できる。
【図面の簡単な説明】
【図１】実施の形態１による半導体記憶装置の概略ブロック図である。
【図２】図１に示すメモリセルの回路図である。
【図３】図１に示すメモリセルの平面図である。
【図４】図３に示す１つのメモリセルの領域における断面図である。
【図５】メモリセルの断面図である。
【図６】メモリセルの断面図である。
【図７】メモリセルの断面図である。
【図８】メモリセルの断面図である。
【図９】ＨデータおよびＬデータの保持特性を示す図である。
【図１０】Ｌデータの読出時の電位差を示す図である。
【図１１】２セル／ビット構成のメモリセルアレイの配線図である。
【図１２】図１に示すメモリセルアレイの配線図である。
【図１３】実施の形態２による半導体記憶装置の概略ブロック図である。
【図１４】図１３に示す電圧発生回路のブロック図である。
【図１５】図１４に示すＶＣＰ＿Ｈ電圧発生回路およびＶＣＰ＿Ｌ電圧発生回路の回路図である。
【図１６】セルプレート電圧の最適化を説明するためのフローチャートである。
【図１７】従来のプレーナ型のメモリセルの回路図である。
【図１８】従来のプレーナ型のメモリセルの平面図である。
【図１９】従来のプレーナ型のメモリセルの断面図である。
【図２０】従来のプレーナ型のメモリセルの断面図である。
【図２１】従来のプレーナ型のメモリセルの断面図である。
【図２２】センスアンプの回路図である。
【図２３】センスアンプの動作を説明するためのタイミングチャートである。
【図２４】従来のプレーナ型のメモリセルにおけるＨデータの読出時の電位差を示す図である。
【図２５】従来のプレーナ型のメモリセルにおけるＬデータの読出時の電位差を示す図である。
【図２６】従来のプレーナ型のメモリセルの断面図である。
【図２７】従来のプレーナ型のメモリセルにおけるデータの保持特性を示す図である。
【符号の説明】
１〜３，１１３〜１１６，１２２，１２８，２０１，２０２，２２７〜２２９ＰチャネルＭＯＳトランジスタ、５〜７ 配線、８，２０５〜２０７ セルプレート、９，２０３，２０４ 活性化領域、１０ アドレスバッファ、１１，２１０ 領域、１２，２２０ Ｐ型シリコン基板、１３，２２１ Ｎウェル、１４〜１６，２２２，２２３ Ｐ＋拡散層、１７〜１９，２２５ ゲート、２０ 制御信号バッファ、２１，２２，２２６ 反転層、２３〜２６，２４ａ，２６ａ，２０８，２０９ コンタクト、２７，２８，３２，３５，２３３ ゲートリーク電流、２９，３１，３３，３４ 矢印、３０ 制御回路、４０ ロウデコーダ、５０ ワード線ドライバ、７０ コラムデコーダ、８０ 入出力回路、８１〜８ｍ センスアンプ、９０ メモリセルアレイ、９１〜９ｍ イコライズ回路、１００，１００Ａ 半導体記憶装置、１１０，１１０Ａ 電圧発生回路、１１１ ＶＣＰ＿Ｈ電圧発生回路、１１２ ＶＣＰ＿Ｌ電圧発生回路、１１７〜１２０ インバータ、１２１，１２３〜１２７，２３０〜２３２ ＮチャネルＭＯＳトランジスタ、２００ メモリセル、２０８Ａ 絶縁部分、２３４ 接合リーク電流。
Claims (9)
- 行列状に配列された複数のメモリセルと、
前記複数のメモリセルの各々にデータを入出力する周辺回路とを備え、
前記複数のメモリセルの各々は、前記データを記憶する容量素子を含み、
前記容量素子は、書込データに対応する電荷が蓄積される第１および第２の素子からなる、半導体記憶装置。 - 前記書込データは、第１および第２の書込データからなり、前記第１の素子は、前記第１の書込データが書込まれたとき、前記第１の書込データの読出に必要な容量を有し、
前記第２の素子は、前記第２の書込データが書込まれたとき、前記第２の書込データの読出に必要な容量を有する、請求項１に記載の半導体記憶装置。 - 前記第１の素子は、ゲート端子が第１の電圧に固定され、チャネル領域に前記第１の書込データに対応する電荷を蓄積する第１のＭＯＳトランジスタであり、
前記第２の素子は、チャネル領域が第２の電圧に固定され、前記第１のＭＯＳトランジスタのチャネル領域に接続されたゲート端子に前記第２の書込データに対応する電荷を蓄積する第２のＭＯＳトランジスタである、請求項２に記載の半導体記憶装置。 - 前記第１の電圧を発生し、その発生した第１の電圧を前記第１のＭＯＳトランジスタのゲート端子へ供給する第１の電圧発生回路と、
前記第２の電圧を発生し、その発生した第２の電圧を前記第２のＭＯＳトランジスタのチャネル領域へ供給する第２の電圧発生回路とをさらに備える、請求項３に記載の半導体記憶装置。 - 前記第１の電圧は、前記第１のＭＯＳトランジスタのチャネル領域における第１の電位が所定の電圧に漸近するように決定され、
前記第２の電圧は、前記第２のＭＯＳトランジスタのゲート端子における第２の電位が前記所定の電圧に漸近するように決定される、請求項４に記載の半導体記憶装置。 - 前記所定の電圧は、前記メモリセルに接続されたビット線対のプリチャージ電圧である、請求項５に記載の半導体記憶装置。
- 前記第１の電圧は、前記第１のＭＯＳトランジスタのチャネル領域における電荷の保持時間が最長となる電圧であり、
前記第２の電圧は、前記第２のＭＯＳトランジスタのゲート端子における電荷の保持時間が最長になる電圧である、請求項４に記載の半導体記憶装置。 - 前記第１の電圧発生回路は、複数の電圧から前記第１の電圧を選択して前記第１のＭＯＳトランジスタのゲート端子へ供給し、
前記第２の電圧発生回路は、前記複数の電圧から前記第２の電圧を選択して前記第２のＭＯＳトランジスタのチャネル領域へ供給する、請求項７に記載の半導体記憶装置。 - 前記第１の電圧発生回路は、
前記第１の電圧を前記第１のＭＯＳトランジスタのゲート端子へ供給する第１のノードと、
電源電圧を分圧して複数の第１および第２の分圧電圧を発生する第１の分圧回路と、
前記複数の第１および第２の分圧電圧に対応する複数の電圧を前記第１のノードに発生する第１のドライバとを含み、
前記第１の分圧回路は、前記第１のノードに前記第１の電圧を発生させるための第１および第２の特定電圧を第１のコマンド信号に応じて前記複数の第１および第２の分圧電圧から選択し、
前記第１のドライバは、前記第１および第２の特定電圧に応じて前記第１のノードに前記第１の電圧を発生し、
前記第２の電圧発生回路は、
前記第２の電圧を前記第２のＭＯＳトランジスタのチャネル領域へ供給する第２のノードと、
前記電源電圧を分圧して複数の第３および第４の分圧電圧を発生する第２の分圧回路と、
前記複数の第３および第４の分圧電圧に対応する複数の電圧を前記第１のノードに発生する第２のドライバとを含み、
前記第２の分圧回路は、前記第２のノードに前記第２の電圧を発生させるための第３および第４の特定電圧を第２のコマンド信号に応じて前記複数の第３および第４の分圧電圧から選択し、
前記第２のドライバは、前記第３および第４の特定電圧に応じて前記第２のノードに前記第２の電圧を発生する、請求項８に記載の半導体記憶装置。
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