JP2003007094A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003007094A
JP2003007094A JP2001184868A JP2001184868A JP2003007094A JP 2003007094 A JP2003007094 A JP 2003007094A JP 2001184868 A JP2001184868 A JP 2001184868A JP 2001184868 A JP2001184868 A JP 2001184868A JP 2003007094 A JP2003007094 A JP 2003007094A
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JP
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test signal
logic level
voltage
mos transistors
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JP2001184868A
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Yoshinaga Inoue
好永 井上
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details

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Abstract

(57)【要約】 【課題】 マージンのないメモリセルを容易に検出でき
る半導体記憶装置を提供する。 【解決手段】 半導体記憶装置は、パッド４１，４２、
電源電圧供給回路７０、およびメモリセルアレイ１１０
を備える。電源電圧供給回路７０は、出力ノード７０１
と、スイッチ回路７０２と、ノード７０３とを含む。通
常動作時、スイッチ回路７０２はオフされ、電源電圧供
給回路７０は、パッド４２から供給された接地電圧Ｇｎ
ｄをメモリセルアレイ１１０に直接供給する。また、テ
ストモード時、スイッチ回路７０２はオンされ、電源電
圧供給回路７０は、パッド４１から供給された接地電圧
ＧｎｄＴをメモリセルアレイ１１０にインピーダンスを
介して供給する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、テストモードにおいて、行列状に配列さ
れた複数のメモリセルからマージンのないメモリセルを
検出できる半導体記憶装置に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）およびＳＲＡＭ（Ｓ
ｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）等の半導体記憶装置は、データを高速に入出力でき
るメモリとして注目されている。
【０００３】図２３を参照して、従来のＤＲＡＭ１００
０は、ＶｃｃＳ発生回路１０１０と、Ｖｂｌ発生回路１
０２０と、Ｖｃｐ発生回路１０３０と、メモリセルアレ
イ１０４０と、パッド１０５０とを含む。
【０００４】ＶｃｃＳ発生回路１０１０は、端子から入
力された外部電源電圧Ｖｄｄを降圧してメモリアレイ電
圧ＶｃｃＳを発生し、その発生したメモリアレイ電圧Ｖ
ｃｃＳをメモリセルアレイ１０４０へ出力する。Ｖｂｌ
発生回路１０２０は、端子から入力された外部電源電圧
Ｖｄｄを降圧してプリチャージ電圧Ｖｂｌ（＝Ｖｄｄ／
２）を発生し、その発生したプリチャージ電圧Ｖｂｌを
メモリセルアレイ１０４０へ出力する。
【０００５】Ｖｃｐ発生回路１０３０は、端子から入力
された外部電源電圧Ｖｄｄを降圧してセルプレート電圧
Ｖｃｐを発生し、その発生したセルプレート電圧Ｖｃｐ
をメモリセルアレイ１０４０へ出力する。パッド１０５
０は、端子から入力された接地電圧Ｇｎｄをメモリセル
アレイ１０４０へ供給する。
【０００６】メモリアレイ電圧ＶｃｃＳおよび接地電圧
Ｇｎｄは、メモリセルから読出された読出データの論理
レベルを判定し、読出データを増幅するセンスアンプ
（図示せず）に供給される。そして、センスアンプは、
読出データの論理レベルに応じてビット線対ＢＬ，／Ｂ
Ｌのいずれか一方をメモリアレイ電圧ＶｃｃＳまで上昇
させ、ビット線対ＢＬ，／ＢＬのいずれか他方を接地電
圧Ｇｎｄまで降下させて読出データの増幅を行なう。す
なわち、図２４に示すように、メモリセルからのデータ
の読出が開始される前、ビット線対ＢＬ，／ＢＬは、イ
コライズ回路によってプリチャージ電圧Ｖｂｌ（＝Ｖｄ
ｄ／２）にイコライズされている。そして、タイミング
Ｔ１において、メモリセルからのデータ「１」の読出が
開始されると、ビット線対ＢＬ，／ＢＬ間に微小な電位
差が生じる。この場合、ビット線ＢＬ上の電位がＶｄｄ
／２＋αとなり、ビット線／ＢＬ上の電位はプリチャー
ジ電圧Ｖｂｌ（＝Ｖｄｄ／２）のままである。
【０００７】ビット線対ＢＬ，／ＢＬ上の電位（Ｖｄｄ
／２＋α，Ｖｄｄ／２）は、センスアンプへ伝達され、
センスアンプは、電位（Ｖｄｄ／２＋α，Ｖｄｄ／２）
に基づいて読出データの論理レベルを判定する。そし
て、センスアンプは、タイミングＴ２において増幅を開
始し、ビット線ＢＬ上の電位をメモリアレイ電圧Ｖｃｃ
Ｓへ上昇させ、ビット線／ＢＬ上の電位を接地電圧Ｇｎ
ｄまで降下させる。この場合、タイミングＴ１からタイ
ミングＴ２の間にメモリセルアレイ１０４０に供給され
た接地電圧Ｇｎｄが浮上がる。なお、メモリセルから読
出された読出データが「０」の場合、ビット線ＢＬ上の
電位とビット線／ＢＬ上の電位は逆になる。
【０００８】このようにしてメモリセルから読出された
読出データは、センスアンプによって増幅される。そし
て、メモリアレイ電圧ＶｃｃＳおよび接地電圧Ｇｎｄ
は、センスアンプによる読出データの増幅に用いられ
る。
【０００９】再び、図２３を参照して、プリチャージ電
圧Ｖｂｌは、ビット線対ＢＬ，／ＢＬをイコライズする
イコライズ回路（図示せず）に供給される。そして、イ
コライズ回路は、データの読出または書込の前にビット
線対ＢＬ，／ＢＬをプリチャージ電圧Ｖｂｌ（＝Ｖｄｄ
／２）にイコライズする。セルプレート電圧Ｖｃｐは、
メモリセルに含まれるデータを記憶するためのキャパシ
タの一方の電極（セルプレート電極）に供給される。
【００１０】ＤＲＡＭは、出荷される前に動作テストが
行なわれる。動作テストは、製品規格に対してある程度
のマージンを取った条件で行なわれる。たとえば、電源
電圧Ｖｄｄの製品規格がＶｄｄ＝３．３±０．３の場
合、電源電圧Ｖｄｄを２．７Ｖ〜３．９Ｖの範囲で変化
させてテストを行なったり、動作状態で電源電圧Ｖｄｄ
を３．０Ｖから３．６Ｖに変動させながらテストを行な
う。また、各種のタイミング条件を組合わせたテストな
ども行なわれる。
【００１１】このように、各種のテストを行なうのは、
マージンのないメモリセルを検出するためである。「マ
ージンのないメモリセル」とは、データを保持できない
メモリセル、読出エラーが発生するメモリセル、書込エ
ラーが発生するメモリセルを言う。マージンのないメモ
リセルが発生する原因は、ＤＲＡＭの動作により発生す
るノイズの影響によるものが多い。
【００１２】
【発明が解決しようとする課題】しかし、従来のＤＲＡ
Ｍにおいては、メモリアレイ電圧ＶｃｃＳ、プリチャー
ジ電圧Ｖｂｌ、セルプレート電圧Ｖｃｐ、および接地電
圧Ｇｎｄは、これらの電圧を発生する発生回路またはパ
ッドからメモリセルに、直接、供給されているため、マ
ージンのないメモリセルを検出するために数多くのテス
トを行なわねばならないという問題が生じる。
【００１３】そこで、本発明は、かかる問題を解決する
ためになされたものであり、その目的は、マージンのな
いメモリセルを容易に検出できる半導体記憶装置を提供
することである。
【００１４】
【課題を解決するための手段】この発明によれば、半導
体記憶装置は、データを入出力するためのメモリセルア
レイと、メモリセルアレイに含まれるメモリセルから読
出された読出データの論理レベルに応じて読出データを
増幅するセンス動作を行なうために必要な内部電源電圧
を供給する電源電圧供給回路とを備え、メモリセルアレ
イは、複数のメモリセルと、複数のメモリセルに対応し
て設けられた複数のビット線対と、複数のビット線対に
対応して設けられ、ビット線対をプリチャージ電圧にイ
コライズする複数のイコライズ回路と、複数のビット線
対に対応して設けられ、センス動作において読出データ
の論理レベルに応じてビット線対のいずれか一方をメモ
リアレイ電圧へ上昇させ、かつ、ビット線対のいずれか
他方を接地電圧へ降下させる複数のセンスアンプとを含
み、電源電圧供給回路は、通常動作時、内部電源電圧を
メモリセルアレイに直接供給し、テストモード時、内部
電源電圧をメモリセルアレイにインピーダンスを介して
供給する。
【００１５】好ましくは、内部電源電圧は、接地電圧で
あり、電源電圧供給回路は、接地電圧を複数のセンスア
ンプの各々に供給する。
【００１６】好ましくは、半導体記憶装置は、第１また
は第２の論理レベルから成るテスト信号を発生するテス
ト信号発生回路と、接地電圧が供給されるパッドとをさ
らに備え、電源電圧供給回路は、接地電圧をセンスアン
プに供給する出力ノードと、第１の論理レベルから成る
テスト信号を受けると接地電圧を出力ノードに直接供給
し、第２の論理レベルから成るテスト信号を受けると接
地電圧を出力ノードにインピーダンスを介して供給する
接地電圧供給回路とを含む。
【００１７】好ましくは、パッドは、通常動作時に接地
電圧が供給される第１のパッドと、テストモード時に接
地電圧が供給される第２のパッドとから成り、出力ノー
ドは、第１のパッドに接続され、接地電圧供給回路は、
出力ノードと第２のパッドとの間に並列に接続された複
数のＭＯＳトランジスタを含み、複数のＭＯＳトランジ
スタの各々は、第１の論理レベルから成るテスト信号を
ゲート端子に受けるとオフされ、第２の論理レベルから
成るテスト信号をゲート端子に受けるとオンされ、テス
ト信号発生回路は、テストモード時、複数のＭＯＳトラ
ンジスタのうち所定数のＭＯＳトランジスタに第２の論
理レベルから成るテスト信号を出力し、残りのＭＯＳト
ランジスタに第１の論理レベルから成るテスト信号を出
力する。
【００１８】好ましくは、接地電圧供給回路は、出力ノ
ードとパッドとの間に並列に接続された複数のＭＯＳト
ランジスタを含み、複数のＭＯＳトランジスタの各々
は、第１の論理レベルから成るテスト信号をゲート端子
に受けるとオフされ、第２の論理レベルから成るテスト
信号をゲート端子に受けるとオンされ、テスト信号発生
回路は、テストモード時、複数のＭＯＳトランジスタの
うち所定数のＭＯＳトランジスタに第２の論理レベルか
ら成るテスト信号を出力し、残りのＭＯＳトランジスタ
に第１の論理レベルから成るテスト信号を出力し、通常
動作時、複数のＭＯＳトランジスタに第２の論理レベル
から成るテスト信号を出力する。
【００１９】好ましくは、内部電源電圧は、メモリアレ
イ電圧であり、電源電圧供給回路は、メモリアレイ電圧
を複数のセンスアンプの各々に供給する。
【００２０】好ましくは、半導体記憶装置は、第１また
は第２の論理レベルから成るテスト信号を発生するテス
ト信号発生回路をさらに備え、電源電圧供給回路は、メ
モリアレイ電圧をセンスアンプに供給する出力ノード
と、第１の論理レベルから成るテスト信号を受けるとメ
モリアレイ電圧を出力ノードに直接供給し、第２の論理
レベルから成るテスト信号を受けるとメモリアレイ電圧
を出力ノードにインピーダンスを介して供給する電圧供
給回路とを含む。
【００２１】好ましくは、半導体記憶装置は、メモリア
レイ電圧を通常動作時に発生する内部電圧発生回路と、
テストモード時にメモリアレイ電圧が供給されるパッド
とをさらに備え、出力ノードは、内部電圧発生回路に接
続され、電圧供給回路は、出力ノードとパッドとの間に
並列に接続された複数のＭＯＳトランジスタを含み、複
数のＭＯＳトランジスタの各々は、第１の論理レベルか
ら成るテスト信号をゲート端子に受けるとオフされ、第
２の論理レベルから成るテスト信号をゲート端子に受け
るとオンされ、テスト信号発生回路は、テストモード
時、複数のＭＯＳトランジスタのうち所定数のＭＯＳト
ランジスタに第２の論理レベルから成るテスト信号を出
力し、残りのＭＯＳトランジスタに第１の論理レベルか
ら成るテスト信号を出力する。
【００２２】好ましくは、半導体記憶装置は、メモリア
レイ電圧を発生する内部電圧発生回路をさらに備え、電
圧供給回路は、出力ノードとパッドとの間に並列に接続
された複数のＭＯＳトランジスタを含み、複数のＭＯＳ
トランジスタの各々は、第１の論理レベルから成るテス
ト信号をゲート端子に受けるとオフされ、第２の論理レ
ベルから成るテスト信号をゲート端子に受けるとオンさ
れ、テスト信号発生回路は、テストモード時、複数のＭ
ＯＳトランジスタのうち所定数のＭＯＳトランジスタに
第２の論理レベルから成るテスト信号を出力し、残りの
ＭＯＳトランジスタに第１の論理レベルから成るテスト
信号を出力し、通常動作時、複数のＭＯＳトランジスタ
に第２の論理レベルから成るテスト信号を出力する。
【００２３】好ましくは、内部電源電圧は、プリチャー
ジ電圧であり、電源電圧供給回路は、プリチャージ電圧
を複数のイコライズ回路の各々に供給する。
【００２４】好ましくは、半導体記憶装置は、第１また
は第２の論理レベルから成るテスト信号を発生するテス
ト信号発生回路をさらに備え、電源電圧供給回路は、プ
リチャージ電圧をイコライズ回路に供給する出力ノード
と、第１の論理レベルから成るテスト信号を受けるとプ
リチャージ電圧を出力ノードに直接供給し、第２の論理
レベルから成るテスト信号を受けるとプリチャージ電圧
を出力ノードにインピーダンスを介して供給する電圧供
給回路とを含む。
【００２５】好ましくは、半導体記憶装置は、プリチャ
ージ電圧を通常動作時に発生する内部電圧発生回路と、
テストモード時にプリチャージ電圧が供給されるパッド
とをさらに備え、出力ノードは、内部電圧発生回路に接
続され、電圧供給回路は、出力ノードとパッドとの間に
並列に接続された複数の第１の導電型のＭＯＳトランジ
スタと、出力ノードとパッドとの間に並列に接続された
複数の第２の導電型のＭＯＳトランジスタとを含み、複
数の第１の導電型のＭＯＳトランジスタの各々は、第１
の論理レベルから成るテスト信号をゲート端子に受ける
とオフされ、第２の論理レベルから成るテスト信号をゲ
ート端子に受けるとオンされ、複数の第２の導電型のＭ
ＯＳトランジスタの各々は、第１の論理レベルから成る
テスト信号をゲート端子に受けるとオンされ、第２の論
理レベルから成るテスト信号をゲート端子に受けるとオ
フされ、テスト信号発生回路は、テストモード時、複数
の第１の導電型のＭＯＳトランジスタのうち所定数のＭ
ＯＳトランジスタに第２の論理レベルから成るテスト信
号を出力し、残りのＭＯＳトランジスタに第１の論理レ
ベルから成るテスト信号を出力し、複数の第２の導電型
のＭＯＳトランジスタのうち所定数のＭＯＳトランジス
タに第１の論理レベルから成るテスト信号を出力し、残
りのＭＯＳトランジスタに第２の論理レベルから成るテ
スト信号を出力する。
【００２６】好ましくは、半導体記憶装置は、プリチャ
ージ電圧を発生する内部電圧発生回路をさらに備え、電
圧供給回路は、出力ノードとパッドとの間に並列に接続
された複数の第１の導電型のＭＯＳトランジスタと、出
力ノードとパッドとの間に並列に接続された複数の第２
の導電型のＭＯＳトランジスタとを含み、複数の第１の
導電型のＭＯＳトランジスタの各々は、第１の論理レベ
ルから成るテスト信号をゲート端子に受けるとオフさ
れ、第２の論理レベルから成るテスト信号をゲート端子
に受けるとオンされ、複数の第２の導電型のＭＯＳトラ
ンジスタの各々は、第１の論理レベルから成るテスト信
号をゲート端子に受けるとオンされ、第２の論理レベル
から成るテスト信号をゲート端子に受けるとオフされ、
テスト信号発生回路は、テストモード時、複数の第１の
導電型のＭＯＳトランジスタのうち所定数のＭＯＳトラ
ンジスタに第２の論理レベルから成るテスト信号を出力
し、残りのＭＯＳトランジスタに第１の論理レベルから
成るテスト信号を出力し、複数の第２の導電型のＭＯＳ
トランジスタのうち所定数のＭＯＳトランジスタに第１
の論理レベルから成るテスト信号を出力し、残りのＭＯ
Ｓトランジスタに第２の論理レベルから成るテスト信号
を出力し、通常動作時、複数の第１の導電型のＭＯＳト
ランジスタに第２の論理レベルから成るテスト信号を出
力し、複数の第２の導電型のＭＯＳトランジスタに第１
の論理レベルから成るテスト信号を出力する。
【００２７】好ましくは、内部電源電圧は、データをメ
モリセルに記憶するためのセルプレート電圧であり、電
源電圧供給回路は、セルプレート電圧をメモリセルのセ
ルプレート電極に供給する。
【００２８】好ましくは、半導体記憶装置は、第１また
は第２の論理レベルから成るテスト信号を発生するテス
ト信号発生回路をさらに備え、電源電圧供給回路は、セ
ルプレート電圧をセルプレート電極に供給する出力ノー
ドと、第１の論理レベルから成るテスト信号を受けると
セルプレート電圧を出力ノードに直接供給し、第２の論
理レベルから成るテスト信号を受けるとセルプレート電
圧を出力ノードにインピーダンスを介して供給する電圧
供給回路とを含む。
【００２９】好ましくは、半導体記憶装置は、セルプレ
ート電圧を通常動作時に発生する内部電圧発生回路と、
テストモード時にセルプレート電圧が供給されるパッド
とをさらに備え、出力ノードは、内部電圧発生回路に接
続され、電圧供給回路は、出力ノードとパッドとの間に
並列に接続された複数の第１の導電型のＭＯＳトランジ
スタと、出力ノードとパッドとの間に並列に接続された
複数の第２の導電型のＭＯＳトランジスタとを含み、複
数の第１の導電型のＭＯＳトランジスタの各々は、第１
の論理レベルから成るテスト信号をゲート端子に受ける
とオフされ、第２の論理レベルから成るテスト信号をゲ
ート端子に受けるとオンされ、複数の第２の導電型のＭ
ＯＳトランジスタの各々は、第１の論理レベルから成る
テスト信号をゲート端子に受けるとオンされ、第２の論
理レベルから成るテスト信号をゲート端子に受けるとオ
フされ、テスト信号発生回路は、テストモード時、複数
の第１の導電型のＭＯＳトランジスタのうち所定数のＭ
ＯＳトランジスタに第２の論理レベルから成るテスト信
号を出力し、残りのＭＯＳトランジスタに第１の論理レ
ベルから成るテスト信号を出力し、複数の第２の導電型
のＭＯＳトランジスタのうち所定数のＭＯＳトランジス
タに第１の論理レベルから成るテスト信号を出力し、残
りのＭＯＳトランジスタに第２の論理レベルから成るテ
スト信号を出力する。
【００３０】好ましくは、半導体記憶装置は、セルプレ
ート電圧を発生する内部電圧発生回路をさらに備え、電
圧供給回路は、出力ノードとパッドとの間に並列に接続
された複数の第１の導電型のＭＯＳトランジスタと、出
力ノードとパッドとの間に並列に接続された複数の第２
の導電型のＭＯＳトランジスタとを含み、複数の第１の
導電型のＭＯＳトランジスタの各々は、第１の論理レベ
ルから成るテスト信号をゲート端子に受けるとオフさ
れ、第２の論理レベルから成るテスト信号をゲート端子
に受けるとオンされ、複数の第２の導電型のＭＯＳトラ
ンジスタの各々は、第１の論理レベルから成るテスト信
号をゲート端子に受けるとオンされ、第２の論理レベル
から成るテスト信号をゲート端子に受けるとオフされ、
テスト信号発生回路は、テストモード時、複数の第１の
導電型のＭＯＳトランジスタのうち所定数のＭＯＳトラ
ンジスタに第２の論理レベルから成るテスト信号を出力
し、残りのＭＯＳトランジスタに第１の論理レベルから
成るテスト信号を出力し、複数の第２の導電型のＭＯＳ
トランジスタのうち所定数のＭＯＳトランジスタに第１
の論理レベルから成るテスト信号を出力し、残りのＭＯ
Ｓトランジスタに第２の論理レベルから成るテスト信号
を出力し、通常動作時、複数の第１の導電型のＭＯＳト
ランジスタに第２の論理レベルから成るテスト信号を出
力し、複数の第２の導電型のＭＯＳトランジスタに第１
の論理レベルから成るテスト信号を出力する。
【００３１】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付してその説明は繰返さない。
【００３２】［実施の形態１］図１を参照して、実施の
形態１による半導体記憶装置１００は、ＶｃｃＳ発生回
路１０と、Ｖｂｌ発生回路２０と、Ｖｃｐ発生回路３０
と、入出力インタフェース回路４０と、パッド４１，４
２と、端子４４〜４８と、入出力端子ＤＱ０〜ＤＱｍ
と、制御回路５０と、ロウデコーダ６０と、電源電圧供
給回路７０と、コラムデコーダ８０と、入出力回路９０
と、メモリセルアレイ１１０とを備える。
【００３３】メモリセルアレイ１１０は、メモリセルＣ
１１〜Ｃ１ｍ，Ｃ２１〜Ｃ２ｍ，・・・，Ｃｎ１〜Ｃｎ
ｍと、ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ
と、ワード線Ｗ１〜Ｗｎと、イコライズ回路２１〜２ｍ
と、センスアンプ３１〜３ｍとを含む。
【００３４】ＶｃｃＳ発生回路１０は、端子４４から供
給された外部電源電圧Ｖｄｄを降圧してメモリアレイ電
圧ＶｃｃＳを発生し、その発生したメモリアレイ電圧Ｖ
ｃｃＳをメモリセルアレイ１１０へ出力する。Ｖｂｌ発
生回路２０は、端子４４から供給された外部電源電圧Ｖ
ｄｄを降圧してプリチャージ電圧Ｖｂｌ（＝Ｖｄｄ／
２）を発生し、その発生したプリチャージ電圧Ｖｂｌを
メモリセルアレイ１１０に含まれるイコライズ回路２１
〜２ｍへ出力する。Ｖｃｐ発生回路３０は、端子４４か
ら入力された外部電源電圧Ｖｄｄを降圧してセルプレー
ト電圧Ｖｃｐを発生し、その発生したセルプレート電圧
ＶｃｐをメモリセルＣ１１〜Ｃ１ｍ，Ｃ２１〜Ｃ２ｍ，
・・・，Ｃｎ１〜Ｃｎｍの端子３へ出力する。
【００３５】入出力インタフェース回路４０は、端子４
５から入力されたアドレス信号Ａ０〜Ａｎ、端子４６か
ら入力されたロウアドレスストローブ信号／ＲＡＳ、端
子４７から入力されたコラムアドレスストローブ信号／
ＣＡＳ、および入出力端子ＤＱ０〜ＤＱｍから入力され
た書込データを受け、その受けたアドレス信号Ａ０〜Ａ
ｎ、ロウアドレスストローブ信号／ＲＡＳ、およびコラ
ムアドレスストローブ信号／ＣＡＳを制御回路５０へ出
力し、書込データを入出力回路９０へ出力する。また、
入出力インタフェース回路４０は、入出力回路９０から
の読出データを入出力端子ＤＱ０〜ＤＱｍへ出力する。
【００３６】パッド４１は、テストモードにおいて使用
される接地電圧ＧｎｄＴを電源電圧供給回路７０へ供給
する。パッド４２は、通常使用時に使用される接地電圧
Ｇｎｄを端子４８から受け、その受けた接地電圧Ｇｎｄ
を電源電圧供給回路７０へ供給する。
【００３７】制御回路５０は、アドレス信号Ａ０〜Ａ
ｎ、ロウアドレスストローブ信号／ＲＡＳ、およびコラ
ムアドレスストローブ信号／ＣＡＳを入出力インタフェ
ース回路４０から受け、ロウアドレスストローブ信号／
ＲＡＳがＨ（論理ハイ）レベルからＬ（論理ロー）レベ
ルに切換わったタイミングで入力されたアドレス信号Ａ
０〜Ａｎを行アドレスとしてロウデコーダ６０へ出力
し、コラムアドレスストローブ信号／ＣＡＳがＨレベル
からＬレベルに切換わったタイミングで入力されたアド
レス信号Ａ０〜Ａｎを列アドレスとしてコラムデコーダ
８０へ出力する。また、制御回路５０は、特定パターン
のアドレス信号Ａ０〜Ａｎが入力されると、テスト信号
／ＴＥ１〜／ＴＥｎを生成し、その生成したテスト信号
／ＴＥ１〜／ＴＥｎを電源電圧供給回路７０へ出力す
る。さらに、制御回路５０は、各種の制御を行なう。
【００３８】ロウデコーダ６０は、制御回路５０から入
力された行アドレスをデコードし、そのデコードした行
アドレスによって指定されたワード線Ｗ１〜Ｗｎを活性
化する。電源電圧供給回路７０は、後述する方法によっ
てテスト信号／ＴＥ１〜／ＴＥｎに基づいてパッド４１
から供給された接地電圧ＧｎｄＴまたはパッド４２から
供給された接地電圧Ｇｎｄをメモリセルアレイ１１０の
センスアンプ３１〜３ｍへ供給する。コラムデコーダ８
０は、制御回路５０から入力された列アドレスをデコー
ドし、そのデコードした列アドレスによって指定された
ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍを活性
化する。
【００３９】入出力回路９０は、入出力インタフェース
回路４０から入力された書込データをコラムデコーダ８
０によって活性化されたビット線対ＢＬ１，／ＢＬ１〜
ＢＬｍ，／ＢＬｍに書込む。また、入出力回路９０は、
コラムデコーダ８０によって活性化されたビット線対Ｂ
Ｌ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍから読出された読出
データを入出力インタフェース回路４０へ出力する。
【００４０】メモリセルＣ１１〜Ｃ１ｍ，Ｃ２１〜Ｃ２
ｍ，・・・，Ｃｎ１〜Ｃｎｍの各々は、ＮチャネルＭＯ
Ｓトランジスタ１と、キャパシタ２と、端子３とを含
む。ＮチャネルＭＯＳトランジスタ１は、ソース端子が
ビット線ＢＬ１〜ＢＬｍまたは／ＢＬ１〜／ＢＬｍに接
続され、ドレイン端子がキャパシタ２の一方の電極に接
続され、ワード線Ｗ１〜Ｗｎ上の電圧をゲート端子に受
ける。キャパシタ２は、他方の電極（セルプレート電
極）が端子３に接続され、Ｖｃｐ発生回路３０から端子
３を介してセルプレート電圧Ｖｃｐが供給される。
【００４１】イコライズ回路２１〜２ｍは、それぞれ、
ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応
して設けられる。そして、イコライズ回路２１〜２ｍ
は、データをメモリセルＣ１１〜Ｃ１ｍ，Ｃ２１〜Ｃ２
ｍ，・・・，Ｃｎ１〜Ｃｎｍに入出力する前に、それぞ
れ、ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍを
プリチャージ電圧Ｖｂｌ（＝Ｖｄｄ／２）にイコライズ
する。
【００４２】センスアンプ３１〜３ｍは、それぞれ、ビ
ット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応し
て設けられる。そして、センスアンプ３１〜３ｍは、そ
れぞれ、ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬ
ｍに読出された読出データの論理レベルを判定し、その
判定した論理レベルに応じて読出データを増幅して入出
力回路９０へ出力する。また、センスアンプ３１〜３ｍ
は、入出力回路９０によって書込まれた書込データを、
それぞれ、ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／Ｂ
Ｌｍへ転送する。
【００４３】図２を参照して、イコライズ回路２１〜２
ｍは、ＰチャネルＭＯＳトランジスタ５１〜５３から成
る。ＰチャネルＭＯＳトランジスタ５１は、ビット線Ｂ
Ｌ（ＢＬ１〜ＢＬｍを意味する）とビット線／ＢＬ（／
ＢＬ１〜／ＢＬｍを意味する）との間に接続され、ビッ
ト線イコライズ信号ＢＬＥＱをゲート端子に受ける。Ｐ
チャネルＭＯＳトランジスタ５２，５３は、ビット線Ｂ
Ｌ（ＢＬ１〜ＢＬｍを意味する）とビット線／ＢＬ（／
ＢＬ１〜／ＢＬｍを意味する）との間に直列に接続され
る。そして、ＰチャネルＭＯＳトランジスタ５２，５３
は、ビット線イコライズ信号ＢＬＥＱをゲート端子に受
ける。ノード５４は、電源ノード５５からプリチャージ
電圧Ｖｂｌ（Ｖｄｄ／２）が供給される。
【００４４】Ｌレベルのビット線イコライズ信号ＢＬＥ
Ｑが入力されると、ＰチャネルＭＯＳトランジスタ５
２，５３はオンされ、センスアンプ２１〜２ｍは、プリ
チャージ電圧Ｖｂｌ（＝Ｖｄｄ／２）をノード５４から
ビット線対ＢＬ，／ＢＬへ供給する。そして、この場
合、ＰチャネルＭＯＳトランジスタ５１もオンされるた
め、ビット線ＢＬ上の電位がビット線／ＢＬ上の電位と
等しくなり、ビット線対ＢＬ，／ＢＬはプリチャージ電
圧Ｖｂｌにイコライズされる。
【００４５】図３を参照して、センスアンプ３１〜３ｍ
は、ＰチャネルＭＯＳトランジスタ３０１〜３０３と、
ＮチャネルＭＯＳトランジスタ３０４〜３０６とを含
む。ＰチャネルＭＯＳトランジスタ３０１は、電源ノー
ド３０７とノード３０８との間に接続され、センスアン
プ活性化信号／ＳＥをゲート端子に受ける。Ｐチャネル
ＭＯＳトランジスタ３０２およびＮチャネルＭＯＳトラ
ンジスタ３０４は、ノード３０８とノード３１１との間
に直列に接続される。ＰチャネルＭＯＳトランジスタ３
０３およびＮチャネルＭＯＳトランジスタ３０５は、ノ
ード３０８とノード３１１との間に直列に接続される。
そして、ＰチャネルＭＯＳトランジスタ３０３およびＮ
チャネルＭＯＳトランジスタ３０５は、ＰチャネルＭＯ
Ｓトランジスタ３０２およびＮチャネルＭＯＳトランジ
スタ３０４に対して並列に接続される。ＮチャネルＭＯ
Ｓトランジスタ３０６は、ノード３１１と接地ノード３
１２との間に接続され、センスアンプ活性化信号ＳＥを
ゲート端子に受ける。
【００４６】ＰチャネルＭＯＳトランジスタ３０２およ
びＮチャネルＭＯＳトランジスタ３０４は、ゲート端子
にビット線ＢＬ上の電圧を受ける。ＰチャネルＭＯＳト
ランジスタ３０３およびＮチャネルＭＯＳトランジスタ
３０５は、ゲート端子にビット線／ＢＬ上の電圧を受け
る。ノード３０９は、ビット線／ＢＬに接続され、ノー
ド３１０は、ビット線ＢＬに接続される。
【００４７】電源ノード３０７は、ＶｃｃＳ発生回路１
０からメモリアレイ電圧ＶｃｃＳが供給される。接地ノ
ード３１２は、後述するように接地電圧ＧｎｄまたはＧ
ｎｄＴが供給される。
【００４８】Ｈレベルのセンスアンプ活性化信号ＳＥが
入力されると、ＰチャネルＭＯＳトランジスタ３０１お
よびＮチャネルＭＯＳトランジスタ３０６がオンされ、
センスアンプ３１〜３ｍが活性化される。そして、メモ
リセルＣ１１〜Ｃ１ｍ，・・・，Ｃｎ１〜Ｃｎｍのいず
れかからデータが読出され、ビット線ＢＬ上をＶｄｄ／
２＋αの電圧が伝達され、ビット線／ＢＬ上の電圧がプ
リチャージ電圧Ｖｄｄ／２であるとすると、Ｐチャネル
ＭＯＳトランジスタ３０２およびＮチャネルＭＯＳトラ
ンジスタ３０４は、ゲート端子に電圧Ｖｄｄ／２＋αを
受け、ＰチャネルＭＯＳトランジスタ３０３およびＮチ
ャネルＭＯＳトランジスタ３０５は、ゲート端子に電圧
Ｖｄｄ／２を受ける。そして、ノード３１０上の電圧が
Ｖｄｄ／２＋αになり、ＰチャネルＭＯＳトランジスタ
３０３は、ドレイン端子に印加される電圧がゲート端子
に印加される電圧Ｖｄｄ／２よりも高くなり、オンされ
る。そうすると、ノード３１０は、電源ノード３０７か
らＰチャネルＭＯＳトランジスタ３０１，３０３を介し
てメモリアレイ電圧ＶｃｃＳが供給され、ビット線ＢＬ
上の電圧がメモリアレイ電圧ＶｃｃＳへ上昇する。そし
て、ＰチャネルＭＯＳトランジスタ３０２がオフされ、
ＮチャネルＭＯＳトランジスタ３０４がオンされて接地
ノード３１２からノード３０９に接地電圧Ｇｎｄまたは
ＧｎｄＴが供給される。その結果、ビット線／ＢＬ上の
電圧が接地電圧ＧｎｄまたはＧｎｄＴへ降下する。これ
により、センスアンプ３１〜３ｍにおける読出データの
センス動作が終了する。
【００４９】図４を参照して、電源電圧供給回路７０
は、出力ノード７０１と、スイッチ回路７０２と、ノー
ド７０３とを含む。出力ノード７０１は、パッド４２に
接続される。スイッチ回路７０２は、出力ノード７０１
とノード７０３との間に配置される。ノード７０３は、
パッド４１をスイッチ回路７０２に接続する。
【００５０】図５を参照して、スイッチ回路７０２は、
ＮチャネルＭＯＳトランジスタ７０２１〜７０２ｎから
成る。ＮチャネルＭＯＳトランジスタ７０２１〜７０２
ｎは、出力ノード７０１とノード７０３との間に並列に
接続される。そして、ＮチャネルＭＯＳトランジスタ７
０２１〜７０２ｎは、それぞれ、テスト信号／ＴＥ１〜
／ＴＥｎをゲート端子に受ける。
【００５１】Ｈレベルのテスト信号／ＴＥ１およびＬレ
ベルのテスト信号／ＴＥ２〜／ＴＥｎがスイッチ回路７
０２に入力されると、ＮチャネルＭＯＳトランジスタ７
０２１はオンされ、ＮチャネルＭＯＳトランジスタ７０
２２〜７０２ｎはオフされる。その結果、パッド４１か
らノード７０３へ供給された接地電圧ＧｎｄＴは、Ｎチ
ャネルＭＯＳトランジスタ７０２１を介して出力ノード
７０１へ供給される。つまり、接地電圧ＧｎｄＴは、Ｎ
チャネルＭＯＳトランジスタ７０２１のオン抵抗という
インピーダンスを介して出力ノード７０１へ供給され
る。
【００５２】出力ノード７０１上の接地電圧ＧｎｄＴ
は、メモリセルアレイ１１０のセンスアンプ３１〜３ｍ
の接地ノード３１２に供給される。この場合、接地電圧
ＧｎｄＴは、通常動作時よりも高いインピーダンスを介
して供給されるため、データ読出時のビット線対ＢＬ，
／ＢＬの開きは、接地電圧が直接供給される場合に比べ
て遅くなる。すなわち、図６に示すように、センスアン
プ３１〜３ｍがタイミングＴ３においてセンス動作を開
始してからビット線ＢＬ上の電圧をメモリアレイ電圧Ｖ
ｃｃＳへ上昇させ、ビット線／ＢＬ上の電圧を接地電圧
ＧｎｄＴまで降下させる動作が開始されるタイミングＴ
４までに長時間を要する。そして、メモリセルアレイの
接地電圧Ｇｎｄの浮きも通常動作時よりも大きい。
【００５３】そうすると、期間Ｔ３〜Ｔ４において、マ
ージンの少ないメモリセルから読出された読出データの
ＨレベルまたはＬレベルの判定が厳しくなり、エラーに
なり易い。したがって、マージンのないメモリセルを容
易に検出可能である。
【００５４】再び、図５を参照して、テスト信号／ＴＥ
１〜／ＴＥｎの論理レベルを制御することによって、オ
ンできるＮチャネルＭＯＳトランジスタの数を制御で
き、接地電圧ＧｎｄＴを出力ノード７０１へ供給する際
のインピーダンスを制御できる。なお、テスト信号／Ｔ
Ｅ１〜／ＴＥｎの全てがＨレベルの場合、ＮチャネルＭ
ＯＳトランジスタ７０２１〜７０２ｎがオンされ、接地
電圧ＧｎｄＴはインピーダンスを介さずに出力ノード７
０１へ供給される。
【００５５】再び、図４を参照して、通常動作時、制御
回路５０は、Ｌレベルのテスト信号／ＴＥ１〜／ＴＥｎ
を生成し、その生成したＬレベルのテスト信号／ＴＥ１
〜／ＴＥｎを電源電圧供給回路７０へ出力する。そし
て、接地電圧Ｇｎｄが端子４８からパッド４２へ供給さ
れる。
【００５６】そうすると、スイッチ回路７０２のＮチャ
ネルＭＯＳトランジスタ７０２１〜７０２ｎは全てオフ
され、電源電圧供給回路７０は、外部から供給された接
地電圧Ｇｎｄを出力ノード７０１を介してメモリセルア
レイ１１０のセンスアンプ３１〜３ｍへ供給する。
【００５７】テストモード時、制御回路５０は、一部が
Ｈレベルであり、残りがＬレベルであるテスト信号／Ｔ
Ｅ１〜／ＴＥｎを生成し、その生成したテスト信号／Ｔ
Ｅ１〜／ＴＥｎを電源電圧供給回路７０へ出力する。そ
して、接地電圧Ｇｎｄは、端子４８からパッド４２へ供
給されない。そうすると、パッド４１から供給された接
地電圧ＧｎｄＴは、オンされたＮチャネルＭＯＳトラン
ジスタによるインピーダンスを介して出力ノード７０１
へ供給される。そして、電源電圧供給回路７０は、接地
電圧ＧｎｄＴを出力ノード７０１を介してメモリセルア
レイ１１０のセンスアンプ３１〜３ｍへ供給する。これ
によって、センスアンプ３１〜３ｍによるセンス動作に
おいてマージンのないメモリセルが検出される。
【００５８】再び、図１を参照して、半導体記憶装置１
００におけるメモリセルＣ１１〜Ｃ１ｍ，・・・，Ｃｎ
１〜Ｃｎｍへのデータの書込動作および読出動作につい
て説明する。なお、以下の説明においては、データの書
込動作またはデータの読出動作を開始する前に、ビット
線イコライズ信号ＢＬＥＱが入力され、イコライズ回路
２１〜２ｍが、それぞれ、ビット線対ＢＬ１，／ＢＬ１
〜ＢＬｍ，／ＢＬｍをイコライズしていることを前提と
する。
【００５９】まず、データの書込動作について説明す
る。端子４５からアドレス信号Ａ０〜Ａｎが入力され、
端子４６からロウアドレスストローブ信号／ＲＡＳが入
力され、端子４７からコラムアドレスストローブ信号／
ＣＡＳが入力され、入出力端子ＤＱ０〜ＤＱｍから書込
データが入力されると、入出力インタフェース回路４０
は、アドレス信号Ａ０〜Ａｎ、ロウアドレスストローブ
信号／ＲＡＳ、およびコラムアドレスストローブ信号／
ＣＡＳを制御回路５０へ出力し、書込データを入出力回
路９０へ出力する。
【００６０】制御回路５０は、ロウアドレスストローブ
信号／ＲＡＳがＨレベルからＬレベルに切換わるタイミ
ングで入力されたアドレス信号Ａ０〜Ａｎを行アドレス
としてロウデコーダ６０へ出力し、コラムアドレススト
ローブ信号／ＣＡＳがＨレベルからＬレベルに切換わる
タイミングで入力されたアドレス信号Ａ０〜Ａｎを列ア
ドレスとしてコラムデコーダ８０へ出力する。また、制
御回路５０は、アドレス信号Ａ０〜Ａｎに基づいて全て
がＬレベルであるテスト信号／ＴＥ１〜／ＴＥｎを生成
し、その生成したテスト信号／ＴＥ１〜／ＴＥｎを電源
電圧供給回路７０へ出力する。そうすると、スイッチ回
路７０２のＮチャネルＭＯＳトランジスタ７０２１〜７
０２ｎは全てオフされ、電源電圧供給回路７０は、端子
４８からパッド４２に供給された接地電圧Ｇｎｄをメモ
リセルアレイ１１０へ直接供給する。
【００６１】ロウデコーダ６０は、行アドレスをデコー
ドし、そのデコードした行アドレスによって指定された
ワード線Ｗ１〜Ｗｎのいずれかを活性化する。たとえ
ば、ロウデコーダ６０は、ワード線Ｗ１を活性化する。
一方、コラムデコーダ８０は、列アドレスをデコード
し、そのデコードした列アドレスによって指定されたビ
ット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのいずれ
かを活性化する。たとえば、コラムデコーダ８０は、ビ
ット線対ＢＬ１，／ＢＬ１を活性化する。
【００６２】そして、入出力回路９０は、書込データを
活性化されたビット線対ＢＬ１，／ＢＬ１へ書込む。そ
して、ビット線対ＢＬ１，／ＢＬ１に書込まれた書込デ
ータは、ビット線対ＢＬ１，／ＢＬ１上を伝達され、ワ
ード線Ｗ１およびビット線対ＢＬ１，／ＢＬ１によって
活性化されたメモリセルＣ１１に書込まれる。上述した
動作を繰返してメモリセルＣ１１〜Ｃ１ｍ，・・・，Ｃ
ｎ１〜Ｃｎｍにデータが書込まれる。
【００６３】次に、データの読出動作について説明す
る。端子４５からアドレス信号Ａ０〜Ａｎが入力され、
端子４６からロウアドレスストローブ信号／ＲＡＳが入
力され、端子４７からコラムアドレスストローブ信号／
ＣＡＳが入力されると、入出力インタフェース回路４０
は、アドレス信号Ａ０〜Ａｎ、ロウアドレスストローブ
信号／ＲＡＳ、およびコラムアドレスストローブ信号／
ＣＡＳを制御回路５０へ出力する。
【００６４】制御回路５０は、ロウアドレスストローブ
信号／ＲＡＳがＨレベルからＬレベルに切換わるタイミ
ングで入力されたアドレス信号Ａ０〜Ａｎを行アドレス
としてロウデコーダ６０へ出力し、コラムアドレススト
ローブ信号／ＣＡＳがＨレベルからＬレベルに切換わる
タイミングで入力されたアドレス信号Ａ０〜Ａｎを列ア
ドレスとしてコラムデコーダ８０へ出力する。この場合
も、制御回路５０は、アドレス信号Ａ０〜Ａｎに基づい
て全てがＬレベルであるテスト信号／ＴＥ１〜／ＴＥｎ
を生成し、その生成したテスト信号／ＴＥ１〜／ＴＥｎ
を電源電圧供給回路７０へ出力する。そうすると、スイ
ッチ回路７０２のＮチャネルＭＯＳトランジスタ７０２
１〜７０２ｎは全てオフされ、電源電圧供給回路７０
は、端子４８からパッド４２に供給された接地電圧Ｇｎ
ｄをメモリセルアレイ１１０へ直接供給する。
【００６５】ロウデコーダ６０は、行アドレスをデコー
ドし、そのデコードした行アドレスによって指定された
ワード線Ｗ１〜Ｗｎのいずれかを活性化する。たとえ
ば、ロウデコーダ６０は、ワード線Ｗ２を活性化する。
一方、コラムデコーダ８０は、列アドレスをデコード
し、そのデコードした列アドレスによって指定されたビ
ット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのいずれ
かを活性化する。たとえば、コラムデコーダ８０は、ビ
ット線対ＢＬｍ，／ＢＬｍを活性化する。
【００６６】そうすると、ワード線Ｗ２およびビット線
対ＢＬｍ，／ＢＬｍによって活性化されたメモリセルＣ
２ｍからデータが読出され、センスアンプ３ｍは、ビッ
ト線対ＢＬｍ，／ＢＬｍ上の読出データの論理レベルを
判定し、その判定した論理レベルに応じて読出データを
増幅して入出力回路９０へ出力する。そして、入出力回
路９０は、読出データを入出力インタフェース回路４０
を介して入出力端子ＤＱ０〜ＤＱｍへ出力する。上述し
た動作を繰返してメモリセルＣ１１〜Ｃ１ｍ，・・・，
Ｃｎ１〜Ｃｎｍからデータが読出される。
【００６７】テストモード時における半導体記憶装置１
００の動作について説明する。テストモード時における
メモリセルＣ１１〜Ｃ１ｍ，・・・，Ｃｎ１〜Ｃｎｍへ
のデータの書込動作は、上述した通常動作時におけるデ
ータの書込動作と同じである。
【００６８】テストモード時におけるメモリセルＣ１１
〜Ｃ１ｍ，・・・，Ｃｎ１〜Ｃｎｍからのデータの読出
動作においては、制御回路５０は、入力されたアドレス
信号Ａ０〜Ａｎに基づいて一部がＨレベルであり、残り
がＬレベルであるテスト信号／ＴＥ１〜／ＴＥｎを生成
し、その生成したテスト信号／ＴＥ１〜／ＴＥｎを電源
電圧供給回路７０へ出力する。そうすると、スイッチ回
路７０２のＮチャネルＭＯＳトランジスタ７０２１〜７
０２ｎの一部がオンされ、電源電圧供給回路７０は、上
述したようにパッド４１から供給された接地電圧Ｇｎｄ
Ｔをインピーダンスを介してメモリセルアレイ１１０の
センスアンプ３１〜３ｍへ供給する。この場合、接地電
圧Ｇｎｄは、端子４８から供給されない。そして、上述
したデータの読出動作が行なわれ、マージンのないメモ
リセルが検出される。
【００６９】なお、半導体記憶装置１００が出荷される
ときは、スイッチ回路７０２を構成するＮチャネルＭＯ
Ｓトランジスタ７０２１〜７０２ｎは、常時、オンでも
オフでもよい。接地電圧Ｇｎｄは、出荷後、端子４８お
よびパッド４２を介して供給されるからである。
【００７０】実施の形態１によれば、半導体記憶装置
は、通常動作時、接地電圧をメモリセルアレイに直接供
給し、テストモード時、接地電圧をメモリセルアレイに
インピーダンスを介して供給する電源電圧供給回路を備
えるので、１回のテストによってマージンのないメモリ
セルを容易に検出できる。
【００７１】また、電源電圧供給回路は、接地電圧を供
給するインピーダンスを複数段に切換え可能であるの
で、マージンの範囲を変化させたテストを行なうことが
できる。
【００７２】［実施の形態２］図７を参照して、実施の
形態２による半導体記憶装置２００は、半導体記憶装置
１００の電源電圧供給回路７０を電源電圧供給回路７１
に代え、パッド４１を削除したものであり、その他は、
半導体記憶装置１００と同じである。図８を参照して、
電源電圧供給回路７１は、出力ノード７０１と、スイッ
チ回路７０２と、ノード７０４とから成る。スイッチ回
路７０２は、出力ノード７０１とノード７０４との間に
接続される。ノード７０４は、パッド４２をスイッチ回
路７０２に接続し、パッド４２から供給された接地電圧
Ｇｎｄをスイッチ回路７０２に与える。
【００７３】半導体記憶装置２００においては、制御回
路５０は、通常動作時、アドレス信号Ａ０〜Ａｎに基づ
いて全てがＨレベルであるテスト信号／ＴＥ１〜／ＴＥ
ｎを生成し、その生成したテスト信号／ＴＥ１〜／ＴＥ
ｎを電源電圧供給回路７１へ出力する。また、制御回路
５０は、テストモード時、アドレス信号Ａ０〜Ａｎに基
づいて一部がＨレベルであり、残りがＬレベルであるテ
スト信号／ＴＥ１〜／ＴＥｎを生成し、その生成したテ
スト信号／ＴＥ１〜／ＴＥｎを電源電圧供給回路７１へ
出力する。
【００７４】そうすると、電源電圧供給回路７１は、通
常動作時、ＮチャネルＭＯＳトランジスタ７０２１〜７
０２ｎの全てがオンされるため、パッド４２から供給さ
れた接地電圧Ｇｎｄをメモリセルアレイ１１０のセンス
アンプ３１〜３ｍに直接供給する。また、電源電圧供給
回路７１は、テストモード時、ＮチャネルＭＯＳトラン
ジスタ７０２１〜７０２ｎの一部がオンされるため、パ
ッド４２から供給された接地電圧Ｇｎｄをインピーダン
スを介してメモリセルアレイ１１０のセンスアンプ３１
〜３ｍに供給する。これによって、テストモード時、マ
ージンのないメモリセルが容易に検出される。
【００７５】なお、半導体記憶装置２００が出荷される
ときは、スイッチ回路７０２を構成するＮチャネルＭＯ
Ｓトランジスタ７０２１〜７０２ｎは、全てオンされ
る。
【００７６】通常動作時、またはテストモード時の半導
体記憶装置２００におけるデータの書込動作およびデー
タの読出動作は、実施の形態１において説明したのと同
じである。
【００７７】実施の形態２によれば、半導体記憶装置
は、通常動作時、接地電圧をメモリセルアレイに直接供
給し、テストモード時、接地電圧をメモリセルアレイに
インピーダンスを介して供給する電源電圧供給回路を備
えるので、１回のテストによってマージンのないメモリ
セルを容易に検出できる。
【００７８】また、電源電圧供給回路は、接地電圧を供
給するインピーダンスを複数段に切換え可能であるの
で、マージンの範囲を変化させたテストを行なうことが
できる。
【００７９】［実施の形態３］図９を参照して、実施の
形態３による半導体記憶装置３００は、半導体記憶装置
１００の電源電圧供給回路７０を電源電圧供給回路７２
に代え、パッド４２を削除し、パッド４３および端子４
９を追加したものであり、その他は半導体記憶装置１０
０と同じである。半導体記憶装置３００においては、Ｖ
ｃｃＳ発生回路１０は、発生したメモリアレイ電圧Ｖｃ
ｃＳを電源電圧供給回路７２へ出力する。また、制御回
路５０は、アドレス信号Ａ０〜Ａｎに基づいてテスト信
号ＴＥ１〜ＴＥｎを生成し、その生成したテスト信号Ｔ
Ｅ１〜ＴＥｎを電源電圧供給回路７２へ出力する。さら
に、半導体記憶装置１００のパッド４２は、削除されて
おり、端子４８から供給された接地電圧Ｇｎｄはメモリ
セルアレイ１１０に直接供給される。また、さらに、パ
ッド４３は、端子４９から入力されたメモリアレイ電圧
ＶｃｃＳＴを電源電圧供給回路７２に与える。なお、メ
モリアレイ電圧ＶｃｃＳＴは、テストモード時に供給さ
れるメモリアレイ電圧である。
【００８０】図１０を参照して、電源電圧供給回路７２
は、出力ノード７２１と、スイッチ回路７２２と、ノー
ド７２３とを含む。出力ノード７２１は、ＶｃｃＳ発生
回路１０に接続される。スイッチ回路７２２は、出力ノ
ード７２１とノード７２３との間に接続される。ノード
７２３は、パッド４３をスイッチ回路７２２に接続す
る。
【００８１】図１１を参照して、スイッチ回路７２２
は、ＰチャネルＭＯＳトランジスタ７２２１〜７２２ｎ
を含む。ＰチャネルＭＯＳトランジスタ７２２１〜７２
２ｎは、出力ノード７２１とノード７２３との間に並列
に接続される。また、ＰチャネルＭＯＳトランジスタ７
２２１〜７２２ｎは、それぞれ、テスト信号ＴＥ１〜Ｔ
Ｅｎをゲート端子に受ける。
【００８２】Ｌレベルのテスト信号ＴＥ１およびＨレベ
ルのテスト信号ＴＥ２〜ＴＥｎが制御回路５０からスイ
ッチ回路７２２に入力されると、ＰチャネルＭＯＳトラ
ンジスタ７２２１はオンされ、ＰチャネルＭＯＳトラン
ジスタ７２２２〜７２２ｎはオフされる。そうすると、
スイッチ回路７２２は、ノード７２３から入力されたメ
モリアレイ電圧ＶｃｃＳＴをＰチャネルＭＯＳトランジ
スタ７２２１を介して出力ノード７２１に供給する。つ
まり、スイッチ回路７２２は、メモリアレイ電圧Ｖｃｃ
ＳＴをインピーダンスを介して出力ノード７２１に供給
する。
【００８３】また、全てがＬレベルであるテスト信号Ｔ
Ｅ１〜ＴＥｎが制御回路５０から入力されると、Ｐチャ
ネルＭＯＳトランジスタ７２２１〜７２２ｎは、全てオ
ンされるため、スイッチ回路７２２は、ノード７２３か
ら入力されたメモリアレイ電圧ＶｃｃＳＴを出力ノード
７２１に直接供給する。さらに、一部がＬレベルであ
り、残りがＨレベルであるテスト信号ＴＥ１〜ＴＥｎが
制御回路５０から入力されると、Ｌレベルのテスト信号
が入力されたＰチャネルＭＯＳトランジスタはオンさ
れ、Ｈレベルのテスト信号が入力されたＰチャネルＭＯ
Ｓトランジスタはオフされるため、スイッチ回路７２２
は、ノード７２３から入力されたメモリアレイ電圧Ｖｃ
ｃＳＴをインピーダンスを変えて出力ノード７２１に供
給する。このように、スイッチ回路７２２は、制御回路
５０から入力されるテスト信号ＴＥ１〜ＴＥｎの論理レ
ベルに応じてインピーダンスを変化させてノード７２３
から入力されたメモリアレイ電圧ＶｃｃＳＴを出力ノー
ド７２１へ供給する。
【００８４】再び、図１０を参照して、通常動作時、端
子４９からメモリアレイ電圧ＶｃｃＳＴが供給されない
ため、電源電圧供給回路７２は、ＶｃｃＳ発生回路１０
からのメモリアレイ電圧ＶｃｃＳを出力ノード７２１を
介してメモリセルアレイ１１０のセンスアンプ３１〜３
ｍに直接供給する。
【００８５】一方、テストモード時、制御回路５０は、
不活性化信号をＶｃｃＳ発生回路１０へ出力し、Ｖｃｃ
Ｓ発生回路１０はメモリアレイ電圧ＶｃｃＳを発生しな
い。また、メモリアレイ電圧ＶｃｃＳＴが端子４９から
供給される。さらに、制御回路５０は、アドレス信号Ａ
０〜Ａｎに基づいて一部がＬレベルであり、残りがＨレ
ベルであるテスト信号ＴＥ１〜ＴＥｎを生成し、その生
成したテスト信号ＴＥ１〜ＴＥｎを電源電圧供給回路７
２へ出力する。そうすると、スイッチ回路７２２は、パ
ッド４３およびノード７２３を介して入力されたメモリ
アレイ電圧ＶｃｃＳＴをインピーダンスを介して出力ノ
ード７２１へ出力し、電源電圧供給回路７２は、出力ノ
ード７２１を介してメモリセルアレイ１１０のセンスア
ンプ３１〜３ｍにメモリアレイ電圧ＶｃｃＳＴを供給す
る。
【００８６】そうすると、センスアンプ３１〜３ｍは、
通常動作時、通常のセンス動作を行ない、テストモード
時、ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍの
開きが遅い、すなわち、図６に示すセンス動作を行な
う。
【００８７】したがって、テストモード時、メモリアレ
イ電圧ＶｃｃＳＴをインピーダンスを介してセンスアン
プ３１〜３ｍに供給することによって、マージンのない
メモリセルが容易に検出される。
【００８８】なお、半導体記憶装置３００が出荷される
ときは、スイッチ回路７２２を構成するＰチャネルＭＯ
Ｓトランジスタ７２２１〜７２２ｎは、常時、オンでも
オフでもよい。メモリアレイ電圧ＶｃｃＳＴは、出荷
後、端子４９およびパッド４３を介して供給されないか
らである。
【００８９】通常動作時、またはテストモード時の半導
体記憶装置３００におけるデータの書込動作およびデー
タの読出動作は、実施の形態１において説明したのと同
じである。
【００９０】実施の形態３によれば、半導体記憶装置
は、通常動作時、メモリアレイ電圧をメモリセルアレイ
に直接供給し、テストモード時、メモリアレイ電圧をメ
モリセルアレイにインピーダンスを介して供給する電源
電圧供給回路を備えるので、１回のテストによってマー
ジンのないメモリセルを容易に検出できる。
【００９１】また、電源電圧供給回路は、メモリアレイ
電圧を供給するインピーダンスを複数段に切換え可能で
あるので、マージンの範囲を変化させたテストを行なう
ことができる。
【００９２】［実施の形態４］図１２を参照して、実施
の形態４による半導体記憶装置４００は、半導体記憶装
置３００のパッド４３および端子４９を削除し、電源電
圧供給回路７２を電源電圧供給回路７３に代えたもので
あり、その他は、半導体記憶装置３００と同じである。
【００９３】電源電圧供給回路７３は、通常動作時、Ｖ
ｃｃＳ発生回路１０から入力されたメモリアレイ電圧Ｖ
ｃｃＳをメモリセルアレイ１１０のセンスアンプ３１〜
３ｍに直接供給する。また、電源電圧供給回路７３は、
テストモード時、ＶｃｃＳ発生回路１０から入力された
メモリアレイ電圧ＶｃｃＳをメモリセルアレイ１１０の
センスアンプ３１〜３ｍにインピーダンスを介して供給
する。
【００９４】図１３を参照して、電源電圧供給回路７３
は、出力ノード７２１と、スイッチ回路７２２と、ノー
ド７２４とを含む。スイッチ回路７２２は、出力ノード
７２１とノード７２４との間に接続される。ノード７２
４は、ＶｃｃＳ発生回路１０をスイッチ回路７２２に接
続する。
【００９５】制御回路５０は、通常動作時、アドレス信
号Ａ０〜Ａｎに基づいて全てがＬレベルであるテスト信
号ＴＥ１〜ＴＥｎを生成し、その生成したテスト信号Ｔ
Ｅ１〜ＴＥｎを電源電圧供給回路７３へ出力する。ま
た、制御回路５０は、テストモード時、アドレス信号Ａ
０〜Ａｎに基づいて一部がＬレベルであり、残りがＨレ
ベルであるテスト信号ＴＥ１〜ＴＥｎを生成し、その生
成したテスト信号ＴＥ１〜ＴＥｎを電源電圧供給回路７
３へ出力する。
【００９６】したがって、スイッチ回路７２２は、通常
動作時、全てがＬレベルのテスト信号ＴＥ１〜ＴＥｎを
受け、ＰチャネルＭＯＳトランジスタ７２２１〜７２２
ｎは全てオンされる。そうすると、スイッチ回路７２２
は、ＶｃｃＳ発生回路１０からのメモリアレイ電圧Ｖｃ
ｃＳを出力ノード７２１を介してメモリセルアレイ１１
０のセンスアンプ３１〜３ｍに直接供給する。
【００９７】また、スイッチ回路７２２は、テストモー
ド時、一部がＬレベルであり、残りがＨレベルであるテ
スト信号ＴＥ１〜ＴＥｎを受け、Ｌレベルのテスト信号
を受けたＰチャネルＭＯＳトランジスタはオンされ、Ｈ
レベルのテスト信号を受けたＰチャネルＭＯＳトランジ
スタはオフされる。そうすると、スイッチ回路７２２
は、ＶｃｃＳ発生回路１０からのメモリアレイ電圧Ｖｃ
ｃＳをメモリセルアレイ１１０のセンスアンプ３１〜３
ｍにインピーダンスを介して供給する。
【００９８】このように、テスト信号ＴＥ１〜ＴＥｎの
論理レベルを切換えることによってテストモード時、マ
ージンのないメモリセルが検出される。
【００９９】その他は、半導体記憶装置３００と同じで
ある。また、通常動作時またはテストモード時の半導体
記憶装置４００におけるデータの書込動作およびデータ
の読出動作は実施の形態１において説明したのと同じで
ある。
【０１００】なお、半導体記憶装置４００が出荷される
とき、スイッチ回路７２２を構成するＰチャネルＭＯＳ
トランジスタ７２２１〜７２２ｎは全てオンされる。
【０１０１】実施の形態４によれば、半導体記憶装置
は、通常動作時、メモリアレイ電圧をメモリセルアレイ
に直接供給し、テストモード時、メモリアレイ電圧をメ
モリセルアレイにインピーダンスを介して供給する電源
電圧供給回路を備えるので、１回のテストによってマー
ジンのないメモリセルを容易に検出できる。
【０１０２】また、電源電圧供給回路は、メモリアレイ
電圧を供給するインピーダンスを複数段に切換え可能で
あるので、マージンの範囲を変化させたテストを行なう
ことができる。
【０１０３】［実施の形態５］図１４を参照して、実施
の形態５による半導体記憶装置５００は、半導体記憶装
置４００の電源電圧供給回路７３を電源電圧供給回路７
４に代え、パッド５６および端子５７を追加したもので
あり、その他は半導体記憶装置４００と同じである。半
導体記憶装置５００においては、制御回路５０は、アド
レス信号Ａ０〜Ａｎに基づいてテスト信号ＴＥ１〜ＴＥ
ｎおよびテスト信号／ＴＥ１〜／ＴＥｎを生成し、その
生成したテスト信号ＴＥ１〜ＴＥｎおよび／ＴＥ１〜／
ＴＥｎを電源電圧供給回路７４へ出力する。また、Ｖｂ
ｌ発生回路２０は、発生したプリチャージ電圧Ｖｂｌを
電源電圧供給回路７４へ出力する。
【０１０４】パッド５６は、端子５７から供給されるプ
リチャージ電圧ＶｂｌＴを電源電圧供給回路７４へ出力
する。なお、プリチャージ電圧ＶｂｌＴは、テストモー
ド時に供給されるプリチャージ電圧であり、外部電源電
圧Ｖｄｄの半分である。
【０１０５】電源電圧供給回路７４は、通常動作時、Ｖ
ｂｌ発生回路２０からのプリチャージ電圧Ｖｂｌをメモ
リセルアレイ１１０のイコライズ回路２１〜２ｍに直接
供給し、テストモード時、パッド５６を介して入力され
たプリチャージ電圧ＶｂｌＴをメモリセルアレイ１１０
のイコライズ回路２１〜２ｍにインピーダンスを介して
供給する。
【０１０６】図１５を参照して、電源電圧供給回路７４
は、出力ノード７４１と、スイッチ回路７４２と、ノー
ド７４３とを含む。出力ノード７４１は、Ｖｂｌ発生回
路２０に接続され、Ｖｂｌ発生回路２０からのプリチャ
ージ電圧Ｖｂｌをメモリセルアレイ１１０のイコライズ
回路２１〜２ｍに供給する。スイッチ回路７４２は、出
力ノード７４１とノード７４３との間に接続される。ノ
ード７４３は、パッド５６をスイッチ回路７４２に接続
する。
【０１０７】図１６を参照して、スイッチ回路７４２
は、ＰチャネルＭＯＳトランジスタ７４２１〜７４２ｎ
と、ＮチャネルＭＯＳトランジスタ７４３１〜７４３ｎ
とを含む。ＰチャネルＭＯＳトランジスタ７４２１〜７
４２ｎは、出力ノード７４１とノード７４３との間に並
列に接続される。そして、ＰチャネルＭＯＳトランジス
タ７４２１〜７４２ｎは、それぞれ、テスト信号ＴＥ１
〜ＴＥｎをゲート端子に受ける。ＮチャネルＭＯＳトラ
ンジスタ７４３１〜７４３ｎは、出力ノード７４１とノ
ード７４３との間に並列に接続される。そして、Ｎチャ
ネルＭＯＳトランジスタ７４３１〜７４３ｎは、それぞ
れ、テスト信号／ＴＥ１〜／ＴＥｎをゲート端子に受け
る。
【０１０８】ＰチャネルＭＯＳトランジスタ７４２１
は、そのソース端子およびドレイン端子をそれぞれＮチ
ャネルＭＯＳトランジスタ７４３１のソース端子および
ドレイン端子に接続する。ＰチャネルＭＯＳトランジス
タ７４２２は、そのソース端子およびドレイン端子をそ
れぞれＮチャネルＭＯＳトランジスタ７４３２のソース
端子およびドレイン端子に接続する。以下、同様にして
ＰチャネルＭＯＳトランジスタ７４２ｎは、そのソース
端子およびドレイン端子をそれぞれＮチャネルＭＯＳト
ランジスタ７４３ｎのソース端子およびドレイン端子に
接続する。
【０１０９】半導体記憶装置５００においては、制御回
路５０は、通常動作時、全てがＨレベルであるテスト信
号ＴＥ１〜ＴＥｎと全てがＬレベルであるテスト信号／
ＴＥ１〜／ＴＥｎとを生成し、その生成したテスト信号
ＴＥ１〜ＴＥｎおよび／ＴＥ１から／ＴＥｎを電源電圧
供給回路７４へ出力する。また、制御回路５０は、テス
トモード時、一部がＬレベルであり、残りがＨレベルで
あるテスト信号ＴＥ１〜ＴＥｎと一部がＨレベルであ
り、残りがＬレベルであるテスト信号／ＴＥ１〜／ＴＥ
ｎとを生成し、その生成したテスト信号ＴＥ１〜ＴＥｎ
および／ＴＥ１〜／ＴＥｎを電源電圧供給回路７４へ出
力する。
【０１１０】テスト信号ＴＥ１〜ＴＥｎは、それぞれ、
テスト信号／ＴＥ１〜／ＴＥｎと相補的であるので、ソ
ース端子およびドレイン端子が相互に接続された１組の
ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳ
トランジスタは、同時にオン・オフされる。したがっ
て、スイッチ回路７４２は、通常動作時、全てがＨレベ
ルであるテスト信号ＴＥ１〜ＴＥｎと全てがＬレベルで
あるテスト信号／ＴＥ１〜／ＴＥｎとを受けると、Ｐチ
ャネルＭＯＳトランジスタ７４２１〜７４２ｎおよびＮ
チャネルＭＯＳトランジスタ７４３１〜７４３ｎは全て
オフされ、ノード７４３から入力されたプリチャージ電
圧ＶｂｌＴを出力ノード７４１へ供給しない。
【０１１１】一方、スイッチ回路７４２は、テストモー
ド時、一部がＬレベルであり、残りがＨレベルであるテ
スト信号ＴＥ１〜ＴＥｎと一部がＨレベルであり、残り
がＬレベルであるテスト信号／ＴＥ１〜／ＴＥｎとを受
けると、Ｌレベルのテスト信号ＴＥを受けたＰチャネル
ＭＯＳトランジスタおよびＨレベルのテスト信号／ＴＥ
を受けたＮチャネルＭＯＳトランジスタがオンされ、ノ
ード７４３に供給されたプリチャージ電圧ＶｂｌＴを出
力ノード７４１にインピーダンスを介して供給する。
【０１１２】また、スイッチ回路７４２は、全てがＬレ
ベルであるテスト信号ＴＥ１〜ＴＥｎと全てがＨレベル
であるテスト信号／ＴＥ１〜／ＴＥｎとを受けると、ノ
ード７４３から入力されたプリチャージ電圧ＶｂｌＴを
インピーダンスを介さずに出力ノード７４１へ供給す
る。
【０１１３】制御回路５０がＬレベルにするテスト信号
ＴＥ１〜ＴＥｎの数（すなわちＨレベルにするテスト信
号／ＴＥ１〜／ＴＥｎの数）を制御することによって、
スイッチ回路７４２におけるインピーダンスは複数段に
制御される。
【０１１４】なお、スイッチ回路７４２において、Ｐチ
ャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラ
ンジスタの両方が使用されているのは、スイッチ回路７
４２が外部電源電圧Ｖｄｄの半分であるプリチャージ電
圧ＶｂｌＴをノード７４３から出力ノード７４１へ供給
するからである。つまり、メモリアレイ電圧ＶｃｃＳ
Ｔ，ＶｃｃＳ（実施の形態５，６参照）を供給する場合
と違って、プリチャージ電圧ＶｂｌＴの場合は、その電
圧レベルがメモリアレイ電圧ＶｃｃＳＴ，ＶｃｃＳの電
圧レベルに比べて低いので、出力ノード７４１へ供給す
るときのインピーダンスを小さくする必要があるからで
ある。
【０１１５】再び、図１５を参照して、電源電圧供給回
路７４は、通常動作時、全てがＨレベルであるテスト信
号ＴＥ１〜ＴＥｎと全てがＬレベルであるテスト信号／
ＴＥ１〜／ＴＥｎとを制御回路５０から受ける。そうす
ると、スイッチ回路７４２のＰチャネルＭＯＳトランジ
スタ７４２１〜７４２ｎおよびＮチャネルＭＯＳトラン
ジスタ７４３１〜７４３ｎは全てオフされ、電源電圧供
給回路７４は、Ｖｂｌ発生回路２０からのプリチャージ
電圧Ｖｂｌをメモリセルアレイ１１０のイコライズ回路
２１〜２ｍに直接供給する。
【０１１６】また、電源電圧供給回路７４は、テストモ
ード時、一部がＬレベルであり、残りがＨレベルである
テスト信号ＴＥ１〜ＴＥｎと一部がＨレベルであり、残
りがＬレベルであるテスト信号／ＴＥ１〜／ＴＥｎとを
制御回路５０から受ける。また、制御回路５０は、不活
性化信号をＶｂｌ発生回路２０へ出力する。そうする
と、Ｌレベルのテスト信号ＴＥをゲート端子に受けたＰ
チャネルＭＯＳトランジスタおよびＨレベルのテスト信
号／ＴＥをゲート端子に受けたＮチャネルＭＯＳトラン
ジスタがオンされ、その他のＰチャネルＭＯＳトランジ
スタおよびＮチャネルＭＯＳトランジスタはオフされ、
スイッチ回路７４２は、パッド５６およびノード７４３
を介して入力されたプリチャージ電圧ＶｂｌＴをインピ
ーダンスを介して出力ノード７４１に供給する。そし
て、電源電圧供給回路７４は、出力ノード７４１を介し
てプリチャージ電圧ＶｂｌＴをメモリセルアレイ１１０
のイコライズ回路２１〜２ｍに供給する。
【０１１７】したがって、テストモード時、イコライズ
回路２１〜２ｍは、ビット線対ＢＬ１，／ＢＬ１〜ＢＬ
ｍ，／ＢＬｍ上の電圧がプリチャージ電圧ＶｂｌＴに達
する前にイコライズ動作を終了する。その結果、センス
アンプ３１〜３ｍによるセンス動作は、図６に示すよう
にビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ間の
開きが遅くなり、マージンのないメモリセルが容易に検
出される。
【０１１８】通常動作時またはテストモード時の半導体
記憶装置５００におけるデータの書込動作およびデータ
の読出動作は、実施の形態１における説明と同じであ
る。
【０１１９】なお、半導体記憶装置５００を出荷すると
きは、スイッチ回路７４２を構成するＰチャネルＭＯＳ
トランジスタ７４２１〜７４２ｎおよびＮチャネルＭＯ
Ｓトランジスタ７４３１〜７４３ｎは、常時、オンされ
ていても、オフされていてもよい。半導体記憶装置５０
０においては、出荷後、プリチャージ電圧ＶｂｌＴは端
子５７から供給されないからである。
【０１２０】実施の形態５によれば、半導体記憶装置
は、通常動作時、プリチャージ電圧をメモリセルアレイ
に直接供給し、テストモード時、プリチャージ電圧をメ
モリセルアレイにインピーダンスを介して供給する電源
電圧供給回路を備えるので、１回のテストによってマー
ジンのないメモリセルを容易に検出できる。
【０１２１】また、電源電圧供給回路は、プリチャージ
電圧を供給するインピーダンスを複数段に切換え可能で
あるので、マージンの範囲を変化させたテストを行なう
ことができる。
【０１２２】［実施の形態６］図１７を参照して、実施
の形態６による半導体記憶装置６００は、半導体記憶装
置５００のパッド５６および端子５７を削除し、電源電
圧供給回路７４を電源電圧供給回路７５に代えたもので
あり、その他は、半導体記憶装置５００と同じである。
【０１２３】電源電圧供給回路７５は、通常動作時、Ｖ
ｂｌ発生回路２０から入力されたプリチャージ電圧Ｖｂ
ｌをメモリセルアレイ１１０のイコライズ回路２１〜２
ｍに直接供給する。また、電源電圧供給回路７５は、テ
ストモード時、Ｖｂｌ発生回路２０から入力されたプリ
チャージ電圧Ｖｂｌをメモリセルアレイ１１０のイコラ
イズ回路２１〜２ｍにインピーダンスを介して供給す
る。
【０１２４】図１８を参照して、電源電圧供給回路７５
は、出力ノード７４１と、スイッチ回路７４２と、ノー
ド７４４とを含む。スイッチ回路７４２は、出力ノード
７４１とノード７４４との間に接続される。ノード７４
４は、Ｖｂｌ発生回路２０をスイッチ回路７４２に接続
する。
【０１２５】制御回路５０は、通常動作時、アドレス信
号Ａ０〜Ａｎに基づいて全てがＬレベルであるテスト信
号ＴＥ１〜ＴＥｎと全てがＨレベルであるテスト信号／
ＴＥ１〜／ＴＥｎとを生成し、その生成したテスト信号
ＴＥ１〜ＴＥｎおよび／ＴＥ１〜／ＴＥｎを電源電圧供
給回路７５へ出力する。また、制御回路５０は、テスト
モード時、アドレス信号Ａ０〜Ａｎに基づいて一部がＬ
レベルであり、残りがＨレベルであるテスト信号ＴＥ１
〜ＴＥｎと一部がＨレベルであり、残りがＬレベルであ
るテスト信号／ＴＥ１〜／ＴＥｎとを生成し、その生成
したテスト信号ＴＥ１〜ＴＥｎおよび／ＴＥ１〜／ＴＥ
ｎを電源電圧供給回路７５へ出力する。
【０１２６】したがって、スイッチ回路７４２は、通常
動作時、全てがＬレベルであるテスト信号ＴＥ１〜ＴＥ
ｎと全てがＨレベルであるテスト信号／ＴＥ１〜／ＴＥ
ｎとを受けると、ＰチャネルＭＯＳトランジスタ７４２
１〜７４２ｎおよびＮチャネルＭＯＳトランジスタ７４
３１〜７４３ｎは全てオンされる。そうすると、スイッ
チ回路７４２は、Ｖｂｌ発生回路２０からのプリチャー
ジ電圧Ｖｂｌを出力ノード７４１を介してメモリセルア
レイ１１０のイコライズ回路２１〜２ｍに直接供給す
る。
【０１２７】また、スイッチ回路７４２は、テストモー
ド時、一部がＬレベルであり、残りがＨレベルであるテ
スト信号ＴＥ１〜ＴＥｎと一部がＨレベルであり、残り
がＬレベルであるテスト信号／ＴＥ１〜／ＴＥｎとを受
けると、Ｌレベルのテスト信号ＴＥを受けたＰチャネル
ＭＯＳトランジスタおよびＨレベルのテスト信号／ＴＥ
を受けたＮチャネルＭＯＳトランジスタはオンされ、Ｈ
レベルのテスト信号ＴＥを受けたＰチャネルＭＯＳトラ
ンジスタおよびＬレベルのテスト信号／ＴＥを受けたＮ
チャネルＭＯＳトランジスタはオフされる。そうする
と、スイッチ回路７４２は、Ｖｂｌ発生回路２０からの
プリチャージ電圧Ｖｂｌをメモリセルアレイ１１０のイ
コライズ回路２１〜２ｍにインピーダンスを介して供給
する。
【０１２８】このように、テスト信号ＴＥ１〜ＴＥｎ，
／ＴＥ１〜／ＴＥｎの論理レベルを切換えることによっ
てテストモード時、マージンのないメモリセルが検出さ
れる。
【０１２９】その他は、半導体記憶装置５００と同じで
ある。また、通常動作時またはテストモード時の半導体
記憶装置６００におけるデータの書込動作およびデータ
の読出動作は実施の形態１において説明したのと同じで
ある。
【０１３０】なお、半導体記憶装置６００が出荷される
とき、スイッチ回路７４２を構成するＰチャネルＭＯＳ
トランジスタ７４２１〜７４２ｎおよびＮチャネルＭＯ
Ｓトランジスタ７４３１〜７４３ｎは全てオンされる。
【０１３１】実施の形態６によれば、半導体記憶装置
は、通常動作時、プリチャージ電圧をメモリセルアレイ
に直接供給し、テストモード時、プリチャージ電圧をメ
モリセルアレイにインピーダンスを介して供給する電源
電圧供給回路を備えるので、１回のテストによってマー
ジンのないメモリセルを容易に検出できる。
【０１３２】また、電源電圧供給回路は、プリチャージ
電圧を供給するインピーダンスを複数段に切換え可能で
あるので、マージンの範囲を変化させたテストを行なう
ことができる。
【０１３３】［実施の形態７］図１９を参照して、実施
の形態７による半導体記憶装置７００は、半導体記憶装
置６００の電源電圧供給回路７５を電源電圧供給回路７
６に代え、パッド５８および端子５９を追加したもので
あり、その他は半導体記憶装置５００と同じである。
【０１３４】半導体記憶装置７００においては、Ｖｃｐ
発生回路３０は、発生したセルプレート電圧Ｖｃｐを電
源電圧供給回路７６へ出力する。また、制御回路５０
は、アドレス信号Ａ０〜Ａｎに基づいてテスト信号ＴＥ
１〜ＴＥｎを生成し、その生成したテスト信号ＴＥ１〜
ＴＥｎを電源電圧供給回路７６へ出力する。さらに、パ
ッド５８は、端子５９から入力されたセルプレート電圧
ＶｃｐＴを電源電圧供給回路７６に与える。なお、セル
プレート電圧ＶｃｐＴは、テストモード時に供給される
セルプレート電圧である。
【０１３５】図２０を参照して、電源電圧供給回路７６
は、出力ノード７６１と、スイッチ回路７２２と、ノー
ド７６２とを含む。出力ノード７６１は、Ｖｃｐ発生回
路３０に接続される。スイッチ回路７２２は、出力ノー
ド７６１とノード７６２との間に接続される。ノード７
６２は、パッド５８をスイッチ回路７２２に接続する。
スイッチ回路７２２については、上述したとおりである
（図１１参照）。
【０１３６】したがって、Ｌレベルのテスト信号ＴＥ１
およびＨレベルのテスト信号ＴＥ２〜ＴＥｎが制御回路
５０からスイッチ回路７２２に入力されると、Ｐチャネ
ルＭＯＳトランジスタ７２２１はオンされ、Ｐチャネル
ＭＯＳトランジスタ７２２２〜７２２ｎはオフされる。
そうすると、スイッチ回路７２２は、ノード７６２から
入力されたセルプレート電圧ＶｃｐＴをＰチャネルＭＯ
Ｓトランジスタ７２２１を介して出力ノード７６１に供
給する。つまり、スイッチ回路７２２は、セルプレート
電圧ＶｃｐＴをインピーダンスを介して出力ノード７６
１に供給する。
【０１３７】また、全てがＬレベルであるテスト信号Ｔ
Ｅ１〜ＴＥｎが制御回路５０から入力されると、Ｐチャ
ネルＭＯＳトランジスタ７２２１〜７２２ｎは、全てオ
ンされるため、スイッチ回路７２２は、ノード７６２か
ら入力されたセルプレート電圧ＶｃｐＴを出力ノード７
６１に直接供給する。さらに、一部がＬレベルであり、
残りがＨレベルであるテスト信号ＴＥ１〜ＴＥｎが制御
回路５０から入力されると、Ｌレベルのテスト信号が入
力されたＰチャネルＭＯＳトランジスタはオンされ、Ｈ
レベルのテスト信号が入力されたＰチャネルＭＯＳトラ
ンジスタはオフされるため、スイッチ回路７２２は、ノ
ード７６２から入力されたセルプレート電圧ＶｃｐＴを
インピーダンスを変えて出力ノード７６１に供給する。
このように、スイッチ回路７２２は、制御回路５０から
入力されるテスト信号ＴＥ１〜ＴＥｎの論理レベルに応
じてインピーダンスを変化させてノード７６２から入力
されたセルプレート電圧ＶｃｐＴを出力ノード７６１へ
供給する。
【０１３８】通常動作時、端子５９からセルプレート電
圧ＶｃｐＴが供給されないため、電源電圧供給回路７６
は、Ｖｃｐ発生回路３０からのセルプレート電圧Ｖｃｐ
を出力ノード７６１を介してメモリセルアレイ１１０に
含まれるメモリセルＣ１１〜Ｃ１ｍ，・・・，Ｃｎ１〜
Ｃｎｍの端子３に直接供給する。
【０１３９】一方、テストモード時、制御回路５０は、
不活性化信号をＶｃｐ発生回路３０へ出力し、Ｖｃｐ発
生回路３０はセルプレート電圧Ｖｃｐを発生しない。ま
た、セルプレート電圧ＶｃｐＴが端子５９から供給され
る。さらに、制御回路５０は、アドレス信号Ａ０〜Ａｎ
に基づいて一部がＬレベルであり、残りがＨレベルであ
るテスト信号ＴＥ１〜ＴＥｎを生成し、その生成したテ
スト信号ＴＥ１〜ＴＥｎを電源電圧供給回路７６へ出力
する。そうすると、スイッチ回路７２２は、パッド５８
およびノード７６２を介して入力されたセルプレート電
圧ＶｃｐＴをインピーダンスを介して出力ノード７６１
へ出力し、電源電圧供給回路７６は、出力ノード７６１
を介してメモリセルアレイ１１０に含まれるメモリセル
Ｃ１１〜Ｃ１ｍ，・・・，Ｃｎ１〜Ｃｎｍの端子３にセ
ルプレート電圧ＶｃｐＴを供給する。
【０１４０】そうすると、センスアンプ３１〜３ｍは、
通常動作時、通常のセンス動作を行ない、テストモード
時、ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍの
開きが遅い、すなわち、図６に示すセンス動作を行な
う。テストモード時にセンスアンプ３１〜３ｍがビット
線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍの開きが遅い
センス動作をするのは、セルプレート電圧Ｖｃｐをイン
ピーダンスを介して端子３へ供給したとき、メモリセル
Ｃ１１〜Ｃ１ｍ，・・・，Ｃｎ１〜Ｃｎｍのセルプレー
ト電極に端子３から十分にキャリアが供給されないうち
にデータの書込動作が終了し、ビット線ＢＬ１〜ＢＬｍ
または／ＢＬ１〜／ＢＬｍからメモリセルＣ１１〜Ｃ１
ｍ，・・・，Ｃｎ１〜Ｃｎｍに注入されるキャリアが減
少するからである。
【０１４１】したがって、テストモード時、セルプレー
ト電圧ＶｃｐＴをインピーダンスを介してメモリセルＣ
１１〜Ｃ１ｍ，・・・，Ｃｎ１〜Ｃｎｍの端子３に供給
することによって、マージンのないメモリセルが容易に
検出される。
【０１４２】なお、半導体記憶装置７００が出荷される
ときは、スイッチ回路７２２を構成するＰチャネルＭＯ
Ｓトランジスタ７２２１〜７２２ｎは、常時、オンでも
オフでもよい。セルプレート電圧ＶｃｐＴは、出荷後、
端子５９から供給されないからである。
【０１４３】通常動作時、またはテストモード時の半導
体記憶装置７００におけるデータの書込動作およびデー
タの読出動作は、実施の形態１において説明したのと同
じである。
【０１４４】実施の形態７によれば、半導体記憶装置
は、通常動作時、セルプレート電圧をメモリセルアレイ
に直接供給し、テストモード時、セルプレート電圧をメ
モリセルアレイにインピーダンスを介して供給する電源
電圧供給回路を備えるので、１回のテストによってマー
ジンのないメモリセルを容易に検出できる。
【０１４５】また、電源電圧供給回路は、セルプレート
電圧を供給するインピーダンスを複数段に切換え可能で
あるので、マージンの範囲を変化させたテストを行なう
ことができる。
【０１４６】［実施の形態８］図２１を参照して、実施
の形態８による半導体記憶装置８００は、半導体記憶装
置７００のパッド５８および端子５９を削除し、電源電
圧供給回路７６を電源電圧供給回路７７に代えたもので
あり、その他は、半導体記憶装置７００と同じである。
【０１４７】電源電圧供給回路７７は、通常動作時、Ｖ
ｃｐ発生回路３０から入力されたセルプレート電圧Ｖｃ
ｐをメモリセルアレイ１１０に含まれるメモリセルＣ１
１〜Ｃ１ｍ，・・・，Ｃｎ１〜Ｃｎｍの端子３に直接供
給する。また、電源電圧供給回路７７は、テストモード
時、Ｖｃｐ発生回路３０から入力されたセルプレート電
圧ＶｃｐをメモリセルＣ１１〜Ｃ１ｍ，・・・，Ｃｎ１
〜Ｃｎｍの端子３にインピーダンスを介して供給する。
【０１４８】図２２を参照して、電源電圧供給回路７７
は、出力ノード７６１と、スイッチ回路７２２と、ノー
ド７６３とを含む。スイッチ回路７２２は、出力ノード
７６１とノード７６３との間に接続される。ノード７６
３は、Ｖｃｐ発生回路３０をスイッチ回路７２２に接続
する。
【０１４９】制御回路５０は、通常動作時、アドレス信
号Ａ０〜Ａｎに基づいて全てがＬレベルであるテスト信
号ＴＥ１〜ＴＥｎを生成し、その生成したテスト信号Ｔ
Ｅ１〜ＴＥｎを電源電圧供給回路７７へ出力する。ま
た、制御回路５０は、テストモード時、アドレス信号Ａ
０〜Ａｎに基づいて一部がＬレベルであり、残りがＨレ
ベルであるテスト信号ＴＥ１〜ＴＥｎを生成し、その生
成したテスト信号ＴＥ１〜ＴＥｎを電源電圧供給回路７
７へ出力する。
【０１５０】したがって、スイッチ回路７２２は、通常
動作時、全てがＬレベルであるテスト信号ＴＥ１〜ＴＥ
ｎを受けると、ＰチャネルＭＯＳトランジスタ７２２１
〜７２２ｎは全てオンされる。そうすると、スイッチ回
路７２２は、Ｖｃｐ発生回路３０からのセルプレート電
圧Ｖｃｐを出力ノード７６１を介してメモリセルＣ１１
〜Ｃ１ｍ，・・・，Ｃｎ１〜Ｃｎｍの端子３に直接供給
する。
【０１５１】また、スイッチ回路７２２は、テストモー
ド時、一部がＬレベルであり、残りがＨレベルであるテ
スト信号ＴＥ１〜ＴＥｎを受けると、Ｌレベルのテスト
信号を受けたＰチャネルＭＯＳトランジスタはオンさ
れ、Ｈレベルのテスト信号を受けたＰチャネルＭＯＳト
ランジスタはオフされる。そうすると、スイッチ回路７
２２は、Ｖｃｐ発生回路３０からのセルプレート電圧Ｖ
ｃｐをメモリセルＣ１１〜Ｃ１ｍ，・・・，Ｃｎ１〜Ｃ
ｎｍの端子３にインピーダンスを介して供給する。
【０１５２】このように、テスト信号ＴＥ１〜ＴＥｎの
論理レベルを切換えることによってテストモード時、マ
ージンのないメモリセルが検出される。
【０１５３】その他は、半導体記憶装置７００と同じで
ある。また、通常動作時またはテストモード時の半導体
記憶装置８００におけるデータの書込動作およびデータ
の読出動作は実施の形態１において説明したのと同じで
ある。
【０１５４】なお、半導体記憶装置８００が出荷される
とき、スイッチ回路７２２を構成するＰチャネルＭＯＳ
トランジスタ７２２１〜７２２ｎは全てオンされる。
【０１５５】実施の形態８によれば、半導体記憶装置
は、通常動作時、セルプレート電圧をメモリセルアレイ
に直接供給し、テストモード時、セルプレート電圧をメ
モリセルアレイにインピーダンスを介して供給する電源
電圧供給回路を備えるので、１回のテストによってマー
ジンのないメモリセルを容易に検出できる。
【０１５６】また、電源電圧供給回路は、セルプレート
電圧を供給するインピーダンスを複数段に切換え可能で
あるので、マージンの範囲を変化させたテストを行なう
ことができる。
【０１５７】上記においては、ＤＲＡＭにおけるマージ
ンのないメモリセルの検出について説明したが、本発明
はＤＲＡＭに限らず、ＳＲＡＭまたはフラッシュメモリ
におけるマージンのないメモリセルの検出についても実
施の形態１から実施の形態６を適用できる。
【０１５８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
【図面の簡単な説明】
【図１】 実施の形態１による半導体記憶装置の概略ブ
ロック図である。
【図２】 図１に示すイコライズ回路の回路図である。
【図３】 図１にセンスアンプの回路図である。
【図４】 実施の形態１におけるメモリセルアレイへの
接地電圧の供給方法を説明するためのブロック図であ
る。
【図５】 図４に示すスイッチ回路の回路図である。
【図６】 テストモード時における読出データのタイミ
ングチャートである。
【図７】 実施の形態２による半導体記憶装置の概略ブ
ロック図である。
【図８】 実施の形態２におけるメモリセルアレイへの
接地電圧の供給方法を説明するためのブロック図であ
る。
【図９】 実施の形態３による半導体記憶装置の概略ブ
ロック図である。
【図１０】 実施の形態３におけるメモリセルアレイへ
のメモリアレイ電圧の供給方法を説明するためのブロッ
ク図である。
【図１１】 図１０に示すスイッチ回路の回路図であ
る。
【図１２】 実施の形態４による半導体記憶装置の概略
ブロック図である。
【図１３】 実施の形態４におけるメモリセルアレイへ
のメモリアレイ電圧の供給方法を説明するためのブロッ
ク図である。
【図１４】 実施の形態５による半導体記憶装置の概略
ブロック図である。
【図１５】 実施の形態５におけるメモリセルアレイへ
のプリチャージ電圧の供給方法を説明するためのブロッ
ク図である。
【図１６】 図１５に示すスイッチ回路の回路図であ
る。
【図１７】 実施の形態６による半導体記憶装置の概略
ブロック図である。
【図１８】 実施の形態６におけるメモリセルアレイへ
のプリチャージ電圧の供給方法を説明するためのブロッ
ク図である。
【図１９】 実施の形態７による半導体記憶装置の概略
ブロック図である。
【図２０】 実施の形態７におけるメモリセルアレイへ
のセルプレート電圧の供給方法を説明するためのブロッ
ク図である。
【図２１】 実施の形態８による半導体記憶装置の概略
ブロック図である。
【図２２】 実施の形態８におけるメモリセルアレイへ
のセルプレート電圧の供給方法を説明するためのブロッ
ク図である。
【図２３】 従来の半導体記憶装置の概略ブロック図で
ある。
【図２４】 従来の半導体記憶装置における読出データ
のタイミングチャートである。
【符号の説明】
１，３０４〜３０６，７０２１〜７０２ｎ，７４２１〜
７４２ｎ ＮチャネルＭＯＳトランジスタ、２ キャパ
シタ、１０，１０１０ ＶｃｃＳ発生回路、２０，１０
２０ Ｖｂｌ発生回路、２１〜２ｍ イコライズ回路、
３０，１０３０Ｖｃｐ発生回路、３１〜３ｍ センスア
ンプ、４０ 入出力インタフェース回路、４１〜４３，
５６，５８，１０５０ パッド、３，４４〜４９，５
７，５９端子、５０ 制御回路、５１〜５３，３０１〜
３０３，７２２１〜７２２ｎ，７４３１〜７４３ｎ Ｐ
チャネルＭＯＳトランジスタ、５５，３０７ 電源ノー
ド、６０ ロウデコーダ、０〜７７ 電源電圧供給回
路、８０ コラムデコーダ、９０ 入出力回路、１０
０，２００，３００，４００，５００，６００，７０
０，８００ 半導体記憶装置、１１０，１０４０ メモ
リセルアレイ、３０８〜３１１，７０３，７０４，７２
３，７２４，７４３，７４４，７６２，７６３ノード、
３１２ 接地ノード、７０１，７２１，７４１，７６１
出力ノード、７０２，７２２，７４２ スイッチ回
路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/02 Ｇ１１Ｃ 17/00 ６０１Ｚ Ｆターム(参考） 5B025 AD09 AD16 AE09 5L106 AA01 AA02 AA10 DD11 DD22 DD36 EE00 FF01 GG05 5M024 AA37 AA90 BB14 BB29 BB40 CC63 CC65 DD90 FF08 JJ59 MM02 MM04 MM05 PP01 PP03 PP07

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 データを入出力するためのメモリセルア
    レイと、 前記メモリセルアレイに含まれるメモリセルから読出さ
    れた読出データの論理レベルに応じて前記読出データを
    増幅するセンス動作を行なうために必要な内部電源電圧
    を供給する電源電圧供給回路とを備え、 前記メモリセルアレイは、 複数のメモリセルと、 前記複数のメモリセルに対応して設けられた複数のビッ
    ト線対と、 前記複数のビット線対に対応して設けられ、前記ビット
    線対をプリチャージ電圧にイコライズする複数のイコラ
    イズ回路と、 前記複数のビット線対に対応して設けられ、前記センス
    動作において前記読出データの論理レベルに応じて前記
    ビット線対のいずれか一方をメモリアレイ電圧へ上昇さ
    せ、かつ、前記ビット線対のいずれか他方を接地電圧へ
    降下させる複数のセンスアンプとを含み、 前記電源電圧供給回路は、 通常動作時、前記内部電源電圧を前記メモリセルアレイ
    に直接供給し、 テストモード時、前記内部電源電圧を前記メモリセルア
    レイにインピーダンスを介して供給する、半導体記憶装
    置。
  2. 【請求項２】 前記内部電源電圧は、接地電圧であり、 前記電源電圧供給回路は、前記接地電圧を前記複数のセ
    ンスアンプの各々に供給する、請求項１に記載の半導体
    記憶装置。
  3. 【請求項３】 第１または第２の論理レベルから成るテ
    スト信号を発生するテスト信号発生回路と、 前記接地電圧が供給されるパッドとをさらに備え、 前記電源電圧供給回路は、 前記接地電圧を前記センスアンプに供給する出力ノード
    と、 前記第１の論理レベルから成るテスト信号を受けると前
    記接地電圧を前記出力ノードに直接供給し、前記第２の
    論理レベルから成るテスト信号を受けると前記接地電圧
    を前記出力ノードに前記インピーダンスを介して供給す
    る接地電圧供給回路とを含む、請求項２に記載の半導体
    記憶装置。
  4. 【請求項４】 前記パッドは、 前記通常動作時に前記接地電圧が供給される第１のパッ
    ドと、 前記テストモード時に前記接地電圧が供給される第２の
    パッドとから成り、 前記出力ノードは、前記第１のパッドに接続され、 前記接地電圧供給回路は、前記出力ノードと前記第２の
    パッドとの間に並列に接続された複数のＭＯＳトランジ
    スタを含み、 前記複数のＭＯＳトランジスタの各々は、前記第１の論
    理レベルから成るテスト信号をゲート端子に受けるとオ
    フされ、前記第２の論理レベルから成るテスト信号をゲ
    ート端子に受けるとオンされ、 前記テスト信号発生回路は、前記テストモード時、前記
    複数のＭＯＳトランジスタのうち所定数のＭＯＳトラン
    ジスタに前記第２の論理レベルから成るテスト信号を出
    力し、残りのＭＯＳトランジスタに前記第１の論理レベ
    ルから成るテスト信号を出力する、請求項３に記載の半
    導体記憶装置。
  5. 【請求項５】 前記接地電圧供給回路は、前記出力ノー
    ドと前記パッドとの間に並列に接続された複数のＭＯＳ
    トランジスタを含み、 前記複数のＭＯＳトランジスタの各々は、前記第１の論
    理レベルから成るテスト信号をゲート端子に受けるとオ
    フされ、前記第２の論理レベルから成るテスト信号をゲ
    ート端子に受けるとオンされ、 前記テスト信号発生回路は、 前記テストモード時、前記複数のＭＯＳトランジスタの
    うち所定数のＭＯＳトランジスタに前記第２の論理レベ
    ルから成るテスト信号を出力し、残りのＭＯＳトランジ
    スタに前記第１の論理レベルから成るテスト信号を出力
    し、 前記通常動作時、前記複数のＭＯＳトランジスタに前記
    第２の論理レベルから成るテスト信号を出力する、請求
    項３に記載の半導体記憶装置。
  6. 【請求項６】 前記内部電源電圧は、前記メモリアレイ
    電圧であり、 前記電源電圧供給回路は、前記メモリアレイ電圧を前記
    複数のセンスアンプの各々に供給する、請求項１に記載
    の半導体記憶装置。
  7. 【請求項７】 第１または第２の論理レベルから成るテ
    スト信号を発生するテスト信号発生回路をさらに備え、 前記電源電圧供給回路は、 前記メモリアレイ電圧を前記センスアンプに供給する出
    力ノードと、 前記第１の論理レベルから成るテスト信号を受けると前
    記メモリアレイ電圧を前記出力ノードに直接供給し、前
    記第２の論理レベルから成るテスト信号を受けると前記
    メモリアレイ電圧を前記出力ノードに前記インピーダン
    スを介して供給する電圧供給回路とを含む、請求項６に
    記載の半導体記憶装置。
  8. 【請求項８】 前記メモリアレイ電圧を前記通常動作時
    に発生する内部電圧発生回路と、 前記テストモード時に前記メモリアレイ電圧が供給され
    るパッドとをさらに備え、 前記出力ノードは、前記内部電圧発生回路に接続され、 前記電圧供給回路は、前記出力ノードと前記パッドとの
    間に並列に接続された複数のＭＯＳトランジスタを含
    み、 前記複数のＭＯＳトランジスタの各々は、前記第１の論
    理レベルから成るテスト信号をゲート端子に受けるとオ
    フされ、前記第２の論理レベルから成るテスト信号をゲ
    ート端子に受けるとオンされ、 前記テスト信号発生回路は、前記テストモード時、前記
    複数のＭＯＳトランジスタのうち所定数のＭＯＳトラン
    ジスタに前記第２の論理レベルから成るテスト信号を出
    力し、残りのＭＯＳトランジスタに前記第１の論理レベ
    ルから成るテスト信号を出力する、請求項７に記載の半
    導体記憶装置。
  9. 【請求項９】 前記メモリアレイ電圧を発生する内部電
    圧発生回路をさらに備え、 前記電圧供給回路は、前記出力ノードと前記パッドとの
    間に並列に接続された複数のＭＯＳトランジスタを含
    み、 前記複数のＭＯＳトランジスタの各々は、前記第１の論
    理レベルから成るテスト信号をゲート端子に受けるとオ
    フされ、前記第２の論理レベルから成るテスト信号をゲ
    ート端子に受けるとオンされ、 前記テスト信号発生回路は、 前記テストモード時、前記複数のＭＯＳトランジスタの
    うち所定数のＭＯＳトランジスタに前記第２の論理レベ
    ルから成るテスト信号を出力し、残りのＭＯＳトランジ
    スタに前記第１の論理レベルから成るテスト信号を出力
    し、 前記通常動作時、前記複数のＭＯＳトランジスタに前記
    第２の論理レベルから成るテスト信号を出力する、請求
    項７に記載の半導体記憶装置。
  10. 【請求項１０】 前記内部電源電圧は、前記プリチャー
    ジ電圧であり、 前記電源電圧供給回路は、前記プリチャージ電圧を前記
    複数のイコライズ回路の各々に供給する、請求項１に記
    載の半導体記憶装置。
  11. 【請求項１１】 第１または第２の論理レベルから成る
    テスト信号を発生するテスト信号発生回路をさらに備
    え、 前記電源電圧供給回路は、 前記プリチャージ電圧を前記イコライズ回路に供給する
    出力ノードと、 前記第１の論理レベルから成るテスト信号を受けると前
    記プリチャージ電圧を前記出力ノードに直接供給し、前
    記第２の論理レベルから成るテスト信号を受けると前記
    プリチャージ電圧を前記出力ノードに前記インピーダン
    スを介して供給する電圧供給回路とを含む、請求項１０
    に記載の半導体記憶装置。
  12. 【請求項１２】 前記プリチャージ電圧を前記通常動作
    時に発生する内部電圧発生回路と、 前記テストモード時に前記プリチャージ電圧が供給され
    るパッドとをさらに備え、 前記出力ノードは、前記内部電圧発生回路に接続され、 前記電圧供給回路は、 前記出力ノードと前記パッドとの間に並列に接続された
    複数の第１の導電型のＭＯＳトランジスタと、 前記出力ノードと前記パッドとの間に並列に接続された
    複数の第２の導電型のＭＯＳトランジスタとを含み、 前記複数の第１の導電型のＭＯＳトランジスタの各々
    は、前記第１の論理レベルから成るテスト信号をゲート
    端子に受けるとオフされ、前記第２の論理レベルから成
    るテスト信号をゲート端子に受けるとオンされ、 前記複数の第２の導電型のＭＯＳトランジスタの各々
    は、前記第１の論理レベルから成るテスト信号をゲート
    端子に受けるとオンされ、前記第２の論理レベルから成
    るテスト信号をゲート端子に受けるとオフされ、 前記テスト信号発生回路は、 前記テストモード時、 前記複数の第１の導電型のＭＯＳトランジスタのうち所
    定数のＭＯＳトランジスタに前記第２の論理レベルから
    成るテスト信号を出力し、残りのＭＯＳトランジスタに
    前記第１の論理レベルから成るテスト信号を出力し、 前記複数の第２の導電型のＭＯＳトランジスタのうち所
    定数のＭＯＳトランジスタに前記第１の論理レベルから
    成るテスト信号を出力し、残りのＭＯＳトランジスタに
    前記第２の論理レベルから成るテスト信号を出力する、
    請求項１１に記載の半導体記憶装置。
  13. 【請求項１３】 前記プリチャージ電圧を発生する内部
    電圧発生回路をさらに備え、 前記電圧供給回路は、 前記出力ノードと前記パッドとの間に並列に接続された
    複数の第１の導電型のＭＯＳトランジスタと、 前記出力ノードと前記パッドとの間に並列に接続された
    複数の第２の導電型のＭＯＳトランジスタとを含み、 前記複数の第１の導電型のＭＯＳトランジスタの各々
    は、前記第１の論理レベルから成るテスト信号をゲート
    端子に受けるとオフされ、前記第２の論理レベルから成
    るテスト信号をゲート端子に受けるとオンされ、 前記複数の第２の導電型のＭＯＳトランジスタの各々
    は、前記第１の論理レベルから成るテスト信号をゲート
    端子に受けるとオンされ、前記第２の論理レベルから成
    るテスト信号をゲート端子に受けるとオフされ、 前記テスト信号発生回路は、 前記テストモード時、 前記複数の第１の導電型のＭＯＳトランジスタのうち所
    定数のＭＯＳトランジスタに前記第２の論理レベルから
    成るテスト信号を出力し、残りのＭＯＳトランジスタに
    前記第１の論理レベルから成るテスト信号を出力し、 前記複数の第２の導電型のＭＯＳトランジスタのうち所
    定数のＭＯＳトランジスタに前記第１の論理レベルから
    成るテスト信号を出力し、残りのＭＯＳトランジスタに
    前記第２の論理レベルから成るテスト信号を出力し、 前記通常動作時、前記複数の第１の導電型のＭＯＳトラ
    ンジスタに前記第２の論理レベルから成るテスト信号を
    出力し、前記複数の第２の導電型のＭＯＳトランジスタ
    に前記第１の論理レベルから成るテスト信号を出力す
    る、請求項１１に記載の半導体記憶装置。
  14. 【請求項１４】 前記内部電源電圧は、前記データを前
    記メモリセルに記憶するためのセルプレート電圧であ
    り、 前記電源電圧供給回路は、前記セルプレート電圧を前記
    メモリセルのセルプレート電極に供給する、請求項１に
    記載の半導体記憶装置。
  15. 【請求項１５】 第１または第２の論理レベルから成る
    テスト信号を発生するテスト信号発生回路をさらに備
    え、 前記電源電圧供給回路は、 前記セルプレート電圧を前記セルプレート電極に供給す
    る出力ノードと、 前記第１の論理レベルから成るテスト信号を受けると前
    記セルプレート電圧を前記出力ノードに直接供給し、前
    記第２の論理レベルから成るテスト信号を受けると前記
    セルプレート電圧を前記出力ノードに前記インピーダン
    スを介して供給する電圧供給回路とを含む、請求項１４
    に記載の半導体記憶装置。
  16. 【請求項１６】 前記セルプレート電圧を前記通常動作
    時に発生する内部電圧発生回路と、 前記テストモード時に前記セルプレート電圧が供給され
    るパッドとをさらに備え、 前記出力ノードは、前記内部電圧発生回路に接続され、 前記電圧供給回路は、 前記出力ノードと前記パッドとの間に並列に接続された
    複数の第１の導電型のＭＯＳトランジスタと、 前記出力ノードと前記パッドとの間に並列に接続された
    複数の第２の導電型のＭＯＳトランジスタとを含み、 前記複数の第１の導電型のＭＯＳトランジスタの各々
    は、前記第１の論理レベルから成るテスト信号をゲート
    端子に受けるとオフされ、前記第２の論理レベルから成
    るテスト信号をゲート端子に受けるとオンされ、 前記複数の第２の導電型のＭＯＳトランジスタの各々
    は、前記第１の論理レベルから成るテスト信号をゲート
    端子に受けるとオンされ、前記第２の論理レベルから成
    るテスト信号をゲート端子に受けるとオフされ、 前記テスト信号発生回路は、 前記テストモード時、 前記複数の第１の導電型のＭＯＳトランジスタのうち所
    定数のＭＯＳトランジスタに前記第２の論理レベルから
    成るテスト信号を出力し、残りのＭＯＳトランジスタに
    前記第１の論理レベルから成るテスト信号を出力し、 前記複数の第２の導電型のＭＯＳトランジスタのうち所
    定数のＭＯＳトランジスタに前記第１の論理レベルから
    成るテスト信号を出力し、残りのＭＯＳトランジスタに
    前記第２の論理レベルから成るテスト信号を出力する、
    請求項１５に記載の半導体記憶装置。
  17. 【請求項１７】 前記セルプレート電圧を発生する内部
    電圧発生回路をさらに備え、 前記電圧供給回路は、 前記出力ノードと前記パッドとの間に並列に接続された
    複数の第１の導電型のＭＯＳトランジスタと、 前記出力ノードと前記パッドとの間に並列に接続された
    複数の第２の導電型のＭＯＳトランジスタとを含み、 前記複数の第１の導電型のＭＯＳトランジスタの各々
    は、前記第１の論理レベルから成るテスト信号をゲート
    端子に受けるとオフされ、前記第２の論理レベルから成
    るテスト信号をゲート端子に受けるとオンされ、 前記複数の第２の導電型のＭＯＳトランジスタの各々
    は、前記第１の論理レベルから成るテスト信号をゲート
    端子に受けるとオンされ、前記第２の論理レベルから成
    るテスト信号をゲート端子に受けるとオフされ、 前記テスト信号発生回路は、 前記テストモード時、 前記複数の第１の導電型のＭＯＳトランジスタのうち所
    定数のＭＯＳトランジスタに前記第２の論理レベルから
    成るテスト信号を出力し、残りのＭＯＳトランジスタに
    前記第１の論理レベルから成るテスト信号を出力し、 前記複数の第２の導電型のＭＯＳトランジスタのうち所
    定数のＭＯＳトランジスタに前記第１の論理レベルから
    成るテスト信号を出力し、残りのＭＯＳトランジスタに
    前記第２の論理レベルから成るテスト信号を出力し、 前記通常動作時、前記複数の第１の導電型のＭＯＳトラ
    ンジスタに前記第２の論理レベルから成るテスト信号を
    出力し、前記複数の第２の導電型のＭＯＳトランジスタ
    に前記第１の論理レベルから成るテスト信号を出力す
    る、請求項１５に記載の半導体記憶装置。
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