KR0165755B1 - 펄스신호 발생회로 및 그것을 구비한 반도체 기억장치와 동적 기억장치의 동작방법 - Google Patents

펄스신호 발생회로 및 그것을 구비한 반도체 기억장치와 동적 기억장치의 동작방법 Download PDF

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마사누리 하야시코시
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기다오까 다까시
미쯔비시 뎅끼 가부시끼 가이샤
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Abstract

본 발명은 펄스 신호 발생회로와 반도체 기억장치, 특히 리프레시 동작을 제어하기 위한 펄스 신호 발생회로에 관한 것으로, 동작온도에 의존하여 내부전압(Voc)을 발생하는 내부전압 발생수단(101)과 상기의 내부전압 발생수단(101)에 의해 발생된 상기의 내부전압에 의해 구동되어 펄스 신호를 발생하는 신호 발생수단을 구비한다.

Description

펄스신호 발생회로 및 그것을 구비한 반도체 기억장치와 동적 기억장치의 동작방법
제1도는 제1실시예에 따라 DRAM에 사용되는 펄스신호 발생회로의 구성을 나타낸 회로도.
제2도는 제2실시예에 따라 DRAM에 사용되는 펄스신호 발생회로의 구성을 나타낸 회로도.
제3도는 제3실시예에 따라 DRAM에 사용되는 펄스신호 발생회로의 구성을 나타낸 회로도.
제4도는 제4시시예에 따라 DRAM에 사용되는 펄스신호 발생회로의 구성을 나타낸 회로도.
제5도는 제5실시예에 따라 DRAM에 사용되는 펄스신호 발생회로의 구성을 나타낸 회로도.
제6도는 제6실시예에 따라 DRAM에 사용되는 펄스신호 발생회로의 구성을 나타낸 회로도.
제7도는 제7실시예에 따라 DRAM에 사용되는 펄스신호 발생회로의 구성을 나타낸 회로도.
제8도는 제8실시예에 따라 DRAM에 사용되는 펄스신호 발생회로의 구성을 나타낸 회로도.
제9도는 일반적은 DRAM의 전체의 구성을 나타낸 블록도.
제10도는 제9도의 DRAM의 셀프 리프레시 동작을 설명하기 위한 타이밍 챠트.
제11도는 종래의 펄스신호 발생회로의 구성을 나타낸 도면.
제12도는 인버터의 구성을 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기억 셀 어레이 2 : RAS 버퍼
3 : CAS 버퍼 4 : WE 버퍼
5 : 행 어드레스 버퍼 6 : 행 디코더
7 : 워드 드라이버 8 : 센스 엠프
9 : 열 어드레스 버퍼 10 : 열 디코더
11 : 입출력회로 12 : 제어회로
13 : 셀프 리프레시 변환회로 14 : 내부 어드레스 발생회로
15 : 펄스신호 발생회로 16 : 타이머
17 : 스위치
100, 200, 300, 400, 500, 700, 800 : 링 오실레이터
101 : 내부 전압 발생회로 102 : 정 전류원
103 : 차동 증폭기 104 : P채널 MOS 트랜지스터
301 : 제1 제어신호 발생회로 302 : 제2 제어신호 발생회로
401 : 온도 검출회로 501, 502, 601 : 커패시터 회로
G1, G2, G3, G4 : 인버터 R1, R2, R3, R4, R5 : 저항
C1, C2, C3 : 커패시터
TG1,TG2,TG3,TG4,TG5,TG6,TG7,TG8,TG9,TG10 : 트랜스퍼 게이트
P1, P2 : P채널 MOS 트랜지스터
N1, N2, N3 : N채널 MOS 트랜지스터
Ф : 펄스신호 ФE: 클럭신호
L : 내부 전원선 Vcc : 전원전압
Vout : 출력전압 Voc : 내부전압
S1, S2 : 제어신호
HT / TH : 검출신호 및 그의 반전신호
Vref : 기준전압
/CASI : 내부 열 어드레스 스트로브 신호
/CAS : 외부 열 어드레스 스트로브 신호
/RASI : 내부 행 어드레스 스트로브 신호
/RAS : 외부 행 어드레스 스트로브 신호
/WI : 내부 쓰기 가능신호 /W : 외부 쓰기 가능신호
SREF : 셀프 리프레시 제어신호 REFE : 리프레시 가능신호
ADD : 외부 어드레스 신호
[발명의 분야]
본 발명은 펄스신호 발생회로와 반도체 기억장치, 특히 리프레시 동작을 제어하기 위한 펄스신호 발생회로에 관한 것이다.
[종래의 기술]
제9도는 일반적인 다이나믹 랜덤 억세스 메모리(이하 DRAM이라 한다)의 구성을 나타낸 블럭도이다.
이 DRAM은 반도체 칩 CH상에 형성된다. 기억셀 어레이(1)는 복수의 워드선, 복수의 워드선에 교차하는 비트선 및 이들의 교점에 접속되는 복수의 기억셀을 포함한다.
각 기억셀은 데이터를 기억하는 커패시터 및 N채널 트랜지스터를 포함한다.
N채널 트랜지스터는 커패시터와 비트선과의 사이에 접속되고 N채널 트랜지스터의 게이트는 워드선에 접속된다.
RAS버퍼(2)는 외부 행 어드레스 스트로브신호 /RAS를 받고 내부 행 어드레스 스트로브 신호 /RASI 를 발생한다.
CAS 버퍼(3)는 외부 열 어드레스 스트로브신호 CAS를 받고 내부 열 어드레스 스트로브 신호 /CASI를 발생한다.
WE 버퍼(4)는 외부 쓰기 가능신호 /W를 받고 내부 쓰기 가능신호 /WI를 발생한다.
통상 동작시에는 행 어드레스 버퍼(5)는 스위치(17)를 통하여 외부 어드레스 신호 ADD를 받고 내부 행 어드레스 스트로브 신호 /RASI에 응답하여 행 어드레스 신호를 발생한다.
행 디코더(6)는 행 어드레스 신호에 응답하여 기억셀 어레이(1)내의 복수의 워드선 중 1개를 선택한다.
워드 드라이버(7)는 행 디코더(6)에 의해 선택된 워드선을 소정의 전압으로 구동한다.
그것에 의해 데이터는 선택된 워드선에 접속된 복수의 기억셀로 부터 각각 대응하는 비트선쌍으로 읽어 내게 된다.
각 비트선쌍에 읽어 내는 데이터는 센스 앰프(8)에 의해 증폭된다.
열 어드레스 버퍼(9)는 외부 어드레스 신호 ADD를 받고 내부 열 어드레스 스트로브 신호 /CASI에 응답하여 열 어드레스 신호를 발생한다.
이 열 디코더(10)는 열 어드레스 신호에 응답하여 복수의 비트선쌍중 1개를 선택한다.
쓰기 동작시에는 외부에서 주어지는 입력데이터 D가 I/O회로(11)를 통하여 입출력선쌍에 주어진다.
읽어내는 동작시에는 입출력선쌍상의 데이터가 I/O회로(11)를 통하여 출력 데이터 D로써 칩 외부로 출력된다.
제어회로(12)는 내부 행 어드레스 스트로브 신호 /RASI, 내부 열 어드레스 스트로브 신호 /CASI 및 내부 쓰기 가능신호 /WI에 응답하여 각 부분을 제어하기 위한 여러가지의 제어신호를 발생한다.
셀프 리프레시 변환회로(self-refresh changing circuit)(13), 내부 어드레스 발생회로(14), 펄스신호 발생회로(15) 및 타이머(16)는 리프레시 제어회로를 구성한다.
타이머(16)에서 출력되는 리프레시 가능신호 REFE가 활성상태(예컨데 하이 레벨)로 되면 리프레시 동작이 행하여 진다.
리프레시 동작시에는 행 디코더(6)가 행 어드레스 신호에 응답하여 기억 셀 어레이(1)내의 복수의 워드선 중 1개를 선택한다.
워드 드라이버(7)는 행 디코더(6)에 의해 선택된 워드선을 소정의 전압으로 구동한다.
그것에 의해 데이터가 선택된 워드선에 접속된 복수의 기억셀에서 각각 대응하는 비트선쌍에 읽어 내어지게 된다.
각 비트선쌍에 읽어 내어진 데이터는 센스앰프(8)에 의해 증폭된다. 그후 워드선의 전압이 접지전압으로 복구된다.
그것에 의해 센스앰프(8)에 의해 증폭된 복수의 비트선쌍상의 데이터가 그 워드선에 접속된 복수의 기억셀에 각각 기입된다.
이러한 방법에 의해 선택된 워드선에 접속된복수의 기억셀내의 데이터가 리프레시된다.
다음 제10도의 타이밍 챠트를 참조하면서 제9도의 DRAM 셀프 리프레시 동작을 설명한다.
셀프 리프레시 변환회로(13)에는 제어회로(12)에서 클럭신호 ФE가 주어진다.
셀프 리프레시 변환회로(13)는 내부 어드레스 발생회로(14), 펄스신호 발생회로(15), 타이머(16) 및 스위치(17)에 셀프 리프레시 제어신호 SREF를 인가한다.
제10도에서 외부 열 어드레스 스트로브 신호 /CAS가 로우 레벨로 하강한 후 외부 행 어드레스 스트로브 신호 /RAS가 시각 t1에서 로우 레벨로 하강하면(즉, RAS사이클 이전의 CAS 사이클에서) 타이머(16)에서 출력되는 리프레시 가능신호 REFE가 하이 레벨로 상승한다.
그것에 의해 상기 리프레시 동작이 행하여 진다.
셀프 리프레시 변환회로(13)는 클럭신호 ФE에서 펄스를 카운트하고 시각 t1로 부터 일정시간 경과후의 시각 t2에서 셀프 리프레시 제어신호 SREF를 활성상태(하이레벨)로 변화시킨다.
그에 의해 내부 어드레스 발생회로(14) 및 펄스신호 발생회로(15)가 활성화된다.
그 결과 셀프 리프레시 동작이 개시된다. 내부 어드레스 발생회로(14)는 리프레시 어드레스를 나타낸 리프레시 어드레스 신호를 순차적으로 발생시킨다.
펄스신호 발생회로(15)는 일정주기의 펄스신호 Ф를 발생한다.
타이머(16)는 펄스신호 Ф의 펄스를 카운트한다.
타이머(16)가 소정의 개수의 펄스를 카운트하면 리프레시 기능신호 REFE를 하이 레벨로 상승시키고 그 후에 계속하여 소정 수의 펄스를 카운트하면 리프레시 가능 신호 REFE를 로우 레벨로 하강시킨다.
이와 같이 타이머(16)는 펄스신호 Ф에 응답하여 일정한 주기 T3에서 리프레시 가능신호 REFE를 하이레벨 및 로우레벨로 교대로 변화시킨다.
RAS 버퍼(2)는 리프레시 가능신호 REFE에 응답하여 내부 행 어드레스 스트로브 신호 /RASI를 하이레벨 및 로우 레벨로 교대로 변화 시킨다.
행 어드레스 버퍼(5)는 내부 행 어드레스 스트로브 신호 /RASI의 하강에 응답하여 내부 어드레스 발생회로(14)에 의해 제공된 리프레시 신호를 행 디코더(6)에 순차적으로 인가한다.
행 디코더(6)는 리프레시 어드레스 신호에 응답하여 기억 셀 어레이(1)내의 워드선을 순차적으로 선택한다.
그것에 의해 선택된 워드선에 접속된 기억셀의 데이터가 리프레시 된다.
상기의 동작이 외부 행 어드레스 스트로브 신호 /RAS가 하이 레벨로 상승할때 까지 반복된다.
제10도에서 시각 t1과 시각 t2사이의 주기 T1동안에 리프레시 동작이 행하여지고, 시각 t2와 시각 t3사이의 주기 T2동안에는 셀프 리프레시 동작이 행하여 진다.
상기에서와 같이 셀프 리프레시 동작의 리프레시 주기는 T3는 타이머(16)에 의한 펄스 신호 Ф의 카운트 횟수에 의해 결정된다.
제11도는 펄스신호 발생회로(15)의 구성을 나타낸 도면이다.
펄스신호 발생회로(15)는 링(ring)형상으로 접속된 복수의 인버터 G1를 포함한다.
복수의 인버터 G1가 링 오실레이터를 구성한다.
이 펄스신호 Ф는 링 오실레이터의 2개의 인버터 G1사이의 노드 n1에서 보내진다.
제12도는 그 인버터의 구성을 나타낸 회로도이다.
인버터 G1은 P채널 MOS트랜지스터 P1 및 N채널 MOS트랜지스터 N1를 포함한다.
트랜지스터 P1은 노드 n2와 노드 n5사이에 접속되고 트랜지스터 P1의 게이트는 노드 n4에 접속된다.
트랜지스터 N1는 노드 n5와 노드 n3사이에 접속되고, 트랜지스터 N1의 게이트는 노드 n4에 접속된다.
노드 n2는 전원전압 Vcc을 받는 전원 단자에 접속되고, 노드 n3는 접지 전압(OV)을 받는 접지단자에 접속된다.
인버터 G1가 셀프 리프레시 제어신호 SREF에 응답하여 활성상태 및 비활성 상태로 되는 경우에는 트랜지스터가 전원단자와 노드 n2사이에 접속되거나 혹은 접지단자와 노드 n3 사이에 접속된다.
이 트랜지스터의 게이트에는 셀프 리프레시 제어신호 SREF가 주어진다.
상기와 같은 DRAM에서 셀프 리프레시 동작시 리프레시 주기 T3는 펄스신호 발생회로(15)에서 발생되는 펄스신호 Ф의 카운트 횟수에 의해 결정되어 진다.
DRAM의 동작 온도가 높은 경우에는 기억셀의 기억 유지시간이 짧게 된다.
그 때문에 고온시에는 리프레시 주기 T3를 짧게 설정할 필요가 있다.
종래의 DRAM에서는 고온시의 최악상태를 가상하여 타이머(16)에 의한 펄스신호 Ф의 카운트 횟수를 상대적으로 작은 값으로 설정하고 있다.
이리하여 상온이나 고온에 상관없이 짧은 주기에서 리프레시 동작이 행하여 진다.
그 결과 상온시에서는 데이터의 누설에 관하여 충분한 여유를 가지는 짧은 주기로 리프레시 동작이 행하여 진다.
그 때문에 상온시에는 여분의 전력 소비가 발생한다.
본 발명의 목적은 소비 전력이 저감된 펄스신호 발생회로를 제공하는데 있다.
본 발명의 다른 목적은 리프레시 동작시의 소비전력이 저감된 펄스신호 발생회로를 제공하는데 있다.
본 발명의 또 다른 목적은 리프레시 동작시의 소비전력이 저감된 반도체 기억 장치를 제공하는데 있다.
본 발명의 제1태양에 따른 펄스신호 발생회로는 내부 전압 발생회로 및 신호 발생회로를 포함한다.
내부 전압 발생회로는 동작 온도에 의존한 내부전압을 발생한다.
신호 발생회로는 내부 전압 발생회로에의해 발생된 내부전압에 의해 구동되어 펄스 신호를 발생한다.
상기 펄스 발생회로에서 신호 발생회로의 구동전압은 동작온도에 의존하여 변화한다.
이에 의해 신호 발생회로에 의해 발생된 펄스신호의 주기는 동작온도에 의존하여 변화한다.
본 발명의 다른 태양에 따른 펄스신호 발생회로는 신호 발생회로 및 저항 소자를 포함한다.
신호 발생회로는 링 형상으로 접속된 복수의 인버터를 포함하고 펄스신호를 발생한다.
저항소자는 복수의 인버터 중 2개 사이에 접속되며 네가티브(negative) 온도 특성을 갖는다.
상기 펄스신호 발생회로에서 저항 소자의 저항치는 높은 동작 온도에서는 감소하고, 낮은 동작온도에서는 증가한다.
그리하여 신호 발생회로에 의해 발생된 펄스신호의 주기는 높은 동작온도에서는 짧게 되고, 낮은 동작온도에서는 길게 된다.
본 발명의 또 다른 태양에 따른 펄스신호 발생회로는 전원전압을 받는 노드, 신호 발생회로, 저항 소자 및 제어회로를 포함한다.
신호 발생회로는 노드를 통하여 공급되는 전원 전압에 의해 구동되어 펄스신호를 발생한다.
저항소자는 노드와 신호 발생회로 사이에 접속된다.
제어회로는 저항소자의 저항치를 동작 온도에 의존하여 제어한다.
상기 펄스신호 발생회로에서 저항 소자의 저항치는 동작온도에 따라 제어되고, 그것에 의해 신호 발생회로에 공급되어지는 전류가 제어된다.
따라서 신호 발생회로에 의해 발생된 펄스신호의 주기는 동작온도에 의존하여 변화된다.
본 발명의 또 다른 태양에 다른 펄스신호 발생회로는 신호 발생회로, 온도 검출회로 및 제어회로를 포함한다.
신호 발생회로는 펄스신호를 발생한다.
온도 검출회로는 동작온도를 검출하여 검출신호를 출력한다.
제어회로는 온도 검출회로에서 검출된 검출신호에 응답하여 신호 발생회로에 의해 발생되는 펄스신호의 주기를 제어한다.
상기 펄스신호 발생회로에서 동작온도가 검출되고 신호발생회로에 의해 발생된 펄스신호의 주기가 검출신호에 응답하여 제어된다.
상술한 바와 같이 펄스신호 발생회로는 동작온도에 의존하여 주기가 변화하는 펄스신호를 발생할 수 있다.
따라서 리프레시 동작이 펄스신호 발생회로를 이용하여 제어될 수 있으며 이에 따라 리프레시 동작시 전력소모를 줄일 수 있고, 항상 데이터 누설을 위해 요구되는 시간 여유를 유지할 수 있다.
본 발명의 또 다른 태양에 따른 반도체 기억장치는 데이터를 기억하는 동적 기억회로, 펄스신호를 발생하는 펄스신호 발생회로 및 펄스신호 발생회로에 의해 발생된 펄스신호에 응답하여 동적 기억회로의 리프레시 동작을 제어하는 리프레시 제어회로를 포함하나.
펄스신호 발생회로는 내부 전압 발생회로 및 신호 발생회로를 포함한다.
내부 전압 발생회로는 동작온도에 의존하는 내부 전압을 발생한다.
신호 발생회로는 내부 전압 발생회로에 의해 발생된 내부전압에 의해 구동되어 펄스신호를 발생한다.
이 반도체 기억장치에서 펄스신호 발생회로에 의해 발생된 펄스신호의 주기는 동작온도에 따라 변화한다.
그러므로 리프레시 동작의 주기는 동작온도에 의존하여 변화한다.
본 발명의 또 다른 태양에 따른 반도체 기억장치는 데이터를 기억하는 동적 기억회로, 펄스신호를 발생하는 펄스신호 발생회로 및 펄스신호 발생회로에 의해 발생된 펄스신호에 응답하여 동적 기억회로의 리프레시 동작을 제어하는 리프레시 제어회로를 포함한다.
펄스신호 발생회로는 신호 발생회로 및 저항소자를 포함한다.
신호 발생회로는 링 형상으로 접속된 복수의 인버터를 포함하고 펄스신호를 발생한다.
저항소자는 복수의 인버터 중 2개 사이에 접속되고 네가티브 온도 특성을 갖는다.
상기 반도체 기억장치에서 펄스신호 발생회로에 의해 발생된 펄스신호의 주기는 높은 동작온도에서는 짧아지고 낮은 동작 온도에서는 길어진다.
그러므로 리프레시 동작의 주기는 높은 동작온도에서 짧아지고 낮은 동작온도에서는 길어진다.
본 발명의 또 다른 태양에 따른 반도체 기억장치는 데이터를 기억하는 동적 기억회로, 펄스신호를 발생하는 펄스신호 발생회로 및 펄스신호 발생수단에 의해 발생된 펄스신호에 응답하여 동적 기억회로의 리프레시 동작을 제어하는 리프레시 제어회로를 포함한다.
펄스신호 발생회로는 전원전압을 받는 노드, 신호 발생회로, 저항 소자 및 저항 제어회로를 포함한다.
신호 발생회로는 노드에서 공급되는 전원전압에 의해 구동되어 펄스신호를 발생한다. 저항소자는 노드와 신호 발생회로 사이에 접속된다.
저항 제어회로는 저항 소자의 저항치를 동작온도에 의존하여 제어한다.
상기 반도체 기억장치에서 펄스신호 발생회로에 의해 발생된 펄스신호의 주기는 동작온도에 의존하여 변한다.
그러므로 리프레시 동작의 주기는 동작온도에 의존하여 변화한다.
본 발명의 또 다른 태양에 따른 반도체 기억장치는 데이터를 기억하는 동적 기억회로, 펄스신호를 발생하는 펄스신호 발생회로 및 펄스신호 발생회로에 의해 발생된 펄스신호에 응답하여 동적 기억회로의 리프레시 동작을 제어하는 리프레시 제어회로를 포함한다.
펄스신호 발생회로는 신호 발생회로, 온도 검출회로 및 주기 제어회로를 포함한다. 신호 발생회로는 펄스신호를 발생한다.
온도 검출회로는 동작온도를 검출하고 검출신호를 출력한다.
주기 제어회로는 온도 검출회로에서 주어지는 검출 신호에 의존해서 신호 발생회로에 의해 발생되는 펄스 신호의 주기를 제어한다.
상기 반도체 기억장치에서, 펄스신호 발생회로에 의해 발생되는 펄스신호의 주기는 검출되는 동작온도에 기초하여 제어된다.
따라서 리프레시 동작의 주기는 검출되는 동작온도를 기초하여 제어된다.
상술한 바와 같이 반도체 기억장치는 동작온도에 따라 주기가 변할 수 있는 리프레시 동작을 행할 수 있다.
따라서 리프레시 동작에 있어서 데이터의 누설에 필요한 시간 여유는 일정하게 유지되고 전력 소비는 감소된다.
본 발명의 목적, 특징, 양상 및 장점은 첨부한 도면과 관련한 본 발명에 대한 상세한 설명에서 보다 명확하게 될 것이다.
[실시예 1]
제1a도는 제1실시예의 DRAM에 사용되는 펄스신호 발생회로의 구성을 나타낸 회로도이고, 제1b도는 인버터의 구성을 나타낸 회로도이다.
제1실시예의 DRAM의 전체의 구성은 제9도에 나타낸 구성과 같다.
제1a도에 도시된 펄스신호 발생회로는 링 오실레이터(100) 및 내부전압 발생회로(101)를 포함한다.
링 오실레이터(100)는 링 형상으로 접속된 복수의 인버터 G1를 포함한다.
각 인버터 G1는 제1b도에 나타낸 바와 같이 P채널 MOS 트랜지스터 P1, 노드 n2와 노드 n5와의 사이에 접속되고, 그 게이트는 노드 n4에 접속된다.
트랜지스터 N1는 노드 n5와 노드 n3과의 사이에 접속되고 그 게이트는 노드 n4에 접속된다.
노드 n2는 내부 전원선 L에 접속되고 n3는 접지단자에 접속된다.
실제에서는 펄스신호 발생회로(100)를 셀프 리프레시 제어신호 SREF(제9도 참조)에 따라 활성상태 또는 비활성상태로 하기 위하여 내부 전원선 L과 노드 n2의 사이 혹은 노드 n2 와의 사이 혹은 노드 n3와 접지단자와의 사이에 트랜지스터가 접속된다.
내부 전압 발생회로(101)는 정 전류원(102), 차동 증폭기(103), P채널 MOS 트랜지스터(104) 및 저항 R1을 포함한다.
정 전류원(102)은 전원전압 Vcc을 받는 전원단자와 노드 n11과의 사이에 접속된다. 저항 R1은 노드n11와 접지단자 사이에 접속된다.
저항 R1은 예컨데, 폴리사이드에 의해 형성되어 포지티브의 온도 특성을 갖는다. 노드 n11에는 기준 전압 Vref이 주어진다.
차동증폭기(103)의 네가티브 입력단자는 노드 n11에 접속되고 포지티브 입력단자는 노드 n12에 접속된다. 트랜지스터(104)는 전원단자와 노드 n12와의 사이에 접속된다.
트랜지스터(104)의 게이트에는 차동 증폭기(103)의 출력전압 Vout이 주어진다
노드 n12는 내부 전원선 L에 접속되고 내부 전압 Voc이 주어진다.
다음 제1도의 펄스신호 발생회로의 동작을 설명한다.
노드 n11의 기준전압 Vref가 항상 일정하다고 가정하면 차동 증폭기(103)의 출력 전압 Vout은 노드 n12의 내부전압 Voc에 의존한다.
내부전압 Voc이 기준전압 Vref에 비하여 높게 되면 출력 전압 Vout은 상승한다.
그것에 의해 트랜지스터(104)는 약한 온 상태로 되어 내부전압 Voc을 하강시키도록 동작한다.
역으로 내부전압 Voc이 기준전압 Vref에 비하여 낮게 되면 출력 전압 Vout은 하강한다.
그것에 의해, 트랜지스터(104)는 강한 온 상태로 되어 내부전압 Voc을 상승시키도록 동작한다.
이와 같은 일련의 동작에 의해 내부전압 Voc은 기준전압 Vref에 접근하도록 제어되어 항상 일정한 레벨로 유지된다.
상기의 설명에서 기준 Vref이 항상 일정하다고 가정하고 있지만 제1도에 나타낸 바와 같이 포지티브 온도 특성을 가지는 저항 R1을 사용하는 것에 의해 기준 Vref도 온도 의존성을 갖는다.
단, 상술한 바와 같은 기준전압 Vref, 내부전압 Voc 및 출력전압 Vout의 관계에 변화는 없다.
동작 온도(주위의 온도)가 상승하면 그에 따라 저항 R1의 저항치도 증가한다.
따라서 기준 전압 Vref이 높게 되고 내부전압 Voc도 기준 전압 Vref에 접근하도록 증가된다.
한편 동작온도가 하강하면 그에 따라 저항 R1의 저항치도 감소한다.
따라서 기준 전압 Vref이 감소하고 내부전압 Voc도 기준 전압 Vref에 접근하도록 감소한다.
이와 같이 동작온도가 상승하면 내부전압 Voc도 증가하고 동작온도가 하강하면 내부전압 Voc 도 감소한다.
내부전압 발생회로(101)의 노드 n12는 내부 전원선 L에 접속되어 있으므로 링 오실레이터(100)의 각 인버터 G1의 내부전압 Voc에 의해 구동된다.
그 때문에, 각 인버터 G1의 전달속도는 내부전압 Voc에 의존한다.
그리하여 동작온도가 상승하면 각 인버터 G1의 신호의 전달속도가 발라진다.
그 결과 링 오실레이터(100)에서 발생되는 펄스신호 Ф의 주기는 감소된다.
한편 동작온도가 하강하면 각 인버터 G1의 신호의 전달속도가 감소한다.
그 결과, 링 오실레이터(100)에서 발생되는 펄스신호 Ф의 주기는 증가한다.
따라서 타이머(16)에서 발생되는 리프레시 가능신호 REFE의 주기는 고온시에는 짧게 되고 상온시에는 길게 된다.
즉, 셀프 리프레시 동작에서 리프레시 주기 T3(제10도 참조)는 고온시에 짧게 되고 상온시에 길게 된다.
제1실시예에 따르면 고온시에도 리프레시 동작이 확실하게 행하여지고 상온시의 소비 전력도 감소한다.
[실시예 2]
제2도는 제2실시예의 DRAM에 사용되는 펄스신호 발생회로의 구성을 나타낸 회로도이다.
제2실시예의 DRAM의 전체의 구성은 제9도에 나타낸 구성과 같다.
제2도의 펄스신호 발생회로는 링 오실레이터(200)를 포함한다.
링 오실레이터(200)는 링 형상으로 접속된 복수의 인버터 G1 및 저항 R2을 포함한다. 저항 R2은 인접하는 두개의 인버터 사이에 접속된다.
저항 R2은 예컨데 n+확산층에 의해 형성되고 네가티브 온도특성을 갖는다.
다음, 제2도의 펄스신호 발생회로의 동작을 설명한다.
동작온도가 상승하면 저항 R2의 저항치는 감소한다.
그것에 의해 링 오실레이터내의 인버터 G1사이의 신호의 전달속도가 빠르게 되고 노드 n1에서 출력되는 펄스신호 Ф의 주기가 짧게 된다.
한편 동작온도가 하강하면 저항 R2의 저항치는 증가한다.
그것에 의해 링 오실레이터(200)내의 인버터 G1사이의 신호전달 속도가 감소하고, 노드 N1에서 출력되는 펄스신호 Ф의 주기는 길게 된다.
따라서 리프레시 동작시 리프레시 주기 T3는 고온시에는 짧게되고 상온시에는 길게 된다.
제2실시예에 따르면 고온시에도 리프레시 동작이 확실하게 행하여지고 또한 상온시의 소비전력이 감소된다.
[실시예 3]
제3도는 제3실시예의 DRAM에 사용되는 펄스신호 발생회로의 구성을 나타낸 회로도이다.
제3실시예의 DRAM의 전체의 구성은 제9도에 나타낸 구성과 같다.
제3펄스신호 발생회로는 링 오실레이터(300), 제1제어신호 발생회로(301) 및 제2제어신호 발생회로(302)를 포함한다.
링 오실레이터(300)는 링 형상으로 접속된 복수의 인버터 G2를 포함한다.
각 인버터 G2는 P채널 MOS 트랜지스터 P1, P2 및 N채널 MOS 트랜지스터 N1, N2를 포함한다.
트랜지스터 P1, P2는 전원전압 Vcc을 받게되는 전원단자와 노드 n32 사이에 직렬로 접속되고 트랜지스터 N1, N2는 접지단자와 노드 n32사이에 직렬로 접속된다.
트랜지스터 P1, N1의 게이트는 노드 n31에 접속된다.
각 인버터의 노드 n31는 전단의 인버터의 노드 n32에 접속된다.
트랜지스터 P2의 게이트에는 제1 제어신호 발생회로(301)에서 네가티브의 온도특성을 가지는 제어신호 S1가 주어진다.
트랜지스터 N2의 게이트에는 제2제어신호 발생회로(302)에서 포지티브의 온도 특성을 가지는 제어신호 S2가 주어진다.
제1 제어신호 발생회로(301) 및 제2 제어신호 발생회로(302)는 제1도의 내부전압 발생회로(101)와 같은 구성을 갖는다.
한편 제1 제어신호 발생회로(301)에 사용되는 저항 R은 네가티브 온도 특성을 갖는다.
반면에 제2제어신호 발생회로(302)의 저항 R1은 포지티브의 온도 특성을 갖는다.
다음 제3도의 펄스신호 발생회로의 동작을 설명한다.
동작온도가 상승하면 제어신호 S1의 전압이 낮아지고 제어신호 S2의 전압이 높아진다.
이에 따라 각 인버터 G2내의 트랜지스터 P2 및 트랜지스터 N2가 강한 온 상태를 유지한다.
따라서 각 인버터 G1의 신호의 전달 속도가 빠르게 되고 펄스신호Ф(도시 않은)의 주기는 짧게 된다.
한편 동작온도가 하강하면 제어신호 S1의 전압이 상승하고 제어신호 S2의 전압은 낮아진다.
그것에 의해 각 인버터 G내의 트랜지스터 P2 및 트랜지스터 N2가 약한 온 상태를 유지한다.
이것은 각 인버터 G2의 신호 전달 속도를 느리게 하고 펄스신호 Ф의주기를 길게 한다.
제3실시예에 따르면 고온시에도 리프레시 동작이 확실하게 행하여지고 상온시에 소비전력이 감소한다.
[실시예 4]
제4도는 제4실시예의 DRAM에 사용되는 펄스신호 발생회로의 구성을 나타낸 회로도이다.
제4실시예에 의한 DRAM의 전체의 구성은 제9도에 나타낸 구성과 같다.
제4펄스 발생회로는 링 오실레이터(400) 및 온도 검출회로(401)를 포함한다.
링 오실레이터(400)는 복수의 제1 인버터 G3, 복수의 제2 인버터 G4, 트랜스퍼 게이트 TG1, TG2, TG3 및 N채널 MOS트랜지스터 N3를 포함한다.
제2 인버터 G4는 노드 n41와 노드 n1의 사이에 직렬로 접속된다.
트랜스퍼 게이트 TG1는 노드 n41와 노드 n42 사이에 접속되고, 제1인버터 G3는 노드 n44와 n43의 사이에 직렬로 접속된다.
노드 n43와 노드 n41의 사이에는 트랜스퍼 게이트 TG2가 접속되고, 노드 n42와 노드 n44의 사이에는 트랜스퍼 게이트 TG3가 접속된다.
노드 n44는 트랜지스터 N3를 통하여 접지된다.
인버터 G3, G4의 각각의 구성은 제12도에 나타낸 구성과 같다.
온도 검출회로(401)는 동작온도를 검출하여 검출신호 HT 및 그의 반전 신호 /HT를 발생한다.
온도 검출회로(401)는 동작온도가 소정의 온도보다 낮을때 검출신호 HT를 로우 레벨로 하고 동작온도가 소정의 온도보다 높게 되면 검출 신호 HT를 하이레벨로 한다.
트랜스퍼 게이트 TG1, TG2, TG3는 온도 검출회로(401)에서 발생되는 검출신호 HT 및 그의 반전신호 /HT에 의해 제어된다.
트랜지스터 N3는 검출신호 HT에 의해 제어된다.
다음 제4도의 펄스신호 발생회로의 동작을 설명한다.
상온시에는 검출신호 HT가 로우 레벨을 유지하고 반전 신호 /HT가 하이 레벨을 유지한다.
그것에 의해 트랜스퍼 게이트 TG2, TG3가 온하고 트랜스퍼 게이트 TG1는 오프한다. 또한 트랜지스터 N3도 오프한다.
그 결과 모든 인버터 G3, G4가 링 형상으로 접속된다.
이 경우 노드 n1에서 출력되는 펄스신호 Ф의 주기는 길게 된다.
고온시에는 검출신호 HT가 하이레벨을 유지하고 반전신호 /HT는 로우레벨을 유지한다.
그 결과 트랜스퍼 게이트 TG1가 온되고 트랜스퍼 게이트 TG2, TG3는 오프된다. 또한 트랜지스터 N3가 온된다.
그 결과 인버터 G4가 링 형상으로 접속되고 이 경우에 노드 n1에서 출력되는 펄스신호 Ф의 주기는 짧게 된다.
따라서 상온에서 리프레시 동작시 리프레시 주기 T3가 길게 되고 고온에서 리프레시 동작시에 리프레시 주기 T3가 짧게 된다.
제4실시예에 따르면 고온시에도 리프레시 동작이 확실하게 행하여지고 상온시에는 소비전력이 감소된다.
[실시예 5]
제5도는 제5실시예의 DRAM에 사용되는 펄스신호 발생회로의 구성을 나타낸 회로도이다.
제5실시예의 DRAM의 전체의 구성은 제9도에 나타낸 구성과 같다.
제5도의 펄스신호 발생회로는 링 오실레이터(500) 및 온도 검출회로(401)를 포함한다.
링 오실레이터(500)는 링 형상으로 접속된 복수의 인버터 G1 및 커패시터 회로(501)(502)를 포함한다.
커패시터회로(501)(502)의 각각은 커패시터 C1 및 트랜스퍼 게이트 TG4를 포함한다.
커패시터 C1의 한쪽의 단자는 전원전압 Vcc을 받는 전원단자에 접속되고, 다른쪽의 단자는 트랜스퍼 게이트 TG4에 접속된다.
커패시터회로(501)는 인버터 G1사이의 노드 n51에 접속된다.
커패시터회로(502)는 인버터 G1사이의 노드 n52에 접속된다.
온도 검출회로(401)의 동작은 제4도에 나타낸 온도 검출 회로(401)의 동작과 같다.
커패시터 회로(501)(502)내의 트랜스퍼 게이트 TG4는 검출신호 HT 및 그의 반전신호 /HT에 의해 제어된다.
다음에 제5도의 펄스신호 발생회로의 동작을 설명한다.
상온시에 검출신호 HT는 로우 레벨을 유지하고 반전신호 /HT는 하이 레벨로 된다.
그것에 의해 커패시터 회로(501)(502)내의 트랜스퍼 게이트 TG4가 온되고 커패시터 C1는 각각 노드 n51, n52에 접속된다.
그 결과 링 오실레이터내의 각 인버터 G1의 신호의 전달속도가 늦어져 노드 n1에서 출력되는 펄스신호 Ф의 주기가 길어진다.
고온시에는 검출신호 HT가 하이 레벨을 유지하고 반전신호 /HT가 로우 레벨을 유지한다.
그것에 의해 커패시터 회로(501)(502)내의 트랜스퍼 게이트 TG4가 오프되고, 커패시터 C1가 노드 n51, n52에서 각각 분리된다.
그 결과 링 오실레이터(500)내의 각 인버터 G1의 신호의 전달속도가 증가하고 노그 n1에서 출력되는 펄스신호 Ф의 주기가 감소한다.
따라서 상온에서 리프레시 동작시 리프레시 주기 T3가 증가하고 고온에서 리프레시 동작시 주기 T3가 감소한다.
제5실시예에 따르면 고온에서 리프레시 동작이 확실하게 행하여지고 또한 상온시에는 소비전력이 감소한다.
[실시예 6]
제6도는 제6실시예의 DRAM에 사용되는 펄스신호 발생회로의 일부 구성을 나타낸 회로도이다.
제6실시예의 DRAM의 전체의 구성은 제9도에 나타낸 구성과 같다.
제6실시예에서 펄스신호 발생회로는 제5도에 나타낸 링 오실레이터(500)와 커패시터회로(501)(502)를 대신하여 접속되는 커패시터회로(601)를 포함한다.
다른 부분의 구성은 제5도에 나타낸 구성과 같다.
제6도에 도시한 커패시터회로(601)는 큰 커패시터 값을 가지는 커패시터 C2, 작은 커패시터 값을 가지는 커패시터 C3 및 트랜스퍼 게이트 TG5, TG6를 포함한다.
커패시터 C2의 한쪽의 단자는 전원전압 Vcc을 받는 전원단자에 접속되고 다른쪽의 단자는 트랜스퍼 게이트 TG5를 통하여 인버터 G1(제5도 참조)사이에 위치한 노드 n61에 접속된다.
커패시터 C3의 한쪽의 단자는 전원단자에 접속되고 다른쪽의 단자는 트랜스퍼 게이트 TG6를 통하여 노드 n61에 접속된다.
트랜스퍼 게이트 TG5, TG6는 온도 검출회로(401)(제5도 참조)에서 발생되는 검출신호 HT 및 그의 반전신호 /HT에 의해 제어된다.
다음 제6도에 나타낸 커패시터회로(601)를 포함한 펄스신호 발생회로의 동작을 설명한다.
상온에서 검출신호 HT가 로우레벨을 유지하고 반전 신호 /HT가 하이레벨을 유지한다.
그에 의해 커패시터회로(601)내의 트랜스퍼 게이트 TG5가 온되고 트랜스퍼 게이트 TG6가 오프된다.
따라서 큰 커패시터를 가지는 커패시터 C2는 노드 n61에 접속되고 작은 커패시터 값을 가지는 커패시터 C3는 노드 n61에서 분리된다.
그 결과 링 오실레이터 내의 신호의 전달속도가 감소하고 펄스신호 Φ의 주기가 증가한다.
고온에서 검출신호 HT가 하이 레벨을 유지하고 반전신호 /HT가 로우레벨을 유지한다.
그것에 의해 커패시터 회로(601)내의 트랜스퍼 게이트TG5가 오프되고 트랜스퍼 게이트 TG6가 온 된다.
따라서 큰 커패시터 값을 가지는 커패시터 C2가 노드 n61에서 분리되고 작은 커패시터 값을 가지는 커패시터 C3는 노드 n61에 접속된다.
그 결과 링 오실레이터내의 신호의 전달속도가 증가하고 펄스신호 Φ의 주기가 감소된다.
따라서 상온에서 리프레시 동작시 리프레시 주기 T3가 길게되고 고온에서 리프레시 동작시 리프레시 주기 T3가 짧게 된다.
제6실시예에 따르면 고온에서 리프레시 동작이 확실하게 행하여지고 또한 상온에서 소비전력은 감소된다.
[실시예 7]
제7도는 제7실시예의 DRAM에 사용되는 펄스신호 발생회로의 구성을 나타낸 회로도이다.
제7실시예의 DRAM의 전체 구성은 제9도에 나타낸 구성과 같다.
제7도의 펄스신호 발생회로는 링 오실레이터(700) 및 온도 검출회로(401)를 포함한다.
링 오실레이터(700)는 링 형상으로 접속된 복수의 인버터 G1 및 저항회로 701를 포함한다. 저항회로 701는 2개의 인버터 G1간에 접속된다.
저항회로 701는 저항 R3 및 트랜스퍼 게이트 TG7, TG8를 포함한다.
노드 n71와 노드 n72사이에 트랜스퍼 게이트 TG7가 접속된다.
직렬로 접속된 트랜스퍼 게이트 TG8 및 저항 R3은 노드 n71 와 노드 n72 사이에 트랜스퍼 게이트 TG7와 병렬로 접속된다.
온도 검출회로(401)의 동작은 제4도에 나타낸 온도 검출회로(401)의 동작과 같다.
저항회로 701내의 트랜스퍼 게이트 TG7, TG8는 온도 검출회로(401)에서 발생되는 검출신호 HT 및 그의 반전신호 /HT에 의해 제어된다.
다음 제7도의 펄스신호 발생회로의 동작을 설명한다.
상온에서 검출신호 HT가 로우 레벨을 유지하고 반전신호 /HT가 하이 레벨을 유지한다.
그것에 의해 저항회로(701)내의 트랜스퍼 게이트 TG8가 온되고 트랜스퍼 게이트 TG7가 오프된다.
따라서 노드 n71와 노드 n72의 사이에 저항 R3이 접속된다.
그 결과 링 오실레이터(700)내의 신호의 전달 속도가 감소하고 노드 n1에서 출력되는 펄스신호 Φ의 주기가 증가한다.
고온에서 검출신호 HT가 하이 레벨을 유지하고 반전신호 /HT가 로우 레벨을 유지한다.
그것에 의해 저항회로(701)내의 트랜스퍼 게이트 TG7가 온되고, 트랜스퍼 게이트 TG8가 오프된다.
따라서 노드 n71가 노드 n72에 접속된다.
그 결과 링 오실레이터(700) 내의 신호의 전달속도가 증가하고 노드 n1에서 출력되는 펄스신호 Φ의 주기가 감소된다.
따라서 상온에서 리프레시 동작시 리프레시 주기 T3가 증가하고, 고온에서 리프레시 동작시 리프레시 주기 T3가 감소한다.
제7실시예에 따르면 고온에서 리프레시 동작이 확실하게 행하여지고 상온에서 소비전력이 감소한다.
[실시예 8]
제8도는 제8실시예의 DRAM에 사용되는 펄스신호 발생회로의 구성을 나타낸 회로도이다.
제8실시예의 DRAM의 전체의 구성은 제9도에 나타낸 구성과 같다.
제8도의 펄스신호 발생회로는 링 오실레이터(800) 및 온도 검출회로(401)를 포함한다.
링 오실레이터(800)는 복수의 인버터 G1 및 저항회로(801)를 포함한다.
저항회로(801)는 큰 저항치를 갖는 저항 R4, 작은 저항치를 가지는 저항 R5 및 트랜스퍼 게이트 TG9, TG10를 포함한다.
노드 n81와 노드 n82 사이에는 트랜스퍼 게이트 TG9 및 저항 R4으로 구성된 직렬회로와 트랜스퍼 게이트 TG10 및 저항 R5으로 직렬회로가 병렬로 접속 된다.
온도 검출 회로(401)의 동작은 제4도에 나타낸 온도 검출회로(401)의 동작과 같다.
저항회로(801)내의 트랜스퍼 게이트 TG9, TG10는 온도 검출회로(401)에 의해 발생되는 검출신호 HT 및 그의 반전신호 /HT에 의해 제어된다.
다음 제8도의 펄스신호 발생회로의 동작을 설명한다.
상온에서 검출신호 HT가 로우 레벨을 유지하고 반전 신호 /HT가 하이 레벨을 유지한다.
그것에 의해 저항회로(801)내의 트랜스퍼 게이트 TG9가 온되고, 트랜스퍼 게이트 TG10가 오프된다.
따라서 노드 N81와 노드 n82 사이에 큰 저항치를 가지는 저항 R4이 접속된다.
그 결과 링 오실레이터(800)내의 신호의 전달속도가 감소하고 노드 n10에서 출력되는 펄스신호 Φ의 주기가 증가된다.
고온에서 검출신호 HT가 하이 레벨을 유지하고 반전신호 /HT가 로우 레벨을 유지한다.
그것에 의해, 저항회로(801)내의 트랜스퍼 게이트 TG10가 온되고 트랜 스퍼게이트 TG9가 오프된다.
따라서 노드 n81와 노드 n82와의 사이에 작은 저항치를 가지는 저항 R5이 접속된다.
그 결과, 링 오실레이터(800)내의 신호의 전달 속도가 증가하고 노드 n1에서 출력되는 펄스신호 Φ의 주기가 감소된다.
따라서 상온에서 리프레시 동작시 리프레시 주기 T3가 증가하고 고온에서 리프레시 동작시 리프레시 주기 T3가 감소된다.
제8실시예에 따르면 고온시에도 리프레시 동작이 확실하게 행하여지고 상온시에는 소비전력이 감소된다.
본 발명이 상세하게 설명되고 나타내어 졌다할지라도 설명과 실시예의 방식과 동일하고 제한되지 않으며, 본 발명의 사상과 범위는 첨부된 청구항의 항목에 의해서만 제한됨을 명확히 이해된다.

Claims (33)

  1. 전원전압(Vcc)을 받는 노드와 상기 노드에서 공급된 전원전압(Vcc)에 의해 구동되어 펄스신호를 발생하는 신호 발생수단(300)과, 상기 노드와 신호 발생수단(300) 사이에 접속된 저항수단(P2, N2)과, 동작온도에 의존하는 상기 저항수단(P2, N2)의 저항치를 제어하는 제어수단(301, 302)을 포함하는 펄스신호 발생회로.
  2. 제1항에 있어서, 상기 저항수단이 상기 노드와 신호 발생수단(300)사이에 접속되고 제어단자를 가지는 트랜지스터(P1, N2)를 포함하고, 상기 제어수단(301, 302)이 제어전압(S1, S2)을 발생하여 제어전압을 상기 트랜지스터(P2, N2)의 제어단자에 동일하게 공급하는 제어전압 발생수단(301, 302)을 포함하는 펄스신호 발생회로.
  3. 제1항에 있어서, 상기 노드가 전원 전위를 받는 제1단자와 접지 전위를 받는 제2단자를 포함하고, 상기 저항수단이 제1노드와 신호 발생수단(300)사이에 접속된 P채널 트랜지스터(P2) 및 상기 제2 노드와 신호 발생수단(300) 사이에 접속된 N채널 트랜지스터(N2)를 포함하며, 상기 제어수단이 네가티브 온도특성을 가지는 제1제어전압(S1)을 발생하여 상기 P채널 트랜지스터(P2)의 게이트에 인가하는 제1제어전압 발생수단(301)과, 포지티브 온도특성을 가지는 제2제어전압(S2)을 발생하여 상기 N채널 트랜지스터(N2)의 게이트에 인가하는 제2 제어전압 발생수단(302)을 포함하는 펄스신호 발생회로.
  4. 제1항에 있어서, 상기 신호 발생수단(300)은 링 형상으로 상호 접속된 복수의 인버터(G2)를 포함하고, 상기 노드는 전원 전위를 받는 제1노드와 접지 전위를 받는 제2단자를 포함하며, 상기 제어수단이 상기 제1노드와 복수의 인버터(G2)사이에 각각 접속된 복수의 P채널 트랜지스터(P2)와 상기 제2노드와 복수의 인버터(G2) 사이에 각각 접속된 복수의 N채널 트랜지스터(N2)를 포함하고, 상기 제어수단이 네가티브 온도특성을 가지는 제1 제어전압(S1)을 발생하여 상기 복수의 P채널 트랜지스터의 게이트에 인가하는 제1제어전압 발생수단(301)과, 포지티브 온도특성을 가지는 제2 제어전압(S2)을 발생하여 상기 복수의 N채널 트랜지스터의 게이트에 인가하는 제2제어 전압 발생수단(302)을 포함하는 펄스신호 발생회로.
  5. 펄스신호를 발생하는 신호 발생수단(400, 500, 700. 800)과, 동작온도를 검출하여 검출신호(HT, /HT)를 출력하는 온도 검출수단(401)과, 상기 온도 검출수단(401)에서 공급된 상기 검출신호(HT, /HT)에 응답하여 상기 신호 발생수단(400, 500, 700, 800)에 의해 발생된 펄스신호의 주기를 제어하는 제어수단(TG1∼TG3, 501, 502; 601; 701; 801)을 포함하는 펄스신호 발생회로.
  6. 제5항에 있어서, 상기 신호 발생수단(400)은 링 형상으로 상호 접속된 복수의인버터(G3, G4)를 포함하고, 상기 제어수단이 상기 복수의 인버터(G3, G4)로 구성된 제1링 오실레이터 또는 상기 복수의 인버터(G4)중 몇개로 구성되는 제2링 오실레이터를 선택적으로 구성하며, 상기 온도 검출수단(401)에서 공급된 상기 검출신호(HT, /HT)에 응답하는 스위치 수단(TG1, TG2, TG3)을 포함하는 펄스신호 발생회로.
  7. 제6항에 있어서, 상기 온도 검출수단(401)은 동작온도가 소정의 온도 보다 높을때 제1상태에서 검출신호를 발생하고, 동작온도가 소정의 온도보다 낮을 때 제2상태에서 검출신호를 발생하며, 상기 스위치 수단은 인접한 두개의 상기 인버터(G3,G4)사이에 위치한 제1노드(n41)와 상기 인버터(G3, G4)중 다른 인접한 두 개의 사이에 위치한 제2노드(n42)사이에 접속된 제1트랜스퍼 게이트(TG1)를 포함하고, 상기 제1트랜스퍼 게이트(TG1)는 턴온되는 상기 제1상태에서 상기 검출신호에 응답하고, 턴 오프되는 상기 제2상태에서 상기 검출신호에 응답하는 펄스신호 발생회로.
  8. 제7항에 있어서, 상기 스위치 수단은 상기 복수의 인버터 중에서 나머지 인버터(G3)중의 하나와 상기 제1노드(n41)사이에 접속된 제2트랜스퍼 게이트(TG2)와, 상기 복수의 인버터중에서 나머지 인버터(G3)중의 하나와 상기 제2노드(n42)사이에 접속된 제3트랜스퍼 게이트(TG3)를 더욱 포함하며, 상기 제2 및 제3 트랜스퍼 게이트(TG2, TG3)는 턴온되는 상기 제2상태에서 상기 검출신호에 응답하고, 턴오프되는 상기 제1상태에서 상기 검출신호에 응답하는 펄스신호 발생회로.
  9. 제5항에 있어서, 상기 신호 발생수단(500)은 링 형상으로 상호접속된 복수의 인버터(G1)를 포함하고, 상기 제어수단(501, 502)은 커패시터 수단(C1)과 상기 온도 검출수단(401)으로부터 공급되는 상기 검출신호(HT, /HT)에 응답하는 두 개의 인접하는 상기 인버터(G1)사이에 위치한 노드(n52)에 상기 커패시터 수단(C1)을 접속하는 접속수단(TG4)을 포함하는 펄스신호 발생회로.
  10. 제9항에 있어서, 상기 온도 검출수단(401)은 동작온도가 소정의 온도보다 높을 때 제1상태에서 검출신호를 발생하고, 동작온도가 소정의 온도보다 낮을 때 제2상태에서 검출신호를 발생하도록 동작하고, 상기 접속수단이 상기 커패시터 수단(C1)과 노드(n51, n52)사이에 접속된 스위치 수단(TG4)을 포함하며, 상기 스위치 수단이 턴온되는 제2상태에서 상기 검출신호에 응답하고 턴오프되는 제1상태에서 상기 검출 신호에 응답하는 펄스신호 발생회로.
  11. 제5항에 있어서, 상기 신호 발생수단이 링 형상으로 상호 접속된 복수의 인버터(G1)를 포함하고, 상기 제어수단(601)이 제1 커패시턴스 값을 가지는 제1 커패시터수단(C2), 상기 제1커패시턴스 값보다 작은 제2 커패시턴스 값을 가지는 제2 커패시터 수단(C3) 및 상기 온도 검출수단(401)으로부터 공급되는 상기 검출신호(HT, /HT)에 응답하여 인접하는 두 개의 상기 인버터(G1) 사이에 위치한 노드(n61)에 상기 제1 및 제2 커패시터 수단(C2, C3)을 선택적으로 접속하는 접속수단(TG5, TG6)을 포함하는 펄스신호 발생회로.
  12. 제11항에 있어서, 상기 온도 검출 수단(401)이 동작온도가 소정의 온도 보다 높을때, 제1상태에서 검출신호를 발생하고 동작온도가 소정의 온도보다 낮을 때 제2상태에서 검출신호를 발생하도록 동작하고, 상기 접속수단이 상기 제1커패시터 수단(C2)과 상기 노드(n61)사이에 접속되고 턴온되는 제2상태에서 상기 검출신호에 응답하는 제1스위치 수단(TG5)과 상기 제2 커패시터 수단(C3)과 상기 노드(n61) 사이에 접속되고 턴온되는 제1 상태에서 상기 검출신호에 응답하는 제2스위치수단(TG6)을 포함하는 펄스 신호 발생회로.
  13. 제5항에 있어서, 상기 신호 발생수단(700)은 링 형상으로 상호 접속된 복수의인버터(G1)를 포함하고, 상기 제어수단(701)이 저항수단(R3)과, 인접한 두개의 상기 인버터(G1) 사이의 상기 저항수단(R3)을 접속하는 상기 온도 검출수단(401)에서 공급되는 상기 검출신호(HT, /HT)에 응답하는 접속수단(TG7, TG8)을 포함하는 펄스신호 발생회로.
  14. 제13항에 있어서, 상기 온도 검출수단(401)은 동작온도가 소정의 온도보다 높을때 제1 상태에서 상기 검출신호를 발생하고, 동작 온도가 상기 소정의 온도보다 낮을때 제2상태에서 상기 검출신호를 발생하도록 동작하고, 상기 접속수단이 제1 및 제2 트랜스퍼 게이트(TG7, TG8)를 포함하며, 상기 저항수단(R3)과 제1트랜스퍼 게이트(TG8)가 인접하는 두 개의 상기 인버터(G1)사이에 직렬로 접속되고, 상기 제2트랜스퍼 게이트(TG7)가 상기 저항수단(R3)과 제1 트랜스퍼 게이트(TG8)의 직렬접속에 병렬로 접속되며, 상기 제1트랜스퍼 게이트(TG8)가 턴온되는 상기 제2상태에서 상기 검출된 신호에 응답하고, 상기 제2트랜스퍼게이트(TG7)가 턴온되는 제1상태에서 상기 검출신호에 응답하는 펄스신호 발생회로.
  15. 제5항에 있어서, 상기 신호 발생수단(800)은 링 형상으로 상호 접속된 복수의 인버터(G1)를 포함하고, 상기 제어수단(801)이 제1저항값을 가지는 제1저항수단(R4), 상기 제1저항값보다 작은 제2저항값을 가지는 제2저항수단(R5) 및 상기 온도 검출수단(401)으로 부터 공급되는 상기 검출 신호(HT, /HT)에 응답하여 두 개의 인접하는 상기 인버터(G1) 사이에 상기 제1 및 제2 저항수단(R4, R5)을 선택적으로 접속하는 접속수단(TG9, TG10)을 포함하는 펄스신호 발생회로.
  16. 제15항에 있어서, 상기 접속수단은 제1 및 제2 트랜스퍼게이트(TG9, TG10)를 포함하고, 상기 저항수단(R4)과 제1 트랜스퍼 게이트(TG9)는 인접하는 두 개의 상기 인버터(G1)사이에 직렬로 접속되며, 상기 제2 저항수단(R5)과 제2 트랜스퍼 게이트(TG10)는 상기 제1 트랜스퍼 게이트(TG9)와 저항수단(R4)의 직렬접속에 병렬로 인접하는 두 개의 인버터(G1)사이에 접속되고, 상기 제1 트랜스퍼 게이트(TG9)는 턴온되는 제2 상태에서 상기 검출신호에 응답하고, 상기 제2트랜스퍼 게티트(TG10)는 턴온되는 제1상태에서 상기 검출신호에 응답하는 펄스신호 발생회로.
  17. 데이터를 저장하는 동적 기억수단(1)과, 펄스신호를 발생하는 펄스신호 발생수다(15)과, 상기 펄스신호 발생수단(15)에 의해 발생된 상기 펄스신호에 응답하여 상기 동적 기억수단(1)의 리프레시 동작을 제어하는 리프레시 제어수단(16)을 포함하며, 상기 펄스신호 발생수단이 동작온도에 의존하는 내부전압(Voc)을 발생하는 내부전압 발생수단(101)과, 상기 내부전압 발생수단(101)에서 발생된 상기 내부전압(Voc)에 의해 구동되어 상기 펄스신호를 발생하는 신호 발생수단(100)을 포함하는 반도체 기억장치.
  18. 제17항에 있어서, 상기 내부전압 발생수단(101)이 포지티브 온도특성을 가지는 상기 내부 전압(Voc)을 발생하도록 동작하는 반도체 기억장치.
  19. 데이터를 저장하는 동적 기억수단(1)과, 펄스신호를 발생하는 펄스신호 발생수단(15), 및 상기 펄스신호 발생수단(15)에 의해 발생된 상기 펄스신호에 응답하여 상기 동적 기억수단(1)의 리프레시 동작을 제어하는 리프레시 제어수단(16)을 포함하며, 상기 펄스신호 발생수단(15)이 링 형상으로 상호 접속된 복수의 인버터(G1)를 포함하는 신호 발생수단(20)과, 포지티브 온도특성을 가지며 두 개의 인접하는 상기 인버터(G1) 사이에 접속된 저항수단(R2)을 포함하는 반도체 기억장치.
  20. 제19항에 있어서, 상기 저항수단(R2)이 n형 확산층을 포함하는 반도체 기억장치.
  21. 데이터를 저장하는 동적 기억수단(1)과, 펄스신호를발생하는 펄스신호 발생수단(15), 및 상기 펄스신호 발생수단(15)에 의해 발생된 상기 펄스신호에 응답하여 상기 동적 기억수단(1)의 리프레시 동작을 제어하는 리프레시 제어수단(16)을 포함하며, 상기 펄스신호 발생수단이 전원 전압(Vcc)을 받는 노드와, 상기 노드에서 공급된 상기 전원전압(Vcc)에 의해 구동되어 펄스신호를 발생하는 신호 발생수단(300)과, 상기 노드와 신호 발생수단(300)사이에 접속된 저항수단(P2, N2), 및 동작온도에 의존하는 상기 저항수단(P2, N2)의 저항값을 제어하는 저항 제어수단(301, 302)을 포함하는 반도체 기억장치.
  22. 제21항에 있어서, 상기 저항수단이 상기 노드와 신호 발생수단(300) 사이에 접속되는 제어단자를 가지는 트랜지스터(P2, N2)를 포함하며, 상기 제어수단(301, 302)이 동작온도에 의존하는 제어전압(S1, S2)을 발생하여 상기 트랜지스터(P2, N2)의제어단자에 동일하게 인가하는 제어전압 발생수단(301, 302)을 포함하는 반도체 기억장치.
  23. 제21항에 있어서, 상기 노드는 전원전압을 받는 제1노드와 접지전압을 받는 제2노드를 포함하며, 상기 저항수단이 상기 제1노드와 신호 발생수단(300)사이에 접속된 P채널 트랜지스터(P2)와 상기 제2노드와 신호 발생수단(300)사이에 접속된 N채널 트랜지스터(N2)를 포함하고, 상기 제어수단이 네가티브 온도특성을 가지는 제1 제어전압(S1)을 발생하여 상기 P채널 트랜지스터(P2)의 게이트에 인가하는 제1제어 전압 발생수단(301)과, 포지티브 온도특성을 가지는 제2제어전압(S2)을 발생하여 상기 N채널 트랜지스터(N2)의 게이트에 동일하게 인가하는 제2제어전압 발생수단(302)을 포함하는 반도체 기억장치.
  24. 데이터를 저장하는 동적 기억수단(1)과, 펄스신호를 발생하는 펄스신호 발생수단(15), 및 상기 펄스신호 발생수단(15)에 의해 발생된 상기 펄스신호에 응답하여 상기 동적 기억수단(1)의 리프레시 동작을 제어하는 리프레시 제어수단(16)을 포함하며, 상기 펄스신호 발생수단이 펄스신호를 발생하는 신호 발생수단(400; 500; 700; 800)과, 동작온도를 검출하여 검출 신호(HT, /HT)를 출력하는 온도 검출수단(401), 및 상기 온고 검출수단(401)에서 공급된 상기 검출신호(HT, /HT)에 응답하여 상기 신호 발생수단(400; 500; 700; 800)에 의해 발생되는 펄스신호의 주기를 제어하는 제어수단(TG1∼TG3; 501; 502; 601; 701; 801)를 포함하는 반도체 기억장치.
  25. 제24항에 있어서, 상기 신호 발생수단(400)이 링 형상으로 상호 접속된 복수의 인버터(G3, G4)를 포함하며, 상기 제어수단이 상기 복수의 인버터(G3, G4)로 구성된 제1 링 오실레이터 또는 상기 복수의 인버터(G4)중 몇개로 구성되는 제2 링 오실레이터를 선택적으로 형성하도록 상기 온도 검출수단(401)에서 공급되는 상기 검출신호(HT, /HT)에 응답하는 스위치 수단(TG1, TG2, TG3)를 포함하는 반도체 기억장치.
  26. 제24항에 있어서, 상기 신호 발생수단(500)이 링 형상으로 상호 접속된 복수의 인버터(G1)를 포함하며, 상기 제어수단(501, 502)이 커패시터 수단(C1)과 상기 온도 검출수단(401)에서 공급되는 상기 검출신호(HT, /HT)에 응답하여 인접하는 두개의 상기 인버터(G1) 사이에 위치한 노드(n51, n52)에 상기 커패시터 수단(C1)을 접속하는 접속수단(TG4)을 포함하는 반도체 기억장치.
  27. 제24항에 있어서, 상기 신호 발생수단이 링 형상으로 상호 접속된 복수의 인버터(G1)를 포함하며, 상기 제어수단(601)이 제1 커패시턴스 값을 가지는 제1 커패시터 수단(C2), 상기 제1 커패시턴스 값보다 작은 제2커패시턴스 값을 가지는 제2 커패시터 수단(C3), 및 인접하는 두 개의 상기 인버터(G1) 사이에 위치한 노드(n61)에 제1 및 제2 커패시터 수단(C2, C3)을 선택적으로 접속하도록 상기 온도 검출수단(401)에서 공급된 상기 검출신호(HT, /HT)에 응답하는 접속수단(TG5, TG6) 을 포함하는 반도체 기억장치.
  28. 제24항에 있어서, 상기 신호 발생수단(700)이 링 형상으로 상호 접속된 복수의인버터(G1)를 포함하며, 상기 제어수단(701)이 저항수단(R3)과 인접하는 두 개의 상기 인버터(G1) 사이의 상기 저항수단(R3)을 접속하도록 상기 온도 검출수단에서 공급되는 상기 검출신호(HT, /HT)에 응답하는 접속수단(TG7, TG8)을 포함하는 반도체 기억장치.
  29. 제24항에 있어서, 상기 신호 발생수단(800)은 링 형상으로 상호 접속된 복수의 인버터(G1)를 포함하며, 상기 제어수단(801)이 제1 저항값을 가지는 제1 저항수단(R4)과 상기 제1 저항값보다 작은 제2 저항값을 가지는 제2 저항수단(R5), 및 상기 온도검출수단(401)에서 공급되는 상기 검출신호(HT, /HT)에 응답하여 인접하는 두 개의 상기 인버터(G1) 사이의 상기 제1 및 제2 저항수단(R4, R5)을 선택적으로 접속하는 접속수단(TG9, TG10)을 포함하는 반도체 기억 장치.
  30. 동작 온도에 의존하는 내부 전압(Voc)을 발생하는 단계, 상기 내부전압(Voc)에 의해 펄스신호 발생수단(15)을 구동하여 펄스 신호를 발생하는 단계, 상기 펄스신호 발생수단(15)에 의해 발생되는 상기 펄스신호에 응답하여 상기 동적 기억장치(1)의 리프레시 동작을 제어하는 단계를 포함하는 동적 기억장치의 동작방법.
  31. 링 형상으로 상호 접속된 복수의 인버터(G1)와 인접하는 두 개의 상기 인버터(G1)사이에 접속되며 네가티브 온도특성을 가지는 저항수단(R2)을 포함하는 펄스신호 발생수단(15)에 의해 펄스 신호를 발생하는 단계와, 상기 펄스신호 발생수단(15)에 의해 발생된 상기 펄스신호에 응답하여 상기 동적 기억장치(1)의 리프레시 동작을 제어하는 단계를 포함하는 동적 기억장치의 동작방법.
  32. 저항수단(P2, N2)을 통하여 공급되는 전원전압(Vcc)에 의해 구동되는 펄스신호 발생수단(15)에 의해 펄스신호를 발생하는 단계, 동작온도에 의존하는 상기 저항수단(P2, N2)의 저항값을 제어하는 단계, 상기 펄스신호 발생수단(15)에 의해 발생된 상기 펄스신호에 응답하여 상기 동적 기억수단의 리프레시 동작을 제어하는 단계를 포함하는 동적 기억장치의 동작방법.
  33. 펄스신호를 발생하는 단계와 동작온도를 검출하여 검출신호(HT, /HT)를 발생하는 단계와 상기 검출신호(HT, /HT)에 응답하여 상기 펄스신호의 주기를 제어하는 단계, 및 제어된 펄스신호에 응답하여 상기 동적 기억장치의 리프레시 동작을 제어하는 단계를 포함하는 동적 기억장치의 동작방법.
KR1019930014033A 1992-08-07 1993-07-23 펄스신호 발생회로 및 그것을 구비한 반도체 기억장치와 동적 기억장치의 동작방법 KR0165755B1 (ko)

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