JPH03195058A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はリフレッシュ動作を必要とするダイナミック型
半導体記憶素子と、該記憶素子をリフレッシュするため
のリフレッシュ制御回路とを含んで成る半導体集積回路
に関し、例えば擬似スタティック型ＲＡＭ　（Ｐ　Ｓ　
ＲＡＭ　；　Ｐｓｅｕｄｅ　ＳｔａｔｉｃＲａｎｄｏｍ
　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などに適用して有効な
技術に関するものである。

〔従来技術〕

リフレッシュ動作を必要とするダイナミック型半導体記
憶素子を含む半導体集積回路として例えばダイナミック
ＲＡＭ或いはスタティック型ＲＡＭとコンパチブルな入
出力条件を有する擬似スタティック型ＲＡＭを挙げるこ
とができる。斯るメモリの記憶素子は基本的に容量素子
に電荷を蓄積することで情報を記憶するものであり、そ
の性質上メモリセルの蓄積電荷は接合リークなどによっ
て時間と共に減少していくため、所定時間毎にメモリセ
ルを選択してそのデータが消失することを防止するため
のリフレッシュ動作を行うことが必要とされる。

このリフレッシュ動作を、メモリセルの情報保持時間の
最小値を補償する周期で自律的に行うセルフリフレッシ
ュにてサポートする半導体集積回路において、当該セル
フリフレッシュのためのリフレッシュ制御回路は、上記
所定の周期でリフレッシュ動作の時間間隔を決定するた
めの信号を形成するリフレッシュタイマを含む。

例えばそのリフレッシュタイマは、奇数段のインバータ
によって構成されるリングオシレータのような回路に容
量素子の一電極が結合されており。

該容量素子を初期化レベルに充電した後これを放電させ
ながら次段インバータの出力を反転させるまでの放電動
作時間に応じてそのリングオシレータのような回路の発
振周波数を制御し、これによって周期信号を形成するも
のである。この周期信号がセルフリフレッシュ間隔時間
を制御する。したがって、セルフリフレッシュ間隔時間
は前記容量素子に対する放電時間やインバータのしきい
値電圧によって決定される。換言すれば、該リフレッシ
ュ間隔時間は、前記容量素子のキャパシタンスなどの容
量成分と放電経路の抵抗成分によって決まるＣＲ時定数
に依存することになる。

ところで、周知のようにダイナミック型メモリセルの情
報保持時間は温度に依存し、例えばダイナミック型メモ
リセルの記憶情報が消失しない限界のリフレッシュ間隔
時間即ちポーズリフレッシュ時間は温度上昇に従って短
くなり、極めて太きな温度依存性を有する。例えば第４
図に示されるように２５℃におけるポーズリフレッシュ
時間は７０℃のそれに比べて８倍などとされる。しかし
ながら、リフレッシュタイマを構成する回路素子の特性
も温度依存性を有するものの、そのポーズリフレッシュ
時間の温度依存性に整合する程周期信号の周波数に大き
な温度依存性を持たせたリフレッシュタイマは提供され
ていなかった。従来はリフレッシュタイマにおける容量
素子の放電経路にスイッチ素子としてのＭＯＳＦＥＴを
介在させ、そのオン抵抗などによって放電のための時定
数決定用抵抗成分を得ているが、ＭＯＳＦＥＴのオン抵
抗における温度依存性は比較的小さく、しかも温度上昇
に従って僅かに増大するという特性を持つため、ポーズ
リフレッシュ時間の温度依存性に逆行する。また、斯る
放電経路に不純物が高濃度に導入された低抵抗のポリシ
リコン抵抗を含める場合にも、該抵抗の温度依存性は極
めて小さく。

ポーズリフレッシュ時間の温度依存性に整合する程の温
度依存性を持たない。

このポーズリフレッシュ時間の温度依存性に対し、リフ
レッシュ動作のサイクル時間を温度に応じて変化させる
技術について記載された文献としては特開昭５４−７５
９５３号がある。この技術は半導体集積回路にオンチッ
プ化されたリフレッシュタイマそれ自体によってポーズ
リフレッシュ時間の温度依存性に対処しようとするもの
ではないが、サーミスタのような外付は回路部品により
温度を検出し、これに基づいてリフレッシュ動作のサイ
クル時間を調整しようとするものである。

〔発明が解決しようとする課題〕

上述したように擬似スタティック型ＲＡＭやダイナミッ
ク型ＲＡＭにオンチップ化されている従来のリフレッシ
ュタイマで得られる周期信号は、ポーズリフレッシュ時
間の温度依存性に整合する程の温度依存性を持たないた
め、使用可能な温度の上限におけるポーズリフレッシュ
時間を確保可能とするように、比較的リフレッシュ間隔
時間が短くなるように回路の定数を設定しておかなけれ
ばならない。このことは、２５℃のような常温において
メモリのリフレッシュ動作が必要以上に短い周期で行わ
れる結果になり、電力消費量を増大させる原因になる。

特に擬似スタティック型ＲＡＭはダイナミック型ＲＡＭ
が持つ高密度及び低消費電力性を生かしながらスタティ
ック型ＲＡＭの持つ使い易さを追及したものであって、
バッテリバックアップにて記憶情報をセルフリフレッシ
ュすることが現在多分に行われているため、スタンバイ
時の低消費電力化を進めることは益々重要な課題になる
。

また、サーミスタなどの外付は回路部品を利用してリフ
レッシュ動作のサイクル時間を温度に応じて変化させる
技術では、基板に搭載されたサーミスタなどの検出回路
は基板近傍もしくは国体内の雰囲気温度を検出すること
になり、それ自体の発熱作用を直接受ける実際のメモリ
チップの温度とは一致せず、実際にメモリチップが必要
とするリフレッシュ動作のサイクル時間に対して誤差が
大きくなり、ポーズリフレッシュ時間に対して比較的充
分な余裕を持てる範囲でしかりフレッシュサイクル時間
の制御を行うことができず、電力消費量の低減を目的と
する場合には不充分であることがみいだされた。しかも
外付は回路をいちいち構成する手間がかかり、その上リ
フレッシュサイクルの制御信号を受けるための外部端子
を予めメモリデバイスに確保しなければならない。

本発明の目的は、ポーズリフレッシュ時間の温度依存性
に良好に整合してダイナミック型半導体記憶素子のリフ
レッシュ動作を行うことができる半導体集積回路を提供
することにある。

また本発明の別の目的は、タイマ回路を利用してダイナ
ミック型半導体記憶素子をセルフリフレッシュするとき
の電力消費量を低減することができる半導体集積回路を
提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、容量性素子が初期化レベルから充電又は放電
される動作時間に応じてリフレッシュ動作の間隔時間を
決定するタイマ回路の充電経路又は放電経路に、比較的
大きな負の抵抗温度係数を持つ高抵抗ポリシリコンを含
めるものである。或いはこの高抵抗ポリシリコンの代わ
りに、ソース、ドレイン、及びチャンネル部がポリシリ
コンによって形成されたポリシリコンＭＩＳ型トランジ
スタを採用する。前記高抵抗ポリシリコン又はポリシリ
コンＭＩＳ型トランジスタを含むタイマ回路はダイナミ
ック型半導体記憶素子と共に同一半導体基板に形成され
ている。

ここで前記高抵抗ポリシリコンは、イントリンシックポ
リシリコンや不純物を低濃度に導入した領域によって構
成することができ、シート抵抗値が１メガオーム以上の
抵抗値を持つものとして定義することができる。斯る高
抵抗ポリシリコンは、概ね数％／　ｄ　ｅ　ｇの負の温
度係数を持ち、温度上昇に従って短くなるというポーズ
リフレッシュ時間の温度特性に整合する温度依存傾向を
採る。この高抵抗ポリシリコンは、不純物を高濃度に導
入して成る低抵抗ポリシリコンとはその温度係数という
点で明確に差別化される。ちなみに斯る低抵抗ポリシリ
コンは概ね数百若しくは千ｐｐｍ／ｄｅｇの温度係数を
持ち、常温を中心とする実用温度範囲においてはポーズ
リフレッシュ時間の温度特性とはかけはなれている。斯
る高抵抗ポリシリコンを機能的に定義すれば、ダイナミ
ック型半導体記憶素子の記憶情報が消失しない限界のリ
フレッシュ間隔時間の温度依存性に概ね匹敵するほど大
きな温度依存性を持つものとすることができる。

前記容量素子や高抵抗ポリシリコンなどのプロセスばら
つきに対しても容易に対処しようとする場合には、該容
量素子や高抵抗ポリシリコンを、フユーズの熔断プログ
ラムによって所望の値に選択可能にするとよい。

〔作　用〕

上記した手段によれば、高抵抗ポリシリコン又はポリシ
リコンＭＩＳ型トランジスタの抵抗値は、リフレッシュ
タイマの放電経路又は充電経路のＣＲ時定数を、ポーズ
リフレッシュ時間の温度依存性に整合するように追従変
化させるように作用し。

これにより、使用可能な温度の上限におけるポーズリフ
レッシュ時間を確保可能とするように比較的リフレッシ
ュ間隔時間が短くなるように回路の定数を設定しておか
なければならないという制約から逃れ、２５℃のような
常温においてメモリのリフレッシュ動作は必要以上に短
い周期で行われずに済む。その結果、擬似スタティック
型ＲＡＭなどタイマ回路を利用してダイナミック型半導
体記憶素子をセルフリフレッシュするときの電力消費量
の低減を達成する。

また、そのようなタイマ回路がオンチップ化されている
ことは、蓄積電荷の接合リークなどポーズリフレッシュ
時間に影響を与える半導体集積回路チップそれ自体の温
度と、タイマ回路それ自体の温度が良好に一致するよう
になるため、ポーズリフレッシュ時間の温度依存性に対
しダイナミック型半導体記憶素子のリフレッシュ間隔時
間を忠実にもしくは高精度に制御可能になる。この結果
、当該制御誤差に対する余裕を小さくすることができる
ため、−層電力消費量を低減可能になる。

〔実施例１〕 （擬似スタティック型ＲＡＭ） 先ず、本発明が適用される擬似スタティック型ＲＡＭ　
（ＰＳＲＡＭ）の全体を−通り説明する。

第２図には、この発明が適用された擬似スタティック型
ＲＡＭの一実施例回路ブロック図が示されている。同図
の各ブロックを構成する回路素子は、従来のＣＭＯ８（
相補型ＭＯ８）製造技術によって、単結晶シリコンのよ
うな１個の半導体基板上に形成される。以下の図におい
て、チャンネル（バックゲート）部に矢印が付加される
ＭＯＳＦＥＴはＰチャンネル型であり、矢印の付加され
ないＮチャンネルＭＯ５ＦＥＴと区別して表示される。

この実施例の擬似スタティック型ＲＡＭは、そのメモリ
アレイがいわゆる１素子型のダイナミック型メモリセル
によって構成されることで、回路の高集積化と低消費電
力化が図られる。また、Ｘアドレス信号ＡＸＯ＝ＡＸｉ
及びＹアドレス信号ＡＹＯ−ＡＹｊがそれぞれ個別の外
部端子を介して入力され、制御信号としてチップイネー
ブル信号ＣＥ、ライトイネーブル信号ＷＥ及び出力イネ
ーブル信号ＯＥが設けられることで、通常のスタティッ
ク型ＲＡＭとコンパチブルな入出力インタフェース条件
を持つ。擬似スタティック型ＲＡＭは、さらにリフレッ
シュ制御回路ＲＦＣを内蔵し、ダイナミック型メモリセ
ル特有のリフレッシュ動作を自律的に実行するセルフリ
フレッシュ機能を持つ。これにより、この実施例の擬似
スタティック型ＲＡＭは、そのアクセスタイムが問題と
ならない限りにおいて、比較的高価なバイポーラ型ＲＡ
ＭやＣＭＯＳスタティック型ＲＡＭと置換えて使用する
ことができるものである。

この実施例の擬似スタティック型ＲＡＭにおいて、リフ
レッシュ制御回路ＲＦＣは、後述するように、リフレッ
シュアドレスカウンタＲＣＴＲ及びリフレッシュタイマ
ー回路ＲＴＭなどを含む。

リフレッシュ制御回路ＲＦＣには、外部端子を介してリ
フレッシュ制御信号ＲＦＳＨが供給される。

このリフレッシュ制御信号ＲＦＳＨが所定の周期で繰返
しハイレベルからローレベルに変化されるとき、擬似ス
タティック型ＲＡＭはオートリフレッシュサイクルとさ
れる。このオートリフレッシュサイ、クルにおいて、リ
フレッシュ制御回路ＲＦＣは、リフレッシュ制御信号Ｒ
ＦＳＨに従って上記リフレッシュアドレスカウンタＲＣ
ＴＲを一つずつ歩進し、１ワード線ごとのリフレッシュ
動作を実行する。一方、リフレッシュ制御信号ＲＦＳＨ
が所定の期間以上継続してローレベルとされるとき、擬
似スタティック型ＲＡＭはセルフリフレッシュサイクル
とされる。このセルフリフレッシュサイクルにおいて、
リフレッシュ制御回路ＲＦＣは、リフレッシュタイマー
回路ＲＴＭから供給される起動用のタイミング信号に従
って、すべてのワード線に関する一連のリフレッシュ動
作を周期的に実行する。

第２図において、メモリアレイＭ−ＡＲＹは、特に制限
されないが、２交点（折返しビット線）方式とされ、同
図の水平方向に配置されるｎ＋１組の相補データ線ＤＯ
・ＤＯ−Ｄｎ−Ｄｎと、垂直方向に配置されるｍ＋１本
のワード線ＷＯ〜Ｗｍ、及びこれらの相補データ線とワ
ード線の交点に格子状に配置される（ｎ＋１）Ｘ　（ｍ
＋１）個のメモリセルとを含む。

メモリセルアレイＭ−ＡＲＹの各メモリセルは、いわゆ
る１素子型のダイナミック型メモリセルとされ、それぞ
れ情報蓄積用キャパシタＣｓ及びアドレス選択用ＭＯ８
ＦＥＴＱｍにより構成される。

メモリアレイＭ−ＡＲＹの同一の列に配置されるｍ＋１
個のメモリセルのアドレス選択用ＭＯ５ＦＥＴＱｍのド
レインは、対応する相補データ線ＤＯ・ＤＯ〜Ｄｎ−Ｄ
ｎの非反転信号線又は反転信号線に所定の規則性をもっ
て交互に結合される。

また、メモリアレイＭ−ＡＲＹの同一の行に配置される
ｎ＋１個のメモリセルのアドレス選択用ＭＯ３ＦＥＴＱ
ｍのゲートは、対応するワード線ＷＯ”　Ｗ　ｍにそれ
ぞれ共通結合される。各メモリセルの情報蓄積用キャパ
シタＣｓの他方の電極すなわちセルプレートには、所定
のセルフプレート電圧が共通に供給される。

メモリアレイＭ−ＡＲＹを構成するワード線ＷＯ〜Ｗｍ
は、ローアドレスデコーダＲＤＣＲに結合され、択一的
に選択状態とされる。

ローアドレスデコーダＲＤＣＲには、後述するローアド
レスバッファＲＡＤＢからｉ＋１ビットの相補内部アド
レス信号ａｘｏ”ａｘｉ（ここで、例えば非反転内部ア
ドレス信号ａＸＯと反転内部アドレス信号ａＸＯをあわ
せて相補内部アドレス信号ａｘＯのように表す。以下同
じ）が供給され、またタイミング発生回路ＴＧからタイ
ミング信号φＸが供給される。タイミング信号φＸは、
通常ローレベルとされ、擬似スタティック型ＲＡＭが通
常の動作モード又はリフレッシュモードで選択状態とさ
れるとき所定のタイミングでハイレベルとされる。

ローアドレスデコーダＲＤＣＲは、上記タイミング信号
φＸがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、ローアドレスデコーダ
ＲＤＣＲは、上記相補内部アドレス信号ａＸＯ〜ａｘｉ
をデコードし、対応する１本のワード線を択一的にハイ
レベルの選択状態とする。

ローアドレスバッファＲＡＤＢは、アドレスマルチプレ
クサＡＭＸから伝達されるローアドレス信号を受けて保
持する。また、これらのローアドレス信号をもとに、上
記相補内部アドレス信号ａｘＯ〜ａｘｉを形成する。

アドレスマルチプレクサＡＭＸの一方の入力端子には、
外部端子ＡＸＯ”ＡＸｉを介して入力されるｉ＋１ビッ
トのＸアドレス信号ＡＸＯ−ＡＸｉが供給される。また
、アドレスマルチプレクサＡＭＸの他方の入力端子には
、特に制限されないが、後述するリフレッシュ制御回路
ＲＦＣからｉ＋１ビットのリフレッシュアドレス信号ｒ
ｘＯ〜ｒｘｉが供給される。アドレスマルチプレクサＡ
ＭＸには、さらにタイミング発生回路ＴＧから、タイミ
ング信号φｒｅｆが供給される。タイミング信号φｒｅ
ｆは、擬似スタティック型ＲＡ　Ｍが通常の書込み又は
読出し動作モードとされるときローレベルとされ、オー
トリフレッシュ又はセルフリフレッシュモードとされる
ときハイレベルとされる。

アドレスマルチプレクサＡＭＸは、上記タイミング信号
φｒｅｆがローレベルとされる通常のメモリアクセスに
おいて、外部端子Ａ　Ｏ”　Ａ　ｉを介して供給される
Ｘアドレス信号ＡＸＯ＝ＡＸｉを選択し、ローアドレス
信号として上記ローアドレスバッファＲＡＤＢに伝達す
る。また、タイミング信号φｒｅｆがハイレベルとされ
る各リフレッシュモードにおいて、リフレッシュ制御回
路ＲＦＣから供給されるリフレッシュアドレス信号ｒｘ
Ｏ−ｒ　ｘ　ｉを選択し、ローアドレス信号として上記
ローアドレスバッファＲＡＤＢに伝達する。

一方、メモリアレイＭ−ＡＲＹを構成する相補データ線
ＤＯ・ＤＯＡ−Ｄｎ−Ｄｎは、その一方において、セン
スアンプＳＡの対応する単位増幅回路ＵＳＡに結合され
る。

センスアンプＳＡは、ｎ＋１個の単位増幅回路ＵＳＡに
より構成される。センスアンプＳＡの各単位増幅回路Ｕ
ＳＡは、第２図に例示的に示されるように、Ｐチャンネ
ルＭＯ８ＦＥＴＱＩＯ，Ｑｌｌ及びＮチャンネルＭＯ８
ＦＥＴＱ３０．Ｑ３１からなるＣＭＯＳラッチ回路を基
本構成とする。

これらのラッチ回路の入出力ノードは、対応する相補デ
ータ線ＤＯ・ＤＯ−Ｄｎ−Ｄｎの非反転信号線及び反転
信号線にそれぞれ結合される。また、上記センスアンプ
ＳＡの単位回路には、特に制限されないが、Ｐチャンネ
ル型の駆動ＭＯ８ＦＥＴＱ９を介して回路の電源電圧■
ｃｃが供給され、Ｎチャンネル型の駆動ＭＯ８ＦＥＴＱ
２９を介して回路の接地電位が供給される。

駆動ＭＯ８ＦＥＴＱ２９のゲートには、タイミング発生
回路ＴＯから、タイミング信号φｐａが供給される。ま
た、駆動ＭＯ８ＦＥＴＱ９のゲートには、上記タイミン
グ信号φｐａのインバータ回路Ｎ５による反転信号が供
給される。タイミング信号φｐａは、通常ローレベルと
され、この擬似スタティック型ＲＡＭが選択状態とされ
選択されたワード線に結合されるメモリセルから出力さ
れる微小読出し信号が対応する相補データ線に確立され
る時点で、ハイレベルとされる。タイミング信号φｐａ
がハイレベルとされることで、上記駆動ＭＯ８ＦＥＴＱ
９及びＱ２９はともにオン状態となり、センスアンプＳ
Ａのｎ＋１個の単位増幅回路ＵＳＡを一斉に動作状態と
する。

センスアンプＳＡの各単位増幅回路ＵＳＡは、その動作
状態において、選択されたワード線に結合されるｎ＋１
個のメモリセルから対応する相補データ線ＤＯ・ＤＯ＝
Ｄｎ−Ｄｎを介して出力される微小読出し信号をそれぞ
れ増幅し、ハイレベル又はローレベルの２値読出し信号
とする。これらの２値読出し信号は、擬似スタティック
型ＲＡＭが読出しモード又は各リフレッシュサイクルと
されるとき、対応するメモリセルに再書込みされ、記憶
データのリフレッシュ動作が行われる。言い換えると、
ワード線Ｗ　Ｏ−Ｗ　ｍを択一的にハイレベルの選択状
態とし、センスアンプＳＡの単位増幅回路ＵＳＡを一斉
に動作状態とすることで、ダイナミック型メモリセルの
リフレッシュ動作を実現することができる。

メモリアレイＭ−ＡＲＹを構成する相補データ線ＤＯ・
ＤＯ〜Ｄｎ−Ｄｎは、その他方において、カラムスイッ
チＣ８Ｗの対応するスイッチＭＯ８ＦＥＴに結合される
。カラムスイッチＣ８Ｗは、相補データ線ＤＯ・ＤＯ”
Ｄｎ−Ｄｎに対応して設けられるｎ＋１対のスイッチＭ
Ｏ８ＦＥＴＱ３６、Ｑ３７〜Ｑ３８．Ｑ３９により構成
される。

これらのスイッチＭＯ８ＦＥＴの一方は対応する相補デ
ータ線にそれぞれ結合され、その他方は相補共通データ
線の非反転信号線ＣＤ及び反転信号線ＣＤにそれぞれ共
通接続される。各対のスイッチＭＯ８ＦＥＴのゲートは
それぞれ共通接続され。

カラムアドレスデコーダＣＤＣＲから対応するデータ線
選択信号ＹＯ−Ｙｎがそれぞれ供給される。

これにより、カラムスイッチＣ８Ｗを構成する各対のス
イッチＭＯ３ＦＥＴは、対応する上記データ線選択信号
ＹＯ”Ｙｎが択一的にハイレベルとされることでオン状
態となり、指定される一組の相補データ線と共通相補デ
ータ線ＣＤ　−ＣＤを選択的に接続する。

カラムアドレスデコーダＣＤＣＲには、後述するカラム
アドレスバッファＣＡＤＢからｊ＋１ビットの相補内部
アドレス信号ａｙｏ＝ａｙｊが供給され、またタイミン
グ発生回路ＴＧからタイミング信号φｙが供給される。

タイミング信号φｙは、通常ローレベルとされ、擬似ス
タティック型ＲＡＭが選択状態とされ上記センスアンプ
ＳＡによる増幅動作が終了する時点で、ハイレベルとさ
れる。

カラムアドレスデコーダＣＤＣＲは、上記タイミング信
号φｙがハイレベルとされることで、選択的に動作状態
とされる。この動作状態において、カラムアドレスデコ
ーダＣＤＣＲは、上記相補内部アドレス信号ａｙｏ”ａ
ｙｊをデコードし、対応する上記データ線選択信号ＹＯ
＝Ｙｎを択一的にハイレベルとする。

カラムアドレスバッファＣＡＤＢは、外部端子ＡＹＯ−
ＡＹｊを介して供給されるｊ＋１ビットのＹアドレス信
号ＡＹＯ〜ＡＹｊを取込み、保持する。また、これらの
Ｙアドレス信号ＡＹＯ−ＡＹｊをもとに上記相補内部ア
ドレス信号ａｙＱ〜ａｙｊを形成する。

相補共通データ線ＣＤ−ＣＤには、メインアンプＭＡの
入力端子が結合されるとともに、データ人力バッファＤ
ＩＢの出力端子が結合される。メインアンプＭＡの出力
端子はさらにデータ出力バッファＤＯＢの入力端子に結
合され、データ出力バッファＤＯＢの出力端子にはデー
タ入出力端子ＤＩＯに結合される。データ人力バッファ
ＤＩＢの入力端子も上記データ入出力端子ＤＩＯに共通
結合される。

メインアンプＭＡは、タイミング発生回路ＴＧから供給
されるタイミング信号φｍａに従って選択的に動作状態
とされる。この動作状態において、メインアンプＭＡは
、メモリアレイＭ−ＡＲＹの選択されたメモリセルから
対応する相補データ線及び相補共通データ線ＣＤ−ＣＤ
を介して出力される２値読出し信号をさらに増幅し、デ
ータ出力バッファＤＯＢに伝達する。

データ出力バッファＤＯＢは、擬似スタティック型ＲＡ
Ｍが読出し動作モードとされるとき、タイミング発生回
路ＴＧから供給されるタイミング信号φｒに従って選択
的に動作状態とされる。この動作状態において、データ
出力バッファＤＯＢは、メインアンプＭＡから伝達され
るメモリセルの読出し信号をデータ入出力端子ＤＩＯを
介して外部の装置に送出する。

データ人力バッファＤＩＯは、ダイナミック型ＲＡＭが
書込み動作モードとされるとき、タイミング発生回路Ｔ
Ｇから選択的に動作状態とされる。

この動作状態において、データ人力バッファＤＩＯは、
データ入出力端子ＤＩＯを介して供給される書込みデー
タを相補書込み信号とし、相補共通データ線ＣＤ　−Ｃ
Ｄに供給する。

リフレッシュ制御回路ＲＦＣは、後述するように、リフ
レッシュタイマ回路ＲＴＭとリフレッシュアドレスカウ
ンタＲＣＴＲ及びリフレッシュ用タイミング発生回路Ｒ
ＴＧを含む。リフレッシュ制御回路ＲＦＣは、後述する
ように、外部から供給されるリフレッシュ制御信号ＲＦ
ＳＨに従って、オートリフレッシュサイクル又はセルフ
リフレッシュサイクルを選択的に実行する。

各リフレッシュサイクルにおいて、リフレッシュ制御回
路ＲＦＣは、タイミング発生回路ＴＧにリフレッシュ動
作を開始するためのタイミング信号φｒｓを供給する。

タイミング発生回路ＴＧは、上記タイミング信号φｒｓ
に従ってリフレッシュ動作に必要な各種のタイミング信
号を形成し、各回路に供給する。また、１つのワード線
に関するリフレッシュ動作が終了するごとに、タイミン
グ信号φｒｅを上記リフレッシュ制御回路ＲＦＣに供給
する。このタイミング信号φｒｅは、上記リフレッシュ
アドレスカウンタＲＣＴＲを歩進するためのカウントパ
ルスとされる。

リフレッシュ制御回路ＲＦＣの具体的な構成とその動作
については、後で説明する。

タイミング発生回路ＴＧは、チップイネーブル信号ＧＥ
、ライトイネーブル信号ＷＥ及び出力イネーブル信号Ｏ
Ｅをもとに、上記各種のタイミング信号を形成し、各回
路に供給する。また、上記リフレッシュ制御回路ＲＦＣ
から供給されるタイミング信号φｒｓに従って、リフレ
ッシュ動作に必要な各種のタイミング信号を形成し、各
回路に供給する。さらに、タイミング発生回路ＴＯは、
１本のワード線に関するリフレッシュ動作が終了すると
、タイミング信号φｒｅを形成し、上記リフレッシュ制
御回路ＲＦＣに供給する。

（リフレッシュ制御回路） 次に前記リフレッシュ制御回路ＲＦＣについて詳細に説
明する。

第１図には前記リフレッシュ制御回路ＲＦＣの一例の回
路ブロック図が示されている。

第１図において、リフレッシュ制御回路ＲＦＣは、特に
制限されないが、リフレッシュタイマ回路ＲＴＭと、リ
フレッシュアドレスカウンタＲＣＴＲ及びリフレッシュ
用タイミング発生回路ＲＴＧとを含む。

前記リフレッシュタイマＲＴＭは、例えば従続された５
段のＣＭＯＳインバータエＮｖ１〜ＩＮ■５及び遅延回
路ＤＥＬによって構成されるリングオシレータを基本に
、そのＣＭＯＳインバータＩＮｖ１の出力端子とＣＭＯ
ＳインバータＩＮＶ２の入力端子との間に、所定の静電
容量を持つ容量性素子としてのキャパシタＣ１が配置さ
れている。このキャパシタＣ１は、特に制限されないが
、Ｎチャンネル型ＭＯ８ＦＥＴのゲート容量、或いはシ
リコン基板上に形成された薄い酸化膜の上に金属電極を
被せた構造の容量などによって構成される。キャパシタ
Ｃ１の一方の電極は回路の接地電位に結合され、その他
方の電極はノードＮ１としてＣＭＯＳインバータＩＮＶ
Ｉの出力端子とＣＭＯＳインバータＩＮＶ２の入力端子
とに結合されている。前記ＣＭＯＳインバータＩＮＶＩ
を構成するＮチャンネル型ＭＯ８ＦＥＴＱ２０のソース
電極と回路の接地電位との間には高抵抗ポリシリコンＲ
１が配置されている。

前記ＣＭＯＳインバータＩＮＶＩにおけるＰチャンネル
型ＭＯ８ＦＥＴＱ２１は前記キャパシタＣ１を電源電圧
Ｖｃｃに充電するための充電経路を構成し、また、前記
ＭＯ８ＦＥＴＱ２０及び高抵抗ポリシリコンＲ１はキャ
パシタＣ１の放電経路を構成する。前記ノードＮ１に入
力端子が結合されたＣＭＯＳインバータＩＮＶ２は当該
ノードＭ１のレベルを所定の論理しきい値をもって判定
するレベル判定回路として機能する。そして、該ＣＭＯ
ＳインバータＩＮＶ２の出力端子と前記ＣＭＯＳインバ
ータＩＮＶＩの入力端子との間に結合されたＣＭＯＳイ
ンバータＩＮＶ３．遅延回路ＤＥＬ、　及びＣＭＯＳイ
ンバータＩＮＶ４．ＩＮｖ５は、キャパシタＣＩを充電
してノードＮ１の電圧レベルを電源電圧Ｖｃｃに初期化
するためのリセット回路として機能する。尚、前記ＣＭ
ＯＳインバータＩＮＶ２の出力端子にゲート電極が結合
されたＮチャンネル型ＭＯ５ＦＥＴＱ２２は、該ＣＭＯ
ＳインバータＩＮＶ２の出力レベルがハイレベルに反転
された後キャパシタＣ１の電荷を急速に放電させて電源
ノイズなどによる誤動防止若しくはノイズマージン拡大
のために設けられている。また遅延回路ＤＥＬによる遅
延時間はリフレッシュタイマ回路ＲＴＭの発振周期に比
較して充分小さいものとされる。

ここで、第１図の回路ブロックの説明を先に進める前に
、第３＠に基づいてリフレッシュタイマ回路ＲＴＭの一
例動作タイミングを説明する。

前記ＣＭＯＳインバータＩＮＶ５の出力φｒがローレベ
ルにされると、これに同期してＭＯ８ＦＥＴＱ２１がタ
ーン・オンされ、キャパシタＣ１を介してノードＮ１が
ハイレベルに充電される。

そしてこの状態はノードＮ２をローレベルにディスチャ
ージしてインバータＩＮＶ５の出力信号φｒをハイレベ
ルに反転させる。これによりノードＮ１はオン状態のＭ
Ｏ３ＦＥＴＱ２０及び高抵抗ポリシリコンＲ１を介して
徐々に放電され、該レベルがＣＭＯＳインバータＩＮＶ
２の論理しきい値電圧以下まで低下されたとき、これを
検出するＣＭＯＳインバータＩＮＶ２の出力が反転され
る。

この出力変化はＣＭＯＳインバータＩＮＶ３からＣＭＯ
ＳインバータＩＮＶＩに伝達され、再びノ−ドＮ１が初
期レベルに充電される。このようにしてノードＮ１に対
する充電動作が繰返されることによってリフレッシュタ
イマ回路ＲＴＭが発振し、その発振周期に応する周期を
持つタイミング信号φｔｍが後述するリフレッシュ用タ
イミング発生回路ＲＴＧに与えられる。

前記タイミング信号φｔｍ及びリフレッシュ信号ＲＦＳ
Ｈが供給されるリフレッシュ用タイミング発生回路ＲＴ
Ｇは、上記リフレッシュ制御信号ＲＦＳＨ及びタイミン
グ信号φｔｍに従って、所定のリフレッシュモードを開
始する。すなわち、前述のように、リフレッシュ制御信
号ＲＦＳＨが一時的にローレベルとされる場合、タイミ
ング発生回路ＴＧは、オートリフレッシュモードと判定
し、リフレッシュアドレスカウンタＲＣＴＲによって指
定される１本のワード線に関するリフレッシュ動作を行
う、リフレッシュ制御信号ＲＦＳＨが、連続してローレ
ベルとされる場合、タイミング発生回路ＴＧは、セルフ
リフレッシュモードと判定し、リフレッシュアドレスカ
ウンタＲＣＴＲを歩進させながら、すべてのワード線に
関する一連のリフレッシュ動作を行う。このとき、リフ
レッシュ用タイミング発生回路ＲＴＧは、リフレッシュ
タイマ回路ＲＴＭから供給される上記タイミング信号φ
ｔｍに従って繰返し起動され、リフレッシュ制御信号Ｒ
ＦＳＨがローレベルとされる間、すべてのワード線に関
する一連のリフレッシュ動作を前記タイミング信号φｔ
ｍの周期Ｔｆｃ毎に繰返し実行する。

このようにリフレッシュタイマ回路ＲＴＭから出力され
るタイミング信号φｔｍの周期Ｔｆｃがセルフリフレッ
シュモードにおけるリフレッシュ動作の間隔時間を決定
する。このタイミング信号φｔｍの周期Ｔｆｃは、前記
ノードＮ１の初期電位がディスチャージされるときのＣ
Ｒ時定数で及びＣＭＯＳインバータＩＮＶ２の論理しき
い値電圧によって専ら決定される。前記ＣＲ時定数τの
抵抗成分は前記ＭＯ８ＦＥＴＱ２０のオン抵抗及び高抵
抗ポリシリコンＲ１の抵抗値によって決定される。

ここで、第４図に示されるようにダイナミック型メモリ
セルの情報保持時間は温度に依存し、該メモリセルの記
憶情報が消失しない限界のリフレッシュ間隔時間即ちポ
ーズリフレッシ４時間は温度上昇に従って殖くなり、極
めて大きな温度依存性を有する。例えば２５℃における
ポーズリフレッシュ時間は７０℃のそれにおける約８倍
とされる。

斯る事情の下において前記高抵抗ポリシリコンＲ１は、
温度に依存して変化されるポーズリフレッシュ時間を満
足しながらその変化に追従してタイミング信号φｔｍの
周期Ｔｆｃを変化させる機能を持つ、即ち、その高抵抗
ポリシリコンＲ１は第５図に例示されるようにＭＯＳト
ランジスタのオン抵抗や低抵抗ポリシリコンに比べて極
めて大きな負の温度係数を持つ、この温度依存性は前記
ポーズリフレッシュ時間の温度依存性に匹敵する程大き
い、これにより、温度が低い程高抵抗ポリシリコンＲ１
の抵抗値は益々大きくなり、これに応じて前記ノードＮ
１の初期電位をディスチャージするときのＣＲ時定数で
か大きくなるから、タイミング信号φｔｍの周期Ｔｆｃ
が長くなってセルフリフレッシュモードにおけるリフレ
ッシュ動作の間隔時間が引き延ばされる。逆に温度が高
い程高抵抗ポリシリコンＲ１の抵抗値は益々小さくなり
、これに応じて前記ノードＮ１の初期電位をディスチャ
ージするときのＣＲ時定数τが小さくなるから、タイミ
ング信号φｔｍの周期Ｔｆｃが短くなってセルフリフレ
ッシュモードにおけるリフレッシュ動作の間隔が短縮さ
れる。高抵抗ポリシリコンＲ１によりノードＮ１の初期
電位をディスチャージするときのＣＲ時定数τに対して
そのような傾向を得ることができるため、ＣＭＯＳイン
バータＩＮＶ２の論理しきい値電圧やＭＯ８ＦＥＴＱ２
０のオン抵抗などとの関係に従って前記高抵抗ポリシリ
コンＲ１の抵抗値や物理的な構造が決定されることによ
り、温度に依存して変化されるポーズリフレッシュ時間
を満足しながらその変化に追従してタイミング信号φｔ
ｍの周期ＴｆＣを変化させることができるようになる。

二二で高抵抗ポリシリコンＲ１について更に説明する。

高抵抗ポリシリコンＲ１はその抵抗値もしくは抵抗温度
係数という点において低抵抗ポリシリコンとは区別され
、概ね１メガオーム以上のシート抵抗値もしくは概ね数
％／　ｄ　ｅ　ｇの負の温度係数を持ち、これによって
ポーズリフレッシュ時間の温度依存性に匹敵する程大き
な負の抵抗温度係数を得る。ちなみに、不純物を高濃度
に導入して成る低抵抗ポリシリコンは概ね数百若しくは
千ｐｐｍ／ｄｅｇ程度の抵抗温度係数しか持たず、常温
を中心とする実用温度範囲においてはポーズリフレッシ
ュ時間の温度依存性とはかけ離れている。

ポリシリコン抵抗Ｒ１に関し製造プロセス的には目的と
するシート抵抗値に対する製造誤差が比較的小さいこと
が望ましいため、例えば第６図の領域Ａのシート抵抗値
をもって低抵抗ポリシリコンとして利用されることが多
く、また、第６図の領域Ｂのシート抵抗値をもって高抵
抗ポリシリコンとして利用されることが多い。但し１本
発明における高抵抗ポリシリコンの定義はそれに限定さ
れない、尚、第７図にはポリシリコン抵抗Ｒ１のシート
抵抗値に対する温度依存性が示されている。

前記高抵抗ポリシリコンＲ１は１例えば第８図に示され
るようにイントリンシックポリシリコンにより、そして
不純物を低濃度に導入したりして構成することができる
。即ち、第８図において領域ｉはイントリンシック領域
、Ｎ″″−はポリシリコンにＮ型不純物を低濃度に導入
した領域、Ｐ−−はポリシリコンにＰ型不純物を低濃度
に導入した領域であり、それら単体領域又はそれら領域
の適宜の組合せによって高抵抗ポリシリコンＲ１が構成
される。尚、Ｎ＋はポリシリコンにＮ型不純物を高低濃
度に導入した配線領域などであり、Ｐ◆はポリシリコン
にＰ型不純物を高低濃度に導入した配線領域などである
。

第９Ａ図及び第９Ｂｌｌには本実施例の擬似スタティッ
ク型ＲＡＭを３層のポリシリコン層と２層のメタル層を
用いたプロセスで製造される場合におけるメモリセル部
の断面構造及び高抵抗ポリシリコン部の断面構造例が示
される。また第１０Ａ図及び第１０Ｂ図には本実施例の
擬似スタティック型ＲＡＭを２層のポリシリコン層と２
層のメタル層を用いたプロセスで製造される場合におけ
るメモリセル部の断面構造及び高抵抗ポリシリコン部の
断面構造例が示される。

図において１は例えばＰ−型半導体基板に形成されたＰ
型ウェル領域、２はフィールド酸化膜、３はＭＯ８ＦＥ
ＴＱｍのソース・ドレイン領域を構成する拡散領域であ
る。図において４は第１層目ポリシリコン層、５は第２
層目ポリシリコン層、６は第３層目ポリシリコン層であ
る。７はアルミニウムなどから成る第１層目メタル層、
８は同じく第２層目メタル層であり、９，１０．１１は
絶縁膜、１２はパッシベーション膜である。

第９Ａ図に示されるメモリセル構造は所謂スタックドキ
ャパシタセル構造とされ、層間絶縁膜９で構成される誘
電体膜を第２層目ポリシリコン層５と第３層目ポリシリ
コン層６とで挾んで情報蓄積用キャパシタＣｓが構成さ
れる。３層ポリシリコンプロセスを用いる場合前記高抵
抗ポリシリコンＲ１は第９Ｂ図に示されるように第３層
目ポリシリコン層６の一部に形成される。尚、高抵抗ポ
リシリコンＲ１が他の部分の電界の影響を受けないよう
に第１層目ポリシリコン層４と第１層目メタル層７で挾
んでシールドしである。

第１０Ａ図に示されるメモリセル構造はプレーナ型セル
構造とされ、シリコンナイトライドなどの絶縁膜９で構
成される誘電体膜を第１層目ポリシリコン層４と第２層
目ポリシリコン層５とで挾んで情報蓄積用キャパシタＣ
ｓが構成される。２層ポリシリコンプロセスを用いる場
合前記高抵抗ポリシリコンＲ１は第１０Ｂ図に示される
ように第１層目ポリシリコン層４の一部に形成される。

尚、高抵抗ポリシリコンＲ１の直上に位置する第１層目
メタル層７は該高抵抗ポリシリコンＲ１のシールドとし
て利用される。

次にこのように構成されたリフレッシュ制御回路ＲＦＣ
の全体的な動作を説明する。

各リフレッシュサイクルにおいて、リフレッシュ用タイ
ミング発生回路ＲＴＧは、まずリフレッシュ動作を起動
するためのタイミング信号φｒｇを一時的にハイレベル
とする。これにより、タイミング発生回路ＴＧは、リフ
レッシュ動作を開始し、１ワ一ド線分のリフレッシュ動
作が終了した時点でタイミング信号φｒｅをリフレッシ
ュ用タイミング発生回路ＲＴＧに返送する。リフレッシ
ュ用タイミング発生回路ＲＴＧは、このタイミング信号
φｒｅが返送されることで、タイミング信号φｒｃを形
成し、リフレッシュアドレスカウンタＲＣＴＲに供給す
る。

リフレッシュアドレスカウンタＲＣＴＲは、リフレッシ
ュ用タイミング発生回路ＲＴＧから供給されるタイミン
グ信号φｒｅに従って、歩進動作を行う、リフレッシュ
アドレスカウンタＲＣＴＲの計数値すなわちリフレッシ
ュアドレス信号ｒｘＯ〜ｒｘｉは、前述のように、アド
レスマルチプレクサＡＭＸを介してローアドレスデコー
ダＲＤＣＲに供給され、これによりリフレッシュすべき
ワード線が指定される。リフレッシュアドレスカウンタ
ＲＣＴＲは、その計数値が最終値すなわち”　ｍ　”に
達すると、次はＯに戻り再び歩進動作を行なう。

セルフリフレッシュモードが開始されてからリフレッシ
ュタイマ回路ＲＴＭの発振周期ｒｆｃが経過すると、上
記タイミング信号φｔｍが一時的にローレベルとされる
。これにより、リフレッシュ用タイミング発生回路ＲＴ
Ｇは、リフレッシュアドレスカウンタＲＣＴＲにより示
されるアドレスに従い、１ワ一ド線分のリフレッシュ動
作を行なう。このリフレッシュ動作が終了するとリフレ
ッシュアドレスカウンタＲＣＴＲは一つ歩進し、リフレ
ッシュ制御回路ＲＦＣは再び上記タイミング信号φｔｍ
を待って待機状態となる。

以下、リフレッシュ用タイミング発生回路ＲＴＧは、リ
フレッシュタイマ回路ＲＴＭから上記タイミング信号φ
ｔｍが供給されるごとにリフレッシュ動作を開始し、最
終的に全ワード線ＷＯ〜Ｗｍを周期的にリフレッシュす
る。つまり、それぞれのワード線はＴｆｃＸ（ｍ＋１）
の周期で定期的にリフレッシュされる。

リフレッシュ制御信号ＲＦＳＨがハイレベルに戻される
と、リフレッシュ用タイミング発生回路ＲＴＧは、リフ
レッシュ動作を中止する。これにより、擬似スタティッ
ク型ＲＡＭは、次の選択状態に備える。

一方、リフレッシュ制御信号ＲＦＳＨが所定の周期で繰
返しハイレベルからローレベルに変化される場合、擬似
スタティック型ＲＡＭはオートリフレッシュサイクルと
される。このとき、リフレッシュ用タイミング発生回路
ＲＴＧは、タイミング信号φｒｓを単発的に形成し、タ
イミング発生回路ＴＧに供給する。これに対し、タイミ
ング発生回路ＴＧは、１ワ一ド線分のリフレッシュ動作
を実行し、このリフレッシュ動作が終了した時点で、タ
イミング信号φｒｅを返送する。これにより、リフレッ
シュ用タイミング発生回路ＲＴＧは、タイミング信号φ
ｒＱをリフレッシュアドレスカウンタＲＣＴＲに供給し
、リフレッシュアドレスカウンタＲＣＴＲを一つ歩進さ
せる。

オートリフレッシュサイクルとセルフリフレッシュサイ
クルはＲＦＳＨ信号のローパルスの幅で区別され、ＲＦ
ＳＨ信号のローレベル期間が一定期間以上続くとセルフ
リフレッシュサイクルに入る。オートリフレッシュサイ
クルにおけるリフレッシュ動作は、リフレッシュ制御信
号ＲＦＳＨがハイレベルからローレベルに変化されるご
とに、１ワ一ド線分ずつ実行されるものとなる。

本実施例の擬似スタティック型ＲＡＭ、ことにリフレッ
シュ制御回路ＲＦＣによれば以下の効果を得ることがで
きる。

（１）その発振周期ｒｆｃによりセルフリフレッシュモ
ードにおけるリフレッシュ動作の間隔時間を決定リフレ
ッシュタイマ回路ＲＴＭは、前記ノードＮ１の初期電位
をディスチャージするための放電経路に高抵抗ポリシリ
コンＲ１を有し、該高抵抗ポリシリコンＲ１は、前記ポ
ーズリフレッシュ時間の温度依存性に匹敵する程大きな
負の抵抗温度係数を持ち、温度に依存して変化されるポ
ーズリフレッシュ時間を満足しながらその変化に追従し
てその発振周期ｒｆｃを変化させる。即ち、その高抵抗
ポリシリコンＲ１は、温度が低い程大きな抵抗値を採っ
て前記放電経路のＣＲ時定数τを大きくして、換言すれ
ばその発振周期ｒｆｃを長くなして、セルフリフレッシ
ュ動作の間隔時間を引き延ばす。また、温度が高い径小
さな抵抗値を採って前記放電経路のＣＲ時定数τを小さ
くして、換言すればその発振周期Ｔｆｃを短くして、セ
ルフリフレッシュ動作の間隔時間を短縮する。

これにより、温度に依存して変化されるポーズリフレッ
シュ時間を満足しながらその変化に追従してセルフリフ
レッシュ動作の間隔時間を変化させることができる。

（２）これにより、擬似スタティック型ＲＡＭの使用上
限温度で必要とされるポーズリフレッシュ時間を確保す
るために比較的リフレッシュ間隔時間が短くなるように
回路の定数を設定しておかなければならないという従来
の制約がら逃れることができる。即ち、使用温度範囲の
ほぼ全域でそのような間隔の比較的短い期間毎にセルフ
リフレッシュ動作を行うようにしておかなくても、使用
温度範囲の全域においてポーズリフレッシュ時間を満足
させることができる。したがって、リフレッシュタイマ
回路ＲＴＭを含む擬似スタティック型ＲＡＭなどの待機
時もしくはバッテリバックテップ時におけるセルフリフ
レッシュのための電力消費量を低減することができる。

（３）リフレッシュタイマ回路ＲＴＭはオンチップ化さ
れているから、蓄積電荷の接合リークなどポーズリフレ
ッシュ時間に影響を与える半導体集積回路チップそれ自
体の温度と、リフレッシュタイマ回路ＲＴＭそれ自体の
温度が良好に一致するようになり、これによって、ポー
ズリフレッシュ時間の温度依存性に対しダイナミック型
半導体記憶素子のリフレッシュ間隔時間を忠実にもしく
は高精度に制御可能になる。この結果、当該制御誤差に
対する余裕を小さくすることができるため、−層電力消
費量を低減することができる。

（４）ポーズリフレッシュ時間の温度依存性に見合う程
大きな負の抵抗温度係数を持つものとじて高抵抗ポリシ
リコンＲ１を採用し、これをオンチップ化されたリフレ
ッシュタイマ回路ＲＴＭの放電経路に配置するというこ
とにより、温度の検出手段並びにその検出結果に基づい
て放電経路のＣＲ時定数を制御する手段を夫々別々にさ
らには外付けで配置しなくてもよくなり、上記一連の効
果を極めて簡単な構成によって得ることができる。

〔実施例２〕 第１１図には上記実施例の擬似スタティック型ＲＡＭに
適用可能な別のリフレッシュタイマ回路ＲＴ　Ｍ　ａの
例が示される。

このリフレッシュタイマ回路ＲＴ　Ｍ　ａは、前記キャ
パシタＣ１や高抵抗ポリシリコンＲ１などのプロセスば
らつきに対しても容易に対処しようとするための構成で
あり、ヒユーズＦ１によって選択可能な別のキャパシタ
Ｃ２が並設されると共に、フユーズＦ２．Ｆ３によって
選択可能な別の高抵抗ポリシリコンＲ２，Ｒ３が並設さ
れている。この回路においては、ノードＮ１の放電経路
に含まれる容量値や抵抗値がプロセスばらつきによって
期待値を外れたとき、それらフユーズＦｌ、Ｆ２゜Ｆ３
を熔断するか否かによってそれらの値を修正もしくは調
整するために利用される。特に高抵抗ポリシリコンのシ
ート抵抗値がプロセスばらつきによって比較的大きな影
響を受けやすいような場合に効果的である。

このリフレッシュタイマ回路ＲＴ　Ｍ　ａにおけるその
他の構成は第１図と同様であり、また斯るリフレッシュ
タイマ回路ＲＴ　Ｍ　ａを搭載した擬似スタティック型
ＲＡＭも上記実施例同様の効果がある。

尚、高抵抗ポリシリコンＲ１などを選択するためのフユ
ーズの配置は、Ｆ２のようにその放電経路に直接配置す
る手法、或いは該放電経路にはＭＯ８ＦＥＴＱ２３を配
置しておき、フユーズＦ３のようにそのＭＯ８ＦＥＴＱ
２３のスイッチ状態を制御する回路に配置する手法の何
れをも任意に選択することができ、また何れか一方の回
路構成に統一することもできる。そして斯るＭＯ８ＦＥ
ＴＱ２３のスイッチ状態を制御する回路は、同図に示さ
れるようなＰチャンネル型ＭＯ８ＦＥＴＱ２４．Ｑ２５
．Ｎチャンネル型ＭＯ８ＦＥＴ２６、及び当該フユーズ
Ｆ３を含むスタティックラッチ類似の構成に限定されず
、その他の回路構成を採用することもできる。

〔実施例３〕 第１２図には上記実施例の擬似スタティック型ＲＡＭに
適用可能なさらに別のリフレッシュタイマ回路ＲＴＭｂ
の例が示される。

このリフレッシュタイマ回路ＲＴＭｂは、高抵抗ポリシ
リコンＲ１に換えてソース、ドレイン、及びチャンネル
部がポリシリコンによって形成されたポリシリコンＭ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｐ　ｓを採用したものである。

このポリシリコンＭＯ８ＦＥＴＱｐＳは、特に制限され
ないが、半導体基板又はウェル領域に酸化膜を介して形
成されたポリシリコン層にドレイン・ソース電極を構成
し、その上にゲート酸化膜を介してゲート電極を配置し
たＮチャンネル型とされる０例えば第１３図に示される
ように低濃度のＰ型不純物を導入したＰ−領域によって
チャンネルが構成され、その両側の構成されるソース領
域Ｓ及びドレイン領域りは高濃度にＮ型不純物を導入し
たＮ＋領領域よって構成される。

尚、第１３図においてＧはゲート領域である。

第１２図において当該ポリシリコンＭＯ８ＦＥＴＱｐｓ
のゲート電極には接地電位を供給して、オフ状態にして
おく。これにより当該ポリシリコンＭ　ＯＳ　Ｆ　Ｅ　
Ｔ　Ｑ　ｐ　ｓは高抵抗ポリシリコンと実質的に同じよ
うな高抵抗をもってそのドレインからソースにリーク電
流を僅かづつ流す。しかもチャンネル領域は高抵抗ポリ
シリコンと同様に極めて大きな負の抵抗温度係数を呈す
る。したがって、第１実施例のリフレッシュタイマ回路
ＲＴＭと同様に待機時もしくはバッテリバックアップ時
のセルフリフレッシュにおける電力消費量など同様の効
果を得ることができる。

〔実施例４〕 第１４図には上記実施例の擬似スタティック型ＲＡＭに
適用可能なその他のリフレッシュタイマ回路ＲＴ　Ｍ　
ｃの例が示される。

このリフレッシュタイマ回路ＲＴ　Ｍ　ｃは、初期状態
においてノードＮ１をディスチャージしてから当該ノー
ドＮ１を充電するという動作を繰り返して発振する形式
を持つものであり、前記高抵抗ポリシリコンＲ１を充電
経路に配置すると共に、さらにＣＭＯＳインバータＩＮ
Ｖ６．ＩＮＶ７を追加してリングオシレータのような発
振回路が構成される。斯る構成においても上記第１実施
例同様の効果を得るものである。尚、この場合において
も第２実施例で説明したフユーズによる選択可能な構成
並びに第３実施例で説明したポリシリコンＭＯ８ＦＥＴ
を用いる構成を採用することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが１本発明はそれに限定されるもので
はなくその要旨を逸脱しない範囲において種々変更する
ことが可能である。

例えば、上記実施例ではノードＮ１の充放電によるレベ
ル変化を検出するレベル判定回路をＣＭＯＳインバータ
によって構成したが、その他の回路形式を持つインバー
タ、さらには別の回路形式を採用してもよい。また、ノ
ードＮ１に対する放電経路及び充電経路をＣＭＯＳイン
バータＩＮＶ１のＮチャンネル型ＭＯ８ＦＥＴ及びＰチ
ャンネル型ＭＯ８ＦＥＴによって基本的に構成したが、
この回路形式についても適宜変更することができる。

また、セルフリフレッシュ周期はリフレッシュタイマ回
路の出力周期信号によって直接決定する構成に限定され
ず、これを分周して利用するようにしてもよい。

そして、第２図の回路ブロックにおいて、メモリアレイ
Ｍ−ＡＲＹは複数個のメモリマットによって構成しても
よい。但しこの場合には、各メモリマットにおいて夫々
１本のワード線を選択するようにして、複数ワード線に
関するリフレッシュ動作を同時に行うようにしてもよい
。また、擬似スタティック型ＲＡＭは、同時に複数ビッ
トの情報を入出力することができるものであってもよい
し、前記複数個のメモリマットによって各アドレスデコ
ーダを共用するようにしてもよい。擬似スタティッ型Ｒ
ＡＭの回路ブロック構成や制御信号及びアドレス信号な
どはその他種々の態様を採り得る。また、ダイナミック
型メモリセルの情報記憶用キャパシタは所謂トレンチ形
式によって構成することができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である擬似スタティック型
ＲＡＭに適用した場合について説明したが、それに限定
されるものではなく１例えば、通常のダイナミック型Ｒ
ＡＭなどの半導体記憶装置、そして、該半導体記憶装置
や同様のタイマ回路を有するマイクロコンピュータのよ
うな各種半導体集積回路にも適用することができる。本
発明は、少なくとも容量性素子の充放電を利用したタイ
マ回路を内蔵する半導体集積回路に広く適用することが
できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものよって
得られる効果を簡単に説明すれば下記の通りである。

すなわち、容量性素子が初期化レベルから充電又は放電
される動作時間に応じてリフレッシュ動作の間隔時間を
決定するタイマ回路の充電経路又は放電経路に、比較的
大きな負の抵抗温度係数を持つ高抵抗ポリシリコン又は
ポリシリコンＭＩＳ型トランジスタを採用すると共に、
該タイマ回路をダイナミック型半導体記憶素子と共にオ
ンチップ化することにより、温度に依存して変化される
ポーズリフレッシュ時間を満足しながらその変化に追従
してセルフリフレッシュ動作の間隔時間を変化させるこ
とができるという効果がある。

これにより、半導体集積回路の使用上限温度で必要とさ
れるポーズリフレッシュ時間を確保するために比較的リ
フレッシュ間隔時間を短くするように回路の定数を予め
設定しなくてもよくなり、使用温度範囲のほぼ全域でそ
のような間隔の比較的短い期間毎にセルフリフレッシュ
動作を行うようにしておかなくても、使用温度範囲の全
域においてポーズリフレッシュ時間を満足させることが
できる。したがって、リフレッシュ動作の間隔時間を決
定するためのタイマ回路を含む半導体集積回路をその使
用上限温度より低い温度で使用した場合に待機時のセル
フリフレッシュのための電力消費量を低減することがで
きるという効果がある。

そして、タイマ回路はオンチップ化されているから、蓄
積電荷の接合リークなどポーズリフレッシュ時間に影響
を与える半導体集積回路チップそれ自体の温度と、タイ
マ回路それ自体の温度が良好に一致するようになり、こ
れによって、ポーズリフレッシュ時間の温度依存性に対
しダイナミック型半導体記憶素子のリフレッシュ間隔時
間を忠実にもしくは高精度に制御可能になる。この結果
、当該制御誤差に対する余裕を小さくすることができる
ため、−層電力消費量を低減することができる。

さらに、ポーズリフレッシュ時間の温度依存性に見合う
程大きな負の抵抗温度係数を持つものとして高抵抗ポリ
シリコンやポリシリコンＭＩＳ型トランジスタを採用し
、これをオンチップ化されたタイマ回路の放電経路又は
充電に配置するということにより、温度の検出手段並び
にその検出結果に基づいて放電経路又は充電経路のＣＲ
時定数を制御する手段を別々にさらには外付けで配置し
なくてもよくなり、上記一連の効果を極めて簡単な構成
によって得ることができる。

また、タイマ回路に含まれる容量性素子や高抵抗ポリシ
リコンを、フユーズの熔断プログラムによって所望の値
に選択可能にすることにより、前記容量性素子や高抵抗
ポリシリコンなどのプロセスばらつきに対しても容易に
対処することができる。

【図面の簡単な説明】

第１図は本発明の第１実施例に係る擬似スタティック型
ＲＡＭに含まれるリフレッシュタイマ回路の回路図、 第２図は本発明の一実施例に斯る擬似スタティック型Ｒ
ＡＭのブロック図、 第３図はそのリフレッシュタイマ回路の動作タイミング
図。 第４図はポーズリフレッシュ時間の温度依存性を示す一
例説明図、 第５図は高抵抗ポリシリコンと低抵抗ポリシリコンなど
との抵抗値の温度依存性に関する比較説明図。 第６図はポリシリコン抵抗のシート抵抗値についての説
明図、 第７図は高抵抗ポリシリコンの温度依存性をそのシート
抵抗値によって示す一例説明図。 第８図は高抵抗ポリシリコンの構造説明図、第９Ａ図及
び第９Ｂ図は３層ポリシリコンプロセスを用いて製造さ
れた擬似スタティック型ＲＡＭにおけるメモリセル部の
断面図及び高抵抗ポリシリコン部の断面図、 第１０Ａ図及び第１０Ｂ図は２層ポリシリコンプロセス
を用いて製造された擬似スタティック型ＲＡＭにおける
メモリセル部の断面図及び高抵抗ポリシリコン部の断面
図。 第１１図は本発明の第２実施例に斯る擬似スタティック
型ＲＡＭに含まれるリフレッシュタイマ回路の回路図、 第１２図は本発明の第３実施例に斯る擬似スタティック
型ＲＡＭに含まれるリフレッシュタイマ回路の回路図、 第１３図はポリシリコンＭＯ５ＦＥＴの構造説明図。 第１４図は本発明の第４実施例に斯る擬似スタティック
型ＲＡＭに含まれるリフレッシュタイマ回路の回路図で
ある。 Ｍ−ＡＲＹ・・・メモリアレイ、Ｑｍ・・・選択用ＭＯ
５ＦＥＴ、Ｃｓ・・・情報蓄積用キャパシタ、ＲＦＣ・
・・リフレッシュ制御回路、ＲＴＭ・・・リフレッシュ
タイマ回路、ＲＴＧ・・・リフレッシュ用タイミング発
生回路、ＲＣＴＲ・・・リフレッシュアドレスカウンタ
、ＩＮＶＩ　〜ＩＮＶ５・ＣＭＯＳインバータ、Ｒ１・
・・高抵抗ポリシリコン、Ｃ１・・・キャパシタ、φｔ
ｍ・・・タイミング信号、ＲＴ　Ｍ　ａ・・・リフレッ
シュタイマ回路、Ｆ１〜Ｆ３・・・フユーズ、Ｃ２・・
・キャパシタ、Ｒ２，Ｒ３・・・高抵抗ポリシリコン、
ＲＴＭｂ・・・リフレッシュタイマ回路、Ｑｐｓ・・・
ポリシリコンＭＯ８ＦＥＴ、ＲＴＭｃ・・・リフレッシ
ュタイマ回路、ＩＮＶ６．ＩＮＶ７・ＣＭＯＳインバー
タ。 第　　３　図 ｆＣ 朽−佼計コ朽へ＠蓄「ラ　デミ ばっ 派 牌曇〒（牌肢う） 第 ８ 図 １ 第 １０Ａ図 第 １０８図 第 図 第 Ｂ 図 １ 第 図

Claims (1)

1. 【特許請求の範囲】 １、リフレッシュ動作を必要とするダイナミック型半導
   体記憶素子と、該記憶素子をリフレッシュするためのリ
   フレッシュ制御回路とを一つの半導体基板に含んで成る
   半導体集積回路において、 前記リフレッシュ制御回路は、リフレッシュ動作の間隔
   時間を決定するためのタイマ回路を含み、 前記タイマ回路は、容量性素子が初期化レベルから充電
   又は放電される動作時間に応じて周期信号を形成するも
   のであって、その充電経路又は放電経路には比較的大き
   な負の抵抗温度係数を持つ高抵抗ポリシリコンを含む、 半導体集積回路。 ２、前記高抵抗ポリシリコンは、シート抵抗値が１メガ
   オーム以上の抵抗値を持つものである。 請求項１記載の半導体集積回路。 ３、前記高抵抗ポリシリコンは、ダイナミック型半導体
   記憶素子の記憶情報が消失しない限界のリフレッシュ間
   隔時間の温度依存性に概ね匹敵する大きな温度依存特性
   を有するものである、請求項１記載の半導体集積回路。 ４、前記容量性素子又は高抵抗ポリシリコンは、フェー
   ズの熔断プログラムによって所望の値に選択されて成る
   、 請求項１乃至３の何れか１項記載の半導体集積回路。 ５、リフレッシュ動作を必要とするダイナミック型半導
   体記憶素子と、該記憶素子をリフレッシュするためのリ
   フレッシュ制御回路とを一つの半導体基板に含んで成る
   半導体集積回路において、 前記リフレッシュ制御回路は、リフレッシュ動作の間隔
   時間を決定するためのタイマ回路を含み、 前記タイマ回路は、容量性素子が初期化レベルから充電
   又は放電される動作時間に応じて周期信号を形成するも
   のであって、その充電経路又は放電経路には、ソース、
   ドレイン、及びチャンネル部がポリシリコンによって形
   成されたポリシリコンＭＩＳ型トランジスタを含む、半
   導体集積回路。 ６、セルフリフレッシュモードを持つダイナミック型Ｒ
   ＡＭ又は擬似スタティック型ＲＡＭとして構成される、 請求項１乃至５の何れか１項記載の半導体集積回路。