TWI442397B - 動態隨機存取記憶體裝置及具有溫度補償式自行再新之記憶體單元之自行再新方法 - Google Patents

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Description

動態隨機存取記憶體裝置及具有溫度補償式自行再新之記憶體單元之自行再新方法
一般言之，本發明與半導體積體電路有關，更特定地說，與具有自行再新功能之動態隨機存取記憶體裝置、自行再新動態隨機存取記憶體之資料儲存單元的方法，以及用於動態隨機存取記憶體裝置內的自行再新控制器有關。
在動態隨機存取記憶體(DRAM)積體電路裝置中，典型上，DRAM單元陣列按列與行配置，以使得陣列中特定的DRAM單元可經由指定它的列及行被定址。字線將一列的單元連接至一組位元線感測放大器，其偵測該些單元中的資料。在讀取操作中，感測放大器中資料的子集被選擇，或"行選擇"以輸出資料。DRAM單元為"動態的"係意指其所儲存的資料(典型上是在儲存電容器上儲存電荷的型式)在一相對短的時間周期後會消失。因此，為保持該資訊，DRAM單元的內容必須周期性地再新。儲存電容器的充電或放電狀態，必須以反覆的方式再施加到各個記憶體單元。每次再新操作之間可允許的最大時間量，是由組成DRAM單元陣列之該些電容器的電荷儲存能力所決定。典型上，DRAM製造商會指明保證資料保留在DRAM單元中所需的再新時間。
再新操作與讀取操作類似，但沒有資料從位元線感測放大器輸出。單元中資料被感測放大器感測後接著是恢復操作，其致使資料被再寫入單元中。因此，該資料"被再新"。該再新操作是按照列位址致能一字線，並致能一感測放大器。此外，再新操作可不接收外部的再新位址，經由操作感測放大器來實施。在此情況中，整合在DRAM晶片中的再新位址計數器產生一列位址，隨後接收一外部的開始位址。
通常，再新操作可分類成"自動再新"與"自行再新"。在晶片操作期間，當再新命令被周期性地產生及接收時，發生自動再新操作。在自動再新期間，到晶片之其它命令的接收被中斷，且再新被實施。接著，該晶片被允許接收並按其它命令動作。當在休眠或待機模式時為保持已寫入記憶體單元的資料，自行再新操作在DRAM內執行再新操作。熟悉此方面技術之人士應瞭解，典型上，休眠模式是裝置的低耗電操作模式，在裝置中沒有正在或將要執行的操作。
當晶片在所謂的"休眠"模式中操作時，為實施自行再新操作，建立有規律之單元資料的內部讀取及該資料的再寫入，以便防止資料流失。內部計時器控制自行再新的頻率。自行再新控制電路係由內部振盪器、分頻器及再新計數請求方塊構成。可包括温度監視及可變再新率控制電路。在具有自行再新功能的習知DRAM積體電路中，當有需要時，該裝置自動地切換到自行再新模式以實施自行再新。
為得到高速操作及高密度的積體電路，已引進了諸90nm,65nm及45nm之深次微米的CMOS製程，且已用來實施很多半導體IC裝置。對這些深次微米的CMOS製程而言，MOS電晶體的尺度縮小(即，具有已縮小之最小的電晶體尺寸)，且它們的臨界電壓(Vth)下降。不過，臨界電壓的下降致使明顯的次臨界漏電(即，在電晶體閘極電壓低於臨界電壓的情況下出現洩漏電流)，並因此使得基於此較低臨界電壓的半導體IC在正常操作及在節電模式中操作會消耗較多的電力。由於DRAM單元包括一尺寸極小的存取電晶體將儲存電容器耦接至位元線，儲存電容器所儲存的電荷會從此存取電晶體很快地洩漏。因此，需要更頻繁的"自行再新"操作。
圖1A顯示在習知DRAM中所發現的自行再新控制器，圖1B顯示圖1A中所示DRAM裝置所用信號的相對時序序列。現請參閱圖1A及1B，經由命令信號111可啟動"自行再新"模式，也是熟知的"休眠"模式。回應具有自行再新登入命令"SELF－REF ENTRY"的該命令信號111，自行再新模式偵測器113致能一自行再新模式信號115以便啟動"高"(即，"高"邏輯位準電壓Vdd)。回應該"高"的自行再新模式信號115，內部振盪器117被初始化以開始產生具有預定脈衝周期Tosc及脈衝寬度Twosc的自行再新振盪信號119。振盪信號119經由自行再新請求產生器121與其它信號結合，依次產生自行再新請求振盪信號123。請求信號123致能一內部列位址計數器125，以產生具有適當內部列位址的位址信號127。列位址解碼器129解碼該內部列位址以提供經解碼的位址信號131，以該結果啟動所選擇的字線。當自行再新模式偵測器113接收一自行再新離開命令"SELF－REF EXIT"的信號命令111時，自行再新模式信號115變為"低"(即"低"邏輯位準電壓Vss)，且內部振盪器117被去能，該結果使振盪信號119的產生停止。之後，不再提供再新DRAM記憶體單元的再新自行再新請求信號123。
在習知DRAM中的自行再新控制器包括一補償控制器141，其接收補償信號143。補償控制器141提供一控制信號145給內部振盪器117，以調整該振盪脈衝周期Tosc，藉以涵蓋一寬範圍之DRAM單元的保持時間因温度而改變。通常，温度愈高所需的再新頻率也愈高，温度愈低，所需的再新頻率也愈低。如果補償信號143中包括裝置温度改變的資訊，則內部振盪器117會調整或改變脈衝周期Tosc。回應裝置的温度，自行再新重複率(其與脈衝周期Tosc直接相關)在控制下改變("温度補償式自行再新(TCSR)"。由於洩漏電流視裝置的温度而定，因此，當裝置的温度下降到低於標稱值時，自行再新的重複率變得較長，且當裝置的温度上升到高於標稱值時則變得較短。
多種類型的記憶體單元都可用做為DRAM單元。例如，現在的記憶體裝置中使用金屬－絕緣體－金屬(MIM)單元，特別是用於邏輯嵌入型記憶體。例如，在90奈米製程的情況中，溝單元的DRAM(trench cell based DRAM)裝置具有20fF之較大的電容。另一方面，MIM電容器單元具有6fF的電容。不像堆疊型或溝單元，由於邏輯式(logic－based)之製程中固有的小電容及高漏電，MIM單元不保證夠長的再新特性。因此，必須努力提高MIM單元的再新特性。在邏輯實施中，再新特性的不確定及電流的洩漏，使得在DRAM晶片中很難增加相關的邏輯區塊。現在，DRAM裝置廣泛地應用於行動產品，其中需要較長的電池壽命。在行動產品中，為延長電池壽命，做為增補特徵之一的TSCR功能現在激增。TSCR功能根據裝置所經驗的温度控制再新的時間周期。來自單元製程之特性及環境温度是兩獨立的因數，其會動態地要求改變再新的時間周期。
記憶體單元受限於其小的電容，諸如MIM單元，很容易在一短時間周期內喪失資料的極性。因此，相關的電路必須彈性改變或調整再新的時間周期，以便涵蓋所有可能的再新時間特性。當TSCR功能被採用為特徵之一時，解決此問題的方案會增加邏輯電路的量及它的複雜度。如吾人所習知，再新時間會隨著温度呈指數地惡化。因此，有兩個因數可改變再新時間周期，亦即，温度及無可避免之製程變異及缺陷導向之問題所造成之固有的再新特性。
針對及討論此問題的文獻有(i)S.Takase等人"A 1.6－GByte/s DRAM with flexible mapping redundancy technique及additional refresh scheme",IEEE Journal of Solid－State Circuits,vol.34,pp.1600－1606,1999年11月,IEEE Journal of Solid－State Circuits；(ii)Y,ldei等人,"Dual－period self－refresh scheme for low－power DRAM'S with on－chip PROM mode register",IEEE Journal of Solid－State Circuits,vol.33,pp.253－259,1998年2月；以及(iii)T.Tsuruda等人,"High－speedlhigh－bandwidth design methodologies for on－chip DRAM core multimedia system LSl's",IEEE Journal of Solid－State Circuits,vol.32,pp.477－482,1997年3月。他們顯示如何根據漏電位準及温度產生自行再新時間及單元再新時間之特性。不過，他們並未提及任何有關行動產品之主要特徵的TSCR問題，以及如何結合這兩個使再新時間改變的因數。習慣上，TCSR與再新時間特性是分開來考慮兩個獨立問題，每一個都有各自且獨立的解決方案。
因此，吾人需要為此兩獨立的問題提供一融合的邏輯方法，沒有因各自獨立的邏輯解決方案所造成之大面積的代價。吾人希望提供的記憶體裝置其DRAM單元具有多樣的再新時間特性及TSCR功能。
本發明的目的是提供一改進的動態隨機存取記憶體(DRAM)裝置，具有温度補償式自行再新功能之自行再新記憶體單元的方法，以及用於動態DRAM裝置的自行再新控制器。
按照本發明的一態樣中，提供一動態隨機存取記憶體(DRAM)裝置，其包括按列及行配置的DRAM單元陣列，以及在自行再新模式中用於控制DRAM單元之資料再新率的再新電路。該陣列的每一DRAM單元被耦接至對應列的字線及對應行的位元線。
該再新電路包括一模式偵測電路，用於偵測進入及離開該自行再新模式，以提供自行再新模式信號。此外，該再新電路也包括一振盪電路，用於回應該自行再新模式信號產生一振盪信號，以提供一基本時間周期。此外，該再新電路包括一再新時間改變電路，用於回應與該DRAM裝置相關之製程變異及與該DRAM裝置相關之温度改變之兩再新時間改變因數其中之一，改變該基本時間周期。該再新時間改變電路再回應另一再新時間改變因數進一步改變該經改變的時間周期，以為自行再新提供經進一步改變的時間周期。
例如，該再新時間改變電路包括第一及第二改變電路。該第一改變電路回應該一個再新時間改變因數而改變該振盪信號的重複周期，並提供具有該經改變之時間周期的第一周期改變信號。該第二改變電路回應另一再新時間改變因數而改變該第一周期改變信號的該重複周期，並提供具有經進一步改變之時間周期的第二周期改變信號。因此，該基本時間周期被該第一及第二改變電路改變，以為該陣列之該DRAM單元的自行再新提供經進一步改變的時間周期
有利的是該第一改變電路包括第一頻率產生電路，其回應具有一振盪頻率的該振盪信號而產生第一組m個頻率信號。該m個頻率信號每一個都具有與該振盪頻率相關之不同的頻率，其中m是一大於1的整數。此外，包括第一選擇電路，用以從該第一組m個頻率信號中選擇一個信號，以便提供該所選擇的信號做為該第一周期改變信號。
該第二改變電路包括第二頻率產生電路，其回應該第一周期改變信號產生第二組n個頻率信號。該n個頻率信號每一個都具有與該振盪信號相關之不同的頻率，其中n是一大於1的整數。此外，包括第二選擇電路，用以從該第二組n個頻率信號中選擇一個信號，以便提供該所選擇的信號做為該第二周期改變信號。
例如該第一頻率產生電路包括第一分頻電路，其按照第一參數分除該振盪頻率，並產生該第一組m個頻率信號。該第一選擇電路選擇該m個經分除之不同頻率信號中的一個信號。該第二頻率產生電路包括第二分頻電路，其按照第二參數分除該第一周期改變信號的頻率，以產生該第二組n個頻率信號。該第二選擇電路選擇該n個經分除之不同頻率信號中的一個信號。
有利的是該DRAM裝置具有一因數提供電路，其提供與該DRAM裝置相關之製程變異的該因數及與該DRAM裝置相關的該温度改變。例如，該因數提供電路包括第一及第二因數提供器，用以指定該第一及第二參數。該第一頻率產生電路按照該指定的第一參數分除該振盪信號的該頻率。該第二因數提供器按照該指定的第二參數分除該第一周期分除信號的該頻率。
有利的是該第一因數提供器包括一製程變異提供器，其提供用來指定該第一參數的製程變異碼。該製程變異碼係從包含DRAM特性的該製程變異中導出。該第二因數提供器包括一温度改變提供器，其提供一用來指定該第二參數的温度改變碼。該温度改變碼係從感測自該DRAM裝置的温度改變中導出。該製程變異提供器包括第一產生器，其產生代表複數個該DRAM特性變異的製程變異碼。該温度改變提供器包括第二產生器，其產生代表所感測之温度變化之複數個温度改變的温度改變碼。
例如，該第一產生器包括第一解碼器，其解碼該複數個變異並提供該製程變異碼。該第二產生器包括第二解碼器，其解碼該複數個温度改變並提供該温度改變碼。該第一選擇電路包括第一信號選擇電路，其在該第一組頻率信號之該m個經分除之頻率中選擇其中之一，並提供所選擇的該信號做為第一周期改變信號。該第二選擇電路包括第二信號選擇電路，其在該第二組頻率信號之該n個經分除之頻率中選擇其中之一，並提供所選擇的該信號做為該第二周期改變信號。
例如，該製程變異提供器包括一碼提供器，其提供以2i 表示的變異碼，i是正或負整數之該指定的第一參數。該第一分頻電路以2i 分除該振盪頻率。該温度改變提供器包括另一碼提供器，其提供以2j 表示的温度改變碼，j是正或負整數之該指定的第二參數。該第二分頻電路以2j 分除該第一周期改變信號的頻率。
有利的是該第一分頻電路與該第二分頻電路可以互換。因此，該基本時間周期被該頻率分除器按照該温度改變第一次分除，之後，頻率經分除的信號被按照該製程變異被進一步分除。
該頻率產生電路可包括頻率乘法器，其提供具有倍頻的輸出信號及經分除的重複周期。經由該電路，該基本時間周期被分除，且因此提供經分除的再新周期。
在另一態樣中，提供一自行再新動態隨機存取記憶體(DRAM)裝置的方法，該動態隨機存取記憶體裝置具有按列及行配置的DRAM單元陣列，該陣列的每一DRAM單元被耦接至對應列的字線及對應行的位元線。該DRAM裝置能在自行再新模式及非自行再新模式中操作。藉由該方法，提供一自行再新模式信號。該信號在該自行再新模式及該非自行再新模式中分別被致能及去能。
回應該自行再新模式信號產生一振盪信號，用以提供一基本時間周期。回應與該DRAM裝置相關的製程變異及與該DRAM裝置相關的温度改變之兩個再新時間改變因數其中之一以改變該基本時間周期。提供經改變的時間周期。回應另一個再新時間改變因數進一步改變該經改變的時間周期，以提供自行再新另一經改變的時間周期。
有利的是該振盪信號的該重複周期按照一個再新時間改變因數被改變。提供具有該經改變之時間周期的第一周期改變信號。該第一周期改變信號的該重複周期再按照另一再新時間改變因數被進一步改變。提供具有該經進一步改變之時間周期的第二周期改變信號。
例如，該振盪頻率按照第一參數被分除，以產生第一組m個具有m個分除頻率的頻率信號。m個頻率經分除的該第一頻率信號其中之一被選擇，以提供該經選擇的信號做為該第一周期改變信號。
有利的是該第一周期改變信號的頻率按照第二參數被分除，以產生具有n個分除頻率之第二組的n個頻率信號。該第二頻率信號其中之一被選擇，以提供經選擇的信號做為該第二周期改變信號。
在另一態樣中，提供一用於動態隨機存取記憶體(DRAM)裝置的自行再新控制器，可選擇性地在自行再新模式及非自行再新模式中操作，該DRAM裝置具有一DRAM單元按列及行配置的陣列，該陣列的每一個DRAM單元被耦接至對應列的字線及對應行的位元線。該自行再新控制器包括模式偵測電路，用以偵測進入及離開自行再新模式的登錄以提供一自行再新模式信號；一振盪電路，用於回應該自行再新模式信號產生一振盪信號以提供一基本時間周期；以及再新時間改變電路，用於回應與該DRAM裝置相關之製程變異及與該DRAM裝置相關之温度改變之兩再新時間改變因數其中之一，以提供一經改變的時間周期，並回應另一個再新時間改變因數進一步改變該經改變的時間周期，以提供再經改變的時間周期用於自行再新。
有二個因數會改變再新時間的周期，即，温度及無可避免之製程變異及缺陷傾向問題所造成的固有再新特性。按照本發明的各實施例，提供一DRAM裝置及自行再新記憶體單元的方法，可結合温度及固有之再新特性等兩個再新時間改變因數做寬範圍的再新時間控制。
熟悉一般技術之人士在回顧以下對本發明之特定實施例的描述並結合附圖後，將可更明瞭本發明的其它態樣及特徵。
在以下對做為本發明之例子之實施例的描述中，將參考亦為本說明書之一部分的附圖，其中顯示對做為本發明可實施之例子之實施例的說明。所描述的這些實施例足以詳細到使熟悉一般技術之人士可以實施本發明，且須瞭解，其它的實施例也可供利用，且在邏輯、電氣及其它方面可做改變，不會偏離本發明的範圍。因此，以下的詳細描述並無限制之意，且本發明的範圍是由所附專利申請範圍定義。
一般言之，本發明提供包括在動態樣隨機存取記憶體(DRAM)裝置中之陣列內之記憶體單元的自行再新。DRAM可以是一獨立的組件，或是嵌入在一較大的系統中。
如前所述，圖1A中顯示習知技術的DRAM裝置在自行再新周期期間實施自行再新操作。在自行再新計時器有寬範圍之選擇自由的情況下，使能夠以分頻器來選擇自行再新脈衝周期，自行再新脈衝周期在由製程變異所支配的範圍內被調整。在一習用的方法中，調整製程變異以在可接受的時間周期變化範圍內實現適當的再新時間，以便使用一較佳的自行再新值。
按照本發明的實施例，提供一寬範圍的自行再新時間選擇自由，以按照製程變異實施調整功能的分頻器來選擇自行再新脈衝周期，例如從122奈秒至7808奈秒。因此，本實施例有效地擴展了再新時間涵蓋的範圍，包括單元的特性變化。根據再新時間的單元特性，自行再新時間值可與温度補償自行再新(TSCR)功能一起改變。在一實施例中，自行再新時間可先回應該製程變異接著再回應所感測的温度而調整。在另一實施例中，自行再新值可回應所感測的温度接著再回應製程變異而調整。
現就DRAM裝置來描述按照本發明的各實施例，且特別是在一陣列中用於自行再新DRAM單元的再新控制器。
圖2A顯示按照本發明之實施例的DRAM裝置。圖2B顯示圖2A中所示的自行再新控制器。現請參閱圖2A及2B，DRAM單元的陣列200包括複數條字線WL0－WL(N－1)以及複數條位元線BL及BL0＊ －BLM及BLM＊ 。N列×(M＋1)行的陣列200包括複數個DRAM單元MS(即MS(0,0)至MS(N－1,M))，其儲存資料位元且要被再新。例如，N為4096，且陣列200具有字線WL0－WL4095。每一個DRAM單元包括一存取電晶體及一電荷儲存電容器(未顯示)。複數個位元線感測放大器SA0－SAM與陣列200耦接。該等位元線被配置成加倍(folded)位元線(互補位元線對)，且每一互補的位元線BL0,BL0＊ －－－－－BLM,BLM＊ 被連接至對應的位元線感測放大器。位元線感測放大器SA0－SAM經由各自的行位址電晶體對(未顯示)被連接至資料匯流排(未顯示)。當需要存取陣列200的資料時，行位址電晶體對被各自的行位址信號啟動。"＊ "表示反轉或反向邏輯。
在DRAM單元的陣列200中，再新列位址信號例如以(N＋1)位元信號表示。該位址被位址解碼器205解碼，且該經解碼的位址用來控制列的定址。每一記憶體單元與一相關的字線及互補位元線對中的一位元線耦接。資料可從與各個互補位元線對的位元線感測放大器讀取。在讀取操作中，一字線被啟動，且該位元電荷為相關位元線所共用。按照該行的位址，位元線上的完整邏輯位準被施加到資料匯流排。
陣列200的單元在自行再新操作模式中被再新。陣列200之DRAM單元的再新操作是由自行再新控制器201及模式偵測器203實施，其回應COMMAND信號以偵測該自行再新模式的進入及離開。根據所偵測之自行再新的進入與離開，該自行再新之進入與離開間的時間周期被決定。回應該等列位址，該自行再新操作被實施，以再新陣列200中的DRAM單元。
自行再新控制器201被提供以製程變異(以製程變異因數Fp代表)及温度改變(以温度補償因數Ft代表)，其改變時間用以控制在自行再新模式中儲存在DRAM單元中之資料的自行再新。該製程變異例如代表DRAM裝置隨製造過程而變的特性。該温度改變例如係感測自DRAM裝置本身，且隨操作條件改變。
回應所偵測到的進入與離開，自行再新控制器201的基本時間產生器206產生含有重複周期或基本時間周期Tosc且具有振盪頻率Fosc(＝1/Tosc)的振盪信號。此基本時間周期Tosc根據以製程變異為主的倍乘因數Kp被第一時間改變器207(其包括分頻器及時間周期乘法器)倍乘。第一時間改變器207按照製程變異因數Fp提供一經分頻的振盪信號，其含有一經倍乘的時間周期Tosc1(Kp×Tosc)及具有一經分除的頻率Fosc1(＝Fosc/Kp＝1/Tosc1)。經倍乘的時間周期Tosc1進一步按照以温度補償為主的倍乘因數Kt被第二時間改變器209(其包括分頻器及時間周期乘法器)倍乘。第二時間改變器209提供另一分頻振盪信號，其含有另一經倍乘的時間周期Tosc2(Kt×Tosc1)，及另一經分除的頻率Fosc2(＝Fosc1/Kt＝1/Tosc2)。該另一經分頻的振盪信號被提供給位址解碼器205用於自行再新。因此，在該DRAM裝置中，原始產生的基本時間周期Tosc首先被第一時間改變器207分除，並接著進一步被第二時間改變器209分除。如此，第一調整(tuning－in)功能係按照製程變異因數Fp來實施，以及，進一步的調整功能係根據經調整的時間周期按照温度補償因數Ft來實施。因此，經由兩步驟的時間改變，可實現較寬範圍的調整。
圖3A及3B顯示按照本發明之實施例的DRAM裝置。圖4顯示圖3A及3B所示DRAM裝置所用信號的時序順序。圖5顯示圖3A及3B中所示的第一及第二再新時間改變器。第一及第二再新時間改變器每一個都包含分頻器及多工器。第一及第二再新時間改變器的多工器邏輯是由NAND閘及傳輸閘來實施。
現請參閱圖3－5，經由記憶體控制器(未顯示)所提供的命令信號211可啟動"自行再新"模式，即所謂的"休眠"模式。回應具有自行再新進入命令"SELF－REF ENTRY"的命令信號211，自行再新模式偵測器213致能自行再新模式信號215(在時間T1)，以便啟動"高"(即"高"邏輯位準電壓Vdd)。基本時間周期產生器217回應"高"的自行再新模式信號215被初始化，以開始產生具有基本振盪信號Fbo(例如8.2 MHz)及基本時間周期Tbo(例如122 ns)的基本振盪信號219。
基本振盪信號219提供給第一再新時間改變器221。第一再新時間改變器221提供具有經分除之頻率Fdo1及經倍乘之周期Tmp1的第一分頻信號223給第二再新時間改變器225。第二再新時間改變器225提供具有另一經分除之頻率Fdo2及另一經倍乘之周期Tmp2的另一分頻及多工信號做為自行再新請求信號227。內部列位址計數器229回應自行再新請求信號227產生具有適當內部列位址的位址信號231。列位址解碼器233解碼該內部列位址，以提供經解碼的位址信號235，以此結果，DRAM單元237之陣列中被選擇的字線被啟動。DRAM單元237之陣列與圖2A中所示的陣列200具有類似的結構。
當自行再新模式偵測器213接收到命令信號211中的自行再新離開命令"SELF－REF EXIT"時，自行再新模式信號215變為"低"(即"低"邏輯位準電壓Vss)，且基本時間周期產生器217被去能，以此結果，基本振盪信號219的產生被停止(在時間T2)。因此，自行再新模式信號215被去能，之後，不再提供用來實施DRAM記憶體單元之自行再新的自行再新請求信號227，直至下一個自行再新命令被提供。在時間T1之前及時間T2之後的操作模式稱為"正常模式"，在時間T1與時間T2之間的操作模式稱為"自行再新模式"。高及低邏輯位準電壓Vdd及Vss經由電源電壓線及接地位準電壓線饋送。
電壓偵測器212執行電壓偵測功能，藉以提供其中包含電源穩定信號Spwo及電源下降信號Spdn之被偵測的電源信號214。當饋送至DRAM裝置的電源電壓Vdd穩定在所要的操作電壓位準時，提供電源穩定信號Spwo，以實施正常振盪操作。當電壓Vdd下降很深時，提供電源下降信號Spdn以停止正常振盪操作。電源穩定信號Spwo及電源下降信號Spdn提供給偏壓產生器247。
製程變異特性提供器210提供製程變異值信號241、周期值信號251及再新周期值信號261。再新周期值信號261包含與製程變異相關的值，即再新時間特性"rfc0',"rfc1"及"rfc2"(即3位元)。製程變異值信號241包含與製程變異相關的值"rfc3"(即1位元)。周期值信號251包含與製程變異相關的值"rfc4"(即1位元)。此為提供製程變異相關值的習知技術。
再新周期值信號261係按照製程變異因數Fpv提供。再新周期選擇器263將該因數Fpv解碼成以製程變異為主的參數Pi，做為製程變異因數信號265。第一再新時間改變器221的振盪信號分頻器285產生一組m個經分頻的分頻信號(分頻振盪信號286)，其中m是大於1的整數，例如7。
製程變異值信號241被饋入製程變異監視器243，其依次提供製程變異監視信號245給偏壓產生器247。製程變異監視器243監視包含在製程變異值信號241中的製程變異(與製程變異相關值"rfc3")，並產生製程變異監視信號245。偏壓產生器247回應製程變異監視信號245、電源穩定信號Spwo及電源下降信號Spdn，產生包含有p通道閘極電壓Vgp及n通道閘極電壓Vgn的偏壓信號249，並饋輸入基本時間周期產生器217。
周期值信號251(製程變異相關值"rfc4")提供給基本時間周期控制器253，其依次提供周期控制信號255給基本時間周期產生器217。製程變異相關值"rfc4"與DRAM裝置之單元的電容值相關。例如，該單元為漏電較大的MIM單元。因此，周期控制信號255包含電容器參考電壓Vcap。基本時間周期控制器253回應包含在周期值信號251中的電容變化，產生電容器參考電壓Vcap，其被提供給基本時間周期產生器217。
包含再新時間特性"rfc0',"rfc1"及"rfc2"之製程變異相關值之3位元的再新周期值信號261被饋入到再新周期選擇器263，其依次提供製程變異因數信號265給第一再新時間改變器221。製程變異因數信號265包含以製程變異為主的參數Pi，用於頻率的分除及時間周期的倍乘。製程變異因數信號265包含製程變異－分頻信號266dv及製程變異－多工信號267mx。製程變異－分頻信號266dv被饋入到振盪信號分頻器285，以及製程變異－多工信號267mx被饋入到選擇控制器287。第一再新時間改變器221回應製程變異因數信號265改變基本時間周期Tbp，並將第一分頻信號223提供給第二再新時間改變器225。對應於部分製程變異因數信號265的多工信號283也從選擇控制器287饋入至第二再新時間改變器225。
温度感測器271(使用習知的電路元件整合而成為較佳)在DRAM裝置內提供對應於感測自該DRAM裝置之温度或温度改變的温度信號273，以實現温度補償自行再新(TCSR)。回應温度信號273，TCSR請求器275提供TCSR信號277給TCSR解碼器279，其依次提供温度補償因數信號281給第二再新時間改變器225。温度補償因數信號281包含以温度補償為主的參數Pj，用於頻率的分除及時間周期的倍乘。温度補償因數信號281包含温度補償－分頻信號282dv及温度補償－多工信號284mx。第二再新時間改變器225回應温度補償－分頻信號282dv、温度補償－多工信號284mx及多工信號283改變第一分頻信號223的頻率，並提供具有另一經分除之頻率的自行再新請求信號227。自行再新請求信號227包含基本時間周期Tbp之另一經分除的頻率或經倍乘的時間周期。
温度補償因數信號281及製程變異因數信號265提供給原設值控制器276，其依次提供一原設值信號278給第二再新時間改變器225。原設值信號代表最小的再新時間0.5ms。第二再新時間改變器225按照原設值(最小再新時間的)操作以提供自行再新請求信號227，且內部列位址計數器229為再新時間Trf設定一原設設定。
TCSR請求器275按照温度補償因數Ftc提供TCSR信號277。TCSR解碼器279將因數Fpv解碼成以温度補償為主的參數Pj做為温度補償因數信號281，以便第二再新時間改變器225的振盪信號分頻器291產生一組n個經分頻的分頻信號(分頻振盪信號292)。其中n是大於1的整數，例如4。
圖5更詳細顯示第一再新時間改變器221及第二再新時間改變器225，現討論如下。
現請參閱圖5，圖3A中所示的第一再新時間改變器221包括振盪信號分頻器285、選擇控制器287及振盪信號多工器289。振盪信號分頻器285接收來自基本時間周期產生器217的基本振盪信號219，並回應製程變異－分頻信號266dv提供一分頻振盪信號286給選擇控制器287。製程變異－分頻信號266dv及製程變異－多工信號267mx包含以製程變異為主的參數Pi。基本振盪信號Fbo的基本振盪頻率按照以製程變異為主的參數Pi被分頻，且基本時間周期Tbo亦相應地被倍乘。例如，以製程變異為主的倍乘因數Kpv為2Pi ，且頻率Fbo被2Pi 分除。以製程變異為主的參數Pi是由製程變異－分頻信號266dv及製程變異－多工信號267mx所指定。
頻率經分除的分頻振盪信號286提供給接收製程變異－多工信號267mx的選擇控制器287。選擇控制器287回應製程變異－多工信號267mx提供分頻振盪信號288給振盪信號多工器289。振盪信號多工器289提供具有經倍乘之周期Tmp1(＝Kpv×Tbp)及經分除之頻率Fdo1(＝Fbo/Kpv)的第一分頻信號223。
在DRAM裝置的實施例中有7個製程變異的情況，將其稱之為PV0－PV6。表1顯示以製程變異為主的參數Pi與以製程變異為主的倍乘因數Kpv間的關係，其可用於每一個情況。
如此，以製程變異為主的倍乘因數Kpv按照導出自7個製程變異PV0－PV6之以製程變異為主的參數Pi改變，且經倍乘的時間周期Tmp1也因此改變。
第二再新時間改變器225包括振盪信號分頻器291及振盪信號多工器295。振盪信號分頻器291接收來自第一時間改變器221之振盪信號多工器289的第一分頻信號223。振盪信號分頻器291回應温度補償－分頻信號282dv提供分頻振盪信號292給選擇控制器293。選擇控制器293回應温度補償－多工信號284mx提供分頻振盪信號294的多工器值給振盪信號多工器295。温度補償－分頻信號282dv與温度補償－多工信號284mx包括在温度補償因數信號281內，構成以温度補償為主的參數Pj。振盪信號多工器295回應分頻振盪信號294及多工信號283提供自行再新請求信號227，具有另一經倍乘之周期Tmp2(＝Ktc×Tmp1)及另一經分除的頻率Fdo2(＝Fdo1/Ktc)。
在DRAM裝置的實施例中，有4個温度改變的情況，將其稱為TS0－TS3。例如以温度補償為主的倍乘因數Ktc為2Pj ，以及頻率Fdo1被2Pj 分除。以温度補償為主的參數Pj由温度補償－分頻信號282dv及温度補償－多工信號284mx指定。表2顯示以温度補償為主的參數Pj與以温度補償為主的倍乘因數Ktc間的關係，其可用於每一個情況。
如此，以温度補償為主的倍乘因數Ktc按照導自4個温度改變TS0－TS3之以温度補償為主的參數Pj改變，且經倍乘之周期Tmp2也因此改變。
現請參閱圖4，在自行再新模式中，所產生的基本振盪信號219具有一連串基本時間周期Tbp(頻率Fbo＝1/Tbp)的脈衝，且脈衝寬度為Twbp。在DRAM裝置的例中，再新循環(RC)設定為4096個循環，且對7個製程變異PV0－PV6的補償被程式規劃。給予與7個製程變異PV0－PV6各別有關的再新時間周期Tp。表3顯示7個製程變異及再新時間Trf做為與單元之再新特性結合的目標再新時間。連同4種温度改變(TS0－TS3)之再新時間Trf的改變如下：
在表3中，#1指示"原設的"操作，其中的再新時間Trf，無論製程變異及温度改變的值為何，都設定為"0.5 ms"。如此，7個製程變異PV0－PV6及4個温度改變都是用來改變或調整再新時間Trf的因數。表4顯示DRAM裝置例中再新時間Trf可能的情況。注意，基本時間周期Tbp為122ns。
在表4中，#1指示"原設的"(最小再新時間的)操作，且基本時間周期Tbp為"122ns"，且因此再新時間Trf被設定為0.5 ms。
如表4中所示，再新時間周期Tp是按照7個製程變異PV0－PV6及温度改變TS0－TS3其中之一各別地得到。不同的再新時間Trf隨著某指定的製程變異PV產生。稍後將以最顯著的情況(製程變異PV0－PV6及温度改變TS1)為例加以描述。
圖6A顯示圖3A及3B中所示的基本時間周期產生器217。基本時間周期產生器217接收來自電壓偵測器212包括有電源穩定信號Spwo及電源下降信號Spdn之被偵測的電源信號214，以及來自偏壓產生器247的p通道閘極電壓Vgp與n通道閘極電壓Vgn，以及來自時間周期控制器253的電容器參考電壓Vcap，如圖3A及3B所示。
圖6B至6D顯示基本時間周期產生器217的細節。基本時間周期產生器217是由包括有PMOS及NMOS電晶體的偏壓控制反向器及邏輯電路構成，該PMOS及NMOS電晶體串連於電壓Vdd與Vss之間。現請參考圖6A及6B，基本時間周期產生器217包括一內部振盪器，用來產生自行再新的基本時間周期振盪信號。內部振盪器以偏壓產生器247所提供的p通道閘極電壓Vgp及n通道閘極電壓Vgn操作。回應自行再新模式信號215中的"自行再新"命令，基本時間周期產生器217被電源穩定信號Spwo及電源下降信號Spdn啟動。
基本時間周期產生器217產生具有基本振盪頻率Fbo及基本時間周期Tpb的基本振盪信號219，用於自行再新DRAM裝置的單元。基本時間周期Tpb受電容器參考電壓Vcap的控制而改變。p通道閘極電壓Vgp與n通道閘極電壓Vgn分別被饋送至包括在基本時間周期產生器217內之PMOS及NMOS電晶體的閘極。p通道閘極電壓Vgp比Vdd低至少PMOS電晶體的臨限電壓，以便使其導通。n通道閘極電壓Vgn比電壓Vss高至少NMOS電晶體的臨限電壓，以便使其導通。
電源穩定信號Spwo被饋入反向器311，經反向的輸出信號被饋入NOR閘313的一輸入，該閘的另一輸入用於接收電源下降信號Spdn。來自NOR閘313的邏輯輸出信號被饋入反向器315、兩個NAND閘317及319，以及PMOS電晶體321及323的閘極。來自反向器315之反向的輸出信號被饋入NMOS電晶體331,333及335的閘極。內部振盪信號341來自於串連於電壓Vdd與Vss間之PMOS及NMOS電晶體343及345被耦接的汲極。例如，Vdd與Vss為供應電壓。內部振盪信號341被饋入NAND閘317，其輸出信號被饋入NAND閘319。NAND閘319的邏輯輸出信號被反相器347反相，其經反相的信號係基本時間周期產生器217所提供的基本振盪信號219("osc")。NAND閘319及反相器347構成AND邏輯電路。
來自NAND閘317的邏輯輸出信號也被饋入由PMOS及NMOS電晶體361及363以及額外之PMOS及NMOS電晶體365及367所構成的偏壓控制反相器351。偏壓控制反相器351的輸出端連接到另一偏壓控制反相器353的輸入端及NMOS電晶體335的汲極。偏壓控制反相器351及353具有相同的電路結構。
兩個PMOS電晶體371及373與二極體連接的NMOS電晶體375串連於電壓Vdd與Vss的端點之間。PMOS電晶體377的源極連接至PMOS電晶體371之耦接的汲極與源極。PMOS電晶體377的汲極連接至NMOS電晶體379的汲極，其閘極連接至NMOS電晶體375的閘極。PMOS電晶體381及383與NMOS電晶體385串連於電壓Vdd與Vss的端點之間。同樣地，PMOS電晶體387及389與NMOS電晶體391也串連於電壓Vdd與Vss的端點之間。
p通道閘極電壓Vgp被饋入PMOS電晶體的閘極，以及n通道閘極電壓Vgn被饋入NMOS電晶體的閘極。電容器參數電壓Vcap被饋入PMOS電晶體377之閘的汲極，其連接至偏壓控制反相器353的輸出。基本時間周期產生器217振盪，並以電壓Vgp,Vgn及Vcap改變基本時間周期產生器217的振盪頻率。
當電源電壓Vdd穩定在所要的操作電壓位準時，電源穩定信號Spwo為"高"及電源下降信號Spdn為"低"。來自NOR閘313的邏輯輸出為"高"，且因此內部振盪信號341被NAND閘317及319與反相器347反相。反相器347之被反相的輸出信號當成基本振盪信號219提供。當電源供應電壓Vdd不穩定且未到達所要的操作電壓位準時，電源穩定信號Spwo為"低"。來自反相器313的輸出為"低"，且因此PMOS電晶體321及323被導通。PMOS電晶體377的閘極變為"高"，且不實施振盪操作。在電源供應電壓Vdd極度下降的情況中，電源下降信號Spdn變為"高"。來自NOR閘313的邏輯輸出變為"低"，且因此也沒有振盪操作被實施。
圖7A顯示圖3A及3B中所示DRAM裝置的再新周期選擇器263。現請參考圖7A，再新周期選擇器263接收由再新時間特性"rfc0","rfc1"及"rfc2"構成的再新周期值信號261，並提供含有以製程變異為主之參數Pi的製程變異因數信號265。製程變異因數信號265包括製程變異－分頻信號266dv的8個再新時間位元信號"ref_time<7>"－"ref_time<0>"，以及製程變異－多工信號267mx的8個再新多工位元信號"ref_mux<7>"－"ref_mux<0>"。
圖7B顯示再新周期選擇器263的電路細節，其包括用於解碼再新時間特性的輸入AND邏輯方塊410，以及用於提供來自經解碼之再新時間特性的再新時間位元及再新多工位元的輸出OR邏輯方塊440。
現請參考圖7A及7B，再新周期選擇器263接收由再新時間特性"rfc0","rfc1"及"rfc2"構成的再新周期值信號261。再新時間特性"rfc0","rfc1"及"rfc2"被饋入到包括8個NAND閘411－418、8個反相器421－423及3個反相器431－438的輸入AND邏輯方塊410。一個NAND閘(例如NAND閘411)與連接到其輸出的一個反相器(例如反相器431)構成一個AND邏輯電路。輸入AND邏輯方塊410的邏輯輸出被饋入到包括8個NOR閘441－448及8個反相器451－458的輸出OR邏輯方塊440。一個NOR閘(例如NOR閘441)與一個連接到其輸出的反相器(例如反相器451)構成一個OR邏輯電路。
NAND閘411接收3個再新時間特性"rfc2","rfc1"及"rfc0"，且它的NAND邏輯輸出信號被反相器431反相。反相器431之被反相的輸出信號被饋入到NOR閘441的一輸入，該閘的另一輸入被下拉到Vss的電壓位準。NAND閘412接收再新時間特性"rfc2"及"rfc1"，及再新時間特性"rfc0"的反相邏輯信號"rfc0＊ "，且它的NAND邏輯輸出信號被反相器432反相。經反相器432反相的輸出信號饋入NOR閘442。NAND閘413接收再新時間特性"rfc2"及"rfc0"，以及再新時間特性"rfc1"的反相邏輯信號"rfc1＊ "，及被反相器433反相的NAND邏輯輸出信號。經反相器433反相的輸出信號被饋入到NOR閘443的一輸入。NAND閘414接收再新時間特性"rfc1"及"rfc0"，以及再新時間特性"rfc2"的反相邏輯信號"rfc2＊ "，及被反相器434反相的NAND邏輯輸出信號。經反相器434反相的輸出信號被饋入到NOR閘444的一輸入。NAND閘415接收再新時間特性"rfc2"，以及經反相的邏輯信號"rfc1＊ "及"rfc0＊ "，及被反相器435反相的NAND邏輯輸出信號。經反相器435反相的輸出信號被饋入到NOR閘445的一輸入。NAND閘416接收再新時間特性"rfc1"及經反相的邏輯信號"rfc2＊ "及"rfc0＊ "，及被反相器436反相的NAND邏輯輸出信號。經反相器436反相的輸出信號被饋入到NOR閘446的一輸入。NAND閘417接收再新時間特性"rfc0"及經反相的邏輯信號"rfc2＊ "及"rfc1＊ "，及被反相器437反相的NAND邏輯輸出信號。經反相器437反相的輸出信號被饋入到NOR閘447的一輸入。NAND閘418接收經反相的邏輯信號"rfc2＊ "及"rfc1＊ "及"rfc0＊ "，及被反相器438反相的NAND邏輯輸出信號。經反相器438反相的輸出信號被饋入到NOR閘448的一輸入。反相器451－457的輸出信號被分別饋入到NOR閘442－448的另一輸出。
來自反相器431,432,433,434,435,436,437及438的輸出邏輯信號分別是再新多工信號"ref_mux<7>","ref_mux<6>","ref_mux<5>","ref_mux<4>","ref_mux<3>","ref_mux<2>","ref_mux<1>"及"ref_mux<0>"，且這些信號被考慮成製程變異－多工信號267mx中的一部分。來自反相器451,452,453,454,455,456,457及458的輸出邏輯信號分別是再新時間信號"ref_time<7>","ref_time<6>","ref_time<5>","ref_tirne<4>","ref_time<3>","ref_time<2>","ref_time<1>"及"ref_time<0>"，且這些信號被考慮成製程變異－分頻信號266dv中的一部分。製程變異－分頻信號266dv與製程變異－多工信號267mx包括在製程變異因數信號265內。
再新周期選擇器263的邏輯如下：B7(其指示"ref<mux<7>")＝rfc2×rfc1×rfc0 A7(其指示"ref_time<7>")＝B7 B6(其指示"ref_mux<6>")＝rfc2×rfc1×rfc0＊ A6(其指示"ref_time<6>")＝B6＋A7 B5(其指示"ref_mux<5>")＝rfc2×rfc1＊ ×rfc0 A5(其指示"ref_time<5>")＝B5＋A6 B4(其指示"ref_mux<4>")＝rfc2＊ ×rfc1×rfc0 A4(其指示"ref_time<4>")＝B4＋A5 B3(其指示"ref_mux<3>")＝rfc2×rfc1＊ ×rfc0＊ A3(其指示"ref_time<3>")＝B3＋A4 B2(其指示"ref_mux<2>")＝rfc2＊ ×rfc1×rfc0＊ A2(其指示"ref_time<2>")＝B2＋A3 B1(其指示"ref_mux<1>")＝rfc2＊ ×rfc1＊ ×rfc0 A1(其指示"ref_time<1>")＝B1＋A2 B0(其指示"ref_mux<0>")＝rfc2＊ ×rfc1＊ ×rfc0＊ A0(其指示"ref_time<0>")＝B0＋A1
表5是再新時間特性"rfc0","rfc1"及"rfc2"的真值表及再新周期選擇器263之經解碼的邏輯輸出。按照再新時間特性"rfc0","rfc1"及"rfc2"，提供多工輸出"ref_mux"及"ref_time"，如表5所示。
圖8A顯示圖5中所示振盪信號分頻器285。現請參考圖8A，振盪信號分頻器285接收來自基本時間周期產生器217的基本振盪信號219及來自製程變異因數信號265的製程變異－分頻信號266dv。振盪信號分頻器285提供分頻振盪信號286，其包含分頻振盪信號486osc。在本實施例中，製程變異－分頻信號266dv的1位元信號"ref_tirne<7>"不饋入到振盪信號分頻器285。
圖8B顯示振盪信號分頻器285的電路細節。現請參考圖8A及8B，基本振盪信號219被反相器511反相，且經反相的輸出信號提供給3態反相器電路521及523的非反相輸入，3態反相器電路517及519的反相輸入及反相器527。來自反相器527的反相信號饋入3態反相器電路521及523的反相輸入及3態反相器電路517及519的非反相輸入。3態反相器電路517及521的信號輸出相互耦接，且經耦接的輸出連接至NAND閘513的一輸入。同樣地，3態反相器電路519及523的信號輸出相互耦接，且經耦接的輸出連接至NAND閘515的一輸入。
須注意，前述所示的電路元件用於從一對應的製程變異－分頻信號(266dv)產生分頻振盪信號(486osc)。於是，有7個重複的電路。因此，輸入信號ref_time<0：6>指示各個信號ref_time<0>至ref_tirne<6>的群組，而輸出信號osc<0：6>指示各個信號osc<0>至osc<6>的群組。
如以製程變異－分頻信號266dv所示之來自圖7A及7B中所示再新周期選擇器263的信號群組ref_time<0：6>饋入至NAND閘513及515的另一輸入。NAND閘513的輸出饋入至兩個3態反相器電路517及519的信號輸入。NAND閘515的輸出信號被饋入至3態反相器電路523及反相器525的信號輸入。3態反相器電路521,517,519及523具有如圖9中所示相同的結構。反相器525的反相輸出信號饋入至3態反相器電路521的信號輸入。NAND閘515的輸出信號被反相器529反相，以產生包含分頻振盪信號486osc的分頻振盪信號286，如信號群組osc<0：6>所示。
現請參考圖9，3態反相器電路具有信號輸入與輸出IN與OUT，及反相與非反相輸入INP與INN。3態反相器電路包括串聯的PMOS電晶體851及NMOS電晶體853，以及額外的PMOS電晶體855及NMOS電晶體857。PMOS電晶體855插於PMOS電晶體851的源極與電源電壓Vdd的電源線之間。NMOS電晶體857插於NMOS電晶體853的源極與接地位準電壓Vss的電源線之間。PMOS電晶體851與NMOS電晶體853的閘極相互耦接，且相互耦接的閘極連接至信號輸入IN。PMOS電晶體851的源極與NMOS電晶體853相互耦接，且相互耦接的源極連接至信號輸出OUT。PMOS電晶體855與NMOS電晶體857的閘極分別連接至反相輸入INP及非反相輸入INN。
請再參考圖8A與8B，按照製程變異－分頻信號266dv的7個位元"ref_time<0>"－"ref_time<6>"，基本振盪信號219的頻率Fbo被分頻成分頻振盪信號486osc的一組m個位元信號"osc<0>"－"osc<6>"，其中m大於1的整數，例如是7。用於頻率分除及時間周期倍乘之7個位元信號"ref_time<0>"－"ref_time<6>"的邏輯狀態係參考上表5中的A0－A6。
分頻振盪信號486osc的7個位元信號"osc<0>"－"osc<6>"具有如表6中所示的不同頻率F286。在表6中，以製程變異為主的倍乘因數Kpv是由Kpv＝2Pi 給予，其中Pi為0,1,2,3,4,5及6。
圖10A顯示圖5中所示的選擇控制器287。現請參考圖10A，選擇控制器287從再新周期選擇器263接收製程變異－多工信號267mx及從振盪信號分頻器285接收分頻振盪信號486osc。不過，製程變異－多工信號267mx的一個位元"ref_mux<7>"不饋入選擇控制器287。選擇控制器287回應製程變異－多工信號267mx及分頻振盪信號486osc，提供包含7位元之製程變異－多工信號487mx、7位元之製程變異－多工信號488mx、7位元之反相製程變異－多工信號488mx＊ 、及7位元之分頻振盪信號489osc的分頻振盪信號288。
圖10B顯示選擇控制器287的詳細電路。現請參考圖10A及10B，選擇控制器287包括反相器邏輯方塊540，其包括7個反相器542,544,546,548,550,552及554。反相器542,544,546,548,550,552及554將製程變異－多工信號267mx的7個位元信號"ref_mux<0>","ref_mux<1>","ref_mux<2>","ref_mux<3>","ref_mux<4>","ref_mux<5>"及"ref_mux<6>"反相，並提供7個位元的反相信號"ref_mux_b<0>","ref_mux_b<1>","ref_mux_b<2>","ref_mux_b<3>","ref_mux_b<4>","ref_mux_be<5>及"ref_mux_b<6>"，其為反相製程變異－多工信號488mx＊ 中的一部分。製程變異－多工信號267mx的位元信號"ref_mux<0>"－"ref_mux<6>"通過反相器邏輯方塊540不被反相，如同7位元之製程變異－多工信號487mx的7個位元信號"ref_mux<0>"－"ref_mux<6>"。製程變異－多工信號267mx的7個位元信號"ref_mux<0>","ref_mux<1>","ref_mux<2>","ref_mux<3>","ref_mux<4>","ref_mux<5>"及"ref_mux<6>"被7個反相器542－554反相。7個位元"ref_mux<0>"－"ref_mux<6>"的邏輯狀態參考表5中的B0－B6。同樣地，分頻振盪信號486osc的7個位元信號"osc<0>","osc<1>","osc<2>","osc<3>","osc<4>","osc<5>"及"osc<6>"不被反相，提供做為分頻振盪信號489osc。
圖11A顯示圖5中所示的振盪信號多工器289。現請參考圖11A，振盪信號多工器289接收製程變異－多工信號487mx、互補之製程變異－多工信號488mx＊ 、及來自圖10B中所示反相器邏輯方塊540的分頻振盪信號489osc。振盪信號多工器289提供第一分頻信號223。
圖11B顯示振盪信號多工器289詳細電路。現請參考圖11A及11B，振盪信號多工器289包括7個PMOS電晶體561,565,568,572,575,579及582，Vdd電壓提供給每一個電晶體的源極。7個位元信號"ref_mux<0>","ref_mux<1>","ref_mux<2>","ref_mux<3>","ref_mux<4>","ref_mux<5>"及"ref_mux<6>"從選擇控制器287(見圖10A及10B)分別提供給PMOS電晶體561,565,568,572,575,579及582的閘極，及分別提供給7個傳輸閘562,566,569,573,576,580及583的n通道閘。反相位元"ref_mux_b<0>","ref_mux_b<1>",ref_mux_b<2>","ref_mux_b<3>","ref_mux_b<4>","ref_mux_b<5>"及"ref_mux_b<6>"分別提供給傳輸閘562,566,569,573,576,580及583的p通道閘。分頻振盪信號486osc的位元信號"osc<0>","osc<1>","osc<2>","osc<3>","osc<4>","osc<5>"及"osc<6>"分別提供給傳輸閘562,566,569,573,576,580及583的信號輸入。
傳輸閘562的信號輸出連接到PMOS電晶體561的汲極及NAND閘563的一輸入。傳輸閘566的信號輸出連接到PMOS電晶體565的汲極及NAND閘563的另一輸入。傳輸閘569的信號輸出連接到PMOS電晶體568的汲極及NAND閘570的一輸入。傳輸閘573的信號輸出連接到PMOS電晶體572的汲極及NAND閘570的另一輸入。傳輸閘562的信號輸出連接到PMOS電晶體561的汲極及NAND閘577的一輸入。傳輸閘580的信號輸出連接到PMOS電晶體579的汲極及NAND閘577的另一輸入。傳輸閘583的信號輸出連接到PMOS電晶體582的汲極及反相器584。
NAND閘563及570的輸出連接到NOR閘586，其輸出連接到NAND閘589的輸入。NAND閘577及反相器584的輸出連接到NOR閘587，其輸出連接到NAND閘589的另一輸入。NAND閘589的輸出被反相器590反相，以產生第一分頻信號223。NAND閘589與反相器590構成AND邏輯電路。
當信號位元"ref_mux<0>"為"高"時(即信號位元"ref_mux_b<0>"為"低")，輸入振盪位元信號"osc<0>"通過到達傳輸閘562的輸出，並提供給NAND閘563。當信號ref_mux<0>"為"低"時，輸入振盪位元信號"osc<0>"不通過傳輸閘562。另一傳輸閘也以相同方式操作。當信號位元"ref_mux<1>"為"高"時，振盪位元信號"osc<1>"經由傳輸閘566提供給NAND閘563。同樣地，當信號位元"ref_mux<2>"為"高"時，振盪位元信號"osc<2>"經由傳輸閘569提供給NAND閘570。當信號位元"ref_mux<3>"為"高"時，振盪位元信號"osc<3>"經由傳輸閘573提供給NAND閘570。當信號位元"ref_mux<4>"為"高"時，振盪位元信號"osc<4>"經由傳輸閘576提供給NAND閘577。當信號位元"ref_mux<5>"為"高"時，振盪位元信號"osc<5>"經由傳輸閘580提供給NAND閘577。當信號位元"ref_mux<6>"為"高"時，振盪位元信號"osc<6>"傳送通過傳輸閘583，且該傳送的信號被反相器584反相。經反相器584反相的輸出信號被饋入NOR閘587。
來自NAND閘563及570的輸出信號被饋入NOR閘586，其輸出信號被饋入NAND閘589其中一輸入。來自NAND閘577及反相器584的輸出信號被饋入NOR閘587，其輸出信號被饋入NAND閘589的另一輸入。NAND閘589的輸出信號被反相器590反相，且成為第一分頻信號223。
製程變異－多工信號487mx之位元信號"ref_rnux<6>"－"ref_mux<0>"的邏輯狀態如表5中所示的"B6"－"B0"。反相製程變異－多工信號488mx＊ 之位元信號"ref_mux_b<6>"－"ref_mux_b<0>"係位元信號"ref_rnux<6>"－"ref_mux<0>"的反相狀態。按照位元信號"ref_mux<6>"－"ref_mux<0>"及"ref_mux_b<6>"－"ref_mux_b<0>"，7位元信號"osc<0>"－"osc<6>"其中一者被選擇，且所選擇的信號被當成第一分頻信號223提供。第一分頻信號223具有經分除的頻率Fdo1及經倍乘的周期Tmp1。
圖12A顯示圖3A及3B中DRAM裝置的TCSR解碼器279。圖12B顯示TCSR解碼器279的詳細電路。現請參考12A，TCSR解碼器279接收來自TCSR請求器275的TCSR信號277，並提供包含4位元之温度補償－分頻信號282dv及4位元之温度補償－多工信號284mx的温度補償因數信號281。
圖12B顯示TCSR解碼器279的詳細電路。現請參考12A及12B，TCSR信號277之2位元的輸入邏輯信號"TC1"及"TC0"被饋入包括4個NAND閘611,612,613及614、2個信號反相反相器617及619、及4個反相器621,622,623及624的輸入AND邏輯方塊610。輸入邏輯信號"TC1"及"TC0"來自溫度感測器271(見圖3A及3B)所感測的温度改變。在此，輸入邏輯信號"TC1"及"TC0"代表所測量到的温度。一個NAND閘(例如NAND閘611)與連接到其輸出的一個反相器(例如反相器621)構成一個AND邏輯電路。輸入AND邏輯方塊610的邏輯輸出被饋入包括4個NOR閘631,632,633,634及4個反相器636,637,638,639的輸出OR邏輯方塊630。一個NOR閘(例如NOR閘631)與連接到其輸出的一個反相器(例如反相器636)構成一個OR邏輯電路。
NAND閘611接收輸入邏輯信號"TC1"及"TC0"，且它NAND邏輯輸出信號被反相器621反相。反相器621所反相的輸出信號被饋入NOR閘631的一輸入，NOR閘631的另一輸入連接至Vss的電壓位準。NAND閘612接收輸入邏輯信號"TC1"，及輸入邏輯信號"TC0"之經反相的邏輯信號"TC0＊ "，且它的NAND邏輯輸出信號被反相器622反相。經反相器622反相的輸出信號被饋入NOR閘632的一輸入。NAND閘613接收輸入邏輯信號"TC1"之經反相的邏輯信號"TC1＊ "，且它的NAND邏輯輸出信號被反相器623反相。NAND閘614接收反相邏輯信號"TC1＊ "及"TC0＊ "，且它的NAND邏輯輸出信號被反相器624反相。經反相器624反相的輸出信號被饋入NOR閘634的一輸入。
NOR閘631的邏輯輸出信號被反相器636反相，且其經反相的輸出信號被提供給NOR閘632的另一輸入。NOR閘632的邏輯輸出信號被反相器637反相，且經反相的輸出信號被提供給NOR閘633的另一輸入。NOR閘633的邏輯輸出信號被反相器638反相，且其經反相的輸出信號被提供給NOR閘634的另一輸入。NOR閘634的邏輯輸出信號被反相器639反相。
來自反相器621,622,623及624的輸出邏輯信號分別為TCSR多工信號"tcsr_mux<3>",tcsr_mux<2>",tcsr_mux<1>"及tcsr_mux<0>"。來自反相器636,637,638及639的輸出邏輯信號分別為TCSR時間信號"tcsr_time<3>","tcsr_time<2>","tcsr_time<1>"及"tcsr_time<0>"。
TCSR解碼器279的邏輯如下：D3(其指示"tcsr_mux<3>")＝TC1×TC0 C3(其指示"tcsr_time<3>")＝D3 D2(其指示"tcsr_mux<2>")＝TC1×TC0＊ C2(其指示"tcsr_time<2>")＝D2＋C3 D1(其指示"tcsr_mux<1>")＝TC1＊ ×TC0 C1(其指示"tcsr_time<1>")＝D1＋C2 D0(其指示"tcsr_mux<0>")＝TC1＊ ×TC0＊ C0(其指示"tcsr_time<0>")＝D0＋C1。
圖12B中所示電路的邏輯如表7的真值表所示。
如表7所示，以"TC0"及"TC1"之2位元信號可表示温度改變的4個例子。提供由TCSR解碼器279所解碼的2個位元"TC0"及"TC1"，與具有4個位元"tcsr_time<0>"－"tcsr_time<3>"的温度補償－分頻信號282dv，及具有4個位元的"tcsr_mux<0>"－"tcsr_mux<3>"的温度補償－多工信號284mx。"tcsr_time<0>"－"tcsr_time<3>"的邏輯狀態參考表7中的"C0"－"C3"。此外，"tcsr_mux<0>"－"tcsr_mux<3>"的邏輯狀態參考表7中的"D0"－"D3"。
圖13A顯示圖5中所示的振盪信號分頻器291。現請參考圖13A，顯示振盪信號分頻器291接收來自第一再新時間改變器221的第一分頻信號223、來自圖12A及12B中所示TCSR解碼器279的温度補償－分頻信號282dv，並提供包含4個分頻振盪信號492osc的分頻振盪信號292。
圖13B顯示顯示振盪信號分頻器291的詳細電路。現請參考圖13A及13B，第一分頻信號223被反相器651反相，且其經反相的信號被提供給3態反相器電路661,663的非反相輸入及3態反相器電路657,659的反相輸入。3態反相器電路667具有一輸出提供給3態邏輯電路661及663的反相輸入及3態反相器電路657及659的非反相輸入。3態反相器電路657及661的輸出相互耦接，且經耦接的輸出連接至NAND閘653的輸入。同樣地，3態反相器電路659及663的輸出相互耦接，且經耦接的輸出連接至NAND閘655的輸入。該受控制的反相器邏輯電路與圖9所示的相同。
温度補償－分頻信號282dv被饋入NAND閘653及655的輸入。NAND閘653的輸出被饋入該2個3態反相器電路657及659的輸入。NAND閘655的輸出被饋入3態反相器電路663及反相器665的輸入。反相器665之經反相的輸出信號饋入3態反相器電路661的輸入。NAND閘655的輸出被反相器669反相，以產生包含4個分頻振盪信號492osc的分頻振盪信號292。
須注意，前述所示的電路元件係用來從一對應的温度補償－分頻信號282dv產生分頻振盪信號(492osc)。於是，有4個完全相同的電路。因此，輸入信號tcsr_mux<0：3>代表tcsr_mux<0>至tcsr_mux<3>各個信號的群組，而輸出信號osc<0：3>代表osc<0>至osc<1>各個信號的群組。
分頻振盪信號492osc的4位元信號"osc<0>"－"osc<3>"具有如表8所示的不同頻率F492。在表8中，以温度補償為主的倍乘因數Ktc為Ktc＝2Pj ，其中Pj為－1,0,1及2。
圖14A顯示圖5A中所示的選擇控制器293。請參考圖14A，選擇控制器293接收來自圖13A及13B中所示顯示振盪信號分頻器291的分頻振盪信號492osc，以及圖12A及12B中所示TCSR解碼器279的温度補償－多工信號284mx。選擇控制器293提供4位元的温度補償－多工信號493mx、4位元的反相温度補償－多工信號494mx＊ 、及4位元的分頻振盪信號495osc。
圖14B顯示選擇控制器293的細節。請參考圖14A及14B，選擇控制器293包括反相器邏輯方塊710，其包括4個反相器712,714,716及718。反相器712,714,716及718分別將温度補償－多工信號284mx的位元信號"tcsr_mux<0>","tcsr_mux<1>","tcsr_mux<2>"及"tcsr_mux<3>"反相，以提供反相温度補償－多工信號494mx＊ 之經反相的信號"tcsr_mux_b<0>","tcsr_mux_b<1>","tcsr_mux_b<2>"及"tcsr_mux_b<3>"。此外，還提供温度補償－多工信號493mx的4位元信號"tcsr_mux<0>","tcsr_mux<1>","tcsr_mux<2>"及"tcsr_mux<3>"，以及分頻振盪信號495osc的4個振盪位元信號"osc<0>","osc<1>","osc<2>"及"osc<3>"。
圖15A顯示圖5中所示的振盪信號多工器295。請參考圖15A，振盪信號多工器295接收來自圖14B中所示反相器邏輯方塊710的温度補償－多工信號493mx、反相温度補償－多工信號494mx＊ 、分頻振盪信號495osc，及來自圖10B中所示反相器邏輯方塊540之包含製程變異－多工信號487mx0與反相製程變異－多工信號488mx0＊ 的多工信號283。振盪信號多工器295提供自行再新請求信號227。
圖15B顯示振盪信號多工器295的詳細電路。請參考圖15A及15B，振盪信號多工器295包括多工輸出邏輯方塊730及多工輸入邏輯方塊750。多工輸出邏輯方塊730包括4個PMOS電晶體741,747,757及769，Vdd電壓提供至這些電晶體的源極。來自圖14B所示之反相器邏輯方塊710的4位元信號"tcsr_mux<0>","tcsr_mux<1>","tcsr_mux<2>"及"tcsr_mux<3>"分別提供至PMOS電晶體741,747,757及769的閘極，以及4個傳輸閘743,755,765及777的n通道閘。反相的信號"tcsr_mux_b<0>","tcsr_mux_b<1>","tcsr_mux_b<2>"及"tcsr_mux_b<3>"分別提供至傳輸閘743,755,765及777的p通道閘。振盪位元信號"osc<0>"饋入至傳輸閘743的信號輸入，且它的信號輸出連接至PMOS電晶體741的汲極。另還包括傳輸閘755,765及777，這些傳輸閘的信號輸出分別連接至NAND閘747,NAND閘757及NAND閘769的汲極。
多工輸入邏輯方塊750包括邏輯電路。位元信號"osc<0>"及"ref_mux<0>"饋入至NAND閘749。位元信號"osc<1>"及"ref_mux_b<0>"饋入至NAND閘751。位元信號"osc<1>"及"ref_mux<0>"饋入至NAND閘759。位元信號"osc<2>"及"ref_mux_b<0>"饋入至NAND閘771。位元信號"osc<3>"及"ref_mux_b<0>"饋入至NAND閘773。NAND閘749及NAND閘751的輸出信號饋入至NAND閘753，該閘的邏輯輸出信號提供給傳輸閘755的信號輸入。NAND閘759及NAND閘761的輸出信號饋入至NAND閘763，該閘的邏輯輸出信號提供給傳輸閘765的信號輸入。NAND閘771及NAND閘773的輸出信號饋入至NAND閘775，該閘的邏輯輸出信號提供給傳輸閘777的信號輸入。
在多工輸出邏輯方塊730中，PMOS電晶體741及747的汲極連接到NAND閘745。PMOS電晶體757及769的汲極連接到NAND閘767。NAND閘745及767的輸出連接到NOR閘779，該閘提供自行再新請求信號227。
温度補償－多工信號493mx之4個位元信號"tcsr_mux<0>"－"tcsr_mux<3>"的邏輯狀態參考表7中的"D0"－"D3"。反相温度補償－多工信號494mx＊ 之4個位元信號"tcsr_mux_b<0>"－"tcsr_mux_b<3>"的邏輯狀態參考表7中"D0"－"D3"的反相邏輯。製程變異－多工信號487mx0之一個位元"ref_mux_b<0>"的邏輯狀態參考表5中的"B0"。反相製程變異－多工信號488mx0＊ 之一個位元"ref_mux_b<0>"的邏輯狀態係"B0"的反相邏輯。
當位元信號"tcsr_mux<0>"為"高"(即位元信號"tcsr_mux_b<0>"為"低")時，振盪位元信號"osc<0>"通過傳輸閘743並提供給NAND閘745。同樣地，當位元信號"tcsr_mux<1>"為"高"時，來自NAND閘753的邏輯輸出信號經由傳輸閘755提供給NAND閘745。當位元信號"tcsr_mux<2>"為"高"時，來自NAND閘763的邏輯輸出信號經由傳輸閘777提供給NAND閘775。
當位元信號"ref_mux<0>"為"高"時，NAND閘749提供"osc<0>"的反相位元信號，即"osc<0>＊ "，且經反相的位元信號"osc<0>＊ "被NAND閘753進一步反相。因此，位元信號"osc<0>"被提供給傳輸閘755的信號輸入。位元信號"osc<0>"為"低"時，NAND閘751提供"osc<1>"的反相位元信號，即"osc<1>＊ "，且經反相的位元信號"osc<1>＊ "被NAND閘753進一步反相。因此，位元信號"osc<1>"被提供給傳輸閘755的信號輸入。
同樣地，當位元信號"ref_mux<0>"為"高"時，NAND閘759提供"osc<1>"的反相位元信號，即"osc<1>＊ "，且經反相的位元信號"osc<1>＊ "被NAND閘763進一步反相。因此，位元信號"osc<1>"被提供給傳輸閘765的信號輸入。當信號"ref_mux<0>"為"低"時，NAND閘761提供"osc<2>"的反相位元信號，即"osc<2>＊ "，且經反相的位元信號"osc<2>＊ "被NAND閘763進一步反相。因此，位元信號"osc<2>"被提供給傳輸閘765的信號輸入。
此外，當位元信號"ref_mux<0>"為"高"時，NAND閘771提供"osc<2>"的反相位元信號，即"osc<2>＊ "，且經反相的位元信號"osc<2>＊ "被NAND閘775進一步反相。因此，位元信號"osc<2>"被提供給傳輸閘777的信號輸入。當位元信號"ref_mux<0>"為"低"時，NAND閘773提供"osc<3>"的反相位元信號，即"osc<3>＊ "，且經反相的位元信號"osc<2>＊ "被NAND閘775進一步反相。因此，位元信號"osc<2>"被提供給傳輸閘777的信號輸入。當信號"ref_mux<0>"為"低"時，NAND閘773提供"osc<3>"的反相信號，即"osc<3>＊ "，且經反相的位元信號"osc<3>＊ "被NAND閘775進一步反相。因此，位元信號"osc<3>"被提供給傳輸閘777的信號輸入。來自NAND閘745及767的輸出信號被饋入至NOR閘779。來自NAND閘767的輸出信號及來自傳輸閘777的輸出信號被饋入至NOR閘779。NAND閘745及767的輸出信號被饋入至NOR閘779，以提供自行再新請求信號227。
如此，按照温度補償－多工信號493mx之4位元信號"tcsr_mux<0>"－"tcsr_mux<3>"、反相温度補償－多工信號494mx＊ 之4位元信號"tcsr_mux_b<0>"－"tcsr_mux_b<3>"、製程變異－多工信號487mx0之一位元信號"ref_mux<0>"、及反相製程變異－多工信號488mx0＊ 之一位元信號"ref_mux_b<0>"的邏輯狀態，從具有4位元信號"osc<0>"－"osc<3>"的分頻振盪信號495osc中選擇一個位元信號。提供該所選擇的信號做為自行再新請求信號227。因此，自行再新請求信號227具有另一經分除的頻率Fdo2以及另一經倍乘的周期Tmp2。
如前所述，在實施例的DRAM裝置中，再新時間Trf(其與基本時間周期Tbp直接有關)由所提供的製程特性值及TCSR值可變地控制。因此，當DRAM裝置的温度下降到低於標稱值時，自行再新循環可變得較長，且當温度上升超過標稱值時，自行再新循環可變得較短，視裝置温度的電流洩漏而定。
在再新時間為0.5ms的情況中，可能不支援休眠模式，因為再新操作必然發生的太過頻繁。在此情況，可使用內部主動電源(未顯示)以致能再新操作。當再新時間為1ms時，以內部的低電力實施真正的休眠模式操作較佳。
按照本發明實施例的DRAM裝置，視DRAM裝置的單元再新特性而定，很容易改變目標再新時間。在圖3A及3B所示的DRAM裝置中，基本時間周期產生器217產生基本時間周期。所使用的再新時間是由數個分頻器以"rfc0","rfc1"及"rfc2"的製程變異設定及"TC1"與"TC0"的温度設定決定。製程變異值係根據製程特性設定，且"TC1"及"TC0"可隨著內建之温度感測器所感測的温度自動地改變。
在製程變異路徑中之所有再新時間的選擇具有低一級的值以確保85℃時的再新時間為有利，但由於TCSR的原設設定，0.5ms的情況除外。於是，取自TCSR路徑之自行再新時間的輸出信號具有高一階的值。例如，如果再新時間選擇2ms，從製程變異路徑則可得到1ms，及從TCSR路徑產生2ms的再新時間。
表9顯示按照7個製程變異情況之單元再新特性的目標再新時間Trf。
表10顯示以製程變異為主的倍乘因數Kpv及温度補償為主的倍乘因數Ktc獲得到上述的目標再新時間Trf。
為按照單元再新特性得到上述的目標再新時間Trf，製程變異及温度改變的設定如表11所示。
例如，在目標再新時間Trf為8ms的情況中，按照製程變異PV4及温度在85℃與70℃之間改變，該碼應分別為0,1,1及0,1。因此，參考表5，這些信號"ref_time"的邏輯狀態如表12所示。
因此，有了信號"ref_time"的邏輯狀態，可提供振盪位元信號"osc<4>"－"osc<0>"做為分頻振盪信號286(分頻振盪信號486osc)(見圖8A及8B)。
此外，多工位元信號"ref_mux"的邏輯狀態如表13所示。
因此，請參考圖11A及11B，有了"ref_rnux<4>"的邏輯狀態"1"，傳輸閘576僅讓該輸入信號(分頻振盪信號486osc的一位元信號"osc<4>")通過。PMOS電晶體575被關閉，且從傳輸閘576通過(位元信號"osc<4>")的輸出信號被NAND閘577反相。此外，來自NAND閘577的邏輯輸出信號被NOR閘587、NAND閘589及反向器590反相。因此，列位址解碼器233(來自反向器590的反相輸出信號)的信號與分頻振盪信號486osc的位元信號"osc<4>相同。位元信號"osc<4>"的頻率為Fbo/16，重複周期Tmp1為16×Tbp。
此外，在溫度補償路徑中，分頻器側的邏輯狀態如表14所示。
因此，請參考圖13A及13B，振盪信號分頻器291所提供分頻振盪信號492osc的2位元信號"osc<1>"及"osc<0>"做為分頻振盪信號292。
多工邏輯信號"tcsr－mux"如表15所示。
請參考圖15A及15B，位元信號"ref_mux_b<0>"為"高"，且位元信號"osc<1>"被NAND閘751反相，且它的輸出邏輯信號被NAND閘753進一步反相並通過傳輸閘755。從傳輸閘755通過的輸出信號被NAND閘745及NOR閘779進一步反相，且被提供做為自行再新請求信號227。因此，自行再新請求信號227與位元信號"osc<1>"是相同的信號。
位元信號"osc<1>"的頻率與第一分頻信號223的頻率相同，且重複周期Tmp2與Tmp1相同。因此，第一再新時間改變器221及第二再新時間改變器225提供16的頻率分除與16的周期時間倍乘。另一個經倍乘的周期Tmp2為16×Tbp。
圖16顯示在圖3A及3B中所示之DRAM裝置中所發現之控制器所實施的再新時間設定操作。
請參考圖3A及3B及16，自行再新模式偵測器213在自行再新模式中提供自行再新模式信號215之後，再新時間設定操作開始。首先，其決定製程變異是否已被設定(步驟811)。在製程變異未被設定或固定的情況中(步驟811為否)，製程變異特性提供器210提供含有製程變異的再新周期值信號261給再新周期選擇器263(步驟812)，且在步驟813，第一再新時間改變器221根據所提供的製程變異實施時間改變操作。TCSR請求器275回應來自温度感測器271的温度信號273提供TCSR信號277。在步驟813或製程變異已被設定(步驟811為是)之後，其進一步決定温度是否被改變(步驟814)。如果沒有感測到温度改變(步驟814為否)，再新時間設定操作結束。在感測到温度有改變的情況中(步驟814為是)，第二再新時間改變器225根據所改變的温度實施時間改變操作(步驟815)。接著，按照所改變的時間，再新時間Trf被決定(步驟816)，且再新時間設定操作被完成。
此外，在步驟814，根據製程變異及所改變的温度，原設值控制器276偵測(最小再新時間之)"原設的"操作情況，並將温度信號提供給第二再新時間改變器225以將再新時間Trf設定為0.5 ms。
圖17A及17B顯示按照本發明之另一實施例的DRAM裝置。圖17A及17B與圖3A及3B之DRAM裝置實施例間的差異為第一再新時間改變器與第二再新時間改變器被替換，在圖17A及17B中的第一及第二再新時間改變器分別對應於第二及第一再新時間改變器225及221。
請參考圖17A及17B，回應具有進入及離開自行再新模式的命令信號911，自行再新模式偵測器913致能自行再新模式信號915。在"自行再新"模式中，基本時間周期產生器917產生具有基本振盪信號Fbo及基本時間周期Tbo的基本振盪信號919饋入至第一再新時間改變器921。第一再新時間改變器921提供第一分頻信號923且第二再新時間改變器925提供具有適當內部列位址的位址信號931。列位址解碼器933解碼該內部列位址以提供經解碼的位址信號935，以該結果，DRAM單元937之陣列之被選擇的字線被啟動。
內建在DRAM裝置中的温度感測器971將含有温度補償自行再新(TCSR)值的温度信號973提供給TCSR請求器975，用於以温度為主的設定。TCSR請求器975提供TCSR信號977給TCSR解碼器979，其依次提供温度補償因數信號981給第一再新時間改變器921。第一再新時間改變器921改變基本時間周期產生器917所產生的基本時間周期Tbp，且第一分頻信號923被提供給第二再新時間改變器925。
製程變異特性提供器910提供製程變異值信號941給製程變異監視器943，提供周期值信號951給基本周期控制器953，及提供再新周期值信號961給再新周期選擇器963。再新周期值信號961含有與製程變異相關的值，其為按照製程變異因數Fpv的再新時間特性"rfc0","rfc1"及"rfc2"。再新周期選擇器965解碼因數Fpv，以提供製程變異因數信號965給第二再新時間改變器925。第二再新時間改變器925按照因數Fpv產生分頻信號。
原設值控制器976接收温度補償因數信號981及製程變異因數信號965，並偵測原設的操作情況(即最小的再新時間，例如0.5ms)，以提供一原設信號978給第二再新時間改變器925。
表16顯示按照具有不同温度及製程變異之單元再新特性的目標再新時間Trf。
如表16所示，以7個變異PV0－PV6及4個温度改變做為因數來改變或調整再新時間Trf。在此，基本時間周期Tbp為122 ns。
表17以7個變異PV0－PV6及4個温度改變做為再新時間改變因數來改變或調整再新時間Trf。在此，基本時間周期Tbp為122 ns。
在表17中，#2表示"原設值"，且再新時間周期Tp被自動地設定為"122 ns"，且因此再新時間Trf為0.5 ms。
圖18顯示由在圖17中之DRAM裝置中所發現之控制器所實施的再新時間設定操作。
請參考圖17A、17B及18，當自行再新模式偵測器913在自行再新模式中提供了自行再新模式信號915之後，自行再新時間設定操作開始。TCSR請求器975回應來自温度感測器971的温度信號973提供TCSR信號977，且其決定是否感測到温度的改變(步驟821)。在温度有改變的情況中(在步驟821為是)，第一再新時間改變器921根據所改變的温度實施時間改變操作。在步驟822之後或沒有感測到温度改變的情況中(在步驟821為否)，其進一步決定製程變異是否已被設定或固定(步驟823)。如果製程變異已被設定(在步驟823為是)，則自行再新時間設定操作被完成。在製程變異未被設定的情況中(在步驟823為否)，製程變異特性提供器910提供一關於製程變異的再新周期值信號961給再新周期選擇器963(步驟824)。第二再新時間改變器925根據在步驟824所提供的製程變異實施時間改變操作(步驟825)。接著，根據所改變的時間決定再新時間Trf(步驟826)。再新時間設定操作被完成。
如果在步驟822感測到的温度T超過85℃，且所設定的製程變異指定為PV0，則原設值控制器276將決定(最小再新時間0.5ms之)"原設"的操作情況，以便將温度信號提供給第二再新時間改變器225，以將再新時間Trf設定為0.5 ms。
在該等實施例中，再新時間可被擴展以涵蓋具有由於單元特性變異所造成之小及大之洩漏之DRAM單元的再新。DRAM裝置具有各種結構，包括需要寬範圍之再新時間特性的MIM電容器，此乃由於相對於堆疊或溝DRAM電容器的電容較小。因此，在製造階段，必須能容納以MIM電容器為主之單元的整個再新特性範圍，特別是在低電力方面的應用。以分頻器可以得到寬範圍的自行再新計時器選項，以選擇從122 ns至7808 ns的自行再新脈衝周期。根據關於再新時間的單元特性，其可以與TCSR功能一起改變自行再新時間值。含MIM電容器單元的90 nm製程技術是一新方法，特別是用於低耗電的內嵌式記憶體。按照本發明的實施例，可實現改變再新時間的實施。
如前所述，連同TCSR功能可涵蓋寬範圍的再新時間。可涵蓋多變化的單元再新特性，不會造成低功率設計之產量的損失。連同TCSR功能(與温度有關)，與單元再新特性有關的再新時間可以在生產測試階段選擇。此有利於按照製程變異或固有之單元特性所致使的再新時間特性來分類該些裝置。
本發明的實施例提供一DRAM裝置以及用温度補償自行再新及寬範圍之再新時間控制來自行再新記憶體單元的方法。用來改變再新時間周期的兩個因數為温度與無可避免之製程變異所致使的固有再新特性。
前述的實施例可有各種其它的變化。在上述實施例中的該等信號是啟動"高"邏輯信號。不過，該等信號也可以是啟動"低"信號，隨設計的喜好而定。該等信號的邏輯"高"及"低"狀態可以分別用低及高的供應電壓Vss及Vdd來表示。
DRAM單元之列及字線的數量N可隨DRAM裝置而改變。再新循環RC可以不同，例如1024,2048,8192等。此外，再新時間周期Tp也可不同。
在該實施例中，第一及第二再新時間改變器每一個分除該時間常數振盪信號的頻率(及倍乘該重複周期)，並提供一組經分除的頻率信號。分頻因數2Pi 及2Pj 可改變成其它的值或功能參數。
也可以用頻率乘法器以導自製程變異及温度改變的參數來倍乘輸入的頻率以取代時間之改變，以便產生具有較高頻率的信號組。可用頻率經倍乘之信號中之相關的來改變再新時間。此外，第一及第二再新時間改變器也可以是頻率合成器，按照導自製程變異及温度改變的再新時間改變因數來產生所要的頻率(或周期)信號用以改變再新時間。
製程變異特性提供器210提供8級與製程變異相關的值(即3位元值)。在需要更精確控制的情況中，可使用若干步驟的製程變異及應用數量較多的位元來代表製程變異。如果再新周期值信號261具有較多的位元數量，再新周期選擇器263也將相應地改變。此外，TCSR信號277也以多於兩個的位元實施，TCSR解碼器279也將按照此位元信號修改。因此，分除振盪信號之頻率的第一及第二再新時間改變器也將以更精密的解析度分除。
導自製程變異再新時間改變因數Fpv的參數Pi可用較多數量的位元來表示，且m個經分除之頻率的分頻信號組(分頻振盪信號286)可改變。同樣地，導自温度補償再新時間改變因數Ftc的參數Pj可用較多數量的位元來表示，且n個經分除之頻率的分頻信號組(分頻振盪信號292)可改變。
在以上所描述的實施例中，為了簡化，裝置元件及電路係按各圖中所示地相互連接。在DRAM裝置及半導體IC中實際應用本發明時，電路、元件、裝置等可直接地相互連接。同樣地，為了DRAM裝置及半導體IC的操作需要，該等電路、元件、裝置等也可經由其它的電路、元件、裝置等相互間接地連接。因此，在DRAM裝置及半導體IC的實際架構中，該等電路、元件、裝置等相互地耦接在一起(直接或間接地連接)。
本發明之上述的實施例僅只是例子。熟悉此方面技術之人士可對該等特定實施例做到各種的替換、修改及變化，不會偏離本發明的範圍，本發明的範圍僅是由所附的申請專利範圍定義。
111．．．命令信號
113．．．自行再新模式偵測器
115．．．自行再新模式信號
119．．．自行再新振盪信號
117．．．內部振盪器
121．．．自行再新請求產生器
123．．．自行再新請求信號
125．．．內部列位址計數器
127．．．位址信號
129．．．列位址解碼器
131．．．解碼的位址信號
141．．．補償控制器
143．．．補償信號
145．．．控制信號
SA．．．位元線感測放大器
WL．．．字線
BL．．．位元線
MS．．．DRAM單元
200．．．DRAM單元的陣列
201．．．自行再新控制器
203．．．模式偵測器
205．．．位址被位址解碼器
206．．．基本時間產生器
207．．．第一時間改變器
209．．．第二時間改變器
210．．．製程變異特性提供器
211．．．命令信號
212．．．電壓偵測器
213．．．自行再新模式偵測器
215．．．自行再新模式信號
217．．．基本時間周期產生器
219．．．基本振盪信號
221．．．第一再新時間改變器
223．．．第一分頻信號
225．．．第二再新時間改變器
227．．．自行再新請求信號
229．．．內部列位址計數器
231．．．位址信號
233．．．列位址解碼器
235．．．經解碼的位址信號
263．．．再新周期選擇器
237．．．DRAM單元
241．．．製程變異值信號
243．．．製程變異監視器
245．．．製程變異監視信號
247．．．偏壓產生器
249．．．偏壓信號
251．．．周期值信號
253．．．基本時間周期控制器
255．．．周期控制信號
261．．．再新周期值信號
263．．．再新周期選擇器
265．．．製程變異因數信號
266dv．．．製程變異－分頻信號
267mx．．．製程變異－多工信號
271．．．温度感測器
273．．．温度信號
275．．．TCSR請求器
276．．．原設值控制器
278．．．原設值信號
279．．．TCSR解碼器
281．．．温度補償因數信號
282dv．．．温度補償－分頻信號
283．．．多工信號
284mx．．．温度補償－多工信號
285．．．振盪信號分頻器
286．．．分頻振盪信號
287．．．選擇控制器
288．．．分頻振盪信號
289．．．振盪信號多工器
291．．．振盪信號分頻器
292．．．分頻振盪信號
293．．．選擇控制器
294．．．分頻振盪信號
295．．．振盪信號多工器
311．．．反向器
313．．．NOR閘
315．．．反向器
317．．．NAND閘
319．．．NAND閘
321．．．PMOS電晶體
323．．．PMOS電晶體
331．．．NMOS電晶體
333．．．NMOS電晶體
335．．．NMOS電晶體
341．．．內部振盪信號
347．．．反相器
351．．．反相器
353．．．偏壓控制反相器
371．．．PMOS電晶體
377．．．PMOS電晶體
379．．．NMOS電晶體
410．．．輸入AND邏輯方塊
440．．．輸出OR邏輯方塊
411－418．．．NAND閘
421－423．．．反相器
431－438．．．反相器
411－418．．．NAND閘
441－448．．．NOR閘
451－458．．．反相器
486osc．．．分頻振盪信號
487mx．．．製程變異－多工信號
487mx0．．．製程變異－多工信號
488mx．．．製程變異－多工信號
488mx＊ ．．．反相製程變異－多工信號
488mx0＊ ．．．反相製程變異－多工信號
489osc．．．分頻振盪信號
492osc．．．分頻振盪信號
493mx．．．温度補償－多工信號
494mx＊ ．．．反相温度補償－多工信號
495osc．．．分頻振盪信號
511．．．反相器
517．．．3態反相器電路
519．．．3態反相器電路
521．．．3態反相器電路
523．．．3態反相器電路
513．．．NAND閘
515．．．NAND閘
525．．．反相器
527．．．反相器
529．．．反相器
540．．．反相器邏輯方塊
542－554．．．反相器
561．．．PMOS電晶體
562．．．傳輸閘
563．．．NAND閘
565．．．PMOS電晶體
566．．．傳輸閘
568．．．PMOS電晶體
569．．．傳輸閘
570．．．NAND閘
572．．．PMOS電晶體
573．．．傳輸閘
575．．．PMOS電晶體
576．．．傳輸閘
577．．．NAND閘
579．．．PMOS電晶體
580．．．傳輸閘
582．．．PMOS電晶體
583．．．傳輸閘
584．．．反相器
586．．．NOR閘
589．．．NAND閘
590．．．反相器
610．．．輸入AND邏輯方塊
611．．．NAND閘
612．．．NAND閘
613．．．NAND閘
614．．．NAND閘
617．．．信號反相反相器
619．．．信號反相反相器
621．．．反相器
622．．．反相器
623．．．反相器
624．．．反相器
630．．．輸出OR邏輯方塊
631．．．NOR閘
632．．．NOR閘
633．．．NOR閘
634．．．NOR閘
657．．．3態反相器電路
659．．．3態反相器電路
661．．．3態邏輯電路
663．．．3態邏輯電路
710．．．反相器邏輯方塊
712．．．反相器
714．．．反相器
716．．．反相器
718．．．反相器
730．．．多工輸出邏輯方塊
741．．．PMOS電晶體
743．．．傳輸閘
747．．．PMOS電晶體
749．．．NAND閘
750．．．多工輸入邏輯方塊
755．．．傳輸閘
757．．．PMOS電晶體
759．．．NAND閘
761．．．NAND閘
763．．．NAND閘
765．．．傳輸閘
769．．．PMOS電晶體
771．．．NAND閘
775．．．NAND閘
777．．．傳輸閘
779．．．NOR閘
851．．．PMOS電晶體
853．．．NMOS電晶體
855．．．PMOS電晶體
857．．．NMOS電晶體
910．．．製程變異特性提供器
911．．．命令信號
913．．．自行再新模式偵測器
915．．．自行再新模式信號
917．．．基本時間周期產生器
919．．．基本振盪信號
Fbo．．．基本振盪信號
Tbo．．．基本時間周期
921．．．第一再新時間改變器
923．．．第一分頻信號
925．．．第二再新時間改變器
929．．．內部列位址計數器
931．．．位址信號
933．．．列位址解碼器
935．．．經解碼的位址信號
937．．．DRAM單元
941．．．製程變異值信號
943．．．製程變異監視器
951．．．周期值信號
953．．．基本周期控制器
961．．．再新周期值信號
963．．．再新周期選擇器
965．．．製程變異因數信號
971．．．温度感測器
973．．．温度信號
975．．．TCSR請求器
976．．．原設值控制器
977．．．TCSR信號
978．．．原設信號
979．．．TCSR解碼器
981．．．温度補償因數信號
圖1A的方塊圖說明在習知動態隨機存取記憶體(DRAM)裝置中所發現之具有温度補償自行再新功能(TCSR)的自行再新操作；圖1B說明圖1A中所示自行再新操作中所用信號的相對時序序列；圖2A的方塊圖說明按照本發明之實施例之具有自行再新功能的DRAM裝置；圖2B的方塊圖說明圖2A中所示的自行再新控制器；圖3A及3B的方塊圖說明按照本發明一實施例的DRAM裝置；圖4係圖3A及3B中所示DRAM裝置之信號所用的時序順序；圖5的方塊圖說明圖3A及3B中所示DRAM裝置之第一再新時間改變器及第二再新時間改變器；圖6A的方塊圖說明圖3A及3B中所示DRAM裝置之基本時間周期產生器；圖6B－6D的概圖說明圖6A所示基本時間周期產生器的詳細電路；圖7A的方塊圖說明圖3A及3B中所示DRAM裝置之再新周期選擇器；圖7B的概圖說明圖7A所示再新周期選擇器的詳細電路；圖8A的方塊圖說明圖5中所示之振盪信號頻率分頻器；圖8B的概圖說明圖8A中所示振盪信號頻率分頻器的詳細電路；圖9的概圖說明圖8B中所示之經控制之反相器邏輯電路；圖10A的方塊圖說明圖5中所示之選擇控制器；圖10B的概圖說明圖10A中所示之選擇控制器的詳細電路；圖11A的方塊圖說明圖5中所示之振盪信號多工器；圖11B的概圖說明圖11A中所示之振盪信號多工器的詳細電路；圖12A的方塊圖說明圖3A及3B中所示DRAM裝置之温度補償自行再新(TCSR)請求器；圖12B的概圖說明圖12A中所示之TCSR請求器的詳細電路；圖13A的方塊圖說明圖5中所示之振盪信號分頻器；圖13B的概圖說明圖13A中所示之振盪信號分頻器的詳細電路；圖14A的方塊圖說明圖5中所示之選擇控制器；圖14B的概圖說明圖14A中所示之選擇控制器的詳細電路；圖15A的方塊圖說明圖5中所示之振盪信號多工器；圖15B的概圖說明圖15A中所示之振盪信號多工器的詳細電路；圖16的流程圖說明圖3A及3B中所示DRAM裝置的再新時間操作；圖17A及17B的方塊圖說明按照本發明另一實施例的DRAM裝置；圖18的流程圖說明圖17A及17B中所示DRAM裝置的再新時間操作。
200．．．DRAM單元的陣列
201．．．自行再新控制器
203．．．模式偵測器
205．．．位址被位址解碼器

Claims (30)

  1. 一種動態隨機存取記憶體(DRAM)裝置，包含：DRAM單元陣列，按列及行配置，該陣列的每一DRAM單元被耦接至對應列的字線及對應行的位元線；以及再新電路，在自行再新模式中對應於基本時間周期控制該等DRAM單元的資料再新率，該再新電路包含：模式偵測電路，用於偵測進入及離開該自行再新模式，以提供自行再新模式信號；振盪電路，用於回應該自行再新模式信號產生一振盪信號，以提供一基本時間周期；以及再新時間改變電路，用於回應兩再新時間改變因數其中之一改變該基本時間周期，該兩因數包括與該DRAM裝置相關的製程變異因數及與該DRAM裝置相關的温度改變因數，以提供一經改變的時間周期，並再回應該另一再新時間改變因數以進一步改變該經改變的時間周期，以提供自行再新另一經改變的時間周期。
  2. 如申請專利範圍第1項的DRAM裝置，其中該再新時間改變電路包含：第一改變電路，用於回應該一個再新時間改變因數而改變該振盪信號的重複周期，以提供具有該經改變之時間周期的第一周期改變信號；以及第二改變電路，用於回應該另一再新時間改變因數而改變該第一周期改變信號的該重複周期，以提供具有經進 一步改變之時間周期的第二周期改變信號。
  3. 如申請專利範圍第2項的DRAM裝置，其中：該第一改變電路包含：第一頻率產生電路，用於回應具有一振盪頻率的該振盪信號而產生第一組m個頻率信號，該m個頻率信號每一個都具有與該振盪頻率相關之不同的頻率，m係一大於1的整數；以及第一選擇電路，用以從該第一組m個頻率信號中選擇一個信號，以便提供該所選擇的信號做為該第一周期改變信號，以及第二改變電路包含：第二頻率產生電路，用於回應該第一周期改變信號產生第二組n個頻率信號，該n個頻率信號每一個都具有與該振盪信號相關之不同的頻率，n係一大於1的整數；以及第二選擇電路，用以從該第二組n個頻率信號中選擇一個信號，以便提供該所選擇的信號做為該第二周期改變信號。
  4. 如申請專利範圍第3項的DRAM裝置，其中：該第一頻率產生電路包含：第一分頻電路，用以按照第一參數分除該振盪頻率，以產生該第一組m個頻率信號，以便該第一選擇電路選擇該m個經分除之不同頻率信號中的一個信號，以及該第二頻率產生電路包含： 第二分頻電路，用以按照第二參數分除該第一周期改變信號的頻率，以產生該第二組n個頻率信號，以便該第二選擇電路選擇該n個經分除之不同頻率信號中的一個信號。
  5. 如申請專利範圍第4項的DRAM裝置，另包含：因數提供電路，用以提供與該DRAM裝置相關之製程變異的該因數及與該DRAM裝置相關的該温度改變。
  6. 如申請專利範圍第5項的DRAM裝置，其中該因數提供電路包含：第一因數提供器，用於指定該第一參數，以便該第一頻率產生電路按照該指定的第一參數分除該振盪信號的該頻率；以及第二因數提供器，用於指定該第二參數，以便該第二頻率產生電路按照該指定的第二參數分除該第一周期經分除之信號的該頻率。
  7. 如申請專利範圍第6項的DRAM裝置，其中：該第一因數提供器包含：製程變異提供器，用於提供用來指定該第一參數的製程變異碼，該製程變異碼係從包含DRAM特性的該製程變異中導出，以及該第二因數提供器包含：温度改變提供器，用於提供一用來指定該第二參數的温度改變碼，該温度改變碼係從包含感測自該DRAM裝置之温度的温度改變中導出。
  8. 如申請專利範圍第7項的DRAM裝置，其中：該製程變異提供器包含：第一產生器，用於產生代表複數個該DRAM特性之變異的製程變異碼，以及該温度改變提供器包含：第二產生器，用於產生代表所感測之温度變化之複數個温度改變的温度改變碼。
  9. 如申請專利範圍第8項的DRAM裝置，其中：該第一產生器包含：第一解碼器，用於解碼該複數個變異並提供該製程變異碼，以及該第二產生器包含：第二解碼器，用於解碼該複數個温度改變並提供該温度改變碼。
  10. 如申請專利範圍第9項的DRAM裝置，其中：該第一選擇電路包含：第一信號選擇電路，用於在該第一組頻率信號之該m個經分除之頻率中選擇其中之一，並提供所選擇的該信號做為第一周期改變信號，以及該第二選擇電路包含：第二信號選擇電路，用以多工該第二組之n個分頻信號，並在該第二組頻率信號之該n個經分除之頻率中選擇其中一者，以提供所選擇的該信號做為該第二周期改變信號。
  11. 如申請專利範圍第9項的DRAM裝置，另包含：電壓產生電路，用於偵測操作該振盪電路的電壓，並回應所偵測到的該電壓提供一偏壓給該振盪電路，該偏壓施加於該振盪電路，用以執行穩定的振盪操作。
  12. 如申請專利範圍第11項的DRAM裝置，另包含：製程變異回應電路，用於回應該製程變異並提供一回應信號給該電壓產生電路，以便提供一回應電壓給該振盪電路，以使該振盪電路按照該回應電壓改變其振盪頻率。
  13. 如申請專利範圍第7項的DRAM裝置，其中：該製程變異提供器包含：碼提供器，用以提供以2i 表示的變異碼，i係正或負整數之該指定的第一參數，該第一分頻電路以2i 分除該振盪頻率，以及該温度改變提供器包含：另一碼提供器，用以提供以2j 表示的温度改變碼，j係該指定的第二參數，j係正或負整數，該第二分頻電路以2j 分除該第一周期改變信號的頻率。
  14. 如申請專利範圍第9項的DRAM裝置，另包含：預定時間設定電路，若當該製程變異碼及該温度改變碼為預定的指定碼時，用於回應該製程變異碼及温度改變碼以提供一設定信號，該設定信號設定一預定的再新時間。
  15. 如申請專利範圍第9項的DRAM裝置，其中： 該第一解碼器包含：解碼電路，用於解碼該複數個變異以提供一3位元的製程變異碼，以及該第二解碼器包含：另一解碼電路，用於解碼該複數個温度改變以提供一2位元的温度改變碼。
  16. 如申請專利範圍第6項的DRAM裝置，其中該第一因數提供器包含：温度改變提供器，提供用於指定該第一參數的温度改變碼，該温度改變碼導自包含感測自該DRAM裝置之温度的温度改變，以及該第二因數提供器包含：製程變異提供器，提供用於指定該第二參數的製程變異碼，該製程變異碼導自包含DRAM特性的該製程變異。
  17. 如申請專利範圍第16項的DRAM裝置，其中：該温度改變提供器包含：第一產生器，用於產生代表所感測之温度變化之複數個温度改變的温度改變碼，以及該製程變異提供器包含：第二產生器，用於產生代表該DRAM特性之複數個變異的該製程變異碼。
  18. 如申請專利範圍第17項的DRAM裝置，其中：該第一產生器包含： 第一解碼電路，用於解碼該複數個温度改變並提供該温度改變碼，以及該第二產生器包含：第二解碼電路，用於解碼該複數個變異並提供該製程變異碼。
  19. 如申請專利範圍第3項的DRAM裝置，其中：該第一頻率產生電路包含：第一頻率倍乘電路，用於按照第一參數倍乘該振盪頻率以產生該第一組m個頻率信號，以便該第一選擇電路從該m個經倍乘之不同頻率信號中選擇一個信號，以及該第二頻率產生電路包含：第二頻率倍乘電路，用於按照第二參數倍乘該第一周期改變信號的該頻率以產生該第二組n個頻率信號，以便該第二選擇電路從該n個經倍乘之不同頻率信號中選擇一個信號。
  20. 一種用於自行再新一動態隨機存取記憶體(DRAM)裝置的方法，該DRAM裝置具有按列及行配置的DRAM單元陣列，該陣列的每一DRAM單元被耦接至對應列的字線及對應於行的位元線，該DRAM裝置可在自行再新模式中操作，該方法包含：提供在該自行再新模式中致能的自行再新模式信號；回應該自行再新模式信號產生振盪信號以提供基本時間周期；回應兩個再新時間改變因數之一個以改變該基本時間 周期，該再新時間改變因數包括與該DRAM裝置相關的製程變異因數及與該DRAM裝置相關的温度改變因數以提供一經改變的時間周期；以及回應該另一再新時間改變因數進一步改變該經改變的時間周期，以提供自行再新另一經改變的時間周期。
  21. 如申請專利範圍第20項的方法，其中改變的該步驟包含：按照一個再新時間改變因數改變該振盪信號的重複周期，以提供具有該經改變之時間周期的第一周期改變信號。
  22. 如申請專利範圍第21項的方法，其中進一步改變的該步驟包含：按照另一個再新時間改變因數改變該第一周期經改變之信號的重複周期，以提供該時間周期經進一步改變的第二周期改變信號。
  23. 如申請專利範圍第22項的方法，其中改變該振盪信號之重複周期的步驟包含：按照第一參數分除該振盪頻率以產生具有m個經分除之頻率之第一組的m個頻率信號。
  24. 如申請專利範圍第23項的方法，另包含：選擇該第一組的m個頻率信號其中一者，以提供該選擇的信號做為該第一周期改變信號。
  25. 如申請專利範圍第24項的方法，其中改變該第一周期改變信號之該重複周期的該步驟包含： 按照第二參數分除該第一周期改變信號的該頻率，以產生具有n個經分除之頻率之第二組的n個頻率信號。
  26. 如申請專利範圍第25項的方法，另包含：選擇該第二組的n個頻率信號其中一者，以提供該選擇的信號做為該第二周期改變信號。
  27. 如申請專利範圍第25項的方法，另包含：提供從該DRAM特性導出的製程變異碼；以及提供從感測自該DRAM裝置之温度導出的温度改變碼。
  28. 如申請專利範圍第22項的方法，其中改變該振盪信號之該重複周期的該步驟包含：按照第一參數倍乘該振盪頻率，以產生具有m個經倍乘之頻率之第一組的m個頻率信號。
  29. 如申請專利範圍第24項的方法，其中改變該第一周期改變信號之該重複周期的該步驟包含：按照第二參數倍乘該第一周期改變信號，以產生具有n個經倍乘之頻率之第二組的n個頻率信號。
  30. 一種用於動態隨機存取記憶體(DRAM)裝置中的自行再新控制器，可選擇地在自行再新模式及非自行再新模式中操作，該DRAM裝置具有按列及行配置的DRAM單元陣列，該陣列的每一DRAM單元被耦接至對應列的字線及對應於行的位元線，該自行再新控制器包含：模式偵測電路，用於偵測進入及離開該自行再新模式以提供一自行再新模式信號； 振盪電路，用於回應該自行再新模式信號產生一振盪信號，以提供一基本時間周期；以及再新時間改變電路，用於回應與該DRAM裝置相關之製程變異及與該DRAM裝置相關之温度改變的兩再新時間改變因數其中一者改變該基本時間周期，以及回應該另一再新時間改變因數以進一步改變該經改變的時間周期，以提供自行再新另一經改變的時間周期。
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