TWI475562B - 具有自我更新時序電路的半導體記憶體元件 - Google Patents

Description

具有自我更新時序電路的半導體記憶體元件

本發明係關於一種具有自我更新時序電路的半導體記憶體元件。

目前半導體記憶體元件已廣泛應用在許多電子產品中以儲存和讀取資料。半導體記憶體元件包含多個記憶體晶胞，每一晶胞係由一電晶體和一電容器所組成。一動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)元件藉由儲存電荷於電容器中來儲存資料位元。然而，一段時間後，在電容器中儲存之電荷會經由基底或其他路徑逐漸漏失，使得資料位元無法永久儲存於其中。因此，有必要對DRAM元件中的記憶體晶胞進行週期性地更新，以避免資料流失。

對於如何週期性地更新DRAM元件中的記憶體晶胞，有數種更新方案已被提出，其中一種為使DRAM元件操作在自我更新(self-refresh)模式。在自我更新模式下，對應於由一內部位址計數器所產生的位址之一記憶體晶胞在收到一自我更新命令後，會根據一預定週期執行更新運作。該預定週期一般係由DRAM晶胞的資料保存時間而決定。在更新運作後，該位址計數器會重新初始化以等待下一次的自我更新命令。

一般而言，自我更新模式會設定在低功率損耗模式， 在自我更新模式下的電流損耗需要盡量降低。一個減少DRAM元件中自我更新所需的功率損耗之方法為根據環境溫度改變預定更新週期。亦即，當溫度低於一設定值時，以較長的預定週期執行更新運作；反之，當溫度高於該設定值時，以較短的預定週期執行更新運作。

為了偵測環境溫度，在DRAM元件中會設置一溫度感測元件以提供對應的溫度信號，並設置一比較元件以跟據該溫度信號改變預定周期的時間。然而，在習知技術中，該溫度感測元件和該比較元件會保持致動狀態以持續偵測溫度，因此會增加DRAM元件的總功率損耗。為了降低功率損耗，有必要提出一時序電路以控制該預定週期的時間，並提供一致能電路以選擇性地致能該比較元件。

本發明之目的係提供一種具有自我更新時序電路的半導體記憶體元件。藉由本發明所揭示之自我更新時序電路，該半導體記憶體元件可以降低功率損耗。

為達到上述之目的，本發明之半導體記憶體元件之一實施例包含一命令解碼器、複數個記憶體庫、一庫位址產生器、一自我更新計數器和一自我更新時序電路。該命令解碼器用以接收一外部命令以產生一自我更新控制信號。該半導體記憶體元件根據該自我更新控制信號執行自我更新運作。該庫位址產生器用以產生一目標庫位址至每一記憶體庫，該目標庫位址指向一目標庫以執行自我更新運作。該自我更新計數器用以指定該些記憶體庫中的一目標 更新列。該自我更新時序電路包含一溫度感測器、一參考電壓源、一比較器、一致能電路和一震盪電路。該溫度感測器用以產生比例於一感測溫度的一電壓。該參考電壓源用以產生與該感測溫度無關的一固定電壓。該比較器用以比較來自該溫度感測器的該電壓和該固定電壓以產生一比較信號。該致能電路用以產生一致能信號以致動該比較器。該震盪電路用以根據該比較信號和該致能信號以產生一自我更新時脈信號，該自我更新時脈信號控制該庫位址產生器和該自我更新計數器的運作頻率。當所有記憶體庫中至少一更新列完成自我更新運作後，該致能電路產生該致能信號。

本發明之半導體記憶體元件之另一實施例包含一命令解碼器、複數個記憶體庫、一庫位址產生器、一自我更新計數器和一自我更新時序電路。該命令解碼器用以接收一外部命令以產生一自我更新控制信號。該半導體記憶體元件根據該自我更新控制信號執行自我更新運作。該庫位址產生器用以產生一目標庫位址至每一記憶體庫，該目標庫位址指向一目標庫以執行自我更新運作。該自我更新計數器用以指定該些記憶體庫中的一目標更新列。該自我更新時序電路包含一溫度感測器、一參考電壓源、一比較器、一致能時脈電路和一震盪電路。該溫度感測器用以產生比例於一感測溫度的一電壓。該參考電壓源用以產生與該感測溫度無關的一固定電壓。該比較器用以比較來自該溫度感測器的該電壓和該固定電壓以產生一比較信號。該致能時脈電路用以產生一致能信號以根據一固定時間間隔致動 該比較器。該震盪電路用以根據該比較信號和該致能信號以產生一自我更新時脈信號。該自我更新時脈信號控制該庫位址產生器和該自我更新計數器的運作頻率。

圖1顯示結合本發明一實施例之半導體記憶體元件10的架構示意圖，其中該半導體記憶體元件10包含一自我更新控制器12以調整該記憶體元件10的更新週期。該自我更新控制器12可調整一更新時脈信號SCLK的更新頻率，而該更新時脈信號SCLK係用以控制更新計數器的運作頻率。

參照圖1，該半導體記憶體元件10包含複數個記憶體庫(bank)，每一記憶體庫具有複數個記憶體晶胞(未繪出)。為了簡潔起見，圖1以具有4個記憶體庫24A、24B、24C和24D的半導體記憶體元件10為例說明。然而，本發明可相同地應用在具有多個記憶體庫的半導體記憶體元件中。

參照圖1，該自我更新控制器12包含一命令解碼器122和一自我更新時序電路124。該命令解碼器122在該記憶體元件10的運作期間從一記憶體控制器11接收複數個外部命令和時脈信號，且產生複數個控制和時序信號以控制該些元件12-24。舉例而言，當接收來自該記憶體控制器11的一自我更新命令時，該命令解碼器122發出一自我更新控制信號SRF。該記憶體元件10會根據該自我更新控制信號SRF執行自我更新運作。

參照圖1，在接收該自我更新控制信號SRF後，該自我更新時序電路124產生該更新時脈信號SCLK以控制一庫位 址產生器14和一自我更新計數器16。該自我更新計數器16用以產生一目標列位址，藉以指示一準備被更新的列。該庫位址產生器14用以產生一目標庫位址，藉以指示包含該準備被更新的列之一特定庫。

參照圖1，一位址栓(latch)22接收來自該記憶體控制器11的複數個外部位址ADD和複數個外部庫位址BA，並且產生一列位址RADD至一列位址多工器20和一庫位址ABA至一庫控制邏輯電路18。該列位址多工器20，其由來自該命令解碼器122的該自我更新控制信號SRF所致動，在一正常模式運作下接收該列位址RADD和在一自我更新模式運作下接收一自我更新列位址SRA，藉以產生一內部列位址IRA。

該庫控制邏輯電路18，其由來自該命令解碼器122的該自我更新控制信號SRF所致動，用以接收該庫位址ABA和一自我更新庫位址SBA。當該控制信號SRF為低邏輯準位時，該庫位址ABA由該電路18傳送以作為一內部庫位址IBA。當該控制信號SRF為高邏輯準位時，該自我更新庫位址SBA由該電路18傳送以作為該內部庫位址IBA。

圖2顯示結合本發明一實施例之該自我更新計數器16的細部電路示意圖。參照圖2，該自我更新計數器16包含一列遞增計數器162和一列位址計數器164。該列遞增計數器162用以在該自我更新模式運作時增加該列位址計數器164。該列位址計數器164會輸出一目標列位址，用以指示一要被更新的列。該列位址計數器164會指向所有記憶體庫24A、24B、24C和24D中相同的列。

圖3顯示結合本發明一實施例之具有該自我更新控制器12的該半導體記憶體元件10運作時的時序圖，以下說明請一併參照圖1和圖2。假設該些記憶體庫24A、24B、24C和24D的庫位址分別是00、01、10和11。參照圖3，在接收來自該記憶體控制器11的一自我更新命令後，該命令解碼器122在時間間隔T1的起點發出具有邏輯高準位的自我更新控制信號SRF。該記憶體元件10根據該信號SRF執行一自我更新運作。該自我更新時序電路124根據該信號SRF產生一第一SCLK脈波至該庫位址產生器14和該自我更新計數器16。當該記憶體元件10執行該自我更新運作時，從該自我更新計數器16產生的一目標列位址SRA和從該庫位址產生器14產生的一目標庫位址SBA會用以更新一確認的記憶庫中之一特定列。在本例中，具有0...001值的一目前更新列位址SRA會儲存在該自我更新計數器16中，而具有值00的一第一自我更新庫位址SBA會儲存在該庫位址產生器14中。因此，在時間間隔T1期間，記憶體庫24A被選擇為目標庫且記憶庫24A中的列0...001會被更新。

接著，具有值01的一第二更新庫位址SBA、具有值10的一第三更新庫位址SBA和具有值11的一第四更新庫位址SBA會分別在信號SCLK的一第二脈波、一第三脈波和一第四脈波之升緣處依序被閂鎖。因此，記憶庫24B、記憶庫24C和記憶庫24D會依序被選擇為目標庫，且在不同目標庫24B、24C和24D中的相同列0...001會在時間間隔T2和T4之間在連續的SCLK週期內被更新。

在4個SCLK脈波後，所有記憶庫24A、24B、24C和24D 中的列0...001會完成更新。因此，該列遞增計數器162產生一計數信號cnt至該列位址計數器164。接著，該計數信號cnt增加該列位址計數器164以移動該目前更新列位址至下一更新列位址。在本發明一實施例中，儲存在該列遞增計數器162中的一初始值設定為0，且在時間間隔T4結束後該列遞增計數器162會增加該初始值為1。因此，該列位址計數器164會更新具有0...001值的目前更新列位址SRA到具有0...010值的下一更新列位址SRA。經由近似的處理過程，在連續的SCLK週期內所有記憶庫24A、24B、24C和24D中的新列0...010會被更新。

為了減少該半導體記憶體元件10在自我更新運作時的功率損耗，該更新時脈信號SCLK的更新頻率會根據不同的溫度而改變。圖4顯示結合本發明一實施例之產生一溫度相關的更新時脈信號SCLK之該自我更新時序電路124的電路示意圖。參照圖4，該自我更新時序電路124包含一溫度感測器1242、一參考電壓源1244、一比較器1246、一邏輯電路1248和一震盪器1250。該溫度感測器1242鄰近該半導體記憶體元件10中的記憶體晶胞而設置。該溫度感測器1242會產生比例於所感測溫度的一信號V1。該參考電壓源1244會產生與溫度無關的一固定電壓V2。該比較器1246用以比較信號V1和V2，並根據比較結果和一致能信號EN產生一信號VC。該邏輯電路1248根據該自我更新控制信號SRF和該致能信號EN產生一信號SC。該震盪器1250根據該信號SC的邏輯準位產生以不同預定頻率震盪的該更新時脈信號SCLK。

該自我更新時序電路124的運作說明如下。當該溫度感測器1242所感測的溫度低於一預定溫度時，電壓V2的電壓值會高於電壓V1的電壓值。在接收該致能信號EN後，該比較器1246輸出具有低邏輯準位的信號VC。該邏輯電路1248在該些信號EN和SRF均為高邏輯準位時傳送具有低邏輯準位的信號SC。在接收具有低邏輯準位的信號SC後，該震盪器1250產生以一較低頻率震盪的該時脈信號SCLK，藉以減少該庫位址產生器14和該自我更新計數器16的運作頻率。

參照圖4，該比較器1246和該邏輯電路1248會根據一致能電路1542所產生的致能信號EN而致動。特而言之，該比較器1246和該邏輯電路1248只有在該致能電路1542產生具有高邏輯準位的致能信號EN時致動。當所有記憶體庫中至少一更新列完成自我更新運作後，該致能信號EN會產生高邏輯準位。圖5顯示結合本發明一實施例之致能信號EN的時序圖。參照圖5，當具有0...001值的更新列位址SRA被選擇，且在4個記憶體庫24A、24B、24C和24D中的相同列0...001在連續的SCLK週期內被更新時，該致能信號EN會由低邏輯準位轉態為高邏輯準位，藉以準備致動該比較器1246和該邏輯電路1248。該比較器1246和該邏輯電路1248會在一短暫延遲後致動。在本實施例中，由於該比較器1246只會在第四個SCLK脈衝致動，該半導體記憶體元件10的功率損耗會藉此降低。

為了進一步降低該半導體記憶體元件10的功率損耗，該比較器1246和該邏輯電路1248會在所有記憶體庫24A、24B、24C和24D中的兩或多個特定列被更新時才會致動。 在本發明一實施例中，該列位址計數器164會在所有記憶體庫中的相同列0...001均完成自我更新運作時才會更新具有0...001值的目前更新列位址SRA到具有0...010值的下一更新列位址SRA。該致能電路1542在所有記憶體庫中的新列0...010均完成自我更新運作時才會準備致動該比較器1246和該邏輯電路1248。在本發明另一實施例中，該列位址計數器164以一連續方式更新目前更新列位址SRA。如果該些記憶體庫24A、24B、24C和24D中的每一者具有512列，該致能電路1542可能會在所有記憶體庫中的所有列(共512列)均完成自我更新運作時才會準備致動該比較器1246和該邏輯電路1248。

本發明另一實施例提供另一種降低該半導體記憶體元件10的功率損耗之方法。在該實施例中，一致能電路只會在固定時間間隔被致動。圖6顯示結合本發明一實施例之產生一溫度相關的更新時脈信號SCLK之該自我更新時序電路124’的電路示意圖。參照圖6，該自我更新時序電路124’包含一溫度感測器1242’、一參考電壓源1244’、一比較器1246’、一邏輯電路1248’、一震盪器1250’和一致能時脈電路1543。圖6中類似圖4之元件以類似的參考數字顯示，且電路的細節將不再贅述。

圖7顯示結合本發明一實施例之該自我更新時序電路124’運作時的時序圖。參照圖6和圖7，該震盪器1250’在自我更新運作開始時產生具有固定4μs週期的震盪信號SCLK’。因此，更新運作在連續的SCLK週期中執行。在本實施例中，該致能時脈電路1543產生一致能信號ENT，其週 期為震盪信號SCLK’的週期的整數倍，例如64ms。因此，該比較器1246’和該邏輯電路1248’會每隔64ms致動一次。

參照圖6和圖7，當該致能時脈電路1543首先產生具有高邏輯準位的致能信號ENT時，該比較器1246’會致動以輸出比較信號VC’。由於該溫度感測器1242’所感測的溫度高於一預定溫度，該比較器1246’會輸出具有高邏輯準位的信號VC’，使得該震盪信號SCLK’的時脈週期維持不變。在64ms後，該致能時脈電路1543再次產生具有高邏輯準位的致能信號ENT’，使得該比較器1246’和該邏輯電路1248’再次致動。由於此時該溫度感測器1242’所感測的溫度低於該預定溫度，該比較器1246’會輸出具有低邏輯準位的信號VC’，使得該震盪器1250’產生具有較長週期的震盪信號SCLK’(在本例中為8μs)。由於自我更新運作之後會以較長的週期進行，該半導體記憶體元件10的功率損耗會因此降低。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為隨後之申請專利範圍所涵蓋。

10‧‧‧半導體記憶體元件

11‧‧‧記憶體控制器

12‧‧‧自我更新控制器

122‧‧‧命令解碼器

124‧‧‧自我更新時序電路

1242,1242’‧‧‧溫度感測器

1244,1244’‧‧‧參考電壓源

1246,1246’‧‧‧比較器

1248,1248’‧‧‧邏輯電路

1250,1250’‧‧‧震盪器

14‧‧‧庫位址產生器

1542‧‧‧致能電路

1543‧‧‧致能時脈電路

16‧‧‧自我更新計數器

162‧‧‧列遞增計數器

164‧‧‧列位址計數器

18‧‧‧庫控制邏輯電路

20‧‧‧列位址多工器

22‧‧‧位址栓

24A~24D‧‧‧記憶體庫

圖1顯示結合本發明一實施例之半導體記憶體元件的架構示意圖；圖2顯示結合本發明一實施例之該自我更新計數器的 細部電路示意圖；圖3顯示結合本發明一實施例之具有該自我更新控制器的該半導體記憶體元件運作時的時序圖；圖4顯示結合本發明一實施例之產生一溫度相關的更新時脈信號之該自我更新時序電路的電路示意圖；圖5顯示結合本發明一實施例之致能信號的時序圖；圖6顯示結合本發明一實施例之產生一溫度相關的更新時脈信號之該自我更新時序電路的電路示意圖；及圖7顯示結合本發明一實施例之該自我更新時序電路運作時的時序圖。

10‧‧‧半導體記憶體元件

11‧‧‧記憶體控制器

12‧‧‧自我更新控制器

122‧‧‧命令解碼器

124‧‧‧自我更新時序電路

14‧‧‧庫位址產生器

16‧‧‧自我更新計數器

18‧‧‧庫控制邏輯電路

20‧‧‧列位址多工器

22‧‧‧位址栓

24A~24D‧‧‧記憶體庫

Claims (10)

1. 一種半導體記憶體元件，其包含：一命令解碼器，用以接收一外部命令以產生一自我更新控制信號，該半導體記憶體元件根據該自我更新控制信號執行自我更新運作；複數個記憶體庫，每一記憶體庫具有複數個記憶體晶胞；一庫位址產生器，用以產生一目標庫位址至每一記憶體庫，該目標庫位址指向一目標庫以執行自我更新運作；一自我更新計數器，用以指定該些記憶體庫中的一目標更新列；以及一自我更新時序電路，包含：一溫度感測器，用以產生比例於一感測溫度的一電壓；一參考電壓源，用以產生與該感測溫度無關的一固定電壓；一比較器，用以比較來自該溫度感測器的該電壓和該固定電壓以產生一比較信號；一致能電路，用以產生一致能信號以致動該比較器；及一震盪電路，用以根據該比較信號和該致能信號以產生一自我更新時脈信號，該自我更新時脈信號控制該庫位址產生器和該自我更新計數器的運作頻率；其中，當所有記憶體庫中至少一更新列完成自我更新運作後，該致能電路產生該致能信號。
2. 根據請求項1之半導體記憶體元件，其中該自我更新計數器包含一列位址計數器和一列遞增計數器，該列位址計數器用以提供至該些記憶體庫的該目標更新列，而該列遞增計數器用以控制該列位址計數器。
3. 根據請求項1之半導體記憶體元件，其中當所有記憶體庫中的該目標更新列完成自我更新運作後，該致能電路產生該致能信號以致動該比較器。
4. 根據請求項1之半導體記憶體元件，其中當所有記憶體庫中的該目標更新列完成自我更新運作後，該目標更新列會更新至一新更新列，且當所有記憶體庫中的該新更新列完成自我更新運作後，該致能電路產生該致能信號以致動該比較器。
5. 根據請求項1之半導體記憶體元件，其中該目標更新列會以一連續方式被更新，當該目標更新列更新至該些記憶體庫中的最後一列且所有記憶體庫中的該最後一列完成自我更新運作後，該致能電路產生該致能信號以致動該比較器。
6. 根據請求項1之半導體記憶體元件，其中當該感測溫度高於一預定溫度時，該震盪電路產生具有一第一頻率的該自我更新時脈信號，當該感測溫度低於該預定溫度時，該震盪電路產生具有一第二頻率的該自我更新時脈信號，其中該第一頻率的值會大於該第二頻率的值。
7. 一種半導體記憶體元件，其包含：一命令解碼器，用以接收一外部命令以產生一自我更 新控制信號，該半導體記憶體元件根據該自我更新控制信號執行自我更新運作；複數個記憶體庫，每一記憶體庫具有複數個記憶體晶胞；一庫位址產生器，用以產生一目標庫位址至每一記憶體庫，該目標庫位址指向一目標庫以執行自我更新運作；一自我更新計數器，用以指定該些記憶體庫中的一目標更新列；以及一自我更新時序電路，包含：一溫度感測器，用以產生比例於一感測溫度的一電壓；一參考電壓源，用以產生與該感測溫度無關的一固定電壓；一比較器，用以比較來自該溫度感測器的該電壓和該固定電壓以產生一比較信號；一致能時脈電路，用以產生一致能信號以根據一固定時間間隔致動該比較器；及一震盪電路，用以根據該比較信號和該致能信號以產生一自我更新時脈信號，該自我更新時脈信號控制該庫位址產生器和該自我更新計數器的運作頻率。
8. 根據請求項7之半導體記憶體元件，其中該自我更新計數器包含一列位址計數器和一列遞增計數器，該列位址計數器用以提供至該些記憶體庫的該目標更新列，而該列遞增計數器用以控制該列位址計數器。
9. 根據請求項7之半導體記憶體元件，其中當該感測溫度高 於一預定溫度時，該震盪電路產生具有一第一週期的該自我更新時脈信號，當該感測溫度低於該預定溫度時，該震盪電路產生具有一第二週期的該自我更新時脈信號，其中該第一週期小於該第二週期。
10. 根據請求項7之半導體記憶體元件，其中該致能時脈電路以該自我更新時脈信號的週期的整數倍致動該比較器。