JPH10283774A - 時計内蔵型半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 待機時にＤＲＡＭのデータを保持するには第
２の発振回路を発振させておく必要があり、待機時の低
消費電力化が求められる課題があった。 【解決手段】 待機時と通常動作時に応じて選択回路お
よび第２の発振回路を制御し、前記待機時には常時動作
している第１の発振回路の出力側の信号を選択するとと
もに、前記第２の発振回路における前記システム用クロ
ック信号の発振を制御することにより当該システム用ク
ロック信号の発振を停止させ、前記第１の発振回路の出
力側の信号をＤＲＡＭ制御手段へシステム用クロック信
号として供給するシステム用クロック出力制御手段を備
える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＤＲＡＭと時計
回路を内蔵した時計内蔵型半導体集積回路装置に関し、
特に消費電力を低減できる時計内蔵型半導体集積回路装
置に関するものである。

【０００２】

【従来の技術】図７は従来の時計内蔵型半導体集積回路
装置の構成を示すブロック図である。図において、１は
時計用の第１の発振回路、２は第１の発振回路１に接続
された水晶振動子、３は分周回路、４は時、分、秒の時
刻情報を生成するカウンタ回路、５は年、月、日の年月
日情報を生成するカウンタ回路、６はシステム用クロッ
ク信号を出力する第２の発振回路、７は第２の発振回路
に接続された水晶振動子、８はランダムロジック、マイ
クロプロセッサなどの論理回路、９はカウンタ回路、１
０はアドレス選択回路、１１はダイナミックＲＡＭ（以
下、ＤＲＡＭという）、１４は待機時と通常動作時に応
じて前記ＤＲＡＭ１１のリフレッシュを含む制御を行う
ＤＲＡＭ制御手段である。１００は水晶振動子２，７を
除き前記各ブロックをＬＳＩ化した集積回路を示す。な
お、水晶振動子２，７の代りに他の種類の振動子を用い
ることも可能である。また、発振周波数の精度が必要な
い場合は、水晶振動子２，７は使用されない場合があ
る。

【０００３】次に動作について説明する。第１の発振回
路１は一定の周波数で発振を行う。水晶振動子２が存在
する場合は、高精度の発振が可能である。例えば、３２
７６８Ｈｚの水晶振動子２を用いて、第１の発振回路１
は３２７６８Ｈｚの時計用クロック信号の発振を行う。
第１の発振回路１で発生し時計用クロック信号は分周回
路３に入力され、１Ｈｚのクロック信号に変換される。
この１Ｈｚのクロック信号はカウンタ回路４に入力され
て計数され、時、分、秒の時刻情報が生成される。カウ
ンタ回路４からは、また１日を周期とするクロック信号
が出力される。このクロック信号はカウンタ回路５に入
力されて計数され、年、月、日についての年月日情報が
生成される。

【０００４】第２の発振回路６はシステム動作用のクロ
ック信号を生成し、一般的には第１の発振回路１に比べ
て高い周波数の発振を行うように設計される。例えば、
１０ＭＨｚの水晶振動子７を用いて、第２の発振回路６
は１０ＭＨｚのクロック信号の発振を行う。第２の発振
回路６で発生したクロック信号は論理回路８に供給され
る。

【０００５】カウンタ回路９は論理回路８により動作が
制御される。カウンタ回路９はＤＲＡＭ１１のリフレッ
シュ動作を行うために設けられており、リフレッシュ・
アドレスを発生する。ＤＲＡＭ１１が通常動作を行う場
合、アドレスは論理回路８から供給される。アドレス選
択回路１０は、リフレッシュ動作時と通常動作時のアド
レス切替を行うために設けられている。なお、アドレス
選択回路１０は論理回路８から制御される。ＤＲＡＭ１
１のデータ信号ＤＡＴＡは論理回路８との間で授受され
る。ＤＲＡＭ１１の制御信号ＣＯＮＴＲＯＬは論理回路
８から供給される。論理回路８は、ＤＲＡＭ１１のリフ
レッシュ動作を制御するためのリフレッシュ制御回路を
有しており、カウンタ回路４，５とも接続され、時刻情
報や年月日情報の授受を行う。

【０００６】

【発明が解決しようとする課題】従来の時計内蔵型半導
体集積回路装置は以上のように構成されていたので、待
機時にＤＲＡＭ１１のデータを保持するには第２の発振
回路６を発振させておく必要があり、消費電力が大きく
なり、特に待機時の電池寿命の長時間化が要求される携
帯電話や腕時計などに使用される場合においては低消費
電力化が求められる課題があった。

【０００７】この発明は上記のような課題を解決するた
めになされたもので、信頼性の低下を招くことなく待機
時の消費電力を軽減できる時計内蔵型半導体集積回路装
置を得ることを目的とする。

【０００８】

【課題を解決するための手段】請求項１記載の発明に係
る時計内蔵型半導体集積回路装置は、常時動作している
第１の発振回路の出力側の信号または前記第２の発振回
路の出力のうちのいずれか一方を選択する選択回路と、
待機時と通常動作時に応じて前記選択回路および前記第
２の発振回路を制御し、待機時には前記選択回路により
前記第１の発振回路の出力側の信号を選択するととも
に、前記第２の発振回路における前記システム用クロッ
ク信号の発振を制御することにより当該システム用クロ
ック信号の発振を停止させ、前記選択した前記第１の発
振回路の出力側の信号をＤＲＡＭ制御手段へシステム用
クロック信号として供給するシステム用クロック出力制
御手段と、前記システム用クロック信号をもとに動作す
る前記ＤＲＡＭ制御手段により制御され、前記待機時に
ＤＲＡＭへ供給するリフレッシュ用のアドレス信号と前
記通常動作時に前記ＤＲＡＭへ供給するアドレス信号と
を切り替えるアドレス選択回路とを備えるようにしたも
のである。

【０００９】請求項２記載の発明に係る時計内蔵型半導
体集積回路装置は、第１の発振回路が出力した計時用ク
ロック信号を分周する分周回路と、該分周回路の分周出
力または第２の発振回路の出力のうちのいずれか一方を
選択する選択回路と、該選択回路を制御して前記分周出
力が選択されると、前記第２の発振回路における前記シ
ステム用クロック信号の発振の制御を行って当該システ
ム用クロック信号の発振を停止させ、前記選択した前記
分周出力をＤＲＡＭ制御手段へシステム用クロック信号
として供給するシステム用クロック出力制御手段とを備
えるようにしたものである。

【００１０】請求項３記載の発明に係る時計内蔵型半導
体集積回路装置は、第１の発振回路が出力した計時用ク
ロック信号を分周する分周回路と、前記第１の発振回路
が出力した計時用クロック信号の周波数を増加させ、周
波数の増加した前記計時用クロック信号を選択回路へ出
力する逓倍回路と、該逓倍回路の出力である周波数の増
加した前記計時用クロック信号または第２の発振回路の
出力のうちのいずれか一方を選択する選択回路と、該選
択回路を制御して前記逓倍回路の出力が選択されると、
前記第２の発振回路における前記システム用クロック信
号の発振の制御を行って当該システム用クロック信号の
発振を停止させ、前記選択した前記逓倍回路の出力を前
記ＤＲＡＭ制御手段へシステム用クロック信号として供
給するシステム用クロック出力制御手段とを備えるよう
にしたものである。

【００１１】請求項４記載の発明に係る時計内蔵型半導
体集積回路装置は、第１の発振回路が出力した計時用ク
ロック信号の周波数を増加させる逓倍回路と、該逓倍回
路から出力された周波数の増加した前記計時用クロック
信号を分周する分周回路と、該分周回路における分周比
の異なる複数の分周出力のうちのいずれかを選択し選択
回路へ出力する分周出力選択回路と、温度を検出し温度
情報をディジタルデータとしてＤＲＡＭ制御手段へ出力
する温度検出手段と、該温度検出手段が検出した温度を
もとに前記分周出力選択回路を制御し、前記検出した温
度が高いほど周期の短い前記分周出力を選択する分周出
力選択制御手段と、前記選択回路を制御して前記分周出
力選択回路で選択された前記分周出力を選択すると、前
記第２の発振回路における前記システム用クロック信号
の発振の制御を行って当該システム用クロック信号の発
振を停止させ、前記分周出力選択制御手段により選択さ
れた前記分周出力を前記ＤＲＡＭ制御手段へシステム用
クロック信号として供給するシステム用クロック出力制
御手段とを備えるようにしたものである。

【００１２】請求項５記載の発明に係る時計内蔵型半導
体集積回路装置は、時計内蔵型半導体集積回路装置内部
の温度を検出し温度情報をディジタルデータとしてＤＲ
ＡＭ制御手段へ出力する温度検出手段を備えるようにし
たものである。

【００１３】請求項６記載の発明に係る時計内蔵型半導
体集積回路装置は、時計内蔵型半導体集積回路装置外部
の温度を検出し温度情報をディジタルデータとしてＤＲ
ＡＭ制御手段へ出力する温度検出手段を備えるようにし
たものである。

【００１４】請求項７記載の発明に係る時計内蔵型半導
体集積回路装置は、第１の発振回路が出力した計時用ク
ロック信号を分周し、待機時にＤＲＡＭへ供給するリフ
レッシュ用のアドレス信号を生成する分周回路と、前記
第１の発振回路の出力または第２の発振回路の出力のう
ちのいずれか一方を選択する選択回路と、該選択回路を
制御して前記第１の発振回路の出力を選択すると、前記
第２の発振回路における前記システム用クロック信号の
発振の制御を行って当該システム用クロック信号の発振
を停止させ、前記選択した前記第１の発振回路の出力を
ＤＲＡＭ制御手段へシステム用クロック信号として供給
するシステム用クロック出力制御手段と、前記システム
用クロック信号をもとに動作する前記ＤＲＡＭ制御手段
により制御され、待機時には前記分周回路により生成さ
れた前記リフレッシュ用のアドレス信号を選択してＤＲ
ＡＭへ供給するアドレス選択回路とを備えるようにした
ものである。

【００１５】請求項８記載の発明に係る時計内蔵型半導
体集積回路装置は、第１の発振回路が出力した計時用ク
ロック信号を分周し、待機時にＤＲＡＭへ供給するリフ
レッシュ用のアドレス信号の一部を構成する第１の部分
アドレス信号を生成する分周回路と、前記第１の発振回
路が出力した計時用クロック信号の周波数を増加させ、
周波数の増加した前記計時用クロック信号を選択回路へ
出力する逓倍回路と、前記分周回路で生成される前記第
１の部分アドレス信号と合成されて前記リフレッシュ用
のアドレス信号を構成する第２の部分アドレス信号を、
ＤＲＡＭ制御手段から出力される信号をもとに生成する
部分アドレス信号生成回路と、前記逓倍回路の出力であ
る周波数の増加した前記計時用クロック信号または第２
の発振回路の出力のうちのいずれか一方を選択する選択
回路と、該選択回路を制御して前記逓倍回路の出力を選
択すると、前記第２の発振回路における前記システム用
クロック信号の発振の制御を行って当該システム用クロ
ック信号の発振を停止させ、前記選択した前記逓倍回路
の出力を前記ＤＲＡＭ制御手段へシステム用クロック信
号として供給するシステム用クロック出力制御手段と、
前記システム用クロック信号をもとに動作する前記ＤＲ
ＡＭ制御手段により制御され、待機時には前記分周回路
により生成された前記第１の部分アドレス信号と前記部
分アドレス信号生成回路で生成された第２の部分アドレ
ス信号とから構成されるリフレッシュ用のアドレス信号
を選択してＤＲＡＭへ供給するアドレス選択回路とを備
えるようにしたものである。

【００１６】

【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態１．図１はこの発明の実施の形態１の時計内
蔵型半導体集積回路装置の構成を示すブロック図であ
る。図１において、１は常時動作している時計用の第１
の発振回路、２は第１の発振回路１に接続された水晶振
動子、３は分周回路、４は時、分、秒の時刻情報を生成
するカウンタ回路（時計回路）、５は年、月、日の年月
日情報を生成するカウンタ回路（時計回路）、６ａはシ
ステム用クロック信号を出力する第２の発振回路であ
り、システム用クロック出力制御手段１３により制御さ
れて発振を停止する機能を有している。７は第２の発振
回路６ａに接続された水晶振動子、８はランダムロジッ
クやマイクロプロセッサなどの論理回路である。９はカ
ウンタ回路（部分アドレス信号生成回路）、１０はアド
レス選択回路、１１はダイナミックＲＡＭ、１００は水
晶振動子２，７を除き前記各ブロックをＬＳＩ化した集
積回路（時計内蔵型半導体集積回路）を示す。

【００１７】１２は前記分周回路３の分周出力または第
２の発振回路６ａの出力のうちのいずれか一方を選択す
る選択回路、１３はシステム用クロック出力制御手段で
あり、前記選択回路１２を制御して前記分周出力を選択
すると、前記第２の発振回路６ａにおけるシステム用ク
ロック信号の発振の制御を行い、当該システム用クロッ
ク信号の発振を停止させ、前記選択した前記分周出力を
ＤＲＡＭ制御手段１４へシステム用クロック信号として
供給する。ＤＲＡＭ制御手段１４は、待機時と通常動作
時に応じて前記ＤＲＡＭのリフレッシュを含む制御を行
う。なお、水晶振動子２，７の代りに他の種類の振動子
を用いることも可能である。また、発振周波数の精度が
必要ない場合は、水晶振動子２，７は使用されない場合
がある。

【００１８】次に動作について説明する。選択回路１２
の一方の入力には第２の発振回路６ａが発振したシステ
ム用クロック信号が接続され、他方の入力には分周回路
３の中間出力が接続されている。例えば、第１の発振回
路１が３２７６８Ｈｚの発振を行っている場合、分周回
路３の中間出力としては、３２７６８Ｈｚ、１６３８４
Ｈｚ、８１９２Ｈｚ、４０９６Ｈｚ、２０４８Ｈｚ、１
０２４Ｈｚ、５１２Ｈｚ、２５６Ｈｚ、１２８Ｈｚ、６
４Ｈｚ、３２Ｈｚ、１６Ｈｚ、８Ｈｚ、４Ｈｚ、２Ｈｚ
などがあり、このうちの１つの出力が選択回路１２に接
続される。

【００１９】待機時になると、システム用クロック出力
制御手段１３は待機状態を示すＳＴＡＮＤＢＹ信号を出
力して選択回路１２を制御し前記分周出力を選択する。
さらに、前記ＳＴＡＮＤＢＹ信号により前記第２の発振
回路６ａにおけるシステム用クロック信号の発振の制御
を行い、第２の発振回路６ａにおけるシステム用クロッ
ク信号の発振を停止させ、前記選択した前記分周出力を
ＤＲＡＭ制御手段１４へシステム用クロック信号として
供給する。

【００２０】この結果、通常動作時では、第２の発振回
路６ａが発生したシステム用クロック信号が論理回路８
へ供給され、待機時では第２の発振回路６ａの発振が停
止され、待機時では第１の発振回路１で発生したクロッ
ク信号が論理回路８へ供給される。そして、ＤＲＡＭ制
御手段１４は待機時にはアドレス選択回路１０によりカ
ウンタ回路９で生成されるリフレッシュ用のアドレス信
号を選択し、論理回路８のＤＲＡＭ制御手段１４は、第
１の発振回路１のクロック信号に基づいてＤＲＡＭ１１
のリフレッシュ動作を行う。

【００２１】以上のように、この実施の形態１では、待
機時には第２の発振回路６ａの発振を停止し、第１の発
振回路１で生成されたクロック信号をもとに分周回路３
で得られた中間出力をシステム用クロック信号として利
用するため、第２の発振回路６ａの発振に要する電力を
削減できる時計内蔵型半導体集積回路装置が得られる効
果がある。

【００２２】実施の形態２．図２はこの発明の実施の形
態２の時計内蔵型半導体集積回路装置の構成を示すブロ
ック図である。図２において図１と同一または相当の部
分については同一の符号を付し説明を省略する。図にお
いて、２１は第１の発振回路１で生成されたクロック信
号の周波数を増加させる逓倍回路、１２は逓倍回路２１
の出力または第１の発振回路１が発振したシステム用ク
ロック信号のうちのいずれか一方を選択する選択回路、
２００は水晶振動子２，７を除く各部のブロックをＬＳ
Ｉ化した集積回路（時計内蔵型半導体集積回路）を示
す。

【００２３】次に動作について説明する。逓倍回路２１
は、第１の発振回路１が出力するクロック信号を整数倍
の周波数のクロック信号に変換する。第１の発振回路１
の発振周波数が低い場合、前記実施の形態１ではＤＲＡ
Ｍ１１のリフレッシュ・サイクルタイムを満足できない
ことがあるが、この実施の形態２では、逓倍回路２１に
より第１の発振回路１が出力するクロック信号の周波数
の整数倍（例えば４倍）の周波数のクロック信号を論理
回路８へ供給することができるので、ＤＲＡＭ１１のリ
フレッシュ・サイクルタイムを満足できる。例えば、第
１の発振回路１が３２７６８Ｈｚで発振している場合
に、逓倍回路２１は４倍の１３１０７２Ｈｚのクロック
信号を出力する。そして、待機時には第２の発振回路６
ａの発振を停止し、逓倍回路２１が出力する前記クロッ
ク信号が論理回路８のＤＲＡＭ制御手段１４へ供給され
る。そして、ＤＲＡＭ制御手段１４は待機時には、逓倍
回路２１が出力する前記クロック信号に基づいてアドレ
ス選択回路１０によりカウンタ回路９で生成されるリフ
レッシュ用のアドレス信号を選択し、ＤＲＡＭ１１のリ
フレッシュ動作を行う。

【００２４】以上のように、この実施の形態２では、待
機時、第２の発振回路６ａの発振を停止させ、前記実施
の形態１と同様に第２の発振回路６ａの発振に要する電
力を削減でき、さらにＤＲＡＭ１１のリフレッシュ・サ
イクルタイムを満足して待機時にＤＲＡＭ１１のデータ
が消滅するなどのトラブルの発生を確実に防止でき、省
電力化および信頼性の高い時計内蔵型半導体集積回路装
置が得られる効果がある。

【００２５】実施の形態３．図３はこの発明の実施の形
態３の時計内蔵型半導体集積回路装置の構成を示すブロ
ック図である。図３において図１と同一または相当の部
分については同一の符号を付し説明を省略する。図にお
いて、３００は水晶振動子２，７を除く各部のブロック
をＬＳＩ化した集積回路（時計内蔵型半導体集積回
路）、２２は第１の発振回路１の出力するクロック信号
の周波数を整数倍（例えば４倍）の周波数に増加させる
逓倍回路、２３は分周回路３の複数の分周出力を分周出
力選択制御手段１５の制御のもとで選択する分周出力選
択回路、２４は集積回路３００の外部の温度を検出する
温度検出センサ（温度検出手段）、２５は集積回路３０
０の内部の温度を検出する温度検出センサ（温度検出手
段）、２６は論理回路８から出力される温度選択信号に
より集積回路３００の外部または内部の温度を選択する
温度データ選択回路、２７は論理回路８から出力される
温度選択信号により、前記温度データ選択回路２６で選
択した集積回路３００の外部または内部の温度データを
ディジタルデータに変換し論理回路８へ出力するＡ／Ｄ
変換回路（温度検出手段）、１５は温度検出センサ２４
または温度検出センサ２５が検出した温度をもとに前記
分周出力選択回路２３を制御し、前記検出した温度が高
いほど分周回路３から出力される周期の短い分周出力を
選択する分周出力選択制御手段、２８は集積回路３００
外部に設けられた例えばＬＣＤなどを用いた表示装置で
ある。選択回路１２は、第１の発振回路６ａから出力さ
れるシステム用クロック信号または分周出力選択回路２
３で選択された分周回路３の分周出力のいずれかをシス
テム用クロック信号として論理回路８へ出力し、システ
ム用クロック出力制御手段１３は、待機時には前記選択
回路１２を制御して前記分周出力選択回路２３で選択さ
れ出力された前記分周出力を選択するとともに、前記第
２の発振回路６ａにおける前記システム用クロック信号
の発振の制御を行い、第２の発振回路６ａにおけるシス
テム用クロック信号の発振を停止させ、前記分周出力選
択制御手段１５により選択された前記分周出力をＤＲＡ
Ｍ制御手段１４へシステム用クロック信号として供給す
る。

【００２６】次に動作について説明する。通常動作時で
は、システム用クロック出力制御手段１３は選択回路１
２を制御して第２の発振回路６ａが出力するシステム用
クロック信号を選択している。一方、待機時には、温度
検出センサ２４または温度検出センサ２５からの温度検
出出力のいずれか一方が論理回路８から出力される温度
選択信号をもとに温度データ選択回路２６により選択さ
れ、さらにＡ／Ｄ変換器２７によりディジタルデータに
変換されて論理回路８へ取り込まれる。分周出力選択制
御手段１５は、温度検出センサ２４または温度検出セン
サ２５のディジタルデータに変換されて論理回路８へ取
り込まれた前記温度検出出力をもとに分周出力選択回路
２３を制御し、前記温度検出センサにより検出した温度
が高いほど分周回路３から出力される周期の短い分周出
力を選択して、選択回路１２へ出力する。待機時には、
システム用クロック出力制御手段１３は選択回路１２を
制御して分周出力選択回路２３により選択された分周回
路３の分周出力を選択しているので、ＤＲＡＭ制御手段
１４は選択回路１２により選択された前記分周出力をシ
ステム用クロック信号として動作し、カウンタ回路９に
より生成されたリフレッシュ用のアドレス信号をアドレ
ス選択回路１０により選択して待機時におけるＤＲＡＭ
１１のリフレッシュ動作などを行う。

【００２７】このように実施の形態３の時計内蔵型半導
体集積回路装置では、第１の発振回路１と分周回路３と
の間に逓倍回路２２が接続されているので、第１の発振
回路１の発振周波数が３２７６８Ｈｚの場合、逓倍回路
２２の出力の周波数は例えば４倍の１３１０７２Ｈｚと
なる。このような時計内蔵型半導体集積回路装置では少
なくとも集積回路３００外部の温度検出センサ２４は組
み込まれている場合が多く、またＡ／Ｄ変換器２７など
も集積回路３００内に組み込まれている。従って、これ
らの部品をＤＲＡＭ１１のリフレッシュ動作用に流用す
ることができ、新たに温度検出センサを追加する必要は
なくコストの増加を招かない。

【００２８】図４の（ａ），（ｂ）は図３で用いられる
分周回路３の部分構成を示す回路ブロック図である。図
４の（ａ）の回路は、２分の１の分周を繰り返すもので
ある。また、図４（ｂ）の回路は図４（ａ）の回路に３
分の１の分周を繰り返す分周回路を追加したものであ
り、複数の基数の分周回路を備えることによってリフレ
ッシュ・サイクルタイムとしてより多くの周波数の選択
が可能になる。例えば、３分の１の分周を繰り返す分周
回路は、１３１０７２Ｈｚの入力に対して、約４３６９
０Ｈｚ、１４５６４Ｈｚ・・・の周波数のクロック信号
が出力でき、温度に応じてリフレッシュ・サイクルタイ
ムを細かく変更できる。

【００２９】以上のように、この実施の形態３では、待
機時において第２の発振回路６ａの発振動作を停止させ
ることで、第２の発振回路６ａにおける消費電力を抑制
できるだけでなく、さらに集積回路内部または外部の温
度をもとに、前記温度が高いときにはリフレッシュ・サ
イクルタイムを短くし、さらにリフレッシュ・サイクル
タイムを変える場合のシステム用クロック信号の周波数
を木目細かく選択できる。この結果、集積回路の内部温
度状況、外部温度状況に柔軟に対応できる信頼性の高い
時計内蔵型半導体集積回路装置が得られる効果がある。

【００３０】実施の形態４．図５はこの発明の実施の形
態４の時計内蔵型半導体集積回路装置を示すブロック図
である。図において図１と同一または相当の部分につい
ては同一の符号を付し説明を省略する。前記実施の形態
１の時計内蔵型半導体集積回路装置が、待機時、カウン
タ回路９で生成されたリフレッシュ用のアドレス信号を
用いリフレッシュ動作を行うものであったのに対し、こ
の実施の形態４の時計内蔵型半導体集積回路装置（時計
内蔵型半導体集積回路）４００では、前記カウンタ回路
９を省き、カウンタとしての分周回路３で生成された分
周出力をリフレッシュ用のアドレス信号として用いる。
この場合の分周回路３の構成は、例えば図４（ａ）に示
す回路構成を用いることができる。

【００３１】この実施の形態４では、待機時にリフレッ
シュ用のアドレス信号を生成するために用いられる図１
に示したカウンタ回路９を省略できるので、待機時にお
ける消費電力をさらに削減できる時計内蔵型半導体集積
回路装置が得られる効果がある。

【００３２】実施の形態５．図６はこの発明の実施の形
態５の時計内蔵型半導体集積回路装置を示すブロック図
である。図において図２と同一または相当の部分につい
ては同一の符号を付し説明を省略する。この実施の形態
５の時計内蔵型半導体集積回路装置５００では、待機時
にＤＲＡＭ１１をリフレッシュするためのアドレス信号
を、カウンタとしての分周回路３およびカウンタ回路９
により部分的にそれぞれ生成し、部分的に生成した各部
分アドレス信号を合成してリフレッシュ用のアドレス信
号として用いる。この場合の分周回路３の構成は、例え
ば図４（ａ）に示す回路構成を用いることができる。

【００３３】この実施の形態５では、カウンタ回路９の
出力ビット数を小さくしてカウンタ回路９の回路規模
を、図２に示すカウンタ回路９の回路規模に比べて縮小
できるため、前記実施の形態２の時計内蔵型半導体集積
回路装置に比べて消費電力を削減できる時計内蔵型半導
体集積回路装置が得られる効果がある。

【００３４】

【発明の効果】以上のように、請求項１記載の発明によ
れば、常時動作している第１の発振回路の出力側の信号
または第２の発振回路の出力のうちのいずれか一方を選
択する選択回路と、待機時と通常動作時に応じて前記選
択回路および前記第２の発振回路を制御し、待機時には
前記選択回路により前記第１の発振回路の出力側の信号
を選択するとともに、前記第２の発振回路における前記
システム用クロック信号の発振を制御することにより当
該システム用クロック信号の発振を停止させ、前記選択
した前記第１の発振回路の出力側の信号を前記ＤＲＡＭ
制御手段へシステム用クロック信号として供給するシス
テム用クロック出力制御手段と、前記システム用クロッ
ク信号をもとに動作する前記ＤＲＡＭ制御手段により制
御され、前記待機時にＤＲＡＭへ供給するリフレッシュ
用のアドレス信号と前記通常動作時に前記ＤＲＡＭへ供
給するアドレス信号とを切り替えるアドレス選択回路と
を備えるように構成したので、待機時には前記第２の発
振回路における発振を停止させ、前記第１の発振回路の
出力側の信号をもとに前記ＤＲＡＭ制御手段を動作させ
ることができ、前記第２の発振回路における発振動作に
必要な消費電力を抑制できる効果がある。

【００３５】請求項２記載の発明によれば、第１の発振
回路が出力した計時用クロック信号を分周する分周回路
と、該分周回路の分周出力または第２の発振回路の出力
のうちのいずれか一方を選択する選択回路と、該選択回
路を制御して前記分周出力が選択されると、前記第２の
発振回路における前記システム用クロック信号の発振の
制御を行って当該システム用クロック信号の発振を停止
させ、前記選択した前記分周出力をＤＲＡＭ制御手段へ
システム用クロック信号として供給するシステム用クロ
ック出力制御手段とを備えるように構成したので、待機
時には前記第２の発振回路における発振を停止させ、前
記分周回路の分周出力をもとに前記ＤＲＡＭ制御手段を
動作させることができ、前記第２の発振回路における発
振動作に必要な消費電力を抑制できる効果がある。

【００３６】請求項３記載の発明によれば、第１の発振
回路が出力した計時用クロック信号の周波数を増加さ
せ、周波数の増加した前記計時用クロック信号を選択回
路へ出力する逓倍回路と、該逓倍回路の出力である周波
数の増加した前記計時用クロック信号または第２の発振
回路の出力のうちのいずれか一方を選択する選択回路
と、該選択回路を制御して前記逓倍回路の出力が選択さ
れると、前記第２の発振回路におけるシステム用クロッ
ク信号の発振の制御を行って当該システム用クロック信
号の発振を停止させ、前記選択した前記逓倍回路の出力
をＤＲＡＭ制御手段へシステム用クロック信号として供
給するシステム用クロック出力制御手段とを備えるよう
に構成したので、待機時には前記第２の発振回路におけ
る発振を停止させ、前記逓倍回路の出力をもとに前記Ｄ
ＲＡＭ制御手段を動作させ、ＤＲＡＭのリフレッシュ・
サイクルタイムを満足することができ、前記ＤＲＡＭの
データ消滅などの信頼性の低下を招くことなく前記第２
の発振回路における発振動作に必要な消費電力を抑制で
きる効果がある。

【００３７】請求項４記載の発明によれば、第１の発振
回路が出力した計時用クロック信号の周波数を増加させ
る逓倍回路と、該逓倍回路から出力された周波数の増加
した前記計時用クロック信号を分周する分周回路と、該
分周回路における分周比の異なる複数の分周出力のうち
のいずれかを選択し選択回路へ出力する分周出力選択回
路と、温度を検出し温度情報をディジタルデータとして
ＤＲＡＭ制御手段へ出力する温度検出手段と、該温度検
出手段が検出した温度をもとに前記分周出力選択回路を
制御し、前記検出した温度が高いほど周期の短い前記分
周出力を選択する分周出力選択制御手段と、前記選択回
路を制御して前記分周出力選択回路で選択された前記分
周出力を選択すると、前記第２の発振回路におけるシス
テム用クロック信号の発振の制御を行って当該システム
用クロック信号の発振を停止させ、前記分周出力制御選
択手段により選択された前記分周出力を前記ＤＲＡＭ制
御手段へシステム用クロック信号として供給するシステ
ム用クロック出力制御手段とを備えるように構成したの
で、前記温度検出手段が検出した温度をもとに選択した
周期のシステム用クロック信号により前記ＤＲＡＭ制御
手段を動作させ、ＤＲＡＭのリフレッシュ・サイクルタ
イムを満足することができ、前記ＤＲＡＭのデータ消滅
などの信頼性の低下を招くことなく前記第２の発振回路
における発振動作に必要な消費電力を抑制できる効果が
ある。

【００３８】請求項５記載の発明によれば、時計内蔵型
半導体集積回路装置内部の温度を検出し温度情報をディ
ジタルデータとしてＤＲＡＭ制御手段へ出力する温度検
出手段を備えるように構成したので、温度検出手段が検
出した時計内蔵型半導体集積回路装置内部の温度をもと
に選択した周期のシステム用クロック信号により前記Ｄ
ＲＡＭ制御手段を動作させ、ＤＲＡＭのリフレッシュ・
サイクルタイムを満足することができ、前記ＤＲＡＭの
データ消滅などの信頼性の低下を招くことなく前記第２
の発振回路における発振動作に必要な消費電力を抑制で
きる効果がある。

【００３９】請求項６記載の発明によれば、時計内蔵型
半導体集積回路装置外部の温度を検出し温度情報をディ
ジタルデータとしてＤＲＡＭ制御手段へ出力する温度検
出手段を備えるように構成したので、温度検出手段が検
出した時計内蔵型半導体集積回路装置外部の温度をもと
に選択した周期のシステム用クロック信号により前記Ｄ
ＲＡＭ制御手段を動作させ、ＤＲＡＭのリフレッシュ・
サイクルタイムを満足することができ、前記ＤＲＡＭの
データ消滅などの信頼性の低下を招くことなく前記第２
の発振回路における発振動作に必要な消費電力を抑制で
きる効果がある。

【００４０】請求項７記載の発明によれば、第１の発振
回路が出力した計時用クロック信号を分周し、待機時に
ＤＲＡＭへ供給するリフレッシュ用のアドレス信号を生
成する分周回路と、前記第１の発振回路の出力または第
２の発振回路の出力のうちのいずれか一方を選択する選
択回路と、該選択回路を制御して前記第１の発振回路の
出力を選択すると、前記第２の発振回路におけるシステ
ム用クロック信号の発振の制御を行って当該システム用
クロック信号の発振を停止させ、前記選択した前記第１
の発振回路の出力をＤＲＡＭ制御手段へシステム用クロ
ック信号として供給するシステム用クロック出力制御手
段と、該システム用クロック信号をもとに動作する前記
ＤＲＡＭ制御手段により制御され、待機時には前記分周
回路により生成された前記リフレッシュ用のアドレス信
号を選択してＤＲＡＭへ供給するアドレス選択回路とを
備えるように構成したので、待機時のリフレッシュ用ア
ドレス信号を生成するための回路を別途備える必要がな
くなり、前記回路の動作に必要な消費電力および前記第
２の発振回路における発振動作に必要な消費電力を抑制
できる効果がある。

【００４１】請求項８記載の発明によれば、第１の発振
回路が出力した計時用クロック信号を分周し、待機時に
ＤＲＡＭへ供給するリフレッシュ用のアドレス信号の一
部を構成する第１の部分アドレス信号を生成する分周回
路と、該分周回路で生成される前記第１の部分アドレス
信号と合成されて前記リフレッシュ用のアドレス信号を
構成する第２の部分アドレス信号を、ＤＲＡＭ制御手段
から出力される信号をもとに生成する部分アドレス信号
生成回路と、システム用クロック出力制御手段により供
給されたシステム用クロック信号をもとに動作するＤＲ
ＡＭ制御手段により制御され、待機時には前記分周回路
により生成された前記第１の部分アドレス信号と前記部
分アドレス信号生成回路で生成された第２の部分アドレ
ス信号とから構成されるリフレッシュ用のアドレス信号
を選択してＤＲＡＭへ供給するアドレス選択回路とを備
えるように構成したので、前記部分アドレス信号生成回
路は前記リフレッシュ用のアドレス信号の全ビットを生
成する必要がなく、全ビットを生成する場合に比べ前記
部分アドレス信号生成回路の回路規模を小さくでき、前
記部分アドレス信号生成回路の回路規模を小さくしたこ
とにより削減できる消費電力と前記第２の発振回路にお
ける発振動作に必要な消費電力とを抑制できる効果があ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による時計内蔵型半
導体集積回路装置の構成を示すブロック図である。

【図２】 この発明の実施の形態２による時計内蔵型半
導体集積回路装置の構成を示すブロック図である。

【図３】 この発明の実施の形態３による時計内蔵型半
導体集積回路装置の構成を示すブロック図である。

【図４】 この発明の実施の形態３による時計内蔵型半
導体集積回路装置の分周回路の構成を示すブロック図で
ある。

【図５】 この発明の実施の形態４による時計内蔵型半
導体集積回路装置の構成を示すブロック図である。

【図６】 この発明の実施の形態５による時計内蔵型半
導体集積回路装置の構成を示すブロック図である。

【図７】 従来の時計内蔵型半導体集積回路装置の構成
を示すブロック図である。

【符号の説明】

１ 第１の発振回路、３ 分周回路、４，５ カウンタ
回路（時計回路）、６ａ 第２の発振回路、９ カウン
タ回路（部分アドレス信号生成回路）、１０アドレス選
択回路、１１ ＤＲＡＭ、１２ 選択回路、１３ シス
テム用クロック出力制御手段、１４ ＤＲＡＭ制御手
段、１５ 分周出力選択制御手段、２１，２２ 逓倍回
路、２３ 分周出力選択回路、２４，２５ 温度検出セ
ンサ（温度検出手段）、２７ Ａ／Ｄ変換回路（温度検
出手段）、１００，２００，３００，４００，５００
集積回路（時計内蔵型半導体集積回路装置）。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 各種データを記憶するためのＤＲＡＭ、
   計時動作を行うための計時用クロック信号を常時出力す
   る第１の発振回路、該第１の発振回路が出力した前記計
   時用クロック信号をもとに時刻情報を生成する時計回
   路、システム用クロック信号を出力する第２の発振回
   路、および待機時と通常動作時に応じて前記ＤＲＡＭの
   リフレッシュを含む制御を行うＤＲＡＭ制御手段を備え
   た時計内蔵型半導体集積回路装置において、 前記第１の発振回路の出力側の信号または前記第２の発
   振回路の出力のうちのいずれか一方を選択する選択回路
   と、 前記待機時と前記通常動作時に応じて前記選択回路およ
   び前記第２の発振回路を制御し、待機時には前記選択回
   路により前記第１の発振回路の出力側の信号を選択する
   とともに、前記第２の発振回路における前記システム用
   クロック信号の発振を制御することにより当該システム
   用クロック信号の発振を停止させ、前記選択した前記第
   １の発振回路の出力側の信号を前記ＤＲＡＭ制御手段へ
   システム用クロック信号として供給するシステム用クロ
   ック出力制御手段と、 前記システム用クロック信号をもとに動作する前記ＤＲ
   ＡＭ制御手段により制御され、前記待機時に前記ＤＲＡ
   Ｍへ供給するリフレッシュ用のアドレス信号と前記通常
   動作時に前記ＤＲＡＭへ供給するアドレス信号とを切り
   替えるアドレス選択回路とを備えたことを特徴とする時
   計内蔵型半導体集積回路装置。
2. 【請求項２】 第１の発振回路が出力した計時用クロッ
   ク信号を分周する分周回路を備え、 時計回路は、前記分周回路の分周出力をもとに時刻情報
   を生成し、 選択回路は、前記分周回路の分周出力または第２の発振
   回路の出力のうちのいずれか一方を選択し、 システム用クロック出力制御手段は、前記選択回路を制
   御して前記分周出力が選択されると、前記第２の発振回
   路における前記システム用クロック信号の発振の制御を
   行って当該システム用クロック信号の発振を停止させ、
   前記選択した前記分周出力をＤＲＡＭ制御手段へシステ
   ム用クロック信号として供給することを特徴とする請求
   項１記載の時計内蔵型半導体集積回路装置。
3. 【請求項３】 第１の発振回路が出力した計時用クロッ
   ク信号を分周する分周回路と、 前記第１の発振回路が出力した計時用クロック信号の周
   波数を増加させ、周波数の増加した前記計時用クロック
   信号を選択回路へ出力する逓倍回路を備え、 時計回路は、前記分周回路の分周出力をもとに時刻情報
   を生成し、 前記選択回路は、前記逓倍回路の出力である周波数の増
   加した前記計時用クロック信号または第２の発振回路の
   出力のうちのいずれか一方を選択し、 システム用クロック出力制御手段は、前記選択回路を制
   御して前記逓倍回路の出力が選択されると、前記第２の
   発振回路における前記システム用クロック信号の発振の
   制御を行って当該システム用クロック信号の発振を停止
   させ、前記選択した前記逓倍回路の出力をＤＲＡＭ制御
   手段へシステム用クロック信号として供給することを特
   徴とする請求項１記載の時計内蔵型半導体集積回路装
   置。
4. 【請求項４】 第１の発振回路が出力した計時用クロッ
   ク信号の周波数を増加させる逓倍回路と、 該逓倍回路から出力された周波数の増加した前記計時用
   クロック信号を分周する分周回路と、 前記分周回路における分周比の異なる複数の分周出力の
   うちのいずれかを選択し選択回路へ出力する分周出力選
   択回路と、 温度を検出し温度情報をディジタルデータとしてＤＲＡ
   Ｍ制御手段へ出力する温度検出手段と、 該温度検出手段が検出した温度をもとに前記分周出力選
   択回路を制御し、前記検出した温度が高いほど周期の短
   い前記分周出力を選択する分周出力選択制御手段とを備
   え、 時計回路は、前記分周回路の分周出力をもとに時刻情報
   を生成し、 システム用クロック出力制御手段は、前記選択回路を制
   御して前記分周出力選択回路で選択された前記分周出力
   を選択すると、前記第２の発振回路における前記システ
   ム用クロック信号の発振の制御を行って当該システム用
   クロック信号の発振を停止させ、前記分周出力選択手段
   により選択された前記分周出力を前記ＤＲＡＭ制御手段
   へシステム用クロック信号として供給することを特徴と
   する請求項１記載の時計内蔵型半導体集積回路装置。
5. 【請求項５】 温度検出手段は、時計内蔵型半導体集積
   回路装置内部の温度を検出し温度情報をディジタルデー
   タとしてＤＲＡＭ制御手段へ出力することを特徴とする
   請求項４記載の時計内蔵型半導体集積回路装置。
6. 【請求項６】 温度検出手段は、時計内蔵型半導体集積
   回路装置外部の温度を検出し温度情報をディジタルデー
   タとしてＤＲＡＭ制御手段へ出力することを特徴とする
   請求項４または請求項５記載の時計内蔵型半導体集積回
   路装置。
7. 【請求項７】 第１の発振回路が出力した計時用クロッ
   ク信号を分周し、待機時にＤＲＡＭへ供給するリフレッ
   シュ用のアドレス信号を生成する分周回路を有し、 時計回路は、前記分周回路の分周出力をもとに時刻情報
   を生成し、 選択回路は、前記第１の発振回路の出力または第２の発
   振回路の出力のうちのいずれか一方を選択し、 システム用クロック出力制御手段は、前記選択回路を制
   御して前記第１の発振回路の出力を選択すると、前記第
   ２の発振回路における前記システム用クロック信号の発
   振の制御を行って当該システム用クロック信号の発振を
   停止させ、前記選択した前記第１の発振回路の出力をＤ
   ＲＡＭ制御手段へシステム用クロック信号として供給
   し、 アドレス選択回路は、前記システム用クロック信号をも
   とに動作する前記ＤＲＡＭ制御手段により制御され、待
   機時には前記分周回路により生成された前記リフレッシ
   ュ用のアドレス信号を選択してＤＲＡＭへ供給すること
   を特徴とする請求項１記載の時計内蔵型半導体集積回路
   装置。
8. 【請求項８】 第１の発振回路が出力した計時用クロッ
   ク信号を分周し、 待機時にＤＲＡＭへ供給するリフレッシュ用のアドレス
   信号の一部を構成する第１の部分アドレス信号を生成す
   る分周回路と、 前記第１の発振回路が出力した計時用クロック信号の周
   波数を増加させ、周波数の増加した前記計時用クロック
   信号を選択回路へ出力する逓倍回路と、 前記分周回路で生成される前記第１の部分アドレス信号
   と合成されて前記リフレッシュ用のアドレス信号を構成
   する第２の部分アドレス信号を、ＤＲＡＭ制御手段から
   出力される信号をもとに生成する部分アドレス信号生成
   回路とを備え、 時計回路は、前記分周回路の分周出力をもとに時刻情報
   を生成し、 選択回路は、前記逓倍回路の出力である周波数の増加し
   た前記計時用クロック信号または第２の発振回路の出力
   のうちのいずれか一方を選択し、 システム用クロック出力制御手段は、前記選択回路を制
   御して前記逓倍回路の出力を選択すると、前記第２の発
   振回路における前記システム用クロック信号の発振の制
   御を行って当該システム用クロック信号の発振を停止さ
   せ、前記選択した前記逓倍回路の出力を前記ＤＲＡＭ制
   御手段へシステム用クロック信号として供給し、 アドレス選択回路は、前記システム用クロック信号をも
   とに動作する前記ＤＲＡＭ制御手段により制御され、待
   機時には前記分周回路により生成された前記第１の部分
   アドレス信号と前記部分アドレス信号生成回路で生成さ
   れた第２の部分アドレス信号とから構成されるリフレッ
   シュ用のアドレス信号を選択してＤＲＡＭへ供給するこ
   とを特徴とする請求項１記載の時計内蔵型半導体集積回
   路装置。