JPH11353877A - 同期式ｄｒａｍ半導体装置 - Google Patents
同期式ｄｒａｍ半導体装置Info
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- JPH11353877A JPH11353877A JP11062421A JP6242199A JPH11353877A JP H11353877 A JPH11353877 A JP H11353877A JP 11062421 A JP11062421 A JP 11062421A JP 6242199 A JP6242199 A JP 6242199A JP H11353877 A JPH11353877 A JP H11353877A
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- signal
- output
- semiconductor device
- clock
- clock signal
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Abstract
(57)【要約】
【課題】待機電流低減機能を有する同期式DRAM半導体装
置を提供する。 【解決手段】クロック信号検出部141は、クロック信号C
LKを入力して、クロック信号CLKが所定時間の間一定電
圧レベルに保たれる場合に、出力信号N1をイネーブルに
する。論理回路151はパワーダウンモード信号PDMとクロ
ック信号検出部141の出力信号N1に基づいて入出力バッ
ファ171〜175を制御し、パワーダウンモード信号PDMが
イネーブルされた場合又はクロック信号検出部141の出
力信号N1がイネーブルされた場合に、入出力バッファ17
1〜175をパワーダウンモードに移行させる。これによ
り、同期式DRAM半導体装置の待機電流の消耗を低減す
る。
置を提供する。 【解決手段】クロック信号検出部141は、クロック信号C
LKを入力して、クロック信号CLKが所定時間の間一定電
圧レベルに保たれる場合に、出力信号N1をイネーブルに
する。論理回路151はパワーダウンモード信号PDMとクロ
ック信号検出部141の出力信号N1に基づいて入出力バッ
ファ171〜175を制御し、パワーダウンモード信号PDMが
イネーブルされた場合又はクロック信号検出部141の出
力信号N1がイネーブルされた場合に、入出力バッファ17
1〜175をパワーダウンモードに移行させる。これによ
り、同期式DRAM半導体装置の待機電流の消耗を低減す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、同期式DRAM半導体
装置に係り、特に外部クロック信号に同期した入力信号
を制御する回路を有する同期式DRAM半導体装置に関す
る。
装置に係り、特に外部クロック信号に同期した入力信号
を制御する回路を有する同期式DRAM半導体装置に関す
る。
【０００２】
【従来の技術】半導体メモリ装置の高集積化及び高速化
が加速化される中で、小さいチップにより多くの情報を
貯えるための研究が多様な方向でなされている。特に、
設計的な側面では、回路の配置及び配線、そして新たな
概念のロジックを有する回路の導入等の様々な方法を通
じて半導体メモリ装置の高集積化、省力化及び高速化が
図られている。最近、ノート型パソコンや携帯用通信機
器等の乾電池を電源とする製品の需要が増大するのに伴
って、半導体装置で消耗される電流の最小化がその製品
の競争力を左右する大きな要因となってきた。特に、外
部クロック信号に同期して動作する同期式DRAM半導体装
置(SDRAM)は、外部からの情報を入力するための相当な
数のTTL(Transistor Transistor Logic)入力バッファを
有する。従って、同期式DRAM半導体装置の各動作状態に
おいて情報を入力する必要がないTTL入力バッファを非
活性化させるロジックの適用が、同期式DRAM半導体装置
の消耗電流の最小化に欠かせなくなっている。
が加速化される中で、小さいチップにより多くの情報を
貯えるための研究が多様な方向でなされている。特に、
設計的な側面では、回路の配置及び配線、そして新たな
概念のロジックを有する回路の導入等の様々な方法を通
じて半導体メモリ装置の高集積化、省力化及び高速化が
図られている。最近、ノート型パソコンや携帯用通信機
器等の乾電池を電源とする製品の需要が増大するのに伴
って、半導体装置で消耗される電流の最小化がその製品
の競争力を左右する大きな要因となってきた。特に、外
部クロック信号に同期して動作する同期式DRAM半導体装
置(SDRAM)は、外部からの情報を入力するための相当な
数のTTL(Transistor Transistor Logic)入力バッファを
有する。従って、同期式DRAM半導体装置の各動作状態に
おいて情報を入力する必要がないTTL入力バッファを非
活性化させるロジックの適用が、同期式DRAM半導体装置
の消耗電流の最小化に欠かせなくなっている。
【０００３】従来の同期式DRAM半導体装置は、クロック
イネーブル信号がイネーブルされた状態で外部クロック
信号を入力する。そして、クロックイネーブル信号がイ
ネーブルされた状態でパワーダウン信号がイネーブルさ
れるとパワーダウンモードに移行して、TTL入力バッフ
ァは、待機状態、即ち、非活性状態になる。ところで、ク
ロックイネーブル信号がイネーブルされている間は、TT
L入力バッファは活性状態を維持する。仮に、外部から
入力されるクロック信号がトグル(toggle)されずに一定
の電圧レベルに保たれるとすると、たとえクロックイネ
ーブル信号がイネーブルされていても TTL入力バッファ
は正常に動作しない。それにも拘らず、クロックイネー
ブル信号がイネーブルされているとTTL入力バッファも
継続して活性状態を維持するため、電流を消耗する。同
期式DRAM半導体装置の電力消耗を抑えるには、外部クロ
ック信号が所定時間一定電圧レベルである場合には、TT
L入力バッファを非活性化してTTL入力バッファで消耗さ
れる電流を抑える必要である。
イネーブル信号がイネーブルされた状態で外部クロック
信号を入力する。そして、クロックイネーブル信号がイ
ネーブルされた状態でパワーダウン信号がイネーブルさ
れるとパワーダウンモードに移行して、TTL入力バッフ
ァは、待機状態、即ち、非活性状態になる。ところで、ク
ロックイネーブル信号がイネーブルされている間は、TT
L入力バッファは活性状態を維持する。仮に、外部から
入力されるクロック信号がトグル(toggle)されずに一定
の電圧レベルに保たれるとすると、たとえクロックイネ
ーブル信号がイネーブルされていても TTL入力バッファ
は正常に動作しない。それにも拘らず、クロックイネー
ブル信号がイネーブルされているとTTL入力バッファも
継続して活性状態を維持するため、電流を消耗する。同
期式DRAM半導体装置の電力消耗を抑えるには、外部クロ
ック信号が所定時間一定電圧レベルである場合には、TT
L入力バッファを非活性化してTTL入力バッファで消耗さ
れる電流を抑える必要である。
【０００４】
【発明が解決しようとする課題】本発明の目的は、例え
ば、クロック信号が所定時間の間トグルされずに一定電
圧レベルに保たれる場合に、待機電流の消耗を抑える同
期式DRAM半導体装置を提供することにある。
ば、クロック信号が所定時間の間トグルされずに一定電
圧レベルに保たれる場合に、待機電流の消耗を抑える同
期式DRAM半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に本発明に係る半導体装置は、クロックイネーブル入力
バッファ、制御部、クロック信号検出部、入出力バッフ
ァ及び論理回路を備える。
に本発明に係る半導体装置は、クロックイネーブル入力
バッファ、制御部、クロック信号検出部、入出力バッフ
ァ及び論理回路を備える。
【０００６】前記クロックイネーブル入力バッファは、
例えば、外部から入力されるクロックイネーブル信号の
電圧レベルを内部信号に適合するように変換する。
例えば、外部から入力されるクロックイネーブル信号の
電圧レベルを内部信号に適合するように変換する。
【０００７】前記制御部は、例えば、前記クロックイネ
ーブル入力バッファの出力とパワーダウン信号とを入力
して、前記パワーダウン信号に応答してパワーダウンモ
ード信号を発生する。
ーブル入力バッファの出力とパワーダウン信号とを入力
して、前記パワーダウン信号に応答してパワーダウンモ
ード信号を発生する。
【０００８】前記クロック信号検出部は、例えば、クロ
ック信号を入力して、前記クロック信号が、所定時間の
間、一定電圧レベルに保たれる場合に出力信号をイネー
ブルにする。
ック信号を入力して、前記クロック信号が、所定時間の
間、一定電圧レベルに保たれる場合に出力信号をイネー
ブルにする。
【０００９】前記入出力バッファは、例えば、入出力さ
れる信号の電圧レベルを変換する。
れる信号の電圧レベルを変換する。
【００１０】前記論理回路は、例えば、前記パワーダウ
ンモード信号と前記クロック信号検出部の出力信号とを
入力して、前記入出力バッファに出力信号を供給し、こ
れにより、前記パワーダウンモード信号がイネーブルさ
れる場合又は前記クロック信号検出部の出力がイネーブ
ルされる場合に、前記入出力バッファをパワーダウンモ
ードに移行させる。
ンモード信号と前記クロック信号検出部の出力信号とを
入力して、前記入出力バッファに出力信号を供給し、こ
れにより、前記パワーダウンモード信号がイネーブルさ
れる場合又は前記クロック信号検出部の出力がイネーブ
ルされる場合に、前記入出力バッファをパワーダウンモ
ードに移行させる。
【００１１】本発明によれば、同期式DRAM半導体装置の
待機電流が低減される。
待機電流が低減される。
【００１２】
【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を詳細に説明する。 図１は、本発明の好適な実施の形態に係る同期式DRAM半
導体装置を概略的に示す図面である。図１に示すよう
に、本発明の好適な実施の形態に係る同期式DRAM半導体
装置101は、クロックイネーブル入力バッファ111、第１
論理回路121、制御部131、クロック信号検出部141、第
２論理回路151、第１乃至第５制御ロジック161〜165、/RA
S、/CAS、WE、CS、Ai入力バッファ171、データ入力バッ
ファ172、データ出力バッファ173、クロック入力バッファ
174及びCLKDQ入力バッファ175を備える。
の好適な実施の形態を詳細に説明する。 図１は、本発明の好適な実施の形態に係る同期式DRAM半
導体装置を概略的に示す図面である。図１に示すよう
に、本発明の好適な実施の形態に係る同期式DRAM半導体
装置101は、クロックイネーブル入力バッファ111、第１
論理回路121、制御部131、クロック信号検出部141、第
２論理回路151、第１乃至第５制御ロジック161〜165、/RA
S、/CAS、WE、CS、Ai入力バッファ171、データ入力バッ
ファ172、データ出力バッファ173、クロック入力バッファ
174及びCLKDQ入力バッファ175を備える。
【００１３】クロックイネーブル入力バッファ111は、
外部クロックイネーブル信号CKEを入力して、この外部ク
ロックイネーブル信号CKEの電圧レベルを変換する。即
ち、クロックイネーブル入力バッファ111は、TTL電圧レ
ベル、例えば5.0ボルトをCMOS電圧レベル、例えば3.3ボル
トに変換する。クロックイネーブル信号CKEがイネーブ
ルされると、外部クロック信号CLKが同期式DRAM半導体装
置101に入力され、クロックイネーブル信号CKEがディス
エーブルされると、クロック外部クロック信号CLKは同
期式DRAM半導体装置101に入力されない。外部クロック
信号CLKが入力されない時は、同期式DRAM半導体装置101
は動作しない。
外部クロックイネーブル信号CKEを入力して、この外部ク
ロックイネーブル信号CKEの電圧レベルを変換する。即
ち、クロックイネーブル入力バッファ111は、TTL電圧レ
ベル、例えば5.0ボルトをCMOS電圧レベル、例えば3.3ボル
トに変換する。クロックイネーブル信号CKEがイネーブ
ルされると、外部クロック信号CLKが同期式DRAM半導体装
置101に入力され、クロックイネーブル信号CKEがディス
エーブルされると、クロック外部クロック信号CLKは同
期式DRAM半導体装置101に入力されない。外部クロック
信号CLKが入力されない時は、同期式DRAM半導体装置101
は動作しない。
【００１４】第１論理回路121は、パワーダウン信号POF
Fと電源電圧検出信号PVCCHを入力して、クロックイネー
ブル入力バッファ111の出力を制御する。パワーダウン
信号POFFが論理ハイにイネーブルされると、同期式DRAM
半導体装置101は、パワーダウンモード、即ち、待機状
態に移行する。電源電圧検出信号PVCCHは、電源電圧VCC
が所定レベルより高い場合に論理ハイになって、電源電
圧VCCが所定レベルより低い場合に論理ローになる。パ
ワーダウン信号POFFが論理ハイ（イネーブル）である場
合又は電源電圧検出信号PVCCHが論理ローである場合に、
クロックイネーブル入力バッファ111の出力は論理ロー
にディスエーブルされる。パワーダウン信号POFFが論理
ローにディスエーブルされて、かつ、電源電圧検出信号
PVCCHが論理ハイになると、第１論理回路121の出力は論
理ハイになるので、第１論理回路121の出力は、クロッ
クイネーブル入力バッファ111の出力に何等の影響も与
えない。従って、クロックイネーブル入力バッファ111の
出力は、クロックイネーブル信号CKEに応答して変化す
る。この場合、クロックイネーブル信号CKEがイネーブル
されると、クロックイネーブル入力バッファ111の出力
はイネーブルされて、クロックイネーブル信号CKEがディ
スエーブルされるとクロックイネーブル入力バッファ11
1の出力は、ディスエーブルされる。
Fと電源電圧検出信号PVCCHを入力して、クロックイネー
ブル入力バッファ111の出力を制御する。パワーダウン
信号POFFが論理ハイにイネーブルされると、同期式DRAM
半導体装置101は、パワーダウンモード、即ち、待機状
態に移行する。電源電圧検出信号PVCCHは、電源電圧VCC
が所定レベルより高い場合に論理ハイになって、電源電
圧VCCが所定レベルより低い場合に論理ローになる。パ
ワーダウン信号POFFが論理ハイ（イネーブル）である場
合又は電源電圧検出信号PVCCHが論理ローである場合に、
クロックイネーブル入力バッファ111の出力は論理ロー
にディスエーブルされる。パワーダウン信号POFFが論理
ローにディスエーブルされて、かつ、電源電圧検出信号
PVCCHが論理ハイになると、第１論理回路121の出力は論
理ハイになるので、第１論理回路121の出力は、クロッ
クイネーブル入力バッファ111の出力に何等の影響も与
えない。従って、クロックイネーブル入力バッファ111の
出力は、クロックイネーブル信号CKEに応答して変化す
る。この場合、クロックイネーブル信号CKEがイネーブル
されると、クロックイネーブル入力バッファ111の出力
はイネーブルされて、クロックイネーブル信号CKEがディ
スエーブルされるとクロックイネーブル入力バッファ11
1の出力は、ディスエーブルされる。
【００１５】第１論理回路121は、NANDゲート125、イン
バータ123、NMOSトランジスタ129及びPMOSトランジスタ
127を備える。NANDゲート125は、インバータ123により反
転されたパワーダウン信号POFFと電源電圧検出信号PVCC
Hを入力して、これらの論理積の反転を演算する。PMOS
トランジスタ127は、NANDゲート125の出力に応じて電源
電圧VCCをクロックイネーブル入力バッファ111に供給す
る。即ち、NANDゲート125の出力が論理ローであればPMO
Sトランジスタ127はターンオンされて電源電圧VCCをク
ロックイネーブル入力バッファ111に供給し、NANDゲー
ト125の出力が論理ハイであればPMOSトランジスタ127は
ターオフされて電源電圧VCCをクロックイネーブル入力
バッファ111に供給しない。NMOSトランジスタ129は、NA
NDゲート125の出力に応じてクロックイネーブル入力バ
ッファ111の出力を論理ローにディスエーブルさせる。即
ち、NANDゲート125の出力が論理ハイであればNMOSトラン
ジスタ129はターンオンされてクロックイネーブル入力
バッファ111の出力を接地して論理ローにし、NANDゲー
ト125の出力が論理ローであればNMOSトランジスタ129は
ターンオフされる。
バータ123、NMOSトランジスタ129及びPMOSトランジスタ
127を備える。NANDゲート125は、インバータ123により反
転されたパワーダウン信号POFFと電源電圧検出信号PVCC
Hを入力して、これらの論理積の反転を演算する。PMOS
トランジスタ127は、NANDゲート125の出力に応じて電源
電圧VCCをクロックイネーブル入力バッファ111に供給す
る。即ち、NANDゲート125の出力が論理ローであればPMO
Sトランジスタ127はターンオンされて電源電圧VCCをク
ロックイネーブル入力バッファ111に供給し、NANDゲー
ト125の出力が論理ハイであればPMOSトランジスタ127は
ターオフされて電源電圧VCCをクロックイネーブル入力
バッファ111に供給しない。NMOSトランジスタ129は、NA
NDゲート125の出力に応じてクロックイネーブル入力バ
ッファ111の出力を論理ローにディスエーブルさせる。即
ち、NANDゲート125の出力が論理ハイであればNMOSトラン
ジスタ129はターンオンされてクロックイネーブル入力
バッファ111の出力を接地して論理ローにし、NANDゲー
ト125の出力が論理ローであればNMOSトランジスタ129は
ターンオフされる。
【００１６】制御部131は、クロックイネーブル入力バ
ッファ111の出力を入力してパワーダウンモード信号PDM
を出力する。第１論理回路121の出力が論理ローであ
り、クロックイネーブル入力バッファ111の出力が論理
ハイであれば、パワーダウンモード信号PDMは論理ハイに
イネーブルされて、クロックイネーブル入力バッファ111
の出力が論理ハイであればパワーダウンモード信号PDM
はクロックイネーブル入力バッファ111の出力と無関係
に論理ローにディスエーブルされる。 クロック信号検出部141は、パワーダウン信号POFFと外
部クロック信号CLKに応答して出力信号N1を発生する。ク
ロック信号検出部141は、外部クロック信号CLKの周期を
検出し、外部クロック信号CLKが正常な場合には出力信
号N1を論理ローに維持し、外部クロック信号CLKが、所
定時間（例えば、tCC時間）の間、トグルされずに一定
電圧レベルに維持される場合には出力信号N1を論理ハイ
になる。クロック信号検出部141の詳細に関しては、図２
を参照して後述する。
ッファ111の出力を入力してパワーダウンモード信号PDM
を出力する。第１論理回路121の出力が論理ローであ
り、クロックイネーブル入力バッファ111の出力が論理
ハイであれば、パワーダウンモード信号PDMは論理ハイに
イネーブルされて、クロックイネーブル入力バッファ111
の出力が論理ハイであればパワーダウンモード信号PDM
はクロックイネーブル入力バッファ111の出力と無関係
に論理ローにディスエーブルされる。 クロック信号検出部141は、パワーダウン信号POFFと外
部クロック信号CLKに応答して出力信号N1を発生する。ク
ロック信号検出部141は、外部クロック信号CLKの周期を
検出し、外部クロック信号CLKが正常な場合には出力信
号N1を論理ローに維持し、外部クロック信号CLKが、所
定時間（例えば、tCC時間）の間、トグルされずに一定
電圧レベルに維持される場合には出力信号N1を論理ハイ
になる。クロック信号検出部141の詳細に関しては、図２
を参照して後述する。
【００１７】第２論理回路151は パワーダウンモード信
号PDMとクロック信号検出部141の出力を入力する。パワ
ーダウンモード信号PDMが論理ハイにイネーブルされる
場合又はクロック信号検出部141の出力信号が論理ハイ
の場合に、第２論理回路151の出力は論理ハイになる。一
方、パワーダウンモード信号PDMとクロック信号検出部1
41の出力が共に論理ローであれば、第２論理回路151の
出力は論理ローになる。 第２論理回路151は、インバータ153,155及びNANDゲート
157を備える。インバータ153は、パワーダウンモード信
号PDMを反転させる。インバータ155は、クロック信号検
出部141の出力を反転させる。NANDゲート157は、インバ
ータ153,155の出力を入力する。NANDゲート157は、イン
バータ153,155の出力の少なくとも一方が論理ローであ
れば論理ハイを出力し、インバータ153,155の出力が共に
論理ハイであれば論理ローを出力する。
号PDMとクロック信号検出部141の出力を入力する。パワ
ーダウンモード信号PDMが論理ハイにイネーブルされる
場合又はクロック信号検出部141の出力信号が論理ハイ
の場合に、第２論理回路151の出力は論理ハイになる。一
方、パワーダウンモード信号PDMとクロック信号検出部1
41の出力が共に論理ローであれば、第２論理回路151の
出力は論理ローになる。 第２論理回路151は、インバータ153,155及びNANDゲート
157を備える。インバータ153は、パワーダウンモード信
号PDMを反転させる。インバータ155は、クロック信号検
出部141の出力を反転させる。NANDゲート157は、インバ
ータ153,155の出力を入力する。NANDゲート157は、イン
バータ153,155の出力の少なくとも一方が論理ローであ
れば論理ハイを出力し、インバータ153,155の出力が共に
論理ハイであれば論理ローを出力する。
【００１８】第１乃至第５制御ロジック161〜165は、夫
々第２論理回路151の出力を入力する。第２論理回路151
の出力が論理ハイであれば、第１乃至第５制御ロジック
161〜165は、/RAS、/CAS、WE、CS、Ai入力バッファ171、
データ入力バッファ172、データ出力バッファ173、クロ
ック入力バッファ174及びCLKDQ入力バッファ175を非活
性化させて、パワーダウンモード、即ち、待機状態に移
行させる。一方、第２論理回路151の出力が論理ローで
あれば、第１乃至第５制御ロジック161〜165は、/RAS、
/CAS、WE、CS、Ai入力バッファ171、データ入力バッフ
ァ172、データ出力バッファ173、クロック入力バッファ
174及びCLKDQ入力バッファ175を活性化させる。
々第２論理回路151の出力を入力する。第２論理回路151
の出力が論理ハイであれば、第１乃至第５制御ロジック
161〜165は、/RAS、/CAS、WE、CS、Ai入力バッファ171、
データ入力バッファ172、データ出力バッファ173、クロ
ック入力バッファ174及びCLKDQ入力バッファ175を非活
性化させて、パワーダウンモード、即ち、待機状態に移
行させる。一方、第２論理回路151の出力が論理ローで
あれば、第１乃至第５制御ロジック161〜165は、/RAS、
/CAS、WE、CS、Ai入力バッファ171、データ入力バッフ
ァ172、データ出力バッファ173、クロック入力バッファ
174及びCLKDQ入力バッファ175を活性化させる。
【００１９】前述したように、クロックイネーブル信号
CKEがイネーブルされている場合は、原則として、/RA
S、/CAS、WE、CS、Ai入力バッファ171、データ入力バッ
ファ172、データ出力バッファ173、クロック入力バッフ
ァ174及びCLKDQ入力バッファ175は活性化される。 しかし、外部クロック信号CLKがトグルされずに、所定
時間（例えばtCC時間）の間、論理ローに保たれる場合
は、クロックイネーブル信号CKEがイネーブルされてい
ても、/RAS、/CAS、WE、CS、Ai入力バッファ171、デー
タ入力バッファ172、データ出力バッファ173、クロック
入力バッファ174及びCLKDQ入力バッファ175は、待機状
態に移行する。従って、/RAS、/CAS、WE、CS、Ai入力バ
ッファ171、データ出力バッファ173、クロック入力バッ
ファ174及びCLKDQ入力バッファ175で消耗される待機電
流が低減される。
CKEがイネーブルされている場合は、原則として、/RA
S、/CAS、WE、CS、Ai入力バッファ171、データ入力バッ
ファ172、データ出力バッファ173、クロック入力バッフ
ァ174及びCLKDQ入力バッファ175は活性化される。 しかし、外部クロック信号CLKがトグルされずに、所定
時間（例えばtCC時間）の間、論理ローに保たれる場合
は、クロックイネーブル信号CKEがイネーブルされてい
ても、/RAS、/CAS、WE、CS、Ai入力バッファ171、デー
タ入力バッファ172、データ出力バッファ173、クロック
入力バッファ174及びCLKDQ入力バッファ175は、待機状
態に移行する。従って、/RAS、/CAS、WE、CS、Ai入力バ
ッファ171、データ出力バッファ173、クロック入力バッ
ファ174及びCLKDQ入力バッファ175で消耗される待機電
流が低減される。
【００２０】パワーダウン信号POFFがイネーブルされる
と、クロックイネーブル入力バッファ111、/RAS、/CAS、
WE、CS、Ai入力バッファ171、データ入力バッファ172、
データ出力バッファ173、クロック入力バッファ174及び
CLKDQ入力バッファ175は非活性化される。
と、クロックイネーブル入力バッファ111、/RAS、/CAS、
WE、CS、Ai入力バッファ171、データ入力バッファ172、
データ出力バッファ173、クロック入力バッファ174及び
CLKDQ入力バッファ175は非活性化される。
【００２１】図２は、図１に示すクロック信号検出部14
1の詳細図である。図２に示すように、クロック信号検出
部141は、オシレータ201、オシレータ動作制御部231、
論理回路211及びカウント部221を備える。
1の詳細図である。図２に示すように、クロック信号検出
部141は、オシレータ201、オシレータ動作制御部231、
論理回路211及びカウント部221を備える。
【００２２】オシレータ201は一定周期の発振周波数を
発生する。
発生する。
【００２３】オシレータ動作制御部231は、パワーダウ
ン信号POFFに応答してオシレータ201の動作をディスエ
ーブルさせる。即ち、オシレータ動作制御部231は、パワ
ーダウン信号POFFが論理ハイにイネーブルされると、非
活性化されてオシレータ201の動作を中止させ、パワーダ
ウン信号POFFが論理ローにディスエーブルされると活性
化されてオシレータ201を定常動作させる。従って、パ
ワーダウン信号POFFがイネーブルされると、オシレータ2
01は動作しないため、オシレータ201による同期式DRAM
半導体装置101の待機電流の消耗は生じない。
ン信号POFFに応答してオシレータ201の動作をディスエ
ーブルさせる。即ち、オシレータ動作制御部231は、パワ
ーダウン信号POFFが論理ハイにイネーブルされると、非
活性化されてオシレータ201の動作を中止させ、パワーダ
ウン信号POFFが論理ローにディスエーブルされると活性
化されてオシレータ201を定常動作させる。従って、パ
ワーダウン信号POFFがイネーブルされると、オシレータ2
01は動作しないため、オシレータ201による同期式DRAM
半導体装置101の待機電流の消耗は生じない。
【００２４】オシレータ動作制御部231は、インバータ2
35とNMOSトランジスタ233を備える。インバータ235は、
パワーダウン信号POFFを反転させる。NMOSトランジスタ
233のドレーンとソースは、各々オシレータ201と接地端
GNDに連結されており、NMOSトランジスタ233のゲートに
はインバータ235の出力が印加される。従って、インバ
ータ235の出力が論理ハイであればNMOSトランジスタ233
はターンオンされて、インバータ235の出力が論理ローで
あればNMOSトランジスタ233はターンオフされる。NMOS
トランジスタ233がターンオフされるとオシレータ201は
動作を中止して、NMOSトランジスタ233がターンオンさ
れるとオシレータ201は正常動作する。
35とNMOSトランジスタ233を備える。インバータ235は、
パワーダウン信号POFFを反転させる。NMOSトランジスタ
233のドレーンとソースは、各々オシレータ201と接地端
GNDに連結されており、NMOSトランジスタ233のゲートに
はインバータ235の出力が印加される。従って、インバ
ータ235の出力が論理ハイであればNMOSトランジスタ233
はターンオンされて、インバータ235の出力が論理ローで
あればNMOSトランジスタ233はターンオフされる。NMOS
トランジスタ233がターンオフされるとオシレータ201は
動作を中止して、NMOSトランジスタ233がターンオンさ
れるとオシレータ201は正常動作する。
【００２５】論理回路211は、オシレータ201の出力とカ
ウント部221の出力を入力する。即ちオシレータ201の出
力とカウント部221の出力の少なくとも一方が論理ハイ
であれば、論理回路211の出力は論理ローになって、オ
シレータ201の出力とカウント部221の出力が共に論理ロ
ーであれば論理回路211の出力は論理ハイになる。換言
すると、論理回路211は、カウント部221の出力信号Ｎ１
が論理ローにディスエーブルされている場合（外部クロ
ックCLKが正常な場合）は、オシレータ201の出力を反転
させてカウント部221に供給する。なお、この実施の形
態では、論理回路211はNORゲートで構成されている。
ウント部221の出力を入力する。即ちオシレータ201の出
力とカウント部221の出力の少なくとも一方が論理ハイ
であれば、論理回路211の出力は論理ローになって、オ
シレータ201の出力とカウント部221の出力が共に論理ロ
ーであれば論理回路211の出力は論理ハイになる。換言
すると、論理回路211は、カウント部221の出力信号Ｎ１
が論理ローにディスエーブルされている場合（外部クロ
ックCLKが正常な場合）は、オシレータ201の出力を反転
させてカウント部221に供給する。なお、この実施の形
態では、論理回路211はNORゲートで構成されている。
【００２６】カウント部221は、論理回路211の出力と外
部クロック信号CLKの反転を入力して、クロック信号検出
部141の出力信号N1を発生する。カウント部221は、論理
回路211の出力信号をカウントすることにより、外部ク
ロック信号CLKの周期を計測する。
部クロック信号CLKの反転を入力して、クロック信号検出
部141の出力信号N1を発生する。カウント部221は、論理
回路211の出力信号をカウントすることにより、外部ク
ロック信号CLKの周期を計測する。
【００２７】そして、カウント部221は、外部クロック
信号CLKが正常に動作している場合は、出力信号N1を論
理ローにディスエーブルする。
信号CLKが正常に動作している場合は、出力信号N1を論
理ローにディスエーブルする。
【００２８】一方、外部クロック信号CLKが所定時間、
例えば同期式DRAM半導体装置101のtCC時間（例えば１μ
ｓ）の間、論理ローに保たれる場合は、第５カウンタ25
5の出力が論理ローから論理ハイに遷移し、これにより
カウント部221の出力信号N1は論理ハイにイネーブルさ
れる。その後、外部クロック信号CLKが論理ハイになる
と、カウント部221の各カウンタ251〜255が論理ローに
リセットされて、これによりカウント部221の出力信号N
1は論理ローにディスエーブルされる。出力信号N1が論理
ローになると、オシレータ201の出力信号の反転信号が
第１カウンタ251に入力されるため、カウント部221は、
カウント動作を開始する。
例えば同期式DRAM半導体装置101のtCC時間（例えば１μ
ｓ）の間、論理ローに保たれる場合は、第５カウンタ25
5の出力が論理ローから論理ハイに遷移し、これにより
カウント部221の出力信号N1は論理ハイにイネーブルさ
れる。その後、外部クロック信号CLKが論理ハイになる
と、カウント部221の各カウンタ251〜255が論理ローに
リセットされて、これによりカウント部221の出力信号N
1は論理ローにディスエーブルされる。出力信号N1が論理
ローになると、オシレータ201の出力信号の反転信号が
第１カウンタ251に入力されるため、カウント部221は、
カウント動作を開始する。
【００２９】外部クロック信号CLKが、所定時間の間、
論理ローに保たれていた後に、外部クロック信号CLKが
最初に論理ハイになる時には命令語が与えられない。
論理ローに保たれていた後に、外部クロック信号CLKが
最初に論理ハイになる時には命令語が与えられない。
【００３０】ここで、外部クロック信号CLKが同期式DRA
M半導体装置101のtCC時間の間論理ハイに保たれること
を検出する場合においても、カウント部221に入力され
る外部クロック信号CLKの極性を変更することにより
（例えば、インバータ241を削除する）、外部クロック
信号CLKがtCC時間の間論理ローに保たれる場合と同様
に、出力信号N1を論理ハイにイネーブルすることができ
る。従って、外部クロク信号CLKが、同期式DRAM半導体
装置101のtCC時間の間、論理ハイに保たれることを検出
する場合においても、回路の若干の変更により、図２に
示すような論理ローに保たれることを検出する回路と同
様の出力信号を発生する回路を構成することができる。
M半導体装置101のtCC時間の間論理ハイに保たれること
を検出する場合においても、カウント部221に入力され
る外部クロック信号CLKの極性を変更することにより
（例えば、インバータ241を削除する）、外部クロック
信号CLKがtCC時間の間論理ローに保たれる場合と同様
に、出力信号N1を論理ハイにイネーブルすることができ
る。従って、外部クロク信号CLKが、同期式DRAM半導体
装置101のtCC時間の間、論理ハイに保たれることを検出
する場合においても、回路の若干の変更により、図２に
示すような論理ローに保たれることを検出する回路と同
様の出力信号を発生する回路を構成することができる。
【００３１】カウント部221は、第１乃至第５カウンタ2
51〜255を備える。第１カウンタ251は論理回路211の出
力を、第２カウンタ252は第１カウンタ251の出力を、第
３カウンタ253は第２カウンタ252の出力を、第４カウン
タ254は第３カウンタ253の出力を、第５カウンタ255は
第４カウンタ254の出力を入力して、第５カウンタ255は
出力信号N1を出力する。 外部クロック信号CLKは、インバータ241により反転され
た後の第１乃至第５カウンタ251〜255のリセット端子に
印加される。即ち、外部クロック信号CLKが論理ハイであ
れば第１乃至第５カウンタ251〜255は全てリセットされ
るので、出力信号N1は論理ローにディスエーブルされ
る。出力信号N1の周期T1は次の式（１）に従う。
51〜255を備える。第１カウンタ251は論理回路211の出
力を、第２カウンタ252は第１カウンタ251の出力を、第
３カウンタ253は第２カウンタ252の出力を、第４カウン
タ254は第３カウンタ253の出力を、第５カウンタ255は
第４カウンタ254の出力を入力して、第５カウンタ255は
出力信号N1を出力する。 外部クロック信号CLKは、インバータ241により反転され
た後の第１乃至第５カウンタ251〜255のリセット端子に
印加される。即ち、外部クロック信号CLKが論理ハイであ
れば第１乃至第５カウンタ251〜255は全てリセットされ
るので、出力信号N1は論理ローにディスエーブルされ
る。出力信号N1の周期T1は次の式（１）に従う。
【００３２】T1=T×2n-1 ・・・（１） ここで、nはカウンタの数であり、Tはオシレータ201の周
期である。式（１）に基づいてカウント部221に備える
カウンタの数を決定する。カウント部221を構成するカ
ウンタの数により出力信号N1の周期が決定されると言え
る。従って、出力信号N1の周期は、同期式DRAM半導体装
置101のtCC時間に応じてカウンタの数を決定することに
より調整される。 図３は、図１に示す同期式DRAM半導体装置101のタイミ
ング図である。図３に示すように、外部クロック信号CL
KがtCC時間の間トグルされずに論理ローを保つと、出力
信号N1は論理ハイにイネーブルされる。出力信号N1がイ
ネーブルされると、/RAS、/CAS、WE、CS、Ai入力バッフ
ァ171、データ入力バッファ172、データ出力バッファ17
3、クロック入力バッファ174及びCLKDQ入力バッファ175
は待機状態に移行する。その後、外部クロック信号CLK
が論理ハイにトグルされると、出力信号N1は論理ローに
ディスエーブルされるので、/RAS、/CAS、WE、CS、Ai入
力バッファ171、データ入力バッファ172、データ出力バ
ッファ173、クロック入力バッファ174及びCLKDQ入力バ
ッファ175は活性化される。
期である。式（１）に基づいてカウント部221に備える
カウンタの数を決定する。カウント部221を構成するカ
ウンタの数により出力信号N1の周期が決定されると言え
る。従って、出力信号N1の周期は、同期式DRAM半導体装
置101のtCC時間に応じてカウンタの数を決定することに
より調整される。 図３は、図１に示す同期式DRAM半導体装置101のタイミ
ング図である。図３に示すように、外部クロック信号CL
KがtCC時間の間トグルされずに論理ローを保つと、出力
信号N1は論理ハイにイネーブルされる。出力信号N1がイ
ネーブルされると、/RAS、/CAS、WE、CS、Ai入力バッフ
ァ171、データ入力バッファ172、データ出力バッファ17
3、クロック入力バッファ174及びCLKDQ入力バッファ175
は待機状態に移行する。その後、外部クロック信号CLK
が論理ハイにトグルされると、出力信号N1は論理ローに
ディスエーブルされるので、/RAS、/CAS、WE、CS、Ai入
力バッファ171、データ入力バッファ172、データ出力バ
ッファ173、クロック入力バッファ174及びCLKDQ入力バ
ッファ175は活性化される。
【００３３】このように、本発明の好適な実施の形態に
よれば、外部クロック信号CLKが、所定時間の間、一定
電圧レベルに保たれる場合にはクロックイネーブル信号
CKEに拘らず、/RAS、/CAS、WE、CS、Ai入力バッファ17
1、データ入力バッファ172、データ出力バッファ173、クロ
ック入力バッファ174及びCLKDQ入力バッファ175は待機
状態に移行するため、同期式DRAM半導体装置101で消耗
される待機電流が低減される。本発明の好適な実施の形
態に係る同期式DRAM半導体装置101は、待機電流の消耗
が小さいため、例えば携帯用の装置に好適である。
よれば、外部クロック信号CLKが、所定時間の間、一定
電圧レベルに保たれる場合にはクロックイネーブル信号
CKEに拘らず、/RAS、/CAS、WE、CS、Ai入力バッファ17
1、データ入力バッファ172、データ出力バッファ173、クロ
ック入力バッファ174及びCLKDQ入力バッファ175は待機
状態に移行するため、同期式DRAM半導体装置101で消耗
される待機電流が低減される。本発明の好適な実施の形
態に係る同期式DRAM半導体装置101は、待機電流の消耗
が小さいため、例えば携帯用の装置に好適である。
【００３４】本発明の好適な実施の形態によれば、外部
クロック信号CLKが、所定時間の間、一定電圧レベルに
保たれる場合には、クロックイネーブル信号CKEがイネ
ーブルされていても、/RAS、/CAS、WE、CS、Ai入力バッ
ファ171、データ入力バッファ172、データ出力バッファ17
3、クロック入力バッファ174及びCLKDQ入力バッファ175
が待機状態に移行するため、同期式DRAM半導体装置101
の待機電流を低減することができる。
クロック信号CLKが、所定時間の間、一定電圧レベルに
保たれる場合には、クロックイネーブル信号CKEがイネ
ーブルされていても、/RAS、/CAS、WE、CS、Ai入力バッ
ファ171、データ入力バッファ172、データ出力バッファ17
3、クロック入力バッファ174及びCLKDQ入力バッファ175
が待機状態に移行するため、同期式DRAM半導体装置101
の待機電流を低減することができる。
【００３５】以上、図面を参照しながら本発明の好適な
実施の形態を説明したが、本発明の技術的範囲は、該特
定の実施の形態に限定されず、特許請求の範囲に記載さ
れた技術的思想の範囲内で成し得る様々な変形や改良を
包含する。
実施の形態を説明したが、本発明の技術的範囲は、該特
定の実施の形態に限定されず、特許請求の範囲に記載さ
れた技術的思想の範囲内で成し得る様々な変形や改良を
包含する。
【００３６】
【発明の効果】本発明によれば、同期式DRAM半導体装置
の待機電流を低減することができる。
の待機電流を低減することができる。
【図１】本発明の好適な実施の形態に係る同期式DRAM半
導体装置を概略的に示す図面である。
導体装置を概略的に示す図面である。
【図２】図１に示すクロック信号検出部の詳細図であ
る。
る。
【図３】図１に示す同期式DRAM半導体装置のタイミング
図である。
図である。
101 同期式DRAM半導体装置 111 クロックイネーブル入力バッファ 121 第１論理回路 123,153,155、235、241 インバータ 125,157 NANDゲート 127 PMOSトランジスタ 129、233 NMOSトランジスタ 131 制御部 141 クロック信号検出部 151 第２論理回路 161,162,163,164,165 第１乃至第５制御ロジック 171 /RAS、/CAS、WE、CS、Ai入力バッファ 172 データ入力バッファ 173 データ出力バッファ 174 クロック入力バッファ 175 CLKDQ入力バッファ 201 オシレータ 211 論理回路 221 カウント部 231 オシレータ動作制御部 251,252,253,254,255 カウンタ CKE 外部クロックイネーブル信号 CLK 外部クロック信号 GND 接地端 N1 出力信号 PDM パワーダウンモード信号 POFF パワーダウン信号 PVCCH 電源電圧検出信号 T1 周期 VCC 電源電圧
Claims (9)
- 【請求項１】 外部から入力されるクロックイネーブル
信号の電圧レベルを内部信号に適合するように変換する
クロックイネーブル入力バッファと、 前記クロックイネーブル入力バッファの出力とパワーダ
ウン信号を入力し、前記パワーダウン信号に応答してパ
ワーダウンモード信号を発生する制御部と、 クロック信号を入力して前記クロック信号が所定時間の
間一定電圧レベルに保たれる場合に、出力信号をイネー
ブルさせるクロック信号検出部と、 入出力される信号の電圧レベルを変換する入出力バッフ
ァと、 前記パワーダウンモード信号と前記クロック信号検出部
の出力信号に基づいて前記入出力バッファを制御し、前
記パワーダウンモード信号がイネーブルされる場合又は
前記クロック信号検出部の出力信号がイネーブルされる
場合に、前記入出力バッファをパワーダウンモードに以
降させる論理回路と、を備えることを特徴とする同期式
DRAM半導体装置。 - 【請求項２】 前記一定電圧レベルは論理ローであるこ
とを特徴とする請求項１に記載の同期式DRAM半導体装
置。 - 【請求項３】 前記クロックイネーブル入力バッファと
前記制御部との間に、前記パワーダウン信号と電源電圧
のレベルを検出する電源電圧検出信号とに応答して前記
クロックイネーブル入力バッファの出力を制御する他の
論理回路を備えることを特徴とする請求項１に記載の同
期式DRAM半導体装置。 - 【請求項４】 前記論理回路は論理和ゲートであること
を特徴とする請求項１に記載の同期式DRAM半導体装置。 - 【請求項５】 前記クロック信号は外部から入力される
外部クロック信号であることを特徴とする請求項１に記
載の同期式DRAM半導体装置。 - 【請求項６】 前記入出力バッファと前記論理回路との
間に前記論理回路の出力に応答して前記入出力バッファ
の動作を制御する制御ロジックをさらに備えることを特
徴とする請求項１に記載の同期式DRAM半導体装置。 - 【請求項７】 前記クロック信号検出部は、 一定周期のクロック信号を発生するオシレータと、 前記オシレータの出力と前記クロック信号検出部の出力
との論理和の反転を演算する論理回路と、 前記論理回路の出力と前記クロック信号とを入力して、
前記論理回路の出力に基づいてカウント動作を行って前
記クロック信号の周期を計測して出力信号を出力するカ
ウント部と、 を備えることを特徴とする請求項１に記載の同期式DRAM
半導体装置。 - 【請求項８】 前記カウント部は、前記クロック信号が
リセット端子に印加されると共に、前記論理回路の出力
端に直列に連結された多数個のカウンタを備え、 前記多数個のカウンタの最終カウンタから前記出力信号
を出力することを特徴とする請求項７に記載の同期式DR
AM半導体装置。 - 【請求項９】 前記出力信号の周期は、前記オシレータ
から発生されるクロック信号の周期がTとし、前記カウ
ンタの数をnとした時に、(T×2n-1)であることを特徴と
する請求項８に記載の同期式DRAM半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980018827A KR100295042B1 (ko) | 1998-05-25 | 1998-05-25 | 대기전류감소기능을갖는동기식디램반도체장치 |
| KR98-18827 | 1998-05-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11353877A true JPH11353877A (ja) | 1999-12-24 |
| JP3898371B2 JP3898371B2 (ja) | 2007-03-28 |
Family
ID=19537708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06242199A Expired - Fee Related JP3898371B2 (ja) | 1998-05-25 | 1999-03-09 | 同期式ｄｒａｍ半導体装置 |
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| Country | Link |
|---|---|
| US (1) | US6101144A (ja) |
| JP (1) | JP3898371B2 (ja) |
| KR (1) | KR100295042B1 (ja) |
| TW (1) | TW422980B (ja) |
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|---|---|---|---|---|
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| GB2366458B (en) * | 2000-08-09 | 2004-08-11 | Ericsson Telefon Ab L M | Electronic circuit |
| US6519188B2 (en) | 2000-12-18 | 2003-02-11 | Hynix Semiconductor Inc. | Circuit and method for controlling buffers in semiconductor memory device |
| US20040009055A1 (en) * | 2001-03-26 | 2004-01-15 | Scherle Jerry A. | Tilting ramp for transport of personal recreational vehicles |
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| US6707747B2 (en) * | 2002-07-08 | 2004-03-16 | Micron Technology, Inc. | Dynamic input thresholds for semiconductor devices |
| US6930949B2 (en) * | 2002-08-26 | 2005-08-16 | Micron Technology, Inc. | Power savings in active standby mode |
| JP4187505B2 (ja) * | 2002-11-05 | 2008-11-26 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| KR101027674B1 (ko) * | 2004-12-28 | 2011-04-12 | 주식회사 하이닉스반도체 | 메모리 장치의 클락 인에이블 버퍼의 제어 방법 |
| KR100732756B1 (ko) * | 2005-04-08 | 2007-06-27 | 주식회사 하이닉스반도체 | 전압 펌핑장치 |
| KR100646941B1 (ko) | 2005-07-25 | 2006-11-23 | 주식회사 하이닉스반도체 | 고주파수에서 안정적으로 파워 모드를 제어하기 위한반도체 메모리 장치 및 그것의 파워 모드 제어방법 |
| US7307913B2 (en) * | 2005-09-29 | 2007-12-11 | Hynix Semiconductor Inc. | Clock control device for toggling an internal clock of a synchronous DRAM for reduced power consumption |
| US8647484B2 (en) | 2005-11-25 | 2014-02-11 | Applied Materials, Inc. | Target for sputtering chamber |
| JP2007265557A (ja) * | 2006-03-29 | 2007-10-11 | Toshiba Corp | 半導体記憶装置 |
| EP1953427B1 (en) * | 2007-01-31 | 2011-12-21 | Yamaha Hatsudoki Kabushiki Kaisha | Control apparatus for transmission mechanism |
| US10353457B1 (en) | 2015-03-04 | 2019-07-16 | Altera Corporation | Systems and methods for sleep mode power savings in integrated circuit devices |
Family Cites Families (3)
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|---|---|---|---|---|
| US5371709A (en) * | 1993-04-01 | 1994-12-06 | Microchip Technology Incorporated | Power management system for serial EEPROM device |
| JPH07130166A (ja) * | 1993-09-13 | 1995-05-19 | Mitsubishi Electric Corp | 半導体記憶装置および同期型半導体記憶装置 |
| JPH1116349A (ja) * | 1997-06-26 | 1999-01-22 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
-
1998
- 1998-05-25 KR KR1019980018827A patent/KR100295042B1/ko not_active IP Right Cessation
- 1998-11-27 TW TW087119731A patent/TW422980B/zh active
-
1999
- 1999-03-09 JP JP06242199A patent/JP3898371B2/ja not_active Expired - Fee Related
- 1999-05-25 US US09/318,187 patent/US6101144A/en not_active Expired - Fee Related
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