JP2013516723A - クロック入力バッファの制御 - Google Patents

Abstract

集積回路は、バッファ（２４）に結合されたクロック入力ピンを有してもよい。バッファは、メモリ等の集積回路チップにクロック信号（２８）を供給してもよい。電力を節約するために、バッファはパワー・ダウンされる。使用する準備ができたとき、バッファは急速にパワー・アップ状態に戻る。一実施形態では、クロック信号の所定数のトグルに応答して、バッファは自動的にパワー・アップされる。
【選択図】図２

Description

これは、概してクロック入力バッファに関する。

通常、クロック入力バッファは、様々な回路への入力を制御するために使用される。例えば、低電力ダブルデータレート２（ＬＰＤＤＲ２）シンクロナス・ダイナミックランダムアクセスメモリ（ＬＰＤＤＲ２−Ｓ（ＳＤＲＡＭ））または不揮発性メモリ（ＬＰＤＤＲ２−Ｎ）については、全ての信号の入力バッファは、クロックを除いて、クロックイネーブル（ＣＫＥ）入力信号を用いてディスエーブルすることができる。クロック入力バッファは差動増幅器を使って実装されているため、クロックが安定している場合でも、クロック入力バッファは電力を消費する。

図１は、一実施形態の回路図である。 図２は、本発明の一実施形態のより詳細な回路図である。 図３は、一実施形態に係るクロックイネーブル信号のタイミング図である。 図４は、一実施形態に係るクロック及びクロック反転信号のタイミング図である。 図５は、一実施形態に係るＣＬＫ_ｉｎｔ信号のタイミング図である。 図６は、一実施形態に係るＩＮＰＵＴ_ＥＮＡＢＬＥ信号のタイミング図である。 図７は、一実施形態に係るＣＬＫ_ＥＮ_ＲＳＴ信号のタイミング図である。 図８は、一実施形態に係るＣＬＫ_ＥＮ_ＳＥＴ信号のタイミング図である。 図９は、一実施形態に係るＣＬＫ_ＢＵＦＦ_ＥＮＡＢＬＥ信号のタイミング図である。 図１０は、一実施形態のフローチャートである。

図１を参照すると、集積回路パッケージ１１は、コンタクト１０、１２、１６、１８、及び２０を含んでもよい。集積回路パッケージ１１は、バッファ１４、２２、及び２４に結合された集積回路５２をその中に有してもよい。これらバッファは、コンタクト１０、１２、１６、１８、及び２０からの入力信号をバッファリングする。イネーブル回路５０は、電力消費を低減するためにバッファ１４及び２４をディスエーブルするように、かつ、その後、集積回路の動作のためにそれらをすぐにイネーブルするように、バッファ１４及び２４の電力消費を制御することができる。

いくつかの実施形態では、イネーブル回路５０は、特に、バッファ２４の電力消費を低減するために、バッファ２４のＥＮ入力にイネーブル信号を提供することによって、バッファ２４をパワー・ダウン（ｐｏｗｅｒ ｄｏｗｎ）する。集積回路５２を動作させることが望まれる場合、バッファ２４は、いくつかの実施形態では、急速にイネーブルすることができる。例えば、いくつかの実施形態では、クロック信号の所定数のトグルに応答して、バッファ２４を急速にイネーブルすることができる。これは、例えば、低電力ダブルデータレート２メモリに関連して特に有利である。

コンタクト１０、１２、１６、１８、及び２０は、集積回路パッケージ１１の外側にあってもよく、回路５２は、パッケージ１１内の集積回路チップであってもよい。それは、例えば、メモリ回路であってもよく、一例として、チップ５２は、低電力ダブルデータレート２メモリであってもよい。

（図１では、１つのみ図示されている）入力バッファ１４は、コンタクト１０及び１２に結合されてもよい。コンタクト１０は、入力信号Ｖｒｅｆまたは基準電圧と関連付けられていてもよく、コンタクト１２は、他の入力のためのものであってもよい。従って、コンタクト１０及び１２は、集積回路パッケージの外側の様々なコネクタと関連付けられていてもよい。これらのコネクタは、ランド、ピン、はんだボール、ソケット、または、集積回路パッケージに用いられる任意の様々な電気コネクタであってもよい。更に、クロックイネーブル信号のためのコンタクト１６、クロック信号のためのコンタクト１８、及び、クロック反転信号のためのコンタクト２０があってもよい。

図２を参照すると、コンタクト１６からのクロックイネーブル信号は、イネーブル回路５０に結合されている、具体的には、一実施形態ではＤＱフリップフロップ３４に結合されているバッファ２２に行く。ＤＱフリップフロップ３４は、一実施形態では、クロック入力ＣＫ、入力Ｄ、出力Ｑを有する。ＤＱフリップフロップ３４は、エッジトリガされていてもよく、一実施形態では、ポジティブエッジトリガされていてもよい。クロック（ＣＫ）の立ち上がりエッジにおいて、入力Ｄがサンプリングされるとともに、出力Ｑに転送されてもよい。他の場合には、入力Ｄは無視されてもよい。

クロックコンタクト１８は、ＤＱフリップフロップ３４へのクロック（ＣＫ）入力である、信号ＣＬＫ_ｉｎｔ２８を出力する、バッファ２４に結合されてもよい。バッファ２４への負の入力は、クロック反転コンタクト２０からである。

コンタクト１８からのクロック信号はまた、一実施形態では、クロック検出器３１へのクロック入力になるＣＬＫ＿ＣＭＯＳ信号３０を作成するために低消費電力相補型金属酸化膜半導体（ＣＭＯＳ）バッファ２６を通過してもよい。クロック検出器の出力（ＣＬＫ_ＥＮ_ＳＥＴ）３３は、ＳＲラッチ３２のセット端子に提供されてもよい。リセット端子は、立ち下がりエッジ検出器３５の出力からのＣＬＫ_ＥＮ_ＲＳＴ信号３７に結合されてもよい。立ち下がりエッジ検出器３５は、一実施形態では、ＤＱフリップフロップ３４からのＩＮＰＵＴ_ＥＮＡＢＬＥ信号３６の立ち下がりエッジを検出する。

ＳＲラッチ３２のＱ出力は、信号ＣＬＫ_ＢＵＦＦ_ＥＮＡＢＬＥ３８であり、一実施形態では、バッファ２４のイネーブル入力に提供される。ＳＲラッチ３２出力Ｑは、セットがロー（ｌｏｗ）にパルスされるとともにリセットがハイ（ｈｉｇｈ）であるときにローであってもよく、セットがハイであるとともにリセットがローであるときにハイであってもよい。バッファ２４は、ＳＲラッチ３２の出力Ｑからの信号３８がハイであるとき、イネーブルされてもよい。信号３８がローであるとき、バッファ２４がディスエーブルされ、これにより、電力を節約することができる。

クロック入力バッファ２４は、例えば、バッファ２４が、差動増幅器を用いて実装されているときなど、クロックＣＬＫが安定している場合でさえも電力を消費することがある。クロック差動入力バッファ２４は、電流消費を低減するために、クロックイネーブル信号のパワー・ダウン中にディスエーブルされてもよい。実際には、電流消費は、いくつかの実施形態では、スタンバイ電流の範囲内にすることができる。例えば、クロック入力が、ＬＰＤＤＲ２メモリ内のコマンド／アドレスバスをラッチするために用いられているため、パワー・ダウンから抜け出す際にクロック入力バッファ２４をイネーブルするために必要な時間が、いくつかの実施形態では、重要な意味を持つことがある。

回路５２がＬＰＤＤＲ２メモリである場合、一実施形態では、クロックが２回トグルした後に、パワー・ダウンから抜け出すためにクロックイネーブル信号が立ち上げられることがある。クロック検出器３１は、トグルするクロックを専用回路で検出して、事前にクロック差動入力バッファをイネーブルすることもできる。

クロック差動入力バッファ２４は、集積回路５２がパワー・ダウン・モードに入るときにディスエーブルされてもよく、かつ、クロックが再びトグルを開始するときにイネーブルされてもよい。検出器３１は、クロックのトグル（例えば、１つまたは２つのトグル）を検出してもよく、クロック差動入力バッファ２４をイネーブルしてもよい。

従って、図３を参照すると、クロックイネーブル（ＣＫＥ）信号は、この実施例では、パワー・ダウンの低消費電力モードへ遷移するために、高消費電力の期間中に立ち下がってもよい。図４において、クロック（ＣＬＫ）信号は実線によって図示され、クロック反転（ＣＬＫ＃）信号は点線によって図示されている。図５に示すように、ＣＬＫ_ｉｎｔ信号２８は、バッファリングされたクロック信号である。

ＣＬＫ−ＩＮＴ信号２８（図５）の立ち上がりエッジが後に続くクロックイネーブル信号（図３）の立ち下がりは、矢印Ａで示すように、図６に示すＩＮＰＵＴ_ＥＮＡＢＬＥ信号３６をトリガしてもよい。結果として、その信号３６は、クロックイネーブル信号の低下からの遅延後に立ち下がってもよい。ＩＮＰＵＴ_ＥＮＡＢＬＥ信号３６の立ち下がりエッジは、図７に示すＣＬＫ_ＥＮ_ＲＳＴ信号３７を発するために、矢印Ｂによって示すように立ち下がりエッジ検出器３５（図２）をトリガする。信号３７は、矢印Ｃによって示すように、ＣＬＫ_ＢＵＦＦ_ＥＮＡＢＬＥ信号３８を発するために、ＳＲラッチをトリガする。立ち下がり信号３８は、一実施形態では、バッファ２４をパワー・ダウンする。ＩＮＰＵＴ_ＥＮＡＢＬＥ信号３６は、図２のバッファ１４をイネーブルまたはディスエーブルすることができる。

このように、電力消費は、バッファ２４を含む入力バッファにおける電力の消費に起因する高電力消費から遷移し、バッファ２４を含む全ての入力バッファがパワー・ダウンされる低電力消費状態に入る。

ＣＬＫ信号（図４）が約２つの周期を進むとき、一実施形態では、クロック検出器３１は、矢印Ｆによって示すように応答して、ラッチ３２の出力信号３８が矢印Ｇによって示すようにハイ（図９）になるように、ラッチ３２へのセット入力を反転させる。これは、矢印Ｄ及びＣＬＫ_ｉｎｔ信号２８によって示すように、バッファ２４をイネーブルする。

立ち上がりクロックイネーブルによる最初のＣＬＫ_ｉｎｔ立ち上がりエッジにおいて、出力ＩＮＰＵＴ_ＥＮＡＢＬＥ信号３６（図６）は、矢印Ｅによって示すように、ハイに切り替わる。このように、クロック入力バッファ２４は、電力消費を節約するためにパワー・ダウンされてもよく、クロック（ＣＬＫ）信号のトグルに応答してパワー・アップ（ｐｏｗｅｒ ｕｐ）状態に戻ることができる。

ここに記載する実施形態では、（クロックの非アクティブ期間の後の）クロック信号（図４）の立ち上がりエッジは、ＣＬＫ_ＥＮ_ＳＥＴ信号３３（図７）のパルスを生成する。クロック検出器３１の出力は、ＣＬＫ_ＢＵＦＦ_ＥＮＡＢＬＥ信号３８（図９）をセットし、ＣＬＫ／ＣＬＫ#の差動バッファ２４をイネーブルする。

図１０を参照すると、電力制御シーケンス５４を、ソフトウェア、ハードウェア、またはファームウェアで実装することができる。ソフトウェアの実施形態では、半導体、光学的、または磁気メモリ等のコンピュータ可読媒体内に記憶されている命令によって実装されてもよい。命令は、プロセッサまたはコントローラによって実行される。例えば、命令は、イネーブル回路５０内のストレージ内に記憶されてもよく、かつ、一実施形態に従うイネーブル回路プロセッサによって実行されてもよい。

最初に、ひし形５６におけるチェックで、クロックイネーブル信号がローになったか否かを判定する。ローになっていれば、パワー・ダウンまたはパワー低減が、ブロック５８に示すように実行される。次に、ブロック６０において、クロック信号が再び起動したときに、クロック信号が検出される。この検出は、クロックトグルの数を計数することを含んでもよい。ひし形６２で決定されるように検出されるとき（または、例えば、トグルの閾値数を超えているとき）、回路は、ブロック６４に示すようにパワー・アップされる。

この明細書全体を通して「一実施形態」または「実施形態」への参照は、こうした実施形態と関連して記載された特定の特徴、構造、または特性が、本発明の範囲内に包含される少なくとも１つの実現例に含まれていることを意味する。従って、語句「一実施形態」または「実施形態では」の出現は、必ずしも同一の実施形態を参照しているものではない。更に、こうした特定の特徴、構造、または特性は、説明された特定の実施形態以外の他の好適な形態で提起されてもよく、かつ、全てのそのような形態が、本出願の特許請求の範囲内に包含されてもよい。

本発明は、限られた数の実施形態に関して記載されてきたが、当業者は、それらから多数の変更及び変形を理解するであろう。添付の特許請求の範囲は、本発明の真の趣旨及び範囲内にある全てのこうした変更及び変形を含むことが意図されている。

Claims (20)

1. クロック信号のトグルの検出に基づいてバッファの電力消費を制御すること
   を含む方法。
2. パワー・ダウン状態に応答して前記バッファをパワー・ダウンすることを含む、請求項１に記載の方法。
3. 前記バッファをパワー・ダウンするために信号を生成することを含む、請求項２に記載の方法。
4. 前記バッファをパワー・ダウンするようにラッチをリセットするために、フリップフロップを用いることを含む、請求項３に記載の方法。
5. 前記ラッチは、ＳＲラッチであり、前記クロック信号のトグルの数が閾値を超えるとき、前記ＳＲラッチに信号を提供する、請求項４に記載の方法。
6. 前記バッファをパワー・アップするために、前記ＳＲラッチから信号を出力することを含む、請求項５に記載の方法。
7. 前記クロック信号のトグルを所定数計数して、前記バッファを高消費電力モードにパワー・アップすることを含む、請求項１に記載の方法。
8. 集積回路チップにクロック信号を提供するために前記バッファを用いることを含む、請求項１に記載の方法。
9. 低電力ダブルデータレート２メモリにクロック信号を供給するために、前記バッファを用いることを含む、請求項８に記載の方法。
10. 集積回路チップと、
    前記集積回路チップにクロック信号を供給するバッファと、
    前記クロック信号のトグルの検出に応答して前記バッファの電力消費を増加させるデバイスと、
    を含む集積回路。
11. 前記回路はメモリである、請求項１０に記載の回路。
12. 前記回路は低電力ダブルデータレート２メモリである、請求項１１に記載の回路。
13. 前記デバイスは、前記クロック信号の周期数を計数する検出器を含む、請求項１０に記載の回路。
14. 前記回路は、
    前記所定の周期数が計数されると出力信号を生成するとともに、前記出力信号を前記バッファに供給して、前記バッファが消費電力増加モードに遷移するように前記バッファをイネーブルするために、前記検出器に結合されるフリップフロップ、
    を更に含む、請求項１３に記載の回路。
15. 前記バッファの出力に結合され、前記フリップフロップをリセットするために前記フリップフロップに結合される出力を有するラッチを更に含む、請求項１４に記載の回路。
16. メモリ集積回路チップと、
    前記チップに結合され、前記チップにクロック信号を供給するバッファと、
    前記クロック信号のトグルに応答して前記バッファをパワー・アップする回路と、
    を含むメモリ。
17. 前記メモリは低電力ダブルデータレート２メモリである、請求項１６に記載のメモリ。
18. 前記回路は、前記クロック信号の２つのトグルを検出し、これに応答して、前記バッファをイネーブルする、請求項１６に記載のメモリ。
19. 前記バッファの出力に結合されるＤＱフリップフロップを含む、請求項１６に記載のメモリ。
20. 前記回路に結合され、前記ＤＱフリップフロップの出力に結合されるリセットピンを有するＳＲラッチを含む、請求項１９に記載のメモリ。

Images