CN102792380B - 控制时钟输入缓冲器 - Google Patents

Abstract

一种集成电路可具有耦合到缓冲器(24)的时钟输入引脚。所述缓冲器可将时钟信号(28)供应到集成电路芯片，例如存储器。为节约电力，将所述缓冲器减电。当准备使用时，快速地将所述缓冲器重新加电。在一个实施例中，响应于所述时钟信号的预定次数的双态切换，自动地将所述缓冲器加电。

Description

控制时钟输入缓冲器

技术领域

本发明一般来说涉及时钟输入缓冲器。

背景技术

通常，时钟输入缓冲器用以控制到各种电路的输入。举例来说，结合低电力双数据速率2(LPDDR2)同步动态随机存取存储器(LPDDR2-S(SDRAM))或非易失性存储器(LPDDR2-N)，可使用时钟启用(CKE)输入信号停用除时钟以外的所有信号的输入缓冲器。时钟输入缓冲器消耗电力，甚至当时钟稳定时，因为时钟输入缓冲器是使用差分放大器实施的。

发明内容

附图说明

图1是一个实施例的电路示意图；

图2是本发明的一个实施例的更详细电路示意图；

图3a是根据一个实施例的时钟启用信号的时序图；

图3b是根据一个实施例的时钟及逆时钟信号的时序图；

图3c是根据一个实施例的CLK_int信号的时序图；

图3d是根据一个实施例的INPUTENABLE信号的时序图；

图3e是根据一个实施例的信号CLK_EN_RST的时序图；

图3f是根据一个实施例的CLK_EN_SET信号的时序图；

图3g是根据一个实施例的CLK_BUFF_ENABLE信号的时序图；及

图4是一个实施例的流程图。

具体实施方式

参照图1，集成电路封装11可包括触点10、12、16、18及20。集成电路封装11可装纳耦合到缓冲器14、22及24的集成电路52。缓冲器缓冲来自触点10、12、16、18及20的输入信号。启用电路50可控制缓冲器14及24的电力消耗以将其停用从而减少电力消耗且然后快速地将其启用以用于集成电路操作。

在一些实施例中，启用电路50特定通过将启用信号提供到所述缓冲器的EN输入而将缓冲器24减电以减小其电力消耗。在一些实施例中，然后当需要操作集成电路52时，可快速地启用缓冲器24。举例来说，在一些实施例中，响应于时钟信号的给定数目次双态切换，可快速地启用缓冲器24。举例来说，此结合低电力双数据速率2存储器尤其有利。

触点10、12、16、18及20可在集成电路封装11的外部上且电路52可为封装11内的集成电路。举例来说，其可为存储器电路，且作为一个实例，芯片52可为低电力双数据速率2存储器。

输入缓冲器14(图1中仅展示一个)可耦合到触点10及12。触点10可与输入信号Vref或参考电压相关联且触点12可用于其它输入。因此，触点10及12可与在集成电路封装的外部上的各种连接器相关联。这些连接器可为连接盘、引脚、焊料球、插孔或用于集成电路封装中的各种电连接器中的任一种。另外，可存在用于时钟启用信号的触点16、用于时钟信号的触点18及用于逆时钟信号的触点20。

参照图2，来自触点16的时钟启用信号去往缓冲器22，缓冲器22又耦合到启用电路50，且特定来说，一个实施例中耦合到DQ触发器34。在一个实施例中，DQ触发器34具有时钟输入CK、输入D及输出Q。DQ触发器34可为沿触发的，且在一个实施例中可为正沿触发的。在时钟(CK)的上升沿上，可对输入D进行取样且传送到输出Q。在其它时间，可忽略输入D。

时钟触点18可耦合到缓冲器24，缓冲器24输出信号CLK_int28，其为到DQ触发器34的时钟(CK)输入。到缓冲器24的负输入来自逆时钟触点20。

来自触点18的时钟信号还可经过低电力消耗互补金属氧化物半导体(CMOS)缓冲器26以形成CLK_CMOS信号30，在一个实施例中CLK_CMOS信号30变为到时钟检测器31的时钟输入。可将时钟检测器输出(CLK_EN_SET)33提供到SR锁存器32的设定端子。复位端子可耦合到来自下降沿检测器35的输出的CLK_EN_RST信号37。在一个实施例中，下降沿检测器35检测来自DQ触发器34的INPUT_ENABLE信号36的下降沿。

SR锁存器32的Q输出为信号CLK_BUFF_ENABLE38，其在一个实施例中提供到缓冲器24的启用输入。SR锁存器32输出Q可在设定脉动为低且复位为高时较低且可在设定为高且复位为低时可较高。可在来自SR锁存器32的输出Q的信号38为高时启用缓冲器24。当信号38为低时，可停用缓冲器24，从而产生电力节省。

当缓冲器24使用差分放大器实施时，时钟输入缓冲器24可甚至在时钟CLK稳定时消耗电力。可在时钟启用新号的减电期间停用时钟差分输入缓冲器24以减少电流消耗。事实上，在一些实施例中，电流消耗可在备用电流的范围内。在一些实施例中，在减电退出时启用时钟输入缓冲器24所需的时间可为实质性的，因为时钟信号用以在(举例来说)LPDDR2存储器中锁存命令/地址总线。

在一个实施例中，在电路52为LPDDR2存储器的情况下，时钟可在使时钟启用信号升高以退出减电之前双态切换两次。时钟检测器31可使用专用电路来检测时钟双态切换以提前启用时钟差分输入缓冲器。

可在集成电路52进入减电模式时停用时钟差分输入缓冲器24且可在时钟开始再次双态切换时启用时钟差分输入缓冲器24。检测器31可检测时钟双态切换(例如，一次或两次双态切换)且可启用时钟差分输入缓冲器24。

因此，参考图3a，在此实例中，时钟启用(CKE)信号可在高电力消耗周期期间下降以转变到减电的较低电力消耗模式。在图3b中以实线展示时钟(CLK)信号且以虚线展示逆时钟(CLK#)信号。CLK_int信号28为经缓冲时钟信号，如图3c中所展示。

时钟启用信号的下降(图3a)，后跟CLK_int信号28的上升沿(图3c)可触发(如箭头A所指示)INPUT_ENABLE信号36，展示于图3d中。因此，所述信号36可在从时钟启用信号的下落的延迟之后下降。INPUT_ENABLE信号36的下降沿触发下降沿检测器35(图2)，如箭头B所指示，以发出CLK_EN_RST信号37，展示于图3e中。信号37触发SR锁存器发出CLK_BUFF_ENABLE信号38，如箭头C所指示。在一个实施例中，下降信号38将缓冲器24减电。INPUT_ENABLE信号36可启用或停用图2中的缓冲器14。

因此，电力消耗从高电力消耗转变(由于输入缓冲器(包括缓冲器24)中的电力消耗)，且进入较低电力消耗状态，在所述状态中所有输入缓冲器(包括缓冲器24)被减电。

在一个实施例中，当CLK信号(图3b)经历几个循环时，时钟检测器31做出响应，如箭头F所指示，从而致使到锁存器32的设定输入反转，以使得其输出信号38走高(图3g)，如箭头G所指示。此启用缓冲器24，如箭头D及CLK_int信号28所指示。

在具有上升时钟启用的第一CLK_int上升沿，输出INPUT_ENABLE信号36(图3d)切换到高，如箭头E所指示。因此，时钟输入缓冲器24可减电以节省电力消耗且可响应于时钟(CLK)信号的双态切换而重新加电。

在本文中所描述的实施例中，时钟信号(图3b)上升沿(在时钟的一不活动周期之后)产生CLK_EN_SET信号33(图3e)的脉冲。时钟检测器31的输出设定CLK_BUFF_ENABLE信号38(图3g)且启用CLK/CLK#差分缓冲器24。

参照图4，电力控制序列54可以软件、硬件或固件来实施。在软件实施例中，其可由存储于计算机可读媒体(例如半导体、光学或磁性存储器)内的指令实施。所述指令由处理器或控制器执行。举例来说，根据一个实施例，所述指令可存储于启用电路50内的存储装置内且由启用电路处理器执行。

首先，菱形56处的检查确定时钟启用信号是否已走低。如果是，那么实施减电或电力减小，如框58中所指示。接着，在框60处，当时钟信号再次开始向上时，检测时钟信号。此检测可包括对时钟双态切换的次数进行计数。当检测到时(或，举例来说，超过阈值数目次双态切换)，如菱形62中所确定，那么将电路加电，如框64中所指示。

本说明书通篇所提及的“一个实施例”或“一实施例”意指结合所述实施例所描述的特定特征、结构或特性包括于本发明内所涵盖的至少一个实施方案中。因此，片语“一个实施例”或“在一实施例中”的出现未必是指同一实施例。此外，所述特定特征、结构或特性可以除所图解说明的特定实施例以外的其它合适形式来建立且所有此类形式可涵盖于本申请案的权利要求书内。

虽然已关于有限数目个实施例描述了本发明，但所属领域的技术人员将了解其众多修改及变化形式。因此，所附权利要求书既定涵盖归属于本发明的真实精神及范围内的所有此类修改及变化形式。

Claims (16)

1.一种集成电路控制方法，其包含：

对时钟信号的双态切换进行检测以控制缓冲器的电力消耗；

基于所述检测向锁存器提供复位信号；及

响应于所述复位信号，由所述锁存器产生信号以将所述缓冲器减电。

2.根据权利要求1所述的方法，其包括响应于减电状态而将所述缓冲器减电。

3.根据权利要求1所述的方法，其中所述锁存器为SR锁存器，且当所述时钟信号的双态切换的次数超过阈值时向所述SR锁存器提供信号。

4.根据权利要求3所述的方法，其包括从所述SR锁存器输出用以将所述缓冲器加电的信号。

5.根据权利要求1所述的方法，其包括对所述时钟信号的双态切换的预定次数进行计数以将所述缓冲器加电到较高电力消耗模式。

6.根据权利要求1所述的方法，其包括使用所述缓冲器将时钟信号提供到集成电路芯片。

7.根据权利要求6所述的方法，其包括使用所述缓冲器将时钟信号供应到低电力双数据速率2存储器。

8.一种集成电路，其包含：

集成电路芯片；

缓冲器，其用以将时钟信号供应到所述集成电路芯片；及

装置，其用以响应于对所述时钟信号的双态切换的检测而增加所述缓冲器的电力消耗，所述装置包含：

检测器，其用以对所述时钟信号的双态切换次数进行计数；及

锁存器，其耦合于所述检测器，并经配置以在所述时钟信号的所述双态切换次数达到一阈值时产生输出信号且进一步经配置以将所述输出信号提供到所述缓冲器以使得所述缓冲器转变到增加的电力消耗模式。

9.根据权利要求8所述的集成电路，其中所述集成电路为存储器。

10.根据权利要求9所述的集成电路，其中所述集成电路为低电力双数据速率2存储器。

11.根据权利要求8所述的集成电路，其进一步包括触发器，所述触发器耦合到所述缓冲器的输出且具有耦合到所述锁存器以复位所述锁存器的输出。

12.一种存储器，其包含：

存储器集成电路芯片；

缓冲器，其耦合到所述芯片，所述缓冲器经配置以接收第一时钟信号并将第二时钟信号供应到所述芯片；及

电路，其经配置以响应于所述第一时钟信号的双态切换而控制所述缓冲器的电力消耗，所述电路包含：

检测器，其经配置以接收所述第一时钟信号，并进一步经配置以响应于所述第一时钟信号的循环次数达到一阈值而提供设定信号；及

锁存器，其经配置以接收所述设定信号，并进一步经配置以响应于所述设定信号而启用所述缓冲器。

13.根据权利要求12所述的存储器，其中所述存储器为低电力双数据速率2存储器。

14.根据权利要求12所述的存储器，其中所述阈值为两个时钟周期。

15.根据权利要求12所述的存储器，其包括耦合到所述缓冲器的输出的DQ触发器。

16.根据权利要求15所述的存储器，其中上述锁存器为SR锁存器，所述SR锁存器耦合到所述检测器且具有耦合到所述DQ触发器的输出的复位引脚。