KR101497777B1 - 클록 입력 버퍼 제어 - Google Patents

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Abstract

집적 회로는 버퍼(24)에 결합되는 클록 입력 핀을 가질 수 있다. 버퍼는 클록 신호(28)를 메모리와 같은 집적 회로 칩에 공급할 수 있다. 전력을 절약하기 위해, 버퍼는 파워 다운된다. 사용할 준비가 되면, 버퍼는 빠르게 다시 파워 업된다. 일 실시예에서, 클록 신호의 미리 결정된 수의 토글들에 응답하여, 버퍼는 자동적으로 파워 업된다.

Description

클록 입력 버퍼 제어{CONTROLLING CLOCK INPUT BUFFERS}
본 발명은 일반적으로 클록 입력 버퍼에 관한 것이다.
전형적으로, 클록 입력 버퍼는 다양한 회로들로의 입력들을 제어하기 위해 사용된다. 예를 들어, 저전력 더블 데이터 레이트 2 (LPDDR2) 동기식 동적 랜덤 액세스 메모리 (LPDDR2-S (SDRAM)) 또는 비휘발성 메모리 (LPDDR2-N)에 관해, 클록을 제외한 모든 신호들의 입력 버퍼는 클록 인에이블 (CKE) 입력 신호를 사용하여 디스에이블될 수 있다. 클록 입력 버퍼는 차동 증폭기를 사용하여 구현되므로, 클록이 안정적일 때에도 전력을 소모한다.
도 1은 일 실시예에 대한 회로의 개략도이다.
도 2는 본 발명의 일 실시예에 대한 더 상세한 회로의 개략도이다.
도 3은 일 실시예에 따른, 클록 인에이블 신호에 대한 타이밍도이다.
도 4는 일 실시예에 따른, 클록 및 클록 인버스 신호들에 대한 타이밍도이다.
도 5는 일 실시예에 따른, CLK_int 신호에 대한 타이밍도이다.
도 6은 일 실시예에 따른, INPUT_ENABLE 신호에 대한 타이밍도이다.
도 7은 일 실시예에 따른, CLK_EN_RST 신호에 대한 타이밍도이다.
도 8은 일 실시예에 따른, CLK_EN_SET 신호에 대한 타이밍도이다.
도 9는 일 실시예에 따른, CLK_BUFF_ENABLE 신호에 대한 타이밍도이다.
도 10은 일 실시예에 대한 흐름도이다.
도 1을 참조하면, 집적 회로 패키지(11)는 콘택트들(10, 12, 16, 18 및 20)을 포함할 수 있다. 집적 회로 패키지(11)는 버퍼들(14, 22 및 24)에 결합되는 집적 회로(52)를 둘러쌀 수 있다. 버퍼들은 콘택트들(10, 12, 16, 18 및 20)로부터의 입력 신호들을 버퍼링한다. 인에이블 회로(50)는 전력 소모를 감소시키기 위해 버퍼들(14 및 24)을 디스에이블하고, 그 후 그것들을 집적 회로 동작들을 위해 빠르게 인에이블하기 위해 그것들의 전력 소모를 제어할 수 있다.
일부 실시예들에서, 인에이블 회로(50)는 특히, 버퍼(24)의 EN 입력에 인에이블 신호를 제공함으로써 버퍼(24)의 전력 소모를 감소시키기 위해 버퍼(24)를 파워 다운시킨다. 그 후, 일부 실시예들에서, 집적 회로(52)를 작동시키는 것이 요구될 때, 버퍼(24)가 빠르게 인에이블될 수 있다. 예를 들어, 일부 실시예들에서, 클록 신호의 주어진 수의 토글에 응답하여 버퍼(24)가 빠르게 인에이블될 수 있다. 이는, 예를 들어 저전력 더블 데이터 레이트 2 메모리들에 관해 특히 유리하다.
콘택트들(10, 12, 16, 18 및 20)은 집적 회로 패키지(11)의 외부에 있을 수 있으며, 회로(52)는 패키지(11) 내의 집적 회로 칩일 수 있다. 그것은 예를 들어 메모리 회로일 수 있으며, 일 예로서, 칩(52)은 저전력 더블 데이터 레이트 2 메모리일 수 있다.
입력 버퍼들(14)(도 1에는 하나만 도시됨)은 콘택트들(10 및 12)에 결합될 수 있다. 콘택트(10)는 입력 신호 Vref 또는 기준 전압과 연관될 수 있으며, 콘택트(12)는 다른 입력들에 대한 것일 수 있다. 따라서, 콘택트들(10 및 12)은 집적 회로 패키지의 외부에 있는 다양한 커넥터들과 연관될 수 있다. 이 커넥터들은 랜드(land)들, 핀들, 땜납 구(solder ball)들, 소켓들, 또는 집적 회로 패키징에서 사용되는 다양한 전기적 커넥터들 중 임의의 것일 수 있다. 게다가, 클록 인에이블 신호에 대한 콘택트(16), 클록 신호에 대한 콘택트(18), 및 클록 인버스 신호에 대한 콘택트(20)가 존재할 수 있다.
도 2를 참조하면, 일 실시예에서, 콘택트(16)로부터의 클록 인에이블 신호는 버퍼(22)로 이동하며, 버퍼(22)는 차례로 인에이블 회로(50), 및 특히 DQ 플립플롭(34)에 결합된다. 일 실시예에서, DQ 플립플롭(34)은 클록 입력 CK, 입력 D, 및 출력 Q를 갖는다. DQ 플립플롭(34)은 에지 트리거링(edge triggered)될 수 있으며, 일 실시예에서, 포지티브 에지 트리거링될 수 있다. 클록(CK)의 상승 에지에서, 입력 D가 샘플링되고 출력 Q로 전달될 수 있다. 다른 때에는, 입력 D가 무시될 수 있다.
클록 콘택트(18)는, DQ 플립플롭(34)으로의 클록(CK) 입력인 신호 CLK_int(28)를 출력하는 버퍼(24)에 결합될 수 있다. 버퍼(24)로의 음의 입력은 클록 인버스 콘택트(20)로부터 온다.
일 실시예에서, 콘택트(18)로부터의 클록 신호는 또한 클록 검출기(31)로의 클록 입력이 되는 CLK_CMOS 신호(30)를 생성하기 위해, 저전력 소모 CMOS(complementary metal oxide semiconductor) 버퍼(26)를 통과할 수 있다. 클록 검출기 출력(CLK_EN_SET)(33)은 SR 래치(32)의 세트 단자에 제공될 수 있다. 리셋 단자는 하강 에지 검출기(35)의 출력으로부터의 CLK_EN_RST 신호(37)에 결합될 수 있다. 일 실시예에서, 하강 에지 검출기(35)는 DQ 플립플롭(34)로부터의 INPUT_ENABLE 신호(36)의 하강 에지를 검출한다.
일 실시예에서, SR 래치(32)의 Q 출력은, 버퍼(24)의 인에이블 입력에 제공되는 신호 CLK_BUFF_ENABLE(38)이다. SR 래치(32) 출력 Q는 세트가 로우로 펄스되고 리셋이 하이일 때 로우일 수 있으며, 세트가 하이이고 리셋이 로우일 때 하이일 수 있다. 버퍼(24)는 SR 래치(32)의 출력 Q로부터의 신호(38)가 하이일 때 인에이블될 수 있다. 신호(38)가 로우인 경우, 버퍼(24)는 디스에이블될 수 있으며, 이는 전력 절약을 야기한다.
예를 들어 버퍼(24)가 차동 증폭기를 사용하여 구현되는 경우, 클록 입력 버퍼(24)는 클록 CLK가 안정적인 경우에도 전력을 소모할 수 있다. 클록 차동 입력 버퍼(24)는 전류 소모를 감소시키기 위해 클록 인에이블 신호의 파워 다운 동안 디스에이블될 수 있다. 실제로, 일부 실시예들에서, 전류 소모는 대기 전류의 범위 내일 수 있다. 일부 실시예들에서, 파워 다운 탈출에서 클록 입력 버퍼(24)를 인에이블하기 위해 필요한 시간은 중요할 수 있는데, 이는 예를 들어 LPDDR2 메모리에서 클록 입력이 커맨드/어드레스 버스를 래칭하기 위해 사용되기 때문이다.
일 실시예에서, 회로(52)가 LPDDR2 메모리인 경우, 클록은 파워 다운으로부터 탈출하기 위해 클록 인에이블 신호를 상승시키기 전에 두 번 토글될 수 있다. 클록 검출기(31)는 클록 차동 입력 버퍼를 미리 인에이블하기 위해 전용 회로를 사용하여 클록 토글링을 검출할 수 있다.
클록 차동 입력 버퍼(24)는 집적 회로(52)가 파워 다운 모드에 진입할 때 디스에이블될 수 있으며, 클록이 다시 토글되기 시작할 때 인에이블될 수 있다. 검출기(31)는 클록 토글링(예컨대, 한번 또는 두번의 토글)을 검출할 수 있으며, 클록 차동 입력 버퍼(24)를 인에이블할 수 있다.
따라서, 도 3을 참조하면, 이 예에서 클록 인에이블 (CKE) 신호는 높은 전력 소모 기간 동안 하강하여, 파워 다운된, 더 낮은 전력 소모 모드로 전이될 수 있다. 도 4에서, 클록 (CLK) 신호는 실선으로 도시되고 클록 인버스 (CLK#) 신호는 점선으로 도시된다. 도 5에 도시된 것과 같이, CLK_int 신호(28)는 버퍼링된 클록 신호이다.
클록 인에이블 신호(도 3)의 하강에 이은 CLK_int 신호(28)(도 5)의 상승 에지는, 화살표 A에 의해 표시되는 것과 같이, 도 6에 도시된 INPUT_ENABLE 신호(36)를 트리거링할 수 있다. 결과로서, 그 신호(36)는 클록 인에이블 신호의 드랍으로부터의 지연 후에 하강할 수 있다. INPUT_ENABLE 신호(36)의 하강 에지는 화살표 B에 의해 표시된 것과 같이 하강 에지 검출기(35)(도 2)를 트리거링하여, 도 7에 도시된 CLK_EN_RST 신호(37)를 발행한다. 신호(37)는 SR 래치를 트리거링하여, 화살표 C에 의해 표시된 것과 같이 CLK_BUFF_ENABLE 신호(38)를 발행한다. 일 실시예에서, 하강 신호(38)는 버퍼(24)를 파워 다운시킨다. INPUT_ENABLE 신호(36)는 도 2의 버퍼들(14)을 인에이블 또는 디스에이블할 수 있다.
따라서, 전력 소모는 버퍼(24)를 포함하는 입력 버퍼들의 전력 소모에 의한 높은 전력 소모로부터 전이되어, 버퍼(24)를 포함하는 모든 입력 버퍼들이 파워 다운된 더 낮은 전력 소모 상태에 진입한다.
일 실시예에서, CLK 신호(도 4)가 두 번 정도의 사이클을 겪으면, 클록 검출기(31)는 화살표 F에 의해 표시된 것과 같이 응답하여, 래치(32)로의 세트 입력이 반대로 되게 하여 화살표 G에 의해 표시된 것과 같이 그것의 출력 신호(38)가 하이가 되도록 한다(도 9). 이는 화살표 D 및 CLK_int 신호(28)에 의해 표시된 것과 같이, 버퍼(24)를 인에이블한다.
상승 클록 인에이블을 갖는 첫번째 CLK_int 상승 에지에서, 출력 INPUT_ENABLE 신호(36)(도 6)는 화살표 E에 의해 표시된 것과 같이 하이로 스위칭된다. 따라서, 클록 입력 버퍼(24)는 전력 소모를 절약하기 위해 파워 다운될 수 있으며, 클록(CLK) 신호의 토글링에 응답하여 다시 파워 업될 수 있다.
본원에 설명한 실시예들에서, (클록의 비활성 기간 후의) 클록 신호(도 4) 상승 에지는 CLK_EN_SET 신호(33)(도 7)의 펄스를 생성한다. 클록 검출기(31)의 출력은 CLK_BUFF_ENABLE 신호(38)(도 9)를 세트하고, CLK/CLK# 차동 버퍼(24)를 인에이블한다.
도 10을 참조하면, 전력 제어 시퀀스(54)는 소프트웨어, 하드웨어, 또는 펌웨어로 구현될 수 있다. 소프트웨어 실시예에서, 그것은 반도체, 광학, 또는 자기 메모리와 같은 컴퓨터 판독 가능 매체에 저장되는 명령들로 구현될 수 있다. 명령들은 프로세서 또는 컨트롤러에 의해 실행된다. 예를 들어, 일 실시예에 따라, 명령들은 인에이블 회로(50) 내의 스토리지에 저장될 수 있고, 인에이블 회로 프로세서에 의해 실행될 수 있다.
초기에, 다이아몬드(56)에서의 체크는 클록 인에이블 신호가 로우가 되었는지의 여부를 결정한다. 로우로 되었다면, 블록(58)에 표시된 것과 같이, 파워 다운 또는 파워 감소가 구현된다. 그 후, 블록(60)에서, 클록 신호가 다시 기동될 때, 클록 신호가 검출된다. 이 검출은 클록 토글들의 수를 카운팅하는 것을 포함할 수 있다. 다이아몬드(62)에서 결정되는 것과 같이, 검출되는 경우 (또는, 예를 들어, 토글들의 임계 수를 초과하면), 회로는 블록(64)에 표시되는 것과 같이 파워 업된다.
본 명세서 전체에 걸쳐 "일 실시예" 또는 "실시예"의 참조는, 실시예에 관하여 설명된 특정한 특징, 구조 또는 특성이 본 발명 내에 포함되는 적어도 하나의 구현에 포함된다는 것을 의미한다. 따라서, "일 실시예" 또는 "실시예에서"라는 어구가 나온다고 해서 반드시 동일한 실시예를 참조하는 것은 아니다. 더욱이, 특정한 특징들, 구조들, 또는 특성들은 예시된 특정 실시예 이외의 다른 적합한 형태로 실시될 수 있으며, 모든 그러한 형태들은 본 발명의 청구항 내에 포함될 수 있다.
본 발명은 제한된 수의 실시예들에 관해 설명되었으나, 본 기술분야의 당업자들은 그것들로부터의 다수의 변형들 및 변경들을 인식할 것이다. 첨부된 청구항들은 본 발명의 진의 및 범위 내의 모든 그러한 변형들 및 변경들을 포함하는 것으로 의도된다.

Claims (20)

  1. 클록 입력 버퍼의 전력 소모를 제어하는 방법으로서,
    입력 클록 신호에 의한 토글들의 수가 임계치와 동일할 때를 검출기에 의해 결정하는 단계;
    상기 토글들의 수가 상기 임계치와 동일해지는 것에 기초하여 래치의 출력에 의해 입력 클록 버퍼를 인에이블하는 단계;
    클록 인에이블 신호 변화 상태에 기초하여 상기 래치를 리셋하는 단계; 및
    리셋되는 것에 응답하여 상기 래치에 의해 생성되는 디스에이블 신호에 기초하여 상기 입력 클록 버퍼를 디스에이블하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 입력 클록 신호에 의한 상기 토글들의 수가 상기 임계치와 동일할 때 상기 검출기에 의해 세트 신호를 생성하는 단계; 및
    상기 래치에 상기 세트 신호를 결합하여 상기 입력 클록 버퍼를 인에이블하는 단계
    를 더 포함하는 방법.
  3. 제1항에 있어서,
    상기 임계치는 2인 방법.
  4. 제3항에 있어서,
    플립플롭에 의해 상기 입력 클록 신호를 수신하는 단계;
    상기 플립플롭에 의해 클록 인에이블을 수신하는 단계;
    상기 클록 인에이블 신호 변화 상태에 기초하여 상기 플립플롭에 의해 리셋 신호를 생성하는 단계; 및
    상기 리셋 신호를 상기 래치에 결합하는 단계
    를 더 포함하는 방법.
  5. 제4항에 있어서,
    상기 래치는 SR 래치이며, 상기 클록 신호의 토글들의 수가 임계치를 초과할 때 상기 SR 래치에 신호를 제공하는 단계를 포함하는 방법.
  6. 제1항에 있어서,
    입력 클록 신호의 토글링을, 검출기에 의해 검출하는 단계
    를 더 포함하는 방법.
  7. 제1항에 있어서,
    상기 버퍼를 증가된 전력 소모 모드로 파워 업시키기 위해 상기 클록 신호의 미리 결정된 수의 토글들을 카운팅하는 단계를 포함하는 방법.
  8. 제1항에 있어서,
    상기 버퍼를 사용하여 집적 회로 칩에 클록 신호를 제공하는 단계를 포함하는 방법.
  9. 제8항에 있어서,
    상기 버퍼를 사용하여 저전력 더블 데이터 레이트 2 메모리에 클록 신호를 공급하는 단계를 포함하는 방법.
  10. 집적 회로로서,
    집적 회로 칩;
    외부 클록 신호를 수신하고 상기 집적 회로 칩에 내부 클록 신호를 제공하도록 구성되는 입력 클록 버퍼; 및
    상기 외부 클록 신호의 토글링의 검출에 응답하여 상기 버퍼의 전력 소모를 제어하는 디바이스
    를 포함하고,
    상기 디바이스는
    상기 외부 클록 신호의 사이클들의 임계의 수의 검출에 기초하여 상기 입력 클록 버퍼를 인에이블하도록 구성되고 리셋 신호를 수신하는 것에 기초하여 상기 입력 클록 버퍼를 디스에이블하도록 더 구성되는, 상기 입력 클록 버퍼에 결합되는 래치; 및
    클록 인에이블 신호에 기초하여 상기 래치에 리셋 신호를 제공하도록 구성되는 플립플롭
    을 포함하는 집적 회로.
  11. 제10항에 있어서,
    상기 집적 회로는 메모리인 집적 회로.
  12. 제11항에 있어서,
    상기 회로는 저전력 더블 데이터 레이트 2 메모리인 집적 회로.
  13. 제10항에 있어서,
    상기 디바이스는 상기 외부 클록 신호의 사이클들의 수를 카운트하는 검출기를 포함하는 집적 회로.
  14. 제13항에 있어서,
    상기 검출기는 상기 사이클들의 수를 임계치와 비교하고, 상기 사이클들의 임계의 수가 검출되면 세트 신호를 상기 래치에 제공하는 집적 회로.
  15. 제14항에 있어서,
    상기 임계치는 2인 집적 회로.
  16. 메모리로서,
    메모리 집적 회로 칩;
    상기 집적 회로 칩에 결합되는 클록 입력 버퍼 - 상기 클록 입력 버퍼는 제1 클록 신호를 수신하도록 구성되고, 상기 집적 회로 칩에 제2 클록 신호를 공급하도록 구성됨 -; 및
    상기 제1 클록 신호의 토글링에 응답하여 상기 클록 입력 버퍼를 인에이블 및 디스에이블시키는 회로
    를 포함하고,
    상기 회로는
    상기 제1 클록 신호의 토글링을 검출하고 상기 제1 클록 신호의 토글들의 임계의 수를 검출하는 것에 응답하여 세트 신호를 생성하는 검출기; 및
    상기 세트 신호를 수신하는 것에 응답하여 상기 클록 입력 버퍼를 인에이블하도록 구성되고 플립플롭으로부터 리셋 신호를 수신하는 것에 응답하여 상기 클록 입력 버퍼를 디스에이블하도록 더 구성되는, 상기 검출기 및 상기 클록 입력 버퍼에 결합되는 래치
    를 포함하는 메모리.
  17. 제16항에 있어서,
    상기 메모리는 저전력 더블 데이터 레이트 2 메모리인 메모리.
  18. 제16항에 있어서,
    상기 검출기는 상기 제1 클록 신호의 두 번의 토글들을 검출하고, 이에 응답하여 상기 세트 신호를 생성하는 메모리.
  19. 제16항에 있어서,
    상기 클록 입력 버퍼의 출력 및 클록 인에이블 신호에 결합되고, 클록 인에이블 신호 변화 상태에 응답하여 상기 리셋 신호를 제공하도록 구성된 DQ 플립플롭을 포함하는 메모리.
  20. 제19항에 있어서,
    상기 플립플롭의 출력에 결합되는 하강 에지 검출기를 포함하고, 저상태로 변화하는 상기 플립플롭의 출력에 기초하여 상기 리셋 신호를 생성하도록 구성되는 메모리.
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