JP4296135B2

JP4296135B2 - Ｐｌｌクロック出力安定化回路

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Publication number: JP4296135B2
Application number: JP2004215200A
Authority: JP
Inventors: 晋吾数馬
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2004-07-23
Filing date: 2004-07-23
Publication date: 2009-07-15
Anticipated expiration: 2024-07-23
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Description

本発明は、ＰＬＬ（Phase Locked Loop）回路が安定状態（ロック状態）なってからＰＬＬクロックを出力して後段の論理回路等に供給するようにしたＰＬＬクロック出力安定化回路に関するものである。

従来、ＰＬＬ回路に関する技術としては、例えば、次のような文献に記載されるものがあった。

特開平１１−６９２６３号公報モトローラユーザーズマニュアル（２００１．１） On-Chip Clock Synthesis(OCCS),Page6-7中の“Figure 6-3”,Page6-9 中の“6.8.1.3 PLL Frequency Lock Detector”

図６は、従来の周波数カウンタを示す原理図であり、図７は、図６の動作の一例を示すタイミングチャートである。

例えば、ＰＬＬ回路で生成されたクロックpll_clkを利用する場合、基準クロックである源振クロックclkがＰＬＬ回路に入力されてからしばらくは、期待する周期のクロックpll_clkが出てこないため、安定して期待する周期のクロックpll_clkが出力されるようになるまで待たなければならない。

従来のＰＬＬ回路が安定したことを検出する手法としては、例えば、特許文献１、２に記載されているような、ＰＬＬ回路の出力クロックpll_clkをカウンタでカウント（計数）し、このカウント値から安定状態を検出する方法や、或いは、ＬＳＩ（大規模集積回路）の外部にＰＬＬ回路の出力クロックpll_clkを引き出して、その波形によって判別するという手段が用いられている。

後者の波形によって判別する手法において、ＰＬＬ回路の出力クロックpll_clkの周波数をある期間毎に調べていくと、ある時刻から目的の周波数に一致し続けるようになるので、その時刻でＰＬＬ回路が安定したものと考えられる。

例えば、図６に示すようなフリップフロップ（以下、「ＦＦ」という。）１及びカウンタ２により構成される周波数カウンタを用いて、周波数Ｆを測定する際には、図７に示すように、ＦＦ１に与えられるイネーブル信号enableにおける“Ｈ”レベルの一定時間t_enableの間に到達したクロックpll_clkのパルス数n_pulseをカウンタ２で数えており、次の計算式から求める。
Ｆ＝１／Ｔ＝ n_pulse／t_enable
又、ＰＬＬ回路が安定するまでの間、不安定なＰＬＬ回路の出力クロックpll_clkによって後段の論理回路等が誤動作しないようにするために、ＰＬＬクロック出力安定化回路が提案されている。

図８は、従来のＰＬＬクロック出力安定化回路の一例を示す構成図である。
このＰＬＬクロック出力安定化回路では、源振クロックclkを所定の逓倍数で逓倍してＰＬＬクロックpll_clkを出力するＰＬＬ回路３と、リセット信号resetによりリセットされ、源振クロックclkでカウントアップするカウンタ４とを備え、そのカウンタ４の出力側に比較回路５が接続されると共に、ＰＬＬ回路３の出力側にゲート回路６が接続されている。

ＰＬＬ回路３の出力クロックpll_clkを使用する際には、評価時にＬＳＩの外部で測定した安定するまでの時間を基に、マージンを持たせた固定値を安定待ち回数Ｋとして比較回路５に設定する。源振クロックclkのパルス数は、カウンタ４でカウントされ、このカウント値が比較回路５に与えられる。比較回路５では、カウンタ４のカウント値が安定待ち回数Ｋに達すると、イネーブル信号enableを出力し、ＰＬＬクロックpll_clkを遮断しているゲート回路６を開く。これにより、ゲート回路６から安定したＰＬＬクロックPLL_CLKが出力され、後段の論理回路等に供給される。

しかしながら、従来の図８のようなＰＬＬクロック出力安定化回路では、次のような課題をあった。

ＰＬＬ回路３の安定待ち回数Ｋは、使用時の温度や電圧、素子特性のばらつきにより変化するので、図８のようにＰＬＬ回路３の安定待ち回数Ｋを固定値にした場合、実際にＰＬＬ回路３が安定してからＰＬＬ回路３を使用するまでの時間が無駄になったり、逆に安定する前にＰＬＬ回路３を使用することになる可能性がある。

従来の課題を解決するために、本発明では、ＰＬＬクロック出力安定化回路において、ＬＳＩ等の内部にＰＬＬ回路の逓倍数（即ち、分周比）を検査する回路を内蔵させ、ＰＬＬ回路が安定したことをＬＳＩ等の内部で判断可能な構成にしている。

即ち、本発明のＰＬＬクロック出力安定化回路では、基準クロックを固定又は可変の逓倍数で逓倍してＰＬＬクロックを出力するＰＬＬ回路と、一定期間の間、前記ＰＬＬクロックでカウントアップする第１のカウンタと、前記第１のカウンタのカウント値と前記固定又は可変の逓倍数とを比較する比較回路と、前記一定の期間の間、前記比較回路の比較値の等しい状態が続いた回数だけカウントアップする第２のカウンタと、前記第２のカウンタのカウント値が一定数に達したときに出力イネーブル信号を生成し、前記出力イネーブル信号により、前記ＰＬＬクロックを遮断していたゲートを開いて前記ＰＬＬクロックを通過させる出力手段と、を備えている。
前記一定期間は、前記ＰＬＬクロック及び前記基準クロックを入力し、前記ＰＬＬクロックのエッジで前記基準クロックを同期化するフリップフロップと、前記フリップフロップの出力信号を分周する分周回路とにより、設定する構成にしている。

又、本発明の他のＰＬＬクロック出力安定化回路では、基準クロックを固定又は可変の逓倍数で逓倍してＰＬＬクロックを出力するＰＬＬ回路と、前記ＰＬＬクロックを入力し、前記ＰＬＬクロックを前記固定又は可変の逓倍数で分周する分周回路と、前記分周回路の出力クロック及び前記基準クロックを入力し、前記分周回路の出力クロックと前記基準クロックとをそれぞれカウントしてこの２つのカウント値の差分値を求め、この差分値と１つ前の差分値とを比較して、前記分周回路の出力クロックと前記基準クロックとの周期が等しいことを検出する検出手段と、前記基準クロックを入力し、前記検出手段の出力信号に基づき、前記等しい状態が続いた回数だけ前記基準クロックでカウントアップするカウント手段と、前記カウント手段のカウント値が一定数に達したときに出力イネーブル信号を生成し、前記出力イネーブル信号により、前記ＰＬＬクロックを遮断していたゲートを開いて前記ＰＬＬクロックを通過させる出力手段と、を備えている。

本発明のＰＬＬクロック出力安定化回路によれば、固定又は可変の逓倍数が所定値に設定されるので、基準クロックで所定サイクル毎に第２のカウンタ及び出力手段によりＰＬＬクロックの周波数が測定されることになる。そのため、ＰＬＬ回路が安定したことをＬＳＩ等の内部で検出できる。

本発明の他のＰＬＬクロック出力安定化回路によれば、逓倍数Ｎが例えば「１」の時には正常に動作しないが、他の発明によれば、分周回路をバイパスすることで正常に動作する。しかも、基準クロックを分周することで、整数倍すると整数になる逓倍数に対応できる。

又、クロック遮断手段を設けることにより、ＰＬＬ回路が安定した後にＰＬＬ安定待ち回路の動作を停止でき、ＰＬＬクロック使用時の消費電力を抑制できる。

本発明のＰＬＬクロック出力安定化回路では、ＰＬＬ回路と、第１、第２のカウンタと、比較回路と、出力手段とを備えている。

前記ＰＬＬ回路は、基準クロックを固定又は可変の逓倍数で逓倍してＰＬＬクロックを出力する。前記第１のカウンタは、一定期間の間、前記ＰＬＬクロックでカウントアップする。前記比較回路は、前記第１のカウンタのカウント値と前記固定又は可変の逓倍数とを比較する。前記第２のカウンタは、前記一定期間の間、前記比較回路の比較値の等しい状態が続いた回数だけカウントアップする。そして、前記出力手段は、前記第２のカウンタのカウント値が一定数に達したときに出力イネーブル信号を生成し、前記出力イネーブル信号により、前記ＰＬＬクロックを遮断していたゲートを開いて前記ＰＬＬクロックを通過させる。

例えば、前記一定期間は、前記ＰＬＬクロック及び前記基準クロックを入力し、前記ＰＬＬクロックのエッジで前記基準クロックを同期化するＦＦと、前記ＦＦの出力信号を分周する分周回路とにより、設定する構成にしている。

前記ＰＬＬ回路の出力側には、クロック遮断手段が設けられている。このクロック遮断手段では、前記ＦＦ及び前記第１のカウンタへの前記ＰＬＬクロック及び前記基準クロックの供給を、前記出力イネーブル信号の反転信号により遮断する。

前記出力手段は、前記第２のカウンタのカウント値と前記一定数とを比較し、この比較値が一致のときには前記出力イネーブル信号を出力する比較回路と、前記出力イネーブル信号により、前記ＰＬＬクロックを遮断していたゲートを開くゲート回路とにより、構成されている。

本発明の他のＰＬＬクロック出力安定化回路では、ＰＬＬ回路と、分周回路と、検出手段と、カウント手段と、出力手段とを備えている。

前記ＰＬＬ回路は、基準クロックを固定又は可変の逓倍数で逓倍してＰＬＬクロックを出力する。前記分周回路は、前記ＰＬＬクロックを入力し、前記ＰＬＬクロックを前記固定又は可変の逓倍数で分周する。前記検出手段は、前記分周回路の出力クロック及び前記基準クロックを入力し、前記分周回路の出力クロックと前記基準クロックとをそれぞれカウントしてこの２つのカウント値の差分値を求め、この差分値と１つ前の差分値とを比較して、前記分周回路の出力クロックと前記基準クロックとの周期が等しいことを検出する。前記カウント手段は、前記基準クロックを入力し、前記検出手段の出力信号に基づき、前記等しい状態が続いた回数だけ前記基準クロックでカウントアップする。前記出力手段は、前記カウント手段のカウント値が一定数に達したときに出力イネーブル信号を生成し、前記出力イネーブル信号により、前記ＰＬＬクロックを遮断していたゲートを開いて前記ＰＬＬクロックを通過させる。

例えば、前記検出手段は、前記分周回路の出力クロックが入力され、前記分周回路の出力クロックでカウントアップする第１のカウンタと、前記基準クロックが入力され、前記基準クロックでカウントアップする第２のカウンタと、前記第１及び第２のカウンタのカウント値の差分を求めて差分値を出力する差分回路と、前記基準クロックを入力し、前記差分値を前記基準クロックで保持するＦＦと、前記差分値と前記ＦＦの出力信号とを比較する比較回路とで構成されている。前記カウント手段は、前記基準クロックを入力し、前記比較回路の比較結果が一致のときに前記基準クロックでカウントアップする第３のカウンタで構成されている。

前記ＰＬＬ回路の出力側には、クロック遮断手段が設けられている。このクロック遮断手段は、前記分周回路、前記第２のカウンタ、前記ＦＦ、及び前記第３のカウンタへの前記ＰＬＬクロック及び前記基準クロックの供給を、前記出力イネーブル信号の反転信号により遮断する。

前記出力手段は、前記第３のカウンタのカウント値と前記一定数とを比較し、この比較値が一致のときには前記出力イネーブル信号を出力する比較回路と、前記出力イネーブル信号により、前記ＰＬＬクロックを遮断していたゲートを開くゲート回路とにより、構成されている。

（構成）
図１は、本発明の実施例１を示すＰＬＬクロック出力安定化回路の概略の構成図である。

このＰＬＬクロック出力安定化回路は、基準クロックである源振クロックclkを固定の分周比（即ち、逓倍数）で逓倍してＰＬＬクロックpll_clkを出力するＰＬＬ回路１０を有している。ＰＬＬ回路１０は、源振クロックclkと帰還クロックＳ１４の位相差を検出してそれに比例した電圧を発生する位相検出器１１と、この位相検出器１１の出力電圧を平滑し、位相差に比例した電圧成分を取り出す低域フィルタ（以下「ＬＰＦ」という。）１２と、このＬＰＦ１２の出力電圧である制御電圧によって発振周波数が制御され、ＰＬＬクロックpll_clkを出力する電圧制御発振器（以下、「ＶＣＯ」という。）１３と、ＰＬＬクロックpll_clkを分周比（即ち、逓倍数）Ｎで分周して帰還クロックＳ１４を位相検出器１１に帰還入力する分周回路１４とにより、構成されている。

ＰＬＬ回路１０の出力側には、出力手段を構成するゲート回路２５と、一定期間設定用の回路と、第１のカウンタ１７とが接続されている。一定期間設定用の回路は、ＰＬＬクロックpll_clkの立ち上がりで源振クロックclkを取り込んで同期化するＦＦ１５と、このＦＦ１５の出力を２分周するための分周回路１６とで構成されている。分周回路１６はＦＦで構成され、このＦＦのクロック入力端子が前段のＦＦ１５の出力端子Ｑに接続され、反転出力端子／Ｑがデータ入力端子Ｄに帰還接続され、出力端子Ｑがカウンタ１７のリセット端子Ｓに接続されている。

カウンタ１７は、分周回路１６の出力端子Ｑから出力される同期リセット信号Ｓ１６がリセット端子Ｒから入力されるとリセットされ、ＰＬＬクロックpll_clkの立ち上がりでカウントアップするアップカウンタであり、この出力側に比較回路１８が接続されている。比較回路１８は、カウンタ１７のカウント値と固定のＰＬＬ逓倍数Ｎとを比較し、この比較結果であるカウントイネーブル信号Ｓ１８（比較結果が不一致の時は“０”、一致の時は“１”）を出力する回路であり、この出力側に第２のカウンタ２０が接続されている。

カウンタ２０は、比較回路１８から出力されるカウントイネーブル信号Ｓ１８が“０”の時にリセットされ、“１”の時に分周回路１６から出力される同期リセット信号Ｓ１６でカウントアップする同期リセット型のアップカウンタである。カウンタ２０は、例えば、＋１加算器２１、２入力１出力のセレクタ２２、及びＦＦ２３により構成されている。＋１加算器２１は、ＦＦ２３の出力端子Ｑから出力される信号に＋１を加算する回路であり、この＋１加算器２１の出力端子がセレクタ２２の一方の入力端子に接続されている。セレクタ２２は、他方の入力端子に“０”が入力されており、リセット端子Ｒから入力されるカウントイネーブル信号Ｓ１８が“０”の時には入力信号“０”を選択して出力し、信号Ｓ１８が“１”の時には＋１加算器２１の出力信号を選択して出力する回路である。セレクタ２２の出力端子は、ＦＦ２３のデータ入力端子Ｄに接続されている。ＦＦ２３は、クロック入力端子から入力される同期リセット信号Ｓ１６の立ち上がりに同期して、セレクタ２２の出力信号をデータ入力端子Ｄから取り込む回路であり、この出力端子Ｑに出力手段が接続されている。

出力手段は、カウンタ２０のカウント値と安定待ち回数ｋとを比較し、この比較値が一致のときには出力イネーブル信号enableを出力する比較回路２４と、その出力イネーブル信号enableにより、ＰＬＬクロックpll_clkを遮断していたゲートを開いて安定したＰＬＬクロックPLL_CLKを出力するゲート回路２５とで、構成されている。

（動作）
図２は、図１の動作を示すタイミングチャートである。
源振クロックclkがＰＬＬ回路１０及びＦＦ１５に供給されると、ＰＬＬ回路１０では、位相検出器１１により、源振クロックclkと分周回路１４からの帰還クロックＳ１４との位相差が検出され、この検出値に比例した電圧が該位相検出器１１から出力される。位相検出器１１の出力電圧は、ＬＰＦ１２により、平滑されて位相差に比例した電圧成分が取り出され、この電圧成分が制御電圧としてＶＣＯ１３に与えられて該ＶＣＯ１３の発振周波数が制御され、ＰＬＬクロックpll_clkが出力される。このＰＬＬクロックpll_clkは、分周回路１４により逓倍数Ｎ（例えば、５）で分周されて帰還クロックＳ１４が生成され、位相検出器１１の入力側に帰還される。

このようなフィードバック制御により、帰還クロックＳ１４の位相が源振クロックclkの位相に追尾して行き、両者の位相差が一定の値になる方向へ制御される。帰還クロックＳ１４の周波数f0が源振クロックclkの周波数fiに十分近ければ、帰還クロックＳ１４の周波数f0は源振クロックclkの周波数fiにロックし（即ち、ＰＬＬクロックpll_clkの周波数が安定化し）、その位相差は一定になって周波数の差がなくなるのであるが、ＰＬＬクロックpll_clkの周波数が安定化するまでは、ゲート回路２５が閉じている。

ＶＣＯ１３から出力されるＰＬＬクロックpll_clkの周波数が安定化するまでの間において、ＰＬＬクロックpll_clkがＦＦ１５及びカウンタ１７に供給されると、ＦＦ１５では、該ＰＬＬクロックpll_clkの立ち上がりに同期して源振クロックclkの“Ｈ”レベルを取り込んで“Ｈ”レベルの出力信号を出力し、その後、源振クロックclkの“Ｌ”レベルを取り込んで“Ｌ”レベルに立ち下がることにより、源振クロックclkをＰＬＬクロックpll_clkで同期化する。ＦＦ１５の出力信号は、分周回路１６で２分周されて同期リセット信号Ｓ１６が生成され、これがカウンタ１７のリセット端子Ｒに与えられると共に、クロックとしてカウンタ２０に与えられる。

カウンタ１７は、例えば、同期リセット信号Ｓ１６が“１”の時にカウント値が「５」から「０」にリセットされた後、同期リセット信号Ｓ１６が“０”になると、ＰＬＬクロックpll_clkの立ち上がりでカウントアップして行き、このカウント値が比較回路１８に与えられる。比較回路１８では、カウンタ１７のカウント値とＰＬＬ逓倍数Ｎ（例えば、５）とを比較し、カウント値が「５」になると、カウントイネーブル信号Ｓ１８の“１”を出力し、カウンタ２０のリセット端子Ｒに与える。これにより、カウンタ２０内のセレクタ２２が加算器２１の出力信号を選択するので、ＦＦ２３が同期リセット信号Ｓ１６の立ち上がりに同期してセレクタ２２の出力信号を取り込んでカウントアップして行く。

ここで、ＰＬＬ回路１０の動作が不安定で、ＰＬＬクロックpll_clkの周期が短い場合は、カウンタ１７のカウントが早く進む。そのため、カウントイネーブル信号Ｓ１８の“１”が図２の破線で示されるような位置に遷移する。逆に、ＰＬＬクロックpll_clkの周期が長い場合は、カウンタ１７のカウントが遅れる。そのため、該カウントが「５」に達する前にＦＦ１６の“１”がカウンタ１７に入力されるので、カウンタ１７のカウントは巻き戻される。従って、カウントイネーブル信号Ｓ１８の“１”は出力されない。

いずれの場合にせよ、同期リセット信号Ｓ１６が立ち上がった時、カウントイネーブル信号Ｓ１８は“０”が出力されているので、カウンタ２０内のセレクタ２２は入力信号“０”を選択して出力している。よって、ＦＦ２３には同期リセット信号Ｓ１６の立ち上がりによって“０”が入力され、カウンタ２０のカウントは「０」にリセットされる。

比較回路２４では、カウンタ２０のカウント値と安定待ち回数ｋとを比較し、該カウント値が安定待ち回数ｋを超えると、出力イネーブル信号enableを出力する。これにより、カウンタ２０のカウント値でＰＬＬ回路１０が安定したかどうかを判定できる。つまり、カウンタ２０のカウント値がリセット状態では「０」であり、該カウント値が安定待ち回数ｋを超えないので、該カウント値でＰＬＬ回路１０が安定したかどうかを判定できることになる。ＰＬＬ回路１０が安定すると、比較回路２４から出力イネーブル信号enableが出力されてゲート回路２５が開き、安定したＰＬＬクロックPLL_CLKが出力され、後段側の論理回路等に供給される。

（効果）
本実施例１では、例えば、逓倍数Ｎが「５」に設定されているので、源振クロックclkで２サイクル毎にカウンタ２０及び比較回路２４によりＰＬＬクロックpll_clkの周波数が測定されることになる。そのため、ＰＬＬ回路１０が安定したことをＬＳＩ等の内部で検出できる。

（構成）
図３は、本発明の実施例２を示すＰＬＬクロック出力安定化回路の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

このＰＬＬクロック出力安定化回路では、実施例１と同様のＰＬＬ回路１０と、実施例１と同様の比較回路２４及びゲート回路２５からなる出力手段とを有している。ＰＬＬ回路１０の出力側には、実施例１と異なり、分周回路３１、第１、第２のカウンタ３２，３３、差分回路３４、ＦＦ３５及び比較回路３６からなる検出手段が接続され、この検出手段の出力側に、カウント手段である第３のカウンタ３７が接続され、このカウンタ３７の出力端子に、比較回路２４が接続されている。

検出手段を構成する分周回路３１は、ＰＬＬクロックpll_clkでカウントアップし、ＰＬＬ逓倍数Ｎ（例えば、５）と等しくなった時にリセット信号である分周クロックＳ３１を出力する回路であり、この出力端子に、カウンタ３２のクロック入力端子が接続されている。カウンタ３２は、分周クロックＳ３１でカウントアップするアップカウンタである。カウンタ３３は、源振クロックclkでカウントアップするアップカウンタである。カウンタ３２，３３の出力端子には、差分回路３４が接続されている。

差分回路３４は、カウンタ３２のカウント値とカウンタ３３のカウント値との差分を出力する回路であり、この出力端子に、ＦＦ３５のデータ入力端子Ｄが接続されている。ＦＦ３５は、源振クロックclkの立ち上がりで差分回路３４の出力信号をラッチして保持する回路であり、この出力端子と差分回路３４の出力端子とに、比較回路３６が接続されている。比較回路３６は、差分回路３４の出力信号とＦＦ３５の出力信号とを比較してカウントイネーブル信号Ｓ３６を出力する回路であり、この出力端子が、カウンタ３７のリセット端子Ｒに接続されている。カウンタ３７は、実施例１のカウンタ２０と同様に、源振クロックclkの立ち上がりに同期してカウントアップする同期リセット型アップカウンタであり、この出力端子に、比較回路２４が接続されている。

（動作）
図４は、図３の動作を示すタイミングチャートである。
源振クロックclkが供給されると、ＰＬＬ回路１０から、源振クロックclkのＰＬＬ逓倍数Ｎ（例えば、５）に対応した周波数の不安定なＰＬＬクロックpll_clkが出力される。ＰＬＬ回路１０の動作開始時においては、出力されるＰＬＬクロックpll_clkの周波数が不安定なため、ゲート回路２５で遮断されている。

ＰＬＬクロックpll_clkの周波数が安定するまでの間において、ＰＬＬクロックpll_clkが分周回路３１に供給されると、この分周回路３１では、ＰＬＬクロックpll_clkの立ち上がりに同期して、ＰＬＬ逓倍数Ｎ（例えば、５）で該ＰＬＬクロックpll_clkを分周し、分周クロックＳ３１を出力する。この分周クロックＳ３１は、ＰＬＬ逓倍数Ｎ（例えば、５）でＰＬＬクロックpll_clkが分周されたものであるが、このＰＬＬクロックpll_clkの周波数が不安定であるため、源振クロックclkの周波数と一致していない。分周クロックＳ３１の立ち上がりに同期してカウンタ３２がカウントアップすると共に、源振クロックclkの立ち上がりに同期してカウンタ３３がカウントアップして行く。カウンタ３２のカウント値（例えば、４）とカウンタ３３のカウント値（例えば、２）とは、差分回路３４によって差分値（例えば、２）が求められ、この差分値（例えば、２）が、源振クロックclkの立ち上がりに同期してＦＦ３５でラッチされて保持される。

差分回路３４から出力された差分値と、ＦＦ３５の出力値（これは差分値の１クロック前の値）とは、比較回路３６により比較され、この比較値であるカウントイネーブル信号Ｓ３６（例えば、“Ｌ”＝“０”）が生成される。カウントイネーブル信号Ｓ３６が“０”の時、実施例１と同様に、カウンタ３７が「０」にリセットされてカウントアップしない。

ＰＬＬ回路１０の動作が安定してくると、ＰＬＬクロックpll_clkは分周回路３１で逓倍数Ｎ（例えば、５）と同じだけ分周されるので、この分周クロックＳ３１は源振クロックclkと同じ周期となる。同じ周期でカウントアップするカウンタ３２の出力値とカウンタ３３の出力値との差分回路３４による差分値は、どちらかのクロックのエッジで見る限り一定である。そのため、比較回路３６により、差分回路３４の差分値とＦＦ３５に保持された１クロック前の差分値とが比較され、両者が一致するので、比較結果であるカウントイネーブル信号Ｓ３６が“１”（“Ｈ”）となる。これにより、実施例１と同様に、源振クロックclkの立ち上がりエッジでカウンタ３７がカウントアップするので、このカウンタ３７のカウント値が比較回路２４で安定待ち回数ｋと比較され、該カウント値が安定待ち回数ｋに達すると、比較回路２４から出力イネーブル信号enableが出力される。

このように、比較回路３６により、差分回路３３の出力値を１クロック前の差分値と比較して同じ値が続けば、ＰＬＬ回路１０が安定したかどうかを判定できる。そして、比較回路２４から出力イネーブル信号enableが出力されると、ゲート回路２５が開いて周波数の安定したＰＬＬクロックPLL_CLKが出力され、後段の論理回路等に供給される。

（効果）
実施例１では、逓倍数Ｎが「１」の時には正常に動作しないが、この実施例２では、分周回路３１をバイパスすることで正常に動作する。しかも、源振クロックclkを分周することで、整数倍すると整数になる逓倍数Ｎ（例えば、１．５倍等、ｍとｎを整数とした時にｎ／ｍ倍したもの）に対応できる。

（構成）
図５は、本発明の実施例３を示すＰＬＬクロック出力安定化回路の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

このＰＬＬクロック出力安定化回路では、実施例１におけるＦＦ１５及びカウンタ１７へのＰＬＬクロックpll_clk及び源振クロックclkの供給を、出力イネーブル信号enableにより遮断するクロック遮断手段を追加している。クロック遮断手段は、例えば、出力イネーブル信号enableを反転してクロックイネーブル信号enを生成するインバータ４１と、クロックイネーブル信号enによりＰＬＬクロックpll_clkの通過を開閉する２入力ＡＮＤゲート４２と、クロックイネーブル信号enにより源振クロックclkの通過を開閉する２入力ＡＮＤゲート４３とで、構成されている。

（動作）
ＰＬＬ回路１０の動作開始時においてはＰＬＬクロックpll_clkの周波数が不安定なので、比較回路２４から出力される出力イネーブル信号enableが例えば“Ｌ”（“０”）になってゲート回路２５が閉じている。この時、出力イネーブル信号enableはインバータ４１で反転され、このインバータ４１から出力されるクロックイネーブル信号enが“Ｈ”（“１”）になっている。これにより、ANDゲート４２，４３が開き、ＰＬＬクロックpll_clkがＦＦ１５及びカウンタ１７に供給されると共に、源振クロックclkがＦＦ１５に供給され、図５のＰＬＬ安定待ち回路が動作する。

ＰＬＬクロックpll_clkの周波数が安定すると、比較回路２４から出力される出力イネーブル信号enableが“Ｈ”（“１”）になってゲート回路２５が開き、このゲート回路２５から安定したＰＬＬクロックPLL_CLKが出力されて後段の論理回路等へ供給される。この時、出力イネーブル信号enableはインバータ４１で反転され、このインバータ４１から出力されるクロックイネーブル信号enが“Ｌ”（“０”）になってANDゲート４２，４３が閉じ、ＦＦ１５及びカウンタ１７へのＰＬＬクロックpll_clk及び源振クロックclkの供給が遮断されるので、図５のＰＬＬ安定待ち回路が停止する。これにより、ＰＬＬ安定待ち回路での電力消費を停止できる。

（効果）
図５のＰＬＬ安定待ち回路を使用するのは、ＰＬＬ回路１０の立ち上がり時の不安定期間だけなので、初めはクロックイネーブル信号enを“１”にしてＰＬＬ安定待ち回路を動作させ、ＰＬＬ回路１０が安定すると、クロックイネーブル信号enを“０”にしてＰＬＬ安定待ち回路の動作を停止するので、ＰＬＬクロックPLL_CLK使用時の消費電力を抑制できる。

本発明は、上記実施例１〜３に限定されず、種々の変形が可能である。この変形例である実施例４としては、例えば、次の（ａ）、（ｂ）のようなものがある。

（ａ）ＰＬＬ逓倍数Ｎは固定値で説明したが、可変分周回路等を用いることにより、非動作時にＰＬＬ逓倍数Ｎを可変できる構成にすれば、複数のＰＬＬ逓倍数Ｎに対応できる。

（ｂ）図示のＰＬＬ安定待ち回路は、クロックclk,pll_clkの立ち上がりに同期して動作する構成にしたが、これらはクロックclk,pll_clkの立ち下がりに同期して動作する構成に変更しても、ほぼ同様の作用効果を奏する。

本発明の実施例１を示すＰＬＬクロック出力安定化回路の概略の構成図である。図１の動作を示すタイミングチャートである。本発明の実施例２を示すＰＬＬクロック出力安定化回路の概略の構成図である。図３の動作を示すタイミングチャートである。本発明の実施例３を示すＰＬＬクロック出力安定化回路の概略の構成図である。従来の周波数カウンタを示す原理図である。図６の動作示すタイミングチャートである。従来のＰＬＬクロック出力安定化回路を示す構成図である。

符号の説明

１０ＰＬＬ回路
１５ＦＦ
１６，３１分周回路
１７，２０，３２，３３，３７カウンタ
１８，２４，３６比較回路
２５ゲート回路
３４差分回路

Claims

基準クロックを固定又は可変の逓倍数で逓倍してＰＬＬクロックを出力するＰＬＬ回路と、
一定期間の間、前記ＰＬＬクロックでカウントアップする第１のカウンタと、
前記第１のカウンタのカウント値と前記固定又は可変の逓倍数とを比較する比較回路と、
前記一定期間の間、前記比較回路の比較値の等しい状態が続いた回数だけカウントアップする第２のカウンタと、
前記第２のカウンタのカウント値が一定数に達したときに出力イネーブル信号を生成し、前記出力イネーブル信号により、前記ＰＬＬクロックを遮断していたゲートを開いて前記ＰＬＬクロックを通過させる出力手段とを備え、
前記一定期間は、
前記ＰＬＬクロック及び前記基準クロックを入力し、前記ＰＬＬクロックのエッジで前記基準クロックを同期化するフリップフロップと、
前記フリップフロップの出力信号を分周する分周回路とにより、
設定する構成にしたことを特徴とするＰＬＬクロック出力安定化回路。
前記フリップフロップ及び前記第１のカウンタへの前記ＰＬＬクロック及び前記基準クロックの供給を、前記出力イネーブル信号の反転信号により遮断するクロック遮断手段を設けたことを特徴とする請求項１記載のＰＬＬクロック出力安定化回路。
前記出力手段は、
前記第２のカウンタのカウント値と前記一定数とを比較し、この比較値が一致のときには前記出力イネーブル信号を出力する比較回路と、
前記出力イネーブル信号により、前記ＰＬＬクロックを遮断していたゲートを開くゲート回路とにより、
構成したことを特徴とする請求項１又は２のいずれか１項に記載のＰＬＬクロック出力安定化回路。
基準クロックを固定又は可変の逓倍数で逓倍してＰＬＬクロックを出力するＰＬＬ回路と、
前記ＰＬＬクロックを入力し、前記ＰＬＬクロックを前記固定又は可変の逓倍数で分周する分周回路と、
前記分周回路の出力クロック及び前記基準クロックを入力し、前記分周回路の出力クロックと前記基準クロックとをそれぞれカウントしてこの２つのカウント値の差分値を求め、この差分値と１つ前の差分値とを比較して、前記分周回路の出力クロックと前記基準クロックとの周期が等しいことを検出する検出手段と、
前記基準クロックを入力し、前記検出手段の出力信号に基づき、前記等しい状態が続いた回数だけ前記基準クロックでカウントアップするカウント手段と、
前記カウント手段のカウント値が一定数に達したときに出力イネーブル信号を生成し、前記出力イネーブル信号により、前記ＰＬＬクロックを遮断していたゲートを開いて前記ＰＬＬクロックを通過させる出力手段と、
を備えたことを特徴とするＰＬＬクロック出力安定化回路。
前記検出手段は、
前記分周回路の出力クロックが入力され、前記分周回路の出力クロックでカウントアップする第１のカウンタと、
前記基準クロックが入力され、前記基準クロックでカウントアップする第２のカウンタと、
前記第１及び第２のカウンタのカウント値の差分を求めて差分値を出力する差分回路と、
前記基準クロックを入力し、前記差分値を前記基準クロックで保持するフリップフロップと、
前記差分値と前記フリップフロップの出力信号とを比較する比較回路とで構成し、
前記カウント手段は、
前記基準クロックを入力し、前記比較回路の比較結果が一致のときに前記基準クロックでカウントアップする第３のカウンタで構成したことを特徴とする請求項４記載のＰＬＬクロック出力安定化回路。
前記分周回路、前記第２のカウンタ、前記フリップフロップ、及び前記第３のカウンタへの前記ＰＬＬクロック及び前記基準クロックの供給を、前記出力イネーブル信号の反転信号により遮断するクロック遮断手段を設けたことを特徴とする請求項５記載のＰＬＬクロック出力安定化回路。
前記出力手段は、
前記第３のカウンタのカウント値と前記一定数とを比較し、この比較値が一致のときには前記出力イネーブル信号を出力する比較回路と、
前記出力イネーブル信号により、前記ＰＬＬクロックを遮断していたゲートを開くゲート回路とにより、
構成したことを特徴とする請求項４〜６のいずれか１項に記載のＰＬＬクロック出力安定化回路。