KR101022414B1 - 주파수 차이 검출 기반 고정 상태 검출기 및 이를 포함하는위상동기루프 회로 - Google Patents

주파수 차이 검출 기반 고정 상태 검출기 및 이를 포함하는위상동기루프 회로 Download PDF

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Abstract

주파수 차이 검출 기반 고정 상태 검출기는 기준 신호와 피드백 신호에 기초하여 기준 신호와 피드백 신호의 주파수 차이에 따라 활성화되는 제1 검출 신호를 제공하는 주파수 검출부, 기준 신호와 피드백 신호 및 제1 검출 신호에 기초하여 제1 검출 신호가 활성화 될 때 동작하여 기준 신호와 피드백 신호의 위상 차이에 따라 활성화되는 제2 검출 신호를 제공하는 위상 검출부 및 제1 검출 신호와 제2 검출 신호가 동시에 활성화 될 때 활성화되는 락 신호를 제공하는 출력부를 포함한다.

Description

주파수 차이 검출 기반 고정 상태 검출기 및 이를 포함하는 위상동기루프 회로{Frequency offset based lock detector and PLL circuit including the same}
본 발명은 클럭 신호를 생성하는 주파수 합성기에 관한 것으로, 보다 상세하게는 고정 상태 검출기 및 이를 포함하는 위상동기루프 회로에 관한 것이다.
일반적으로 고정 상태 검출기는 위상고정루프(PLL)에서 원하는 주파수가 합성이 되었는지를 판별해 주거나, 데이터 프로세싱 회로의 클럭 복원 회로에서 클럭 복원 여부를 판별해 주는 회로이다.
고정 상태 검출기는 기준 주파수와 전압 제어 발진기 주파수를 입력 받아 락킹(locking)이 되었는지를 여부를 검출해내는 회로이다. 검출된 락 신호는 사용자나 다른 시스템에 전달되어 내부 회로를 제어하거나 응용회로 및 시스템 구성상의 편의를 제공한다.
일반적으로 사용되는 고정상태 검출기의 구조는 PLL이 원하는 주파수를 합성하게 되었을 때 디지털 신호로 고정상태를 표시해주는 역할을 한다. 일번적으로 사용되는 구조는 지연 셀을 이용하는 디지털 구조나 캐패시터 충전량을 모니터링하여 고정상태를 출력하는 아날로그 방식을 주로 사용한다. 지연 셀을 이용한 디지털 구조 에서는 고정상태를 검출하기 위한 비교 주파수간의 지연 차이가 PLL 자체의 루프 특성이나 공정 변화에 따라 영향을 많이 받아 최적화된 지연 값을 찾아내기가 매우 어렵다. 일반적인 아날로그 방식에서는 캐패시터와 전류값의 최적화된 값을 찾기가 어렵다.
이에 따라, 본 발명의 일 목적은 구성이 간단하고 공정변화의 영향에 강한 주파수 차이 기반 고정 상태 검출기를 제공하는데 있다.
본 발명의 일 목적은 상기 주파수 차이 기반 고정 상태 검출기를 포함하는 위상고정루프 회로를 제공하는데 있다.
본 발명의 일 목적은 구현이 용이한 주파수 고정 방법을 제공하는데 있다.
본 발명의 일 목적은 구현이 용이한 위상 고정 방법을 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 주파수 차이 검출 기반 고정 상태 검출기는 기준 신호와 피드백 신호에 기초하여 상기 기준 신호와 상기 피드백 신호의 주파수 차이에 따라 활성화되는 제1 검출 신호를 제공하는 주파수 검출부, 상기 기준 신호와 상기 피드백 신호 및 상기 제1 검출 신호에 기초하여 상기 제1 검출 신호가 활성화 될 때 동작하여 상기 기준 신호와 상기 피드백 신호의 위상 차이에 따라 활성화되는 제2 검출 신호를 제공하는 위상 검출부 및 상기 제1 검출 신호와 상기 제2 검출 신호가 동시에 활성화 될 때 활성화되는 락 신호를 제공하는 출력부를 포함한다.
실시예에 있어서, 상기 주파수 검출부는 상기 기준 신호와 상기 피드백 신호를 입력받아 상기 기준 신호와 상기 피드백 신호의 주파수 차이에 비례하는 주파수를 갖는 제1 펄스 신호를 생성하는 주파수 차이 검출기, 상기 주파수 차이 검출기 에서 상기 제1 펄스 신호를 수신하는 경우에 활성화되는 로직 신호를 제공하는 제1 로직부, 상기 기준 신호를 입력 받아 분주 제어 신호에 기초하여 상기 기준 신호의 주파수를 낮추어 제2 펄스 신호로 제공하는 분주기 및 상기 로직 신호가 활성화되는 경우에 리셋되며 제1 카운트 제어 신호에 의한 제1 설정값까지 상기 제2 펄스 신호를 카운팅하는 경우에 활성화되는 상기 제1 검출 신호를 제공하는 제1 카운터를 포함할 수 있다.
실시예에 있어서, 상기 위상 검출부는 상기 기준 신호와 상기 피드백 신호와 주파수 및 위상 차이에 따른 업 펄스 신호 및 다운 펄스 신호를 출력하는 위상/주파수 검출기, 상기 업 펄스 신호의 라이징 에지에 해당하는 제3 펄스 신호와 상기 다운 펄스 신호의 라이징 에지에 해당하는 제4 펄스 신호를 생성하는 좁은 펄스 생성기(narrow pulse generator: NPG), 상기 제3 펄스 신호와 상기 제4 펄스 신호를 논리 합 연산하여 제5 펄스 신호로 제공하는 제2 로직부;
상기 제1 감지 신호가 활성화되는 경우 제2 카운트 제어 신호에 의한 제2 설정값까지 상기 제5 펄스 신호를 카운팅하는 경우에 활성화되는 카운팅 완료 신호를 제공하는 제2 카운터 및 상기 카운팅 완료 신호가 활성화되는 경우에는 리셋되고, 상기 기준 신호를 제3 카운트 제어 신호에 의한 제3 설정값까지 카운팅하는 경우에 활성화되는 상기 제2 감지 신호를 제공하는 제3 카운터를 포함할 수 있다.
실시예에 있어서, 상기 제3 설정값은 상기 제2 설정값보다 작을 수 있다.
실시예에 있어서, 기 제1 카운터는 상기 제1 카운트 제어 신호에 의한 상기 제1 설정값까지 상기 기준 신호와 상기 피드백 신호의 주파수 차이를 모니터링할 수 있다.
실시예에 있어서, 상기 기준 신호와 상기 피드백 신호의 위상이 일치하는 경우 상기 제5 펄스 신호의 주파수는 상기 기준 신호의 주파수와 동일하고, 상기 기준 신호와 상기 피드백 신호의 위상이 불일치하는 경우, 상기 제5 펄스 신호의 주파수는 상기 기준 신호의 주파수보다 높을 수 있다.
실시예에 있어서, 상기 기준 신호와 상기 피드백 신호의 위상이 일치하는 경우 상기 제3 카운터의 카운팅 동작이 상기 제2 카운터의 카운팅 동작보다 먼저 완료되고, 상기 기준 신호와 상기 피드백 신호의 위상이 일치하지 않는 경우 상기 제3 카운터의 카운팅 동작이 상기 제2 카운터의 카운팅 동작보다 나중에 완료될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 주파수 고정 방법은 기준 신호와 피드백 신호의 주파수 차이에 비례하는 제1 펄스 신호를 제공하는 단계, 상기 제1 펄스 신호의 수신 여부에 기초하여 활성화되는 로직 신호를 제공하는 단계, 상기 기준 신호를 입력 받아 분주 제어 신호에 기초하여 상기 기준 신호의 주파수를 낮추어 제2 펄스 신호로 제공하는 단계 및 상기 로직 신호의 활성화여부에 기초하여 설정값까지 상기 제2 펄스 신호를 카운팅하는 경우 활성화되는 주파수 고정 신호를 제공하는 단계를 포함한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 위상 고정 방법은 입력 신호와 피드백 신호의 주파수가 일치하는지 여부를 판단하는 단계, 상기 주파수가 일치하는 경우, 상기 기준 신호와 상기 피드백 신호의 위 상 차이에 따른 업 펄스 신호 및 다운 펄스 신호를 생성하는 단계, 상기 업 펄스 신호의 라이징 에지에 해당하는 제1 펄스 신호와 상기 다운 펄스 신호의 라이징 에지에 해당하는 제2 펄스 신호를 생성하는 단계, 상기 제1 펄스 신호와 상기 제2 펄스 신호를 논리합 연산하여 제3 펄스 신호로 제공하는 단계, 제1 설정값까지 상기 제3 펄스 신호를 카운팅하는 경우 활성화되는 카운팅 완료 신호를 제공하는 단계; 및 상기 카운팅 완료 신호를 수신하여 상기 카운팅 완료 신호가 비활성화 상태에 있을 때 상기 기준 신호를 제2 설정값까지 카운팅 하는 경우 활성화되는 위상 고정 신호를 제공하는 단계를 포함한다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 위상동기루프 회로는 기준 신호와 피드백 신호 사이의 위상차 및 주파수차에 기초하여 제1 업 펄스 신호 및 제1 다운 펄스 신호를 발생시키는 제1 위상/주파수 검출기, 상기 제1 업 펄스 신호 및 상기 제1 다운 펄스 신호에 응답하여 변화하는 전압신호를 발생시키는 차지 펌프, 상기 전압 신호를 필터링하고 발진제어신호를 발생시키는 루프 필터, 상기 발진제어신호에 기초하여 주파수가 변화하는 출력신호를 발생시키는 전압제어 발진기, 상기 출력 신호를 분주하여 상기 피드백 신호로 제공하는 분주기 및 상기 기준 신호와 상기 피드백 신호의 주파수 차이와 위상 차이를 순차적으로 검출하고 상기 기준 신호와 상기 피드백 신호의 위상 및 주파수가 모두 일치할 때 활성화되는 락 신호를 제공하는 주파수 차이 검출 기반 고정 상태 검출기를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동 작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다. 각 도면에 제시된 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 주파수 검출 기반 고정 상태 검출기(이하 "고정 상태 검출기")의 구조를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 고정 상태 검출기(100)는 주파수 검출부(200), 위상 검출부(300) 및 출력부(110)를 포함한다.
상기 주파수 검출부(200)는 기준 신호(FREF)와 피드백 신호(FVCO)을 입력받아 기준 신호(FREF)와 피드백 신호(FVCO)의 주파수 차이에 따라 활성화되는 제1 검출 신호(FDO)를 제공한다. 상기 위상 검출부(300)는 기준 신호(FREF)와 피드백 신호(FVCO)와 제1 검출 신호(FDO)를 입력받아 제1 검출 신호(FDO)가 활성화 되는 경우에 동작하고, 기준 신호(FREF)와 피드백 신호(FVCO)의 위상 차이를 검출하여 검출된 위상 차이에 따라 활성화되는 제2 검출 신호(PDO)를 제공한다. 상기 출력부(110)는 상기 제1 검출 신호(FDO)와 상기 제2 검출 신호(PDO)가 동시에 활성화되는 경우에 활성화되는 락 신호(Lock)를 제공한다. 상기 출력부(110)는 AND 게이트로 구성될 수 있다.
도 2는 도 1의 주파수 검출부(200)의 구성을 나타내는 블록도이다.
도 2를 참조하면, 주파수 검출부(200)는 주파수 차이 검출기(210, wide digital logic quadricorrelator; WLDQ), 분주기(220), 제1 로직부(230) 및 제1 카운터(240)를 포함한다.
주파수 차이 검출기(210)는 기준 신호(FREF)와 피드백 신호(FVCO)를 신호를 입력받아 기준 신호(FREF)와 피드백 신호(FVCO)의 주파수 차이에 비례하는 주파수를 갖는 제1 펄스 신호(PS1)를 생성한다. 주파수 차이 검출기(210)의 제1 출력단자(211)에서는 업 펄스 신호가 출력되고 제2 출력단자(212)에서는 다운 펄스 신호가 출력된다.
제1 로직부(230)는 주파수 차이 검출기(210)에서 출력되는 업 펄스나 다운 신호를 수신하는 경우에 활성화되는 로직 신호(LG)를 제공한다. 제1 로직부(230)는 OR 게이트로 구성될 수 있다.
분주기(230)는 기준 신호(FREF)를 클럭 단자(221)로 입력받고 제어단자(223)로 입력되는 분주제어신호(DCTL)에 기초하여 기준 신호(FREF)의 주파수를 낮추어 출력단자(225)에서 제2 펄스 신호(PS2)로 제공한다. 분주제어신호(DCTL)가 1인 경우에는 제2 펄스 신호의 주파수는 기준 신호(FREF)의 주파수와 동일하다.
제1 카운터(240)는 제1 로직부(230)에서 출력되는 로직 신호를 리셋 단자(241)로 입력받아 로직 신호가 활성화되는 경우에 리셋되고, 리셋되지 않는 경우에는 제어단자(245)로 입력되는 제1 카운트 제어 신호(CCTL1)에 의한 제1 설정값까지 제2 펄스신호(PS2)를 카운팅하는 경우에 활성화되는 제1 검출신호(FDO)를 제공한다.
기준 신호(FREF)와 피드백 신호(FVCO)의 주파수 차이가 없는 경우에는 제1 펄스 신호(PS1)는 출력되지 않으므로 제1 로직부(230)에서 출력되는 로직 신호(LG)는 비활성화되어 제1 카운터(240)가 리셋되지 않으므로 제1 검출 신호(FDO)는 활성 화된다.
도 3은 도 1의 위상 검출부(300)의 구체적인 구성을 나타내는 블록도이다.
도 3을 참조하면, 위상 검출부(300)는 위상/주파수 검출기(310), 좁은 펄스 생성기(320, narrow pulse generator: NPG), 제2 로직부(330), 제2 카운터(340), 제3 카운터(350)를 포함한다.
위상 주파수 검출기(310)는 제1 출력 단자(311)와 제2 출력 단자(313)에서 각각 기준신호(FREF)와 피드백 신호(FVCO)의 주파수 차이 및 위상 차이에 따른 업 펄스 신호(UP)와 다운 펄스 신호(DN)를 출력한다.
좁은 펄스 생성기(320)는 제1 출력 단자(321)와 제2 출력 단자(323)에서 각각 업 펄스 신호(UP)의 라이징 에지에 해당하는 제3 펄스 신호(PS3)와 다운 펄스 신호(DN)의 라이징 에지에 해당하는 제4 펄스 신호(PS4)를 각각 생성하여 출력한다.
제2 로직부(330)는 제3 펄스 신호(PS3)와 제4 펄스 신호(PS4)를 논리합 연산하여 제5 펄스 신호(PS5)로 제공한다. 제2 로직부(330)에서 출력되는 제5 펄스 신호(PS5)의 주파수는 좁은 펄스 생성기(320)의 동작으로 인하여 기준신호(FREF)와 피드백 신호(FVCO)의 위상이 동일한 경우에는 일정시간동안에 기준신호(REF)의 주파수와 동일하게 되고 위상이 서로 다른 경우에는 일정시간동안에 기준신호(FREF)의 주파수보다 높게 된다.
제2 카운터(340)는 리셋 단자(341)로 제1 감지 신호(FDO)를 수신하고 제1 감지 신호(FDO)가 비활성화되는 경우에는 리셋되고 제1 감지 신호(FDO)가 활성화되는 경우에는 동작하여 클럭 단자(343)로 제5 펄스 신호(PS5)를 수신하여 제어 단자(345)로 입력되는 제2 카운팅 제어 신호에 의한 제2 설정값까지 제5 펄스 신호(PS5)를 카운팅하는 경우에 활성화되는 카운팅 완료 신호(CO)를 출력단자(347)에서 제공한다.
제3 카운터(350)는 클럭 단자(353)로 기준 신호(FREF)를 수신하고 리셋 단자(351)로 카운팅 완료 신호(351)를 수신하여 카운팅 완료 신호(351)가 활성화되는 경우에는 리셋되어 출력단자(357)에서 출력되는 제2 감지 신호(PDO)가 비활성화된다. 제3 카운터(350)는 카운팅 완료 신호(351)가 활성화되지 않는 경우에는 동작하여 제어 단자(355)로 입력되는 제3 카운트 제어 신호(CCTL3)에 의한 제3 설정값까지 기준 신호(FREF)를 카운팅하고 카운팅이 완료되는 경우에는 출력단자(357)에서 활성화 상태의 제2 감지 신호(PDO)를 출력한다. 여기서 상기 제3 설정값은 제2 설정값보다 작을 수 있다. 여기서 제2 카운터(340)가 N 까지 카운팅하는 N카운터라면 제3 카운터(350)는 N-1까지 카운팅하는 N-1 카운터일 수 있다.
도 5a 내지 도 5c는 도 3에서 기준 신호(FREF)와 피드백 신호(FVCO)의 위상 및 주파수 차이에 따른 업 신호(UP)와 다운 신호를 나타낸다.
이하 도 1, 도 2, 도 3 및 도 5a 내지 도 5c를 참조하여 본 발명의 실시예에 따른 고정 상태 검출기의 동작을 상세히 설명한다.
먼저 분주기(220)의 분주제어값(DCTL)은 1로 설정하여 제2 펄스 신호(PS2)는 기준 신호(FREF)와 동일하다.
제1 카운트 제어신호(CCTL1)에 의하여 제1 카운터(240)는 200까지 카운트하 도 한다.
제2 카운트 제어신호(CCTL2)에 의하여 제2 카운터(340)는 100가지 카운팅하도록 설정하고 제3 카운트 제어신호(CCTL3)에 의하여 제3 카운터(350)는 99가지 카운팅하도록 설정한다.
먼저 도 5a와 도 5c와 같이 기준 신호(FREF)와 피드백 신호(FREF)의 주파수 및 위상이 서로 일치하지 않는 경우를 먼저 설명한다.
기준 신호(FREF)와 피드백 신호(FREF)의 주파수 또는 위상이 서로 일치하지 않는 경우 주파수 검출부(210)에서는 기준 신호(FREF)와 피드백 신호(FREF)의 주파수 차이에 해당하는 제1 펄스 신호(PS1)가 주기적으로 생성된다. 도 5a와 같이 기준 신호(FREF)의 주파수가 피드백 신호(FVCO)의 주파수보다 낮으면 제1 출력단자(211)에서 제1 펄스 신호(PS1)가 주기적으로 생성되고, 도 5c와 같이 기준 신호(FREF)의 주파수가 피드백 신호(FVCO)의 주파수보다 높으면 제2 출력단자(213)에서 제1 펄스 신호(PS1)가 주기적으로 생성된다. 생성된 제1 펄스 신호(PS1)는 제1 로직부(230)를 통하여 제1 카운터(240)의 리셋 단자(241)로 입력되어 제1 카운터(240)를 리셋시킨다. 따라서 제1 카운터(240)에서는 비활성화 상태의 제1 감지 신호(FDO)가 출력된다. 따라서 출력부(110)에서 출력되는 락 신호(LOCK)가 비활성화된다.
이와 동시에 제1 감지 신호(FDO)가 위상 검출부(300)에 제공되면 위상 검출부(300)는 동작을 시작하는데, 제1 감지 신호(FDO)가 비활성화 상태이므로 제2 카운터가(340)가 리셋되어 카운팅 완료 신호(CO)가 비활성화되고 비활성화된 카운팅 완료 신호(CO)는 제3 카운터(350)가 리셋되어 제3 카운터(357)에서 출력되는 제2 감지 신호(PDO)도 비활성화된다.
도 5b와 같이 기준 신호(FREF)와 피드백 신호(FVCO)의 위상 및 주파수가 일치하는 경우에는 주파수 검출부(210)에서는 아무 신호도 출력되지 않는다. 주파수 검출부(210)에서 출력되는 신호가 없으므로 제1 카운터(240)는 리셋되지 않고, 기준 신호(FREF)를 설정된 200까지 카운팅하고 활성화 상태의 제1 감지 신호(FDO)를 제공한다. 활성화된 제1 감지 신호(FDO)는 기준 신호(FREF)와 피드백 신호(FVCO)의 주파수가 동일하다는 것을 의미한다.
제1 감지 신호(FDO)가 위상 검출부(300)에 입력되면 위상 검출부(300)는 동작을 시작하는데 위상/주파수 검출기(310)에서 출력되는 업 신호(UP)와 다운 신호(DN)가 동일하므로 좁은 펄스 생성기(320)에서 제공되는 제3 펄스 신호(PS3)와 제4 펄스 신호(PS4)의 주파수도 기준 신호(REF)의 주파수와 동일하므로 제5 펄스 신호(PS5)의 주파수도 기준 신호(REF)의 주파수와 동일하게 된다. 따라서 제2 카운터(340)는 기준 신호(FREF)와 동일한 주파수를 갖는 제5 펄스 신호(PS5)를 100까지 카운팅하게 되고 제3 카운터(350)는 기준 신호(FREF)를 99까지 카운팅하게 된다. 따라서 제3 카운터(350)는 카운팅완료신호(CO)에 의하여 리셋되기 전에 활성화 상태의 제2 감지 신호(PDO)를 출력하게 된다. 따라서 출력부(110)에서 출력되는 락 신호(LOCK)도 활성화 상태가 되어 고정 상태를 나타내게 된다.
제1 카운터(240)는 기준 신호(FREF)와 피드백 신호(FVCO)의 주파수 차이를 모니터링하는 시간을 결정한다.
도 4는 본 발명의 일 실시예에 따른 위상동기루프 회로를 나타내는 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 위상동기루프회로는 제1 위상 주파수 검출기(410), 차지 펌프(420), 루프 필터(430), 전압제어발진기(440), 분주기(450) 및 주파수 차이 검출 기반 고정 상태 검출기(460)을 포함한다.
제1 위상 주파수 검출기(410)는 기준 신호(FREF)와 피드백 신호 사이의 위상차 및 주파수차에 기초하여 제1 업 펄스 신호 및 제1 다운 펄스 신호를 발생시킨다. 차지 펌프(420)는 상기 제1 업 펄스 신호 및 상기 제1 다운 펄스 신호에 응답하여 변화하는 전압신호를 발생시킨다. 루프 필터(430)기 전압 신호를 필터링하고 발진제어신호를 발생시킨다. 전압제어 발진기(440)는 상기 발진제어신호에 기초하여 주파수가 변화하는 출력신호(FOUT)를 발생시킨다. 분주기(450)는 상기 출력 신호(FOUT)를 분주하여 상기 피드백 신호(FVCO)로 제공한다. 주파수 차이 검출 기반 고정 상태 검출기(460)는 상기 기준 신호(FREF)와 상기 피드백 신호(FVCO)의 주파수 차이와 위상 차이를 순차적으로 검출하고 상기 기준 신호와 상기 피드백 신호의 위상 및 주파수가 모두 일치할 때 활성화되는 락 신호(LOCK)를 제공한다. 도 2의 주파수 검출부(200)와 도 3의 위상 검출부(300)를 포함하는 도 1의 주파수 차이 검출 기반 고정 상태 검출기(100)가 도 4의 도 1의 주파수 차이 검출 기반 고정 상태 검출기(460)로 채용될 수 있다. 따라서 이에 대한 상세한 설명은 생략한다.
본 발명의 실시예에 따른 주파수 차이 검출 기반 고정 상태 검출기는 PLL의 락 타임에 따른 모니터링 시간을 가변적으로 설정할 수 있어 임의의 시스템에서 락 타임을 효율적으로 가져갈수 있고, 실시간으로 부고정상태를 검출할 수 있고, 심플한 알고리즘으로 구현이 용이하고, 공정변화에 따른 오작동율이 낮다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 주파수 검출 기반 고정 상태 검출기의 구조를 나타내는 블록도이다.
도 2는 도 1의 주파수 검출부의 구성을 나타내는 블록도이다.
도 3은 도 1의 위상 검출부의 구체적인 구성을 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 위상동기루프 회로를 나타내는 블록도이다.
도 5a 내지 도 5c는 도 3에서 기준 신호)와 피드백 신호의 위상 및 주파수 차이에 따른 업 펄스 신호와 다운 펄스 신호를 나타낸다.

Claims (13)

  1. 기준 신호와 피드백 신호에 기초하여 상기 기준 신호와 상기 피드백 신호의 주파수 차이에 따라 활성화되는 제1 검출 신호를 제공하는 주파수 검출부;
    상기 기준 신호와 상기 피드백 신호 및 상기 제1 검출 신호에 기초하여 상기 제1 검출 신호가 활성화 될 때 동작하여 상기 기준 신호와 상기 피드백 신호의 위상 차이에 따라 활성화되는 제2 검출 신호를 제공하는 위상 검출부; 및
    상기 제1 검출 신호와 상기 제2 검출 신호가 동시에 활성화 될 때 활성화되는 락 신호를 제공하는 출력부를 포함하는 주파수 차이 검출 기반 고정 상태 검출기(lock detector).
  2. 제1항에 있어서, 상기 주파수 검출부는,
    상기 기준 신호와 상기 피드백 신호를 입력받아 상기 기준 신호와 상기 피드백 신호의 주파수 차이에 비례하는 주파수를 갖는 제1 펄스 신호를 생성하는 주파수 차이 검출기;
    상기 주파수 차이 검출기에서 상기 제1 펄스 신호를 수신하는 경우에 활성화되는 로직 신호를 제공하는 제1 로직부;
    상기 기준 신호를 입력 받아 분주 제어 신호에 기초하여 상기 기준 신호의 주파수를 낮추어 제2 펄스 신호로 제공하는 분주기; 및
    상기 로직 신호가 활성화되는 경우에 리셋되며 제1 카운트 제어 신호에 의한 제1 설정값까지 상기 제2 펄스 신호를 카운팅하는 경우에 활성화되는 상기 제1 검출 신호를 제공하는 제1 카운터를 포함하는 것을 특징으로 하는 주파수 차이 검출 기반 고정 상태 검출기.
  3. 제2항에 있어서, 상기 위상 검출부는,
    상기 기준 신호와 상기 피드백 신호와 주파수 및 위상 차이에 따른 업 펄스 신호 및 다운 펄스 신호를 출력하는 위상/주파수 검출기;
    상기 업 펄스 신호의 라이징 에지에 해당하는 제3 펄스 신호와 상기 다운 펄스 신호의 라이징 에지에 해당하는 제4 펄스 신호를 생성하는 좁은 펄스 생성기(narrow pulse generator: NPG);
    상기 제3 펄스 신호와 상기 제4 펄스 신호를 논리 합 연산하여 제5 펄스 신호로 제공하는 제2 로직부;
    상기 제1 감지 신호가 활성화되는 경우 제2 카운트 제어 신호에 의한 제2 설정값까지 상기 제5 펄스 신호를 카운팅하는 경우에 활성화되는 카운팅 완료 신호를 제공하는 제2 카운터; 및
    상기 카운팅 완료 신호가 활성화되는 경우에는 리셋되고, 상기 기준 신호를 제3 카운트 제어 신호에 의한 제3 설정값까지 카운팅하는 경우에 활성화되는 상기 제2 감지 신호를 제공하는 제3 카운터를 포함하는 것을 특징으로 하는 주파수 차이 검출 기반 고정 상태 검출기.
  4. 제3항에 있어서, 상기 제3 설정값은 상기 제2 설정값보다 작은 것을 특징으로 하는 주파수 차이 검출 기반 고정 상태 검출기.
  5. 제3항에 있어서, 상기 제1 카운터는 상기 제1 카운트 제어 신호에 의한 상기 제1 설정값까지 상기 기준 신호와 상기 피드백 신호의 주파수 차이를 모니터링하는 것을 특징으로 하는 주파수 차이 검출 기반 고정 상태 검출기.
  6. 제3항에 있어서, 상기 기준 신호와 상기 피드백 신호의 위상이 일치하는 경우 상기 제5 펄스 신호의 주파수는 상기 기준 신호의 주파수와 동일하고, 상기 기준 신호와 상기 피드백 신호의 위상이 불일치하는 경우, 상기 제5 펄스 신호의 주파수는 상기 기준 신호의 주파수보다 높은 것을 특징으로 하는 주파수 차이 검출 기반 고정 상태 검출기.
  7. 제3항에 있어서, 상기 기준 신호와 상기 피드백 신호의 위상이 일치하는 경우 상기 제3 카운터의 카운팅 동작이 상기 제2 카운터의 카운팅 동작보다 먼저 완료되고, 상기 기준 신호와 상기 피드백 신호의 위상이 일치하지 않는 경우 상기 제3 카운터의 카운팅 동작이 상기 제2 카운터의 카운팅 동작보다 나중에 완료되는 것을 특징으로 하는 주파수 차이 검출 기반 고정 상태 검출기.
  8. 기준 신호와 피드백 신호의 주파수 차이에 비례하는 제1 펄스 신호를 제공하는 단계;
    상기 제1 펄스 신호의 수신 여부에 기초하여 활성화되는 로직 신호를 제공하는 단계;
    상기 기준 신호를 입력 받아 분주 제어 신호에 기초하여 상기 기준 신호의 주파수를 낮추어 제2 펄스 신호로 제공하는 단계; 및
    상기 로직 신호의 활성화여부에 기초하여 설정값까지 상기 제2 펄스 신호를 카운팅하는 경우 활성화되는 주파수 고정 신호를 제공하는 단계를 포함하는 주파수 고정 방법.
  9. 기준 신호와 피드백 신호의 주파수가 일치하는지 여부를 판단하는 단계;
    상기 주파수가 일치하는 경우, 상기 기준 신호와 상기 피드백 신호의 위상 차이에 따른 업 펄스 신호 및 다운 펄스 신호를 생성하는 단계;
    상기 업 펄스 신호의 라이징 에지에 해당하는 제1 펄스 신호와 상기 다운 펄스 신호의 라이징 에지에 해당하는 제2 펄스 신호를 생성하는 단계;
    상기 제1 펄스 신호와 상기 제2 펄스 신호를 논리합 연산하여 제3 펄스 신호로 제공하는 단계;
    제1 설정값까지 상기 제3 펄스 신호를 카운팅하는 경우 활성화되는 카운팅 완료 신호를 제공하는 단계; 및
    상기 카운팅 완료 신호를 수신하여 상기 카운팅 완료 신호가 비활성화 상태에 있을 때 상기 기준 신호를 제2 설정값까지 카운팅 하는 경우 활성화되는 위상 고정 신호를 제공하는 단계를 포함하는 위상 고정 방법.
  10. 기준 신호와 피드백 신호 사이의 위상차 및 주파수차에 기초하여 제1 업 펄스 신호 및 제1 다운 펄스 신호를 발생시키는 제1 위상/주파수 검출기;
    상기 제1 업 펄스 신호 및 상기 제1 다운 펄스 신호에 응답하여 변화하는 전압신호를 발생시키는 차지 펌프;
    상기 전압 신호를 필터링하고 발진제어신호를 발생시키는 루프 필터;
    상기 발진제어신호에 기초하여 주파수가 변화하는 출력신호를 발생시키는 전압제어 발진기;
    상기 출력 신호를 분주하여 상기 피드백 신호로 제공하는 분주기; 및
    상기 기준 신호와 상기 피드백 신호의 주파수 차이와 위상 차이를 순차적으로 검출하고 상기 기준 신호와 상기 피드백 신호의 위상 및 주파수가 모두 일치할 때 활성화되는 락 신호를 제공하는 주파수 차이 검출 기반 고정 상태 검출기를 포함하는 위상 동기 루프 회로.
  11. 제10항에 있어서, 상기 주파수 차이 검출 기반 고정 상태 검출기는
    상기 기준 신호와 피드백 신호에 기초하여 상기 기준 신호와 상기 피드백 신호의 주파수 차이에 따라 활성화되는 제1 검출 신호를 제공하는 주파수 검출부;
    상기 기준 신호와 상기 피드백 신호 및 상기 제1 검출 신호에 기초하여 상기 제1 검출 신호가 활성화 될 때 동작하여 상기 기준 신호와 상기 피드백 신호의 위 상 차이에 따라 활성화되는 제2 검출 신호를 제공하는 위상 검출부; 및
    상기 제1 검출 신호와 상기 제2 검출 신호가 동시에 활성화 될 때 활성화되는 락 신호를 제공하는 출력부를 포함하는 위상 동기 루프 회로.
  12. 제11항에 있어서, 상기 주파수 검출부는,
    상기 기준 신호와 상기 피드백 신호를 입력받아 상기 기준 신호와 상기 피드백 신호의 주파수 차이에 비례하는 주파수를 갖는 제1 펄스 신호를 생성하는 주파수 차이 검출기;
    상기 주파수 차이 검출기에서 상기 제1 펄스 신호를 수신하는 경우에 활성화되는 로직 신호를 제공하는 제1 로직부;
    상기 기준 신호를 입력 받아 분주 제어 신호에 기초하여 상기 기준 신호의 주파수를 낮추어 제2 펄스 신호로 제공하는 분주기; 및
    상기 로직 신호가 활성화되는 경우에 리셋되며 제1 카운트 제어 신호에 의한 제1 설정값까지 상기 제2 펄스 신호를 카운팅하는 경우에 활성화되는 상기 제1 검출 신호를 제공하는 제1 카운터를 포함하는 것을 특징으로 하는 위상동기루프 회로.
  13. 제12항에 있어서, 상기 위상 검출부는,
    상기 기준 신호와 상기 피드백 신호와 주파수 및 위상 차이에 따른 제2 업 펄스 신호 및 제2 다운 펄스 신호를 출력하는 제2 위상/주파수 검출기;
    상기 제2 업 펄스 신호의 라이징 에지에 해당하는 제3 펄스 신호와 상기 제2 다운 펄스 신호의 라이징 에지에 해당하는 제4 펄스 신호를 생성하는 좁은 펄스 생성기(narrow pulse generator: NPG);
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    상기 카운팅 완료 신호가 활성화되는 경우에는 리셋되고, 상기 기준 신호를 제3 카운트 제어 신호에 의한 제3 설정값까지 카운팅하는 경우에 활성화되는 상기 제2 감지 신호를 제공하는 제3 카운터를 포함하는 것을 특징으로 하는 위상동기루프 회로.
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