KR20070112906A - 패스트 락킹 위상 고정 루프 - Google Patents

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KR20070112906A
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Abstract

패스트 락킹(fast locking) 위상 고정 루프(PLL)가 개시된다. 패스트 락킹 위상 고정 루프는 미시 에지를 검출하여 패스트 락킹하는 위상 주파수 검출기(PFD)를 구비한다. 위상 주파수 검출기는 업 신호 생성부, 다운 신호 생성부, 리셋 신호 생성기를 포함한다.

Description

패스트 락킹 위상 고정 루프{Fast LOCKING PLL}
도 1은 종래의 PLL을 나타내는 블록도이다.
도 2a는 이상적인 위상 주파수 검출기(PFD)의 위상 차이와 출력 전압의 관계를 나타내는 그래프이다.
도 2b는 실제의 PFD의 위상 차이와 출력 전압의 관계를 나타내는 그래프이다.
도 3은 기존의 PFD의 미싱 에지(missing edge)에서 신호들을 나타내는 타이밍도이다.
도 4는 본 발명의 실시예에 따른 위상 주파수 검출기(PFD)를 나타내는 개략도이다.
도 5는 본 발명의 실시예에 따른 위상 주파수 검출기의 신호들의 타이밍 다이어그램이다.
도 6a에서 도 6c는 은 도 5의 P3 구간에서의 기존의 위상 주파수 검출기와 본 발명의 실시예에 따른 위상 주파수 검출기의 신호를 나타내는 타이밍 다이어그램이다.
도 7은 본 발명의 실시예에 따른 락 디텍터(Lock Detector)를 나타내는 개략도이다.
도 8은 본 발명의 실시예에 따른 위상 고정 루프(PLL)를 나타내는 개략도이다.
도 9는 본 발명의 실시예에 따른 위상 고정 루프를 사용할 때 도 8의 Vctl 전압을 나타내는 시뮬레이션도이다.
<도면의 주요 부분에 대한 부호 설명>
410 : 업 신호 생성부 440 : 다운 신호 생성부
490 : 리셋 신호 생성기
본 발명은 위상 고정 루프(PLL)에 관한 것으로서, 보다 상세하게는 빠른 속도로 락킹(LOCKing)하는 패스트 락킹 PLL에 관한 것이다.
PLL은 ASIC 및 SOC 환경에서 내부 클럭 신호를 발생시키기 위하여 사용되는 기본 구조로서, 입력되는 신호와 동기가 필요한 곳에 널리 사용된다.
도 1은 종래의 PLL을 나타내는 블록도이다.
PLL에서, 위상 주파수 검출기(PFD, 10)는 기준 신호(CKin)의 위상과 전압 제어 발진기(VCO, 40) 신호(CKout)의 위상을 비교한다. 그 다음, 위상 검출기의 출력은 차지 펌프(20)를 구동하며 전하 펌프(20)는 VCO(40)와 연결된 루프 필터(30)를 구동한다. VCO(40)는 루프 필터(30)를 통한 전압 레벨에 응답하여 주파수가 가변되는 VCO 신호를 생성하며 VCO신호는 분주기(50)에 의해 분주되어 위상주파수 검출기(10)에 기준 신호와 비교될 신호로 제공한다.
이상적인 PFD는 도 2a와 같이 위상차이와 출력 전압 사이의 관계에서 -2π~ 2π구간 동안에 선형 영역이 존재한다. 하지만, 실제의 PFD는 도 2b와 같이 기준 신호와 입력 신호의 위상 차이가 2π인 부근에서 그 차이를 놓치는(missing)하는 △구간이 존재하게 된다. 이러한 △구간의 넓이에 비례하여 PLL의 락킹 시간이 늘어나게 된다.
도 3은 기존의 PFD에서 이러한 미싱에지(missing edge) 구간에서 PFD의 신호들을 나타내는 타이밍 다이어그램이다.
CKin 신호가 상승하는 구간(310)에서 업 신호가 상승하여야 하는데 그렇지 못한 것을 나타낸다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 패스트 락킹(fast locking) 위상 주파수 검출기를 제공하는 데 있다.
본 발명의 제2 목적은 패스트 락킹(fast locking) 위상 고정 루프에 사용되는 락 디텍터를 제공하는 데 있다.
본 발명의 제3 목적은 위상 주파수 검출기와 락 디텍터를 포함하는 패스트 락킹 위상 고정 루프(fast LOCKing PLL)를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 위상 주파수 검출기는 내부 클럭 신호와 리셋 신호를 입력 받아 제1 제어 신호를 출력하는 제1 스테이지와 상기 내부 클럭 신호와 상기 리셋 신호의 반전 신호와 상기 제1제어 신호를 입력 받아 상기 내부 클럭 신호의 선단에 동기되는 제1 출력 신호를 출력 하는 제2 스테이지를 포함하는 업 신호 생성부, 외부 클럭 신호와 상기 리셋 신호를 입력 받아 제2 제어신호를 출력하는 제3 스테이지와 상기 외부 클럭 신호와 상기 리셋 신호의 반전 신호와 상기 제2 제어 신호를 입력 받아 상기 외부 클럭 신호의 선단에 동기되는 제2 출력신호를 출력하는 제4 스테이지를 포함하는 다운 신호 생성부, 상기 제1 출력 신호를 입력 받아 반전하여 업 신호를 출력하는 제1 버퍼, 상기 제2 출력 신호를 입력 받아 반전하여 다운 신호를 출력하는 제2 버퍼 및 상기 제1 출력 신호와 상기 제2 출력 신호를 입력받아 상기 업 신호와 상기 다운 신호가 동시에 활성화 상태일 때 활성화되며 상기 업 신호와 다운 신호를 비활성화 시키는 상기 리셋 신호를 출력하는 리셋신호 생성기를 포함한다. 상기 위상 주파수 검출기는 상기 리셋 신호 생성기의 출력을 반전시키는 제3 버퍼를 더 포함한다.
실시예에서, 상기 클럭 신호의 선단은 상기 클럭 신호의 상승 에지(rising edge)일 수 있다.
실시예에서, 상기 제1 제어 신호는 상기 내부 클럭 신호가 비활성화 상태일 때 활성화 되어 상기 리셋 신호와 상기 내부 클럭 신호가 동시에 활성화 될 때 비활성될 수 있다. 상기 제1 출력 신호는 상기 내부 클럭 신호와 상기 제1 제어 신호가 비활성화 상태일 때 활성화 되어, 상기 내부 클럭 신호가 활성화 될 때 비활성 화될 수 있다. 제2 제어 신호는 상기 외부 클럭 신호가 비활성화 상태일 때 활성화 되어 상기 리셋 신호와 상기 외부 클럭 신호가 동시에 활성화 될 때 비활성화될 수 있다. 상기 제2 출력 신호는 상기 외부 클럭 신호와 상기 제2 제어 신호가 비활성화 상태일 때 활성화 되어, 상기 외부 클럭 신호가 활성화 될 때 비활성화될 수 있다. 상기 업 신호와 다운 신호는 상기 리셋 신호의 하강 에지(falling edge)에서 비활성화될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 위상 주파수 검출기는 소스, 드레인 및 내부 클럭 신호가 인가되는 게이트를 구비한 제1 형의 제1 트랜지스터, 상기 제1 형의 제1 트랜지스터의 드레인에 연결되는 드레인, 소스 및 리셋 신호가 인가되는 게이트를 구비한 제2 형의 제1 트랜지스터, 상기 제2 형의 제1 트랜지스터의 드레인에 연결되는 드레인, 소스 및 상기 내부 클럭 신호가 인가되는 게이트를 구비한 제2 형의 제2 트랜지스터, 소스, 드레인 및 상기 제1 형의 제1 트랜지스터의 드레인에 연결되는 게이트를 구비한 제1 형의 제2 트랜지스터, 상기 제1 형의 제2 트랜지스터의 드레인에 연결되는 드레인, 소스 및 상기 내부 클럭 신호가 인가되는 게이트를 구비한 제2 형의 제3 트랜지스터, 상기 제2 형의 제3 트랜지스터의 소스에 연결되는 드레인, 소스 및 상기 제1 형의 제2 트랜지스터의 게이트에 연결되는 게이트를 구비한 제2 형의 제4 트랜지스터, 소스, 상기 제1 형의 제2 트랜지스터의 드레인에 연결되는 드레인 및 상기 리셋 신호의 반전된 신호가 인가되는 게이트를 구비한 제1 형의 제3 트랜지스터, 소스, 드레인 및 외부 클럭 신호가 인가되는 게이트를 구비한 제1 형의 제4 트랜지스터, 상기 제1 형의 제4 트랜지스터의 드레인에 연결되는 드레인, 소스 및 상기 리셋 신호가 인가되는 게이트를 구비한 제2 형의 제5 트랜지스터, 상기 제2 형의 제5 트랜지스터의 소스에 연결되는 드레인, 소스 및 상기 외부 클럭 신호가 인가되는 게이트를 구비한 제2 형의 제6 트랜지스터, 소스, 드레인 및 상기 제1 형의 제4 트랜지스터의 드레인에 연결되는 게이트를 구비한 제1 형의 제5 트랜지스터, 상기 제1 형의 제5 트랜지스터의 드레인에 연결되는 드레인, 소스 및 상기 외부 클럭 신호가 인가되는 게이트를 구비한 제2 형의 제7 트랜지스터, 상기 제2 형의 제7 트랜지스터의 소스에 연결되는 드레인, 소스 및 상기 제1 형의 제5 트랜지스터의 게이트에 연결되는 게이트를 구비한 제2 형의 제8 트랜지스터, 소스, 상기 제1 형의 제5 트랜지스터의 드레인에 연결되는 드레인 및 상기 리셋 신호의 반전된 신호가 인가되는 제1 형의 제6 트랜지스터 및 상기 제1 형의 제3 트랜지스터의 드레인에 연결된 제1 입력, 상기 제1 형의 제6 트랜지스터의 드레인에 연결된 제2 입력 및 상기 리셋 신호를 발생하는 출력을 구비하는 리셋 회로를 포함한다.
실시예에서, 상기 위상 주파수 검출기는 상기 리셋 신호를 반전시키는 버퍼를 더 포함할 수 있다.
실시예에서, 상기 리셋 회로는 NOR 게이트로 구현될 수 있고, 상기 제1 형의 트랜지스터들은 p형 MOSFET이고, 상기 제2 형의 트랜지스터들은 n형 MOSFET일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 락 디텍터는 업 신호가 지연된 신호에 동기되어 지연된 업 신호를 출력하는 제1 지연회로, 다운 신 호가 지연된 신호에 동기되어 지연된 다운 신호를 출력하는 제2 지연회로 및 상기 제1 지연회로의 출력 신호와 상기 제2 지연회로의 출력 신호가 동시에 비활성화 상태에 있을 때 활성화 되는 락 신호를 출력하는 출력부를 포함한다.
실시예에서, 상기 제1 지연회로는 상기 업 신호를 일정 시간 동안 지연시켜 출력하는 제1 지연기 및 상기 업 신호를 D 입력 단자에 인가 받고, 상기 제1 지연기의 출력 신호를 컨트롤 클럭 단자에 인가받아 출력 단자(Q)로 상기 지연된 업 신호를 출력하는 제1 D 플립플롭을 포함할 수 있다. 상기 제2 지연회로는 상기 다운 신호를 일정 시간 동안 지연 시켜 출력하는 제2 지연기; 및 제2 신호를 지연시키는 제2 지연기 및 상기 다운 신호를 D 입력 단자에 인가받고, 상기 제2 지연기의 출력 신호를 컨트롤 클럭 단자에 인가받아 출력 단자(Q)로 상기 지연된 다운 신호를 출력하는 제2 D 플립플롭을 포함할 수 있다. 실시예에서, 상기 출력부는 NOR 게이트로 구현될 수 있다. 또한 상기 출력부의 출력을 반전시키는 버퍼를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 패스트 락킹(fast LOCKing) 위상 고정 루프(PLL)는 내부 클럭 신호와 외부 클럭 신호를 입력 받아 상기 내부 클럭 신호와 상기 외부 클럭 신호 각각의 선단에 동기되는 제1 업 신호와 제1 다운 신호를 출력하는 제1 위상 주파수 검출기, 상기 내부 클럭 신호와 상기 외부 클럭 신호를 입력 받아 상기 내부 클럭 신호와 상기 외부 클럭 신호 각각의 후단에 동기되는 제2 업 신호와 제2 다운 신호를 출력하는 제2 위상 주파수 검출기, 상기 제1 업 신호와 상기 제1 다운 신호를 입력 받아 상기 제1 업 신호와 상기 제1 다운 신호가 동시에 비활성화 상태에 있을 때 비활성화 되는 락 바(LOCKb)신호를 출력하는 락 디텍터, 상기 제1 업 신호와 상기 제2 업 신호와 상기 락바 신호가 동시에 비활성화 상태일 때 비활성화 되는 업 신호를 출력하는 업 신호 출력부, 상기 제1 다운 신호와 상기 제2 다운 신호와 상기 락바 신호가 동시에 비활성화 상태일 때 비활성화 되는 다운 신호를 출력하는 다운 신호 출력부, 상기 업 및 다운 신호와 상기 제1 업 및 제1 다운 신호에 응답하여 선택적으로 펌핑 전류를 출력하는 선택적 차지 펌프, 상기 선택적 차지 펌프의 펌핑 전류에 따라 제어 전압을 출력하는 루프 필터 및 상기 제어 전압에 의해 결정되는 주파수를 가지는 상기 외부 클럭 신호를 출력하는 전압 제어 발진기(VCO)를 포함한다.
실시예에서, 본 발명의 실시예에 따른 패스트 락킹 위상 고정 루프는 상기 외부 클럭 신호를 일정한 분주율로 분주하는 분주기를 더 포함할 수 있다.
실시예에서, 상기 선택적 차지 펌프는 이득이 서로 다른 제1 전류원 및 제2 전류원을 포함하고, 상기 제1 전류원의 이득이 상기 제2 전류원의 이득보다 클 수 있다.
실시예에서, 상기 루프 필터는 상기 업 신호와 상기 다운 신호의 활성화 여부에 따라 상기 제어 전압의 충전 및 방전 속도가 달라질 수 있다. 또한, 상기 루프 필터는 상기 선택적 차지 펌프의 출력에 제1 단자가 연결되고 제2 단자는 접지에 연결되는 제1 커패시터, 상기 선택적 차지 펌프의 출력에 제1 단자가 연결되는 제1 저항, 상기 선택적 차지 펌프의 출력에 상기 업 신호와 상기 다운 신호의 조합에 따라 제 1 단자가 선택적으로 연결되는 제2 저항, 상기 업 신호와 상기 다운 신 호에 따라 상기 제2 저항의 제1 단자가 상기 선택적 차지 펌프의 출력에 연결되게 하는 논리 게이트 및 상기 제1 저항의 제2 단자와 상기 제2 저항의 제2 단자에 제1 단자가 연결되고 제2 단자는 접지에 연결되는 제2 커패시터를 포함할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 4는 본 발명의 실시예에 따른 위상 주파수 검출기(PFD)를 나타내는 개략도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 위상 주파수 검출기는 업 신호 생성부(410), 다운 신호 생성부(420), 제1 버퍼(470), 제2 버퍼(480) 및 리셋 신호 생성기(490)를 포함한다. 위상 주파수 검출기는 제3 버퍼(495)를 더 포함할 수도 있다. 실시예에서, 버퍼들은 인버터로 구현될 수 있고, 리셋 신호 생성기(490)는 NOR 게이트로 구현될 수 있다.
업 신호 생성부(410)는 내부 클럭 신호(CKin)와 리셋 신호(Reset)를 입력 받 아 제1 제어 신호를 출력하는 제1 스테이지(420)와 내부 클럭 신호(CKin)와 리셋 신호의 반전 신호(Resetb)와 제1 제어 신호를 입력 받아 내부 클럭 신호(CKin)의 선단에 동기되는 제1 출력 신호를 출력 하는 제2 스테이지(430)를 포함한다.
다운 신호 생성부(440)는 외부 클럭 신호(CKout)와 리셋 신호(Reset)를 입력 받아 제2 제어신호를 출력하는 제3 스테이지(450)와 외부 클럭 신호(CKout)와 리셋 신호의 반전 신호(Resetb)와 제2 제어 신호를 입력 받아 외부 클럭 신호(CKout)의 선단에 동기되는 제2 출력신호를 출력하는 제4 스테이지(460)를 포함한다.
업 신호 생성부(410)는 내부 클럭(CKin)이 게이트로 인가되는 제1 피모스 트랜지스터(421)와 상기 제1 피모스 트랜지스터(421)의 드레인과 드레인이 연결되고 리셋 신호가 게이트로 인가되는 제1 엔모스 트랜지스터(423)와 상기 제1 엔모스 트랜지스터(423)의 소스와 드레인이 연결되며 리셋 신호가 게이트로 인가되는 제2 엔모스 트랜지스터(425)와 상기 제1 피모스 트랜지스터(421)의 드레인과 게이트가 연결되는 제2 피모스 트랜지스터와 상기 제2 피모스 트랜지스터의 드레인과 드레인이 연결되고 내부 클럭 신호(CKin)가 게이트로 인가되는 제3 엔모스 트랜지스터(433)와 제2 피모스 트랜지스터(431)의 게이트와 게이트가 연결되고 제3 엔모스 트랜지스터(433)의 소스와 드레인이 연결되는 제4 엔모스 트랜지스터(435) 및 게이트에 리셋 신호의 반전된 신호(resetb)가 인가 되고 드레인은 제2 피모스 트랜지스터(431)의 드레인과 연결된 제3 피모스 트랜지스터(437)를 포함한다.
다운 신호 생성부(440)는 외부 클럭(CKout)이 게이트로 인가되는 제4 피모스 트랜지스터(451)와 상기 제4 피모스 트랜지스터(451)의 드레인과 드레인이 연결되 고 리셋 신호가 게이트로 인가되는 제5 엔모스 트랜지스터(453)와 상기 제5 엔모스 트랜지스터(453)의 소스와 드레인이 연결되며 리셋 신호가 게이트로 인가되는 제6 엔모스 트랜지스터(455)와 제4 피모스 트랜지스터(451)의 드레인과 게이트가 연결되는 제5 피모스 트랜지스터(461)와 상기 제5 피모스 트랜지스터(461)의 드레인과 드레인이 연결되고 외부 클럭 신호(CKout)가 게이트로 인가되는 제7 엔모스 트랜지스터(463)와 제5 피모스 트랜지스터(461)의 게이트와 게이트가 연결되고 제7 엔모스 트랜지스터(463)의 소스와 드레인이 연결되는 제8 엔모스 트랜지스터(465) 및 게이트에 리셋 신호의 반전된 신호(resetb)가 인가 되고 드레인은 제4 피모스 트랜지스터(461)의 드레인과 연결된 제6 피모스 트랜지스터(467)를 포함한다.
도 5는 본 발명의 실시예에 따른 위상 주파수 검출기의 신호들의 타이밍 다이어그램이다.
도 4 및 도 5를 참조하여 본 발명의 실시예에 따른 위상 주파수 검출기의 동작을 설명한다.
먼저, Reset 신호와 CKin 신호는 로직 '로우'라고 가정한다. 먼저, P1 구간에서 CKin이 로직 '로우'이므로 CKin과 연결된 제1 피모스 트랜지스터(421)가 온(on) 된다. 그러면, X1 노드가 로직 '하이'가 된다. 그러면, X1 노드와 연결된 제4 피모스 트랜지스터(433)가 온 되어 있다. 이 때 Y1 노드는 Reset 신호가 로직 '로우' 이므로 로직 '하이' 상태이다.
다음에 T1 시간에 CKin이 로직 '하이'가 되면, CKin과 연결된 제3 엔모스 트랜지스터(433)가 온 되어 Y1 노드는 로직 '로우'가 된다. 그러면, UP 신호는 Y1 노 드의 로직이 인버터(470)를 거친 신호가 되므로 로직 '하이'가 된다. 이러한 상태가 P2 구간 까지 계속된다.
이와 마찬가지로, T2 시간에 CKout이 로직 '하이'가 되면, CKout과 연결된 제7 엔모스 트랜지스터가 온 된다. 그러면, DN 신호가 로직 '하이'가 된다. P3 구간에서는 UP 신호가 로직 '하이'이고 DN 신호도 로직 '하이'이므로 이 때는 락(LOCK) 상태이다. 락 상태에서는 리셋 신호 생성기(490)의 출력인 Reset 신호가 로직 '하이'이기 때문에, Reset 신호가 인가되는 제1 엔모스 트랜지스터(423)와 제 5 엔모스 트랜지스터(451)가 온 되어 X1 노드 및 X2 노드가 로직 '로우' 가 된다. 그러면, Y1 노드 및 Y2 노드가 로직 '하이'가 된다. 그러면 DN 신호가 로직 '로우'가 된다. 다음에 CKin이 로직 '하이'가 되면, T1 구간에서와 마찬가지로 UP 신호가 로직 '하이'가 되어 미싱 에지(missing edge)를 디텍션할 수 있게 된다. 이러한 동작은 P4 구간, P5 구간 및 P6 구간에서도 마찬가지로 반복된다.
도 6a에서 도 6c는 은 도 5의 P3 구간(510)에서의 기존의 위상 주파수 검출기와 본 발명의 실시예에 따른 위상 주파수 검출기의 신호를 나타내는 타이밍 다이어그램이다.
도 6a에서 도 6c를 참조하면, 기존의 위상 주파수 검출기는 Reset 신호 다음에 CKin이 로직 '하이'로 천이하여도 UP 신호가 CKin 신호를 디텍팅하지 못하고 있다. 반면에, 본 발명의 실시예에 따른 위상 주파수 검출기는 리셋 신호가 로직 '하이'로 트랜지션한 후에 CKin 신호가 로직 '하이'로 천이하는 경우 이를 놓치지 않고 UP 신호가 로직 '하이'로 천이하는 것을 보여 준다. 이는 미싱에지에서 위상차 이를 디텍팅하는 것을 보여 준다.
도 7은 본 발명의 실시예에 따른 락 디텍터(LOCK Detector)를 나타내는 개략도이다.
본 발명의 실시예에 따른 락 디텍터는 제1 지연회로(710), 제2 지연회로(720) 및 출력부(730)를 포함한다. 락 디텍터는 출력부(730)의 출력을 반전시키는 버퍼(740)를 더 포함할 수도 있다.
제1 지연회로(710)는 UP 신호를 일정 시간 동안 지연시켜 출력하는 제1 지연기(712) 및 UP 신호를 D 입력 단자에 인가 받고, 제1 지연기의 출력 신호를 컨트롤 클럭 단자에 인가받아 출력 단자(Q)로 상기 지연된 업 신호를 출력하는 제1 D 플립플롭(714)을 포함한다.
제2 지연회로(720)는 DN 신호를 일정 시간 동안 지연 시켜 출력하는 제2 지연기(722) 및 상기 DN 신호를 D 입력 단자에 인가받고, 제2 지연기(722)의 출력 신호를 컨트롤 클럭 단자에 인가받아 출력 단자(Q)로 상기 지연된 다운 신호를 출력하는 제2 D 플립플롭(724)을 포함한다.
락 디텍터는 UP 신호와 DN 신호가 동시에 로직 '로우'일 때만 로직 '하이'가 되는 락(LOCK) 신호를 출력한다. 다시 말하면, in-LOCK 상태로 가면서 UP 신호와 DN 신호의 신호 폭이 작아지는 특성을 이용하여 로직 '하이'인 LOCK 신호를 출력한다.
도 8은 본 발명의 실시예에 따른 위상 고정 루프(PLL)를 나타내는 개략도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 위상 고정 루프(PLL)는 제1 위상 주파수 검출기(810), 제2 위상 주파수 검출기(820), 락 디텍터(830), 업 신호 출력부(840), 다운 신호 출력부(850), 선택적 차지 펌프(860), 루프 필터(870) 및 전압 제어 발진기(VCO, 880)를 포함한다. 위상 고정 루프는 분주기(890)을 더 포함할 수도 있다.
제1 위상 주파수 검출기(810)는 도 4의 위상 주파수 검출기로 구현된다. 즉, 제1 위상 주파수 검출기(810)는 내부 클럭 신호(CKin)와 외부 클럭 신호(CKout)를 입력 받아 내부 클럭 신호(CKin)와 외부 클럭 신호(CKout)의 각각의 선단에 동기되는 제1 업 신호(UP)와 제1 다운 신호(DN)를 출력한다. 여기서 클럭 신호의 선단은 클록 신호의 상승 에지를 의미한다.
제2 위상 주파수 검출기(820)도 역시 도 4의 위상 주파수 검출기로 구현되지만 입력 신호가 반전되어 입력된다. 즉, 제2 위상 주파수 검출기(820)는 내부 클럭 신호(CKin)와 외부 클럭 신호(CKout)를 입력 받아 내부 클럭 신호(CKin)와 외부 클럭 신호(CKout)의 각각의 후단에 동기되는 제2 업 신호(NUP)와 제2 다운 신호(NDN)를 출력한다. 여기서 클럭 신호의 후단은 클록 신호의 하강 에지를 의미한다.
락 디텍터(830)는 도 7의 락 디텍터로 구현된다. 락 디텍터(830)는 제1 업 신호(UP)와 제1 다운 신호(DN)를 입력 받아 제1 업 신호(UP)와 제1 다운 신호(DN)가 동시에 비활성화 상태에 있을 때 비활성화 되는 락 바(LOCKb)신호를 출력한다.
업 신호 출력부(840)는 제1 업 신호(UP)와 제2 업 신호(NUP)와 락바(LOCKb) 신호가 동시에 비활성화 상태일 때 비활성화 되는 업 신호(XUP)를 출력한다. 업 신 호 출력부(840)는 제1 업 신호(UP)와 상기 제2 업 신호(NUP)를 입력받아 논리 합 연산하는 제1 OR 게이트(842)와 제1 OR 게이트(842)의 출력과 락바 신호(LOCKb)를 논리 곱 연산하여 상기 업 신호(XUP)를 출력하는 제1 AND 게이트(844)를 포함한다.
다운 신호 출력부(850)는 제1 다운 신호(DN)와 제2 다운 신호(NDN)와 락바 신호(LOCKb)가 동시에 비활성화 상태일 때 비활성화 되는 다운 신호(XDN)를 출력한다. 다운 신호 출력부(850)는 제1 다운 신호(DN)와 제2 다운 신호(NDN)를 입력받아 논리 합 연산하는 제2 OR 게이트(752)와 제2 OR 게이트(752)의 출력과 상기 락바 신호(LOCKb)를 논리 곱 연산하여 다운 신호를 출력하는 제2 AND 게이트(854)를 포함한다.
선택적 차지 펌프(860)는 이득이 서로 다른 제1 전류원(862)과 제2 전류원(862)과 제1에서 제4 엔모스 트랜지스터들(863, 864, 865, 866)을 포함한다.
선택적 차지 펌프(860)는 제1 전류원(862)의 전류((K2-1)Ip)를 업(XUP) 신호 및 다운(XDN) 신호의 활성화 여부에 따라 루프필터(870)에 충전 및 루프 필터(870)로부터 방전 받는 스위치 역할을 하는 제1 엔모스 트랜지스터(863) 및 제2 엔모스 트랜지스터(864)를 포함한다. 또한, 선택적 차지 펌프(860)는 제1 업(UP) 신호 및 제1 다운(DN) 신호의 활성화 여부에 따라 제2 전류원의 전류(Ip)를 루프필터(870)에 충전 및 루프 필터(870)로부터 방전 받는 스위치 역할을 하는 제3 엔모스 트랜지스터(865) 및 제4 엔모스 트랜지스터(866)를 포함한다.
루프 필터(870)는 선택적 차지 펌프(860)의 출력에 제1 단자가 연결되고 제2 단자는 접지에 연결되는 제1 커패시터(871), 선택적 차지 펌프(860)의 출력에 제1 단자가 연결되는 제1 저항(872), 선택적 차지 펌프(860)의 출력에 업(XUP) 신호와 다운(XDN) 신호의 조합에 따라 제 1 단자가 선택적으로 연결되는 제2 저항(873), 업 신호(XUP)와 다운 신호(XDN)에 따라 제2 저항(873)의 제1 단자가 선택적 차지 펌프(760)의 출력에 연결되게 하는 논리 게이트(875) 및 제1 저항(872)의 제2 단자와 제2 저항(873)의 제2 단자에 제1 단자가 연결되고 제2 단자는 접지에 연결되는 제2 커패시터(874)를 포함한다. 논리 게이트(875)는 OR 게이트로 구현될 수 있다. 제2 저항(873)의 제1 단자가 선택적 차지 펌프(760)의 출력에 연결될 때의 제1 저항(R1)과 제2 저항(R2)의 병렬 합성 저항값은 제1 저항(R1)의 저항값의 1/K이 되도록 구성하여 out-of-LOCK 영역에서는 차지 펌프 전류가 K2Ip가 제공되도록 한다. 그러면 이 때의 루프 대역폭(Loop Bandwidth)가 K배로 증가하게 되어 락킹 타임(LOCKing time)이 감소하게 된다.
전압 제어 발진기(880)는 루프 필터(870)의 제어 전압에 따라 결정되는 주파수를 가지는 클럭 신호(CKvco)를 출력한다.
분주기(890)는 클럭 신호(CKvco)를 일정한 비율로 분주하여 외부 클럭 신호(CKout)를 출력하여 제1 위상 주파수 검출기(810) 및 제2 위상 주파수 검출기(820)에 제공한다. 그러면 위상 주파수 검출기들(810, 820)은 내부 클럭 신호(CKin)와 외부 클럭 신호(CKout)의 위상 차이를 비교하여 업 신호들(UP, NUP) 및 다운 신호들(DN, NDN)을 생성한다. 실시예에 따라 분주기(890)가 포함되지 않을 수 도 있다. 이 경우는 전압 제어 발진기(890)의 클럭 신호(CKvco)가 외부 클럭 신호(CKout)가 되어 제1 위상 주파수 검출기(810) 및 제2 위상 주파수 검출기(820)에 제공된다.
도 9는 본 발명의 실시예에 따른 위상 고정 루프를 사용할 때 도 8의 Vctl 전압을 나타내는 시뮬레이션도이다.
도 9를 참조하면, 기존의 위상 고정 루프를 사용할 때보다 본 발명의 실시예에 따른 위상 고정 루프를 사용할 때 Vctl 전압이 약 83% 정도 빨리 상승하는 것을 보여 준다. 이는 락킹 타임이 그 만큼 덜 걸린다는 것을 의미한다.
상술한 바와 같이, 본 발명의 실시예에 따른 위상 주파수 검출기는 미싱 에지에서 위상차이를 디텍팅하여 락킹 타임을 더 빨리 할 수 있다.
본 발명의 실시예에 따른 락 디텍터는 in-LOCK 상태로 가면서 UP 신호와 DN 신호의 위상차이가 작아지는 것을 이용하여 LOCK 신호를 출력한다.
본 발명의 실시예에 따른 위상 고정 루프는 미싱 에지에서 위상 차이를 디텍팅 할 수 있는 위상 주파수 검출기와 락 디텍터를 포함하여 빠른 락킹 타임을 보여 준다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이 다.

Claims (35)

  1. 내부 클럭 신호와 리셋 신호를 입력 받아 제1 제어 신호를 출력하는 제1 스테이지와 상기 내부 클럭 신호와 상기 리셋 신호의 반전 신호와 상기 제1제어 신호를 입력 받아 상기 내부 클럭 신호의 선단에 동기되는 제1 출력 신호를 출력 하는 제2 스테이지를 포함하는 업 신호 생성부;
    외부 클럭 신호와 상기 리셋 신호를 입력 받아 제2 제어신호를 출력하는 제3 스테이지와 상기 외부 클럭 신호와 상기 리셋 신호의 반전 신호와 상기 제2 제어 신호를 입력 받아 상기 외부 클럭 신호의 선단에 동기되는 제2 출력신호를 출력하는 제4 스테이지를 포함하는 다운 신호 생성부;
    상기 제1 출력 신호를 입력 받아 반전하여 업 신호를 출력하는 제1 버퍼;
    상기 제2 출력 신호를 입력 받아 반전하여 다운 신호를 출력하는 제2 버퍼; 및
    상기 제1 출력 신호와 상기 제2 출력 신호를 입력받아 상기 업 신호와 상기 다운 신호가 동시에 활성화 상태일 때 활성화되며 상기 업 신호와 다운 신호를 비활성화 시키는 상기 리셋 신호를 출력하는 리셋신호 생성기를 포함하는 것을 특징으로 위상 주파수 검출기.
  2. 제1 항에 있어서, 상기 리셋 신호 생성기의 출력을 반전시키는 제3 버퍼를 더 포함하는 것을 특징으로 하는 위상 주파수 검출기.
  3. 제 1 항에 있어서, 상기 제1 제어 신호는 상기 내부 클럭 신호가 비활성화 상태일 때 활성화 되어 상기 리셋 신호와 상기 내부 클럭 신호가 동시에 활성화 될 때 비활성화 되는 것을 특징으로 하는 위상 주파수 검출기.
  4. 제 3 항에 있어서, 상기 제1 출력 신호는 상기 내부 클럭 신호와 상기 제1 제어 신호가 비활성화 상태일 때 활성화 되어, 상기 내부 클럭 신호가 활성화 될 때 비활성화 되는 것을 특징으로 하는 위상 주파수 검출기.
  5. 제1 항에 있어서, 상기 제2 제어 신호는 상기 외부 클럭 신호가 비활성화 상태일 때 활성화 되어 상기 리셋 신호와 상기 외부 클럭 신호가 동시에 활성화 될 때 비활성화 되는 것을 특징으로 하는 위상 주파수 검출기.
  6. 제 5 항에 있어서, 상기 제2 출력 신호는 상기 외부 클럭 신호와 상기 제2 제어 신호가 비활성화 상태일 때 활성화 되어, 상기 외부 클럭 신호가 활성화 될 때 비활성화 되는 것을 특징으로 하는 위상 주파수 검출기.
  7. 제1 항에 있어서, 상기 선단은 상기 클럭 신호의 상승 에지(rising edge)인 것을 특징으로 하는 위상 주파수 검출기.
  8. 제 7 항에 있어서, 상기 리셋 신호는 상기 업 신호와 상기 다운 신호를 동시에 비활성화 시키는 것을 특징으로 하는 위상 주파수 검출기.
  9. 제 8 항에 있어서, 상기 업 신호와 다운 신호는 상기 리셋 신호의 하강 에지(falling edge)에서 비활성화 되는 것을 특징으로 하는 위상 주파수 검출기.
  10. 소스, 드레인 및 내부 클럭 신호가 인가되는 게이트를 구비한 제1 형의 제1 트랜지스터;
    상기 제1 형의 제1 트랜지스터의 드레인에 연결되는 드레인, 소스 및 리셋 신호가 인가되는 게이트를 구비한 제2 형의 제1 트랜지스터;
    상기 제2 형의 제1 트랜지스터의 드레인에 연결되는 드레인, 소스 및 상기 내부 클럭 신호가 인가되는 게이트를 구비한 제2 형의 제2 트랜지스터;
    소스, 드레인 및 상기 제1 형의 제1 트랜지스터의 드레인에 연결되는 게이트를 구비한 제1 형의 제2 트랜지스터;
    상기 제1 형의 제2 트랜지스터의 드레인에 연결되는 드레인, 소스 및 상기 내부 클럭 신호가 인가되는 게이트를 구비한 제2 형의 제3 트랜지스터;
    상기 제2 형의 제3 트랜지스터의 소스에 연결되는 드레인, 소스 및 상기 제1 형의 제2 트랜지스터의 게이트에 연결되는 게이트를 구비한 제2 형의 제4 트랜지스터;
    소스, 상기 제1 형의 제2 트랜지스터의 드레인에 연결되는 드레인 및 상기 리셋 신호의 반전된 신호가 인가되는 게이트를 구비한 제1 형의 제3 트랜지스터;
    소스, 드레인 및 외부 클럭 신호가 인가되는 게이트를 구비한 제1 형의 제4 트랜지스터;
    상기 제1 형의 제4 트랜지스터의 드레인에 연결되는 드레인, 소스 및 상기 리셋 신호가 인가되는 게이트를 구비한 제2 형의 제5 트랜지스터;
    상기 제2 형의 제5 트랜지스터의 소스에 연결되는 드레인, 소스 및 상기 외부 클럭 신호가 인가되는 게이트를 구비한 제2 형의 제6 트랜지스터;
    소스, 드레인 및 상기 제1 형의 제4 트랜지스터의 드레인에 연결되는 게이트를 구비한 제1 형의 제5 트랜지스터;
    상기 제1 형의 제5 트랜지스터의 드레인에 연결되는 드레인, 소스 및 상기 외부 클럭 신호가 인가되는 게이트를 구비한 제2 형의 제7 트랜지스터;
    상기 제2 형의 제7 트랜지스터의 소스에 연결되는 드레인, 소스 및 상기 제1 형의 제5 트랜지스터의 게이트에 연결되는 게이트를 구비한 제2 형의 제8 트랜지스터;
    소스, 상기 제1 형의 제5 트랜지스터의 드레인에 연결되는 드레인 및 상기 리셋 신호의 반전된 신호가 인가되는 제1 형의 제6 트랜지스터; 및
    상기 제1 형의 제3 트랜지스터의 드레인에 연결된 제1 입력, 상기 제1 형의 제6 트랜지스터의 드레인에 연결된 제2 입력 및 상기 리셋 신호를 발생하는 출력을 구비하는 리셋 회로를 포함하는 것을 특징으로 하는 위상 주파수 검출기.
  11. 제 10 항에 있어서, 상기 리셋 신호를 반전시키는 버퍼를 더 포함하는 것을 특징으로 하는 위상 주파수 검출기.
  12. 제 10 항에 있어서, 상기 리셋 회로는 NOR 게이트인 것을 특징으로 하는 위상 주파수 검출기.
  13. 제 10 항에 있어서, 상기 제1 형의 트랜지스터들은 p형 MOSFET이고, 상기 제2 형의 트랜지스터들은 n형 MOSFET인 것을 특징으로 하는 위상 주파수 검출기.
  14. 업 신호가 지연된 신호에 동기되어 지연된 업 신호를 출력하는 제1 지연회로;
    다운 신호가 지연된 신호에 동기되어 지연된 다운 신호를 출력하는 제2 지연회로; 및
    상기 제1 지연회로의 출력 신호와 상기 제2 지연회로의 출력 신호가 동시에 비활성화 상태에 있을 때 활성화 되는 락 신호를 출력하는 출력부를 포함하는 것을 특징으로 하는 위상 고정 루프의 락 디텍터.
  15. 제 14 항에 있어서, 상기 제1 지연회로는,
    상기 업 신호를 일정 시간 동안 지연시켜 출력하는 제1 지연기; 및
    상기 업 신호를 D 입력 단자에 인가 받고, 상기 제1 지연기의 출력 신호를 컨트롤 클럭 단자에 인가받아 출력 단자(Q)로 상기 지연된 업 신호를 출력하는 제1 D 플립플롭을 포함하는 것을 특징으로 하는 위상 고정 루프의 락 디텍터.
  16. 제 14 항에 있어서, 상기 제2 지연회로는,
    상기 다운 신호를 일정 시간 동안 지연 시켜 출력하는 제2 지연기; 및 제2 신호를 지연시키는 제2 지연기; 및
    상기 다운 신호를 D 입력 단자에 인가받고, 상기 제2 지연기의 출력 신호를 컨트롤 클럭 단자에 인가받아 출력 단자(Q)로 상기 지연된 다운 신호를 출력하는 제2 D 플립플롭을 포함하는 것을 특징으로 하는 위상 고정 루프의 락 디텍터.
  17. 제 14 항에 있어서, 상기 출력부는 NOR 게이트로 이루어진 것을 특징으로 하는 위상고정루프의 락 디텍터.
  18. 제 14 항에 있어서, 상기 출력부의 출력을 반전시키는 버퍼를 더 포함하는 것을 특징으로 하는 위상 고정 루프의 락 디텍터.
  19. 내부 클럭 신호와 외부 클럭 신호를 입력 받아 상기 내부 클럭 신호와 상기 외부 클럭 신호 각각의 선단에 동기되는 제1 업 신호와 제1 다운 신호를 출력하는 제1 위상 주파수 검출기;
    상기 내부 클럭 신호와 상기 외부 클럭 신호를 입력 받아 상기 내부 클럭 신 호와 상기 외부 클럭 신호 각각의 후단에 동기되는 제2 업 신호와 제2 다운 신호를 출력하는 제2 위상 주파수 검출기;
    상기 제1 업 신호와 상기 제1 다운 신호를 입력 받아 상기 제1 업 신호와 상기 제1 다운 신호가 동시에 비활성화 상태에 있을 때 비활성화 되는 락 바(LOCKb)신호를 출력하는 락 디텍터;
    상기 제1 업 신호와 상기 제2 업 신호와 상기 락바 신호가 동시에 비활성화 상태일 때 비활성화 되는 업 신호를 출력하는 업 신호 출력부;
    상기 제1 다운 신호와 상기 제2 다운 신호와 상기 락바 신호가 동시에 비활성화 상태일 때 비활성화 되는 다운 신호를 출력하는 다운 신호 출력부;
    상기 업 및 다운 신호와 상기 제1 업 및 제1 다운 신호에 응답하여 선택적으로 펌핑 전류를 출력하는 선택적 차지 펌프;
    상기 선택적 차지 펌프의 펌핑 전류에 따라 제어 전압을 출력하는 루프 필터; 및
    상기 제어 전압에 의해 결정되는 주파수를 가지는 상기 외부 클럭 신호를 출력하는 전압 제어 발진기(VCO)를 포함하는 것을 특징으로 하는 패스트 락킹(fast locking) 위상 고정 루프(PLL).
  20. 제 19 항에 있어서, 상기 외부 클럭 신호를 일정한 분주율로 분주하는 분주기를 더 포함하는 것을 특징으로 하는 패스트 락킹 위상 고정 루프.
  21. 제 19 항에 있어서, 상기 제1 위상 주파수 검출기는,
    상기 내부 클럭 신호와 제1 리셋 신호를 입력 받아 제1 제어 신호를 출력하는 제1 스테이지와 상기 내부 클럭 신호와 상기 제1 리셋 신호의 반전 신호와 상기 제1 제어 신호를 입력 받아 상기 내부 클럭 신호의 선단에 동기되는 제1 출력신호를 출력하는 제2 스테이지를 포함하는 제1 업 신호 생성부;
    상기 외부 클럭 신호와 상기 제1 리셋 신호를 입력 받아 제2 제어 신호를 출력하는 제3 스테이지와 상기 외부 클럭 신호와 상기 제1 리셋 신호의 반전 신호와 상기 제2 제어 신호를 입력 받아 상기 외부 클럭 신호의 선단에 동기되는 제2 출력 신호를 출력하는 제4 스테이지를 포함하는 제1 다운 신호 생성부;
    상기 제1 출력 신호를 입력 받아 반전하여 제1 업 신호를 출력하는 제1 버퍼;
    상기 제2 출력 신호를 입력 받아 반전하여 제1 다운 신호를 출력하는 제2 버퍼; 및
    상기 제1 출력 신호와 상기 제2 출력 신호를 입력받아 상기 제1 업 신호와 상기 제1 다운 신호가 동시에 활성화 상태일 때 활성화 되며 상기 제1 업 신호와 상기 제1 다운 신호를 비활성화 시키는 상기 제1 리셋 신호를 출력하는 제1 리셋신호 생성기를 포함하는 것을 특징으로 하는 패스트 락킹 위상 고정 루프.
  22. 제 21 항에 있어서, 상기 클럭 신호의 선단은 상기 클럭 신호의 상승 에지(rising edge)인 것을 특징으로 하는 패스트 락킹 위상 고정 루프.
  23. 제 19 항에 있어서, 상기 제2 위상 주파수 검출기는,
    상기 내부 클럭 신호와 제2 리셋 신호를 입력 받아 제3 제어 신호를 출력하는 제5 스테이지와 상기 내부 클럭 신호와 상기 제2 리셋 신호의 반전 신호와 상기 제5 제어 신호를 입력 받아 상기 내부 클럭 신호의 후단에 동기되는 제3 출력신호를 출력하는 제6 스테이지를 포함하는 제2 업 신호 생성부;
    상기 외부 클럭 신호와 상기 제2 리셋 신호를 입력 받아 제4 제어 신호를 출력하는 제7 스테이지와 상기 외부 클럭 신호와 상기 제2 리셋 신호의 반전 신호와 상기 제4 제어 신호를 입력 받아 상기 외부 클럭 신호의 후단에 동기되는 제4 출력 신호를 출력하는 제8 스테이지를 포함하는 제2 다운 신호 생성부;
    상기 제3 출력 신호를 입력 받아 반전하여 제2 업 신호를 출력하는 제3 버퍼;
    상기 제4 출력 신호를 입력 받아 반전하여 제2 다운 신호를 출력하는 제4 버퍼; 및
    상기 제3 출력 신호와 상기 제4 출력 신호를 입력받아 상기 제2 업 신호와 상기 제2 다운 신호가 동시에 활성화 상태일 때 활성화 되며 상기 제2 업 신호와 상기 제2 다운 신호를 비활성화 시키는 상기 제2 리셋 신호를 출력하는 제2 리셋신호 생성기를 포함하는 것을 특징으로 하는 패스트 락킹 위상 고정 루프.
  24. 제 23 항에 있어서, 상기 클럭 신호의 후단은 상기 클럭 신호의 하강 에 지(falling edge)인 것을 특징으로 하는 패스트 락킹 위상 고정 루프.
  25. 제 19 항에 있어서, 상기 락 디텍터는,
    상기 제1 업 신호가 지연된 신호에 동기되어 지연된 제1 업 신호를 출력하는 제1 지연 회로;
    상기 제2 다운 신호가 지연된 신호에 동기되어 지연된 제1 다운 신호를 출력하는 제2 지연회로; 및
    상기 제1 지연회로의 출력 신호와 상기 제2 지연회로의 출력 신호가 동시에 활성화 상태에 있을 때 활성화 되는 락 신호를 출력하는 출력부를 포함하는 것을 특징으로 하는 패스트 락킹 위상 고정 루프.
  26. 제 25 항에 있어서, 상기 락 디텍터는 상기 출력부의 출력을 반전시키는 버퍼를 포함하는 것을 특징으로 하는 패스트 락킹 위상 고정 루프.
  27. 제 19 항에 있어서, 상기 업 신호 출력부는 상기 제1 업 신호와 상기 제2 업 신호를 입력받아 논리 합 연산하는 제1 OR 게이트와 상기 제1 OR 게이트의 출력과 상기 락바 신호를 논리 곱 연산하여 상기 업 신호를 출력하는 제1 AND 게이트를 포함하는 것을 특징으로 하는 패스트 락킹 위상 고정 루프.
  28. 제 19 항에 있어서, 상기 다운 신호 출력부는 상기 제1 다운 신호와 상기 제 2 다운 신호를 입력받아 논리 합 연산하는 제2 OR 게이트와 상기 제2 OR 게이트의 출력과 상기 락바 신호를 논리 곱 연산하여 상기 다운 신호를 출력하는 제2 AND 게이트를 포함하는 것을 특징으로 하는 패스트 락킹 위상 고정 루프.
  29. 제 19 항에 있어서, 상기 선택적 차지 펌프는 이득이 서로 다른 제1 전류원 및 제2 전류원을 포함하는 것을 특징으로 하는 패스트 락킹 위상 고정 루프.
  30. 제 29 항에 있어서, 상기 제1 전류원의 이득이 상기 제2 전류원의 이득보다 큰 것을 특징으로 하는 패스트 락킹 위상 고정 루프.
  31. 제 30 항에 있어서, 상기 제1 전류원은 상기 업 및 상기 다운 신호에 의하여 전류를 충전 및 방전하고, 상기 제2 전류원은 상기 제1 업 신호 및 상기 제1 다운 신호에 의하여 전류를 충전 및 방전하는 것을 특징으로 하는 패스트 락킹 위상 고정 루프.
  32. 제 31 항에 있어서, 상기 선택적 차지 펌프는 상기 업 신호 및 다운 신호와 상기 제1 업 신호 및 제1 다운 신호의 활성화 여부에 따라 선택적으로 상기 펌핑 전류를 출력하는 것을 특징으로 하는 패스트 락킹 위상 고정 루프.
  33. 제 19 항에 있어서, 상기 루프 필터는 상기 업 신호와 상기 다운 신호의 활 성화 여부에 따라 상기 제어 전압의 충전 및 방전 속도가 달라지는 것을 특징으로 하는 패스트 락킹 위상 고정 루프.
  34. 제 33 항에 있어서, 상기 루프 필터는,
    상기 선택적 차지 펌프의 출력에 제1 단자가 연결되고 제2 단자는 접지에 연결되는 제1 커패시터;
    상기 선택적 차지 펌프의 출력에 제1 단자가 연결되는 제1 저항;
    상기 선택적 차지 펌프의 출력에 상기 업 신호와 상기 다운 신호의 조합에 따라 제 1 단자가 선택적으로 연결되는 제2 저항;
    상기 업 신호와 상기 다운 신호에 따라 상기 제2 저항의 제1 단자가 상기 선택적 차지 펌프의 출력에 연결되게 하는 논리 게이트; 및
    상기 제1 저항의 제2 단자와 상기 제2 저항의 제2 단자에 제1 단자가 연결되고 제2 단자는 접지에 연결되는 제2 커패시터를 포함하는 것을 특징으로 하는 패스트 락킹 위상 고정 루프.
  35. 제 34 항에 있어서, 상기 제2 저항의 제1 단자가 상기 선택적 차지 펌프의 출력에 연결될 때, 상기 제1 저항과 상기 제2 저항의 병렬 합성 저항 값은 상기 제1 저항의 저항값의 1/K(여기서 K는 1 보다 큰 양의 상수)인 것을 특징으로 하는 패스트 락킹 위상 고정 루프.
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