KR102076326B1 - 위상 로테이팅 위상동기회로 및 그것의 동작 제어방법 - Google Patents

Abstract

위상 보간 에러를 방지할 수 있는 위상 로테이팅 위상동기회로 및 그것의 동작 제어방법이 개시된다. 그러한 위상동기회로는, 위상 로테이팅 위상동기회로 동작을 수행하기 위해 루프 필터와 전압 제어 발진기를 공유하며 인에이블 신호에 응답하여 활성화되는 제1,2 아이덴티컬 루프들을 포함한다. 또한, 위상동기회로는, 디지털 코드로서 인가될 수 있는 코아스 신호의 천이에 응답하여 상기 제1,2 아이덴티컬 루프들로 상기 인에이블 신호를 제공하는 위상 주파수 검출 콘트롤러를 포함한다.

Description

위상 로테이팅 위상동기회로 및 그것의 동작 제어방법{Phase-rotating phase locked loops and method for controlling operation thereof}

본 발명은 위상 동기회로에 관한 것으로, 보다 구체적으로 듀얼 위상 주파수 검출기를 제어하는 콘트롤러를 가지는 위상 로테이팅 위상동기회로에 관한 것이다.

칩 대 칩 통신에서의 데이터 레이트가 점차로 증가함에 따라, 수신기에서 클럭과 데이터를 완전하게 복구하는 것이 더욱 주목을 받고 있다.

위상보간 기반의 CDR(clock data recovery)어플리케이션을 위한 다중 클럭 위상들을 동시에 생성하고 조절하는 PLL 토폴로지에 대한 많은 연구들이 고 성능 및 저 전력소모에 대한 고려를 가지고서 수행되어 왔다.

PLL(phase locked loop) 내에 위상 보간 기능을 구현하기 위해 2개의 위상 주파수 검출기(PFD)를 갖는 듀얼 PFD 위상 로테이팅(phase-rotating) PLL(이하 "DP-PLL")의 경우에 2개의 PFD를 사용하는 회로구조에 기인하여 위상 보간(PI:phase interpolation)에러(errors)가 흔히 발생될 수 있다.

본 발명이 해결하고자 하는 기술적 과제는, 위상 보간 에러를 방지할 수 있는 위상 로테이팅 위상동기회로 및 그것의 동작 제어방법을 제공함에 있다.

본 발명이 해결하고자 하는 기술적 과제는, 위상 보간 에러를 방지할 수 있는 위상 주파수 검출기를 제공함에 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념적 실시 예의 일 양상에 따라, 위상동기회로는,

위상 로테이팅 위상동기회로 동작을 수행하기 위해 루프 필터와 전압 제어 발진기를 공유하며 인에이블 신호에 응답하여 활성화되는 제1,2 아이덴티컬 루프들; 및

코아스 신호의 천이에 응답하여 상기 제1,2 아이덴티컬 루프들로 상기 인에이블 신호를 제공하는 위상 주파수 검출 콘트롤러를 포함한다.

본 발명의 개념적 실시 예에 따라, 상기 제1 아이덴티컬 루프는,

상기 인에이블 신호가 제1 논리 상태인 경우에 기준 클럭신호의 위상과 제1 입력 클럭신호의 위상을 비교하여 제1 업 신호 또는 제1 다운 신호를 생성하는 제1 위상 주파수 검출기; 및

상기 제1 업 신호 또는 제1 다운 신호에 응답하여 제1 차아지 펌핑 전류를 생성하는 제1 차아지 펌프를 포함할 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 제1 차아지 펌프는 웨이티드 차아지 펌프일 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 제2 아이덴티컬 루프는,

상기 인에이블 신호가 제1 논리 상태인 경우에 상기 기준 클럭신호의 위상과 제2 입력 클럭신호의 위상을 비교하여 제2 업 신호 또는 제2 다운 신호를 생성하는 제2 위상 주파수 검출기; 및

상기 제2 업 신호 또는 제2 다운 신호에 응답하여 제2 차아지 펌핑 전류를 생성하는 제2 차아지 펌프를 포함할 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 제2 차아지 펌프는 웨이티드 차아지 펌프일 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 전압 제어 발진기는 상기 제1,2 입력 클럭신호들을 생성하는 링 타입 전압 제어 발진기일 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 제1,2 입력 클럭신호들의 위상 차는 90도 이내일 수 있다. 여기서, 상기 제1,2 입력 클럭신호들은 서로 인접한 위상을 가진 신호들이다. 즉, 예를 들어 0도, 45도, 90도, 135도, 및 180도의 위상을 갖는 입력 클럭신호들이 존재할 경우 상기 제1,2 입력 클럭신호들은 0도와 45도, 45도와 90도, 90도와 135도, 또는 135도와 180도가 될 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 전압 제어 발진기로부터 출력되는 복수의 클럭신호들 중에서 상기 제1,2 입력 클럭신호들을 선택적으로 출력하는 멀티플렉서를 더 포함할 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 제1,2 입력 클럭신호들의 위상 차는 180도일 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 위상 주파수 검출 콘트롤러는,

상기 코아스 신호의 천이를 검출하는 펄스 발생기;

상기 제1,2 입력 클럭신호들 중 하나를 상기 코아스 신호의 상태에 따라 선택하는 선택기; 및

상기 펄스 발생기의 출력을 데이터 입력단으로 수신하고 상기 선택기의 출력을 클럭 입력단으로 수신하여 래치 동작을 수행함에 의해 상기 인에이블 신호를 래치 출력단을 통해 생성하는 플립플롭을 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념적 실시 예의 다른 양상에 따라, 위상동기회로의 위상 주파수 검출기는,

인에이블 신호가 제1 논리 상태인 경우에 기준 클럭신호에 따라 래치된 출력을 업 신호로서 생성하는 제1 플립플롭;

상기 인에이블 신호가 제1 논리 상태인 경우에 입력 클럭신호에 따라 래치된 출력을 다운 신호로서 생성하는 제2 플립플롭; 및

상기 업 신호와 상기 다운 신호를 게이팅하여, 상기 기준 클럭신호의 위상과 상기 입력 클럭신호의 위상을 비교하는 동작을 함께 수행하는 상기 제1,2 플립플롭들을 리셋하는 논리 게이트를 포함한다.

본 발명의 개념적 실시 예에 따라, 상기 인에이블 신호는 코아스 신호의 상태가 천이될 때마다 제2 논리 상태의 구간을 가질 수 있다.

본 발명의 개념적 실시 예에 따라, 제1,2 플립플롭들은 상기 인에이블 신호를 데이터 입력단으로 공통으로 수신하는 D 플립플롭들일 수 있다.

본 발명의 개념적 실시 예에 따라, 상기 인에이블 신호는, 위상 비교될 신호들의 두 에지들이 발생되는 직전 시점에서 라이징되는 상기 입력 클럭신호의 에지에 응답하여 상기 제2 논리 상태에서 상기 제1 논리 상태로 천이될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념적 실시 예의 또 다른 양상에 따라, 위상동기회로의 동작 제어방법은,

루프 필터와 전압 제어 발진기를 갖는 위상동기회로 내에 위상 주파수 검출기와 차아지 펌프로 이루어진 제1,2 아이덴티컬 루프를 준비하는 단계;

코아스 신호의 천이가 있을 때, 상기 전압 제어 발진기로부터 수신되는 제1,2 입력 클럭신호들의 보간 랜지에 따라 선택된 하나의 입력 클럭신호의 라이징 에지에 대응하여 상기 제1,2 아이덴티컬 루프 내의 상기 위상 주파수 검출기를 액티베이팅하는 단계; 및

상기 위상 주파수 검출기의 동작이 액티베이팅된 후에, 상기 위상동기회로에 대한 위상 로테이팅 위상동기회로 동작을 제어하는 단계를 포함한다.

본 발명의 실시 예들에 따르면, 위상 보간 에러가 방지 또는 최소화되므로, 위상동기회로의 퍼포먼스가 개선된다. 또한, 간단한 회로 구조에 기인하여 회로 구성이 콤팩트하고, 회로에서 사용되는 파워 소모가 최소화 또는 줄어든다.

도 1은 전형적인 위상 주파수 검출기의 회로도.
도 2는 도 1의 제1 케이스에 따른 동작 타이밍도.
도 3은 도 1의 제2 케이스에 따른 동작 타이밍도.
도 4는 도 1의 입출력 특성을 보여주는 그래프.
도 5는 도 1의 회로를 포함하는 전형적인 위상 로테이팅 위상동기회로의 블록도.
도 6은 도 5에 따른 소망(desired)위상 보간을 나타내는 동작 타이밍도.
도 7은 도 5에 따른 비소망 위상 보간을 나타내는 동작 타이밍도.
도 8은 본 발명의 개념적 실시 예에 따른 위상 로테이팅 위상동기회로의 블록도.
도 9는 도 8중 위상 주파수 검출기의 예시적 구현 회로도.
도 10은 도 8중 위상 주파수 검출 콘트롤러의 예시적 구현 회로도.
도 11은 도 8중 위상 주파수 검출 콘트롤러의 또 다른 예시적 구현 회로도.
도 12는 도 8의 위상 로테이팅 위상동기회로의 구체 블록도.
도 13은 도 12에 따른 동작 타이밍도.
도 14는 본 발명의 다른 실시 예에 따른 위상 로테이팅 위상동기회로의 블록도.
도 15는 도 14의 위상 로테이팅 위상동기회로의 구체 블록도.
도 16은 도 15에 따른 동작 타이밍도.
도 17은 도 15에 따른 또 다른 동작 타이밍도.
도 18은 본 발명이 적용된 위상 보간 기반의 클럭 데이터 리커버리 회로의 블록도.
도 19는 도 18의 회로가 적용된 데이터 통신 시스템의 블록도.
도 20은 데이터 처리 장치에 적용된 본 발명의 응용 예를 도시한 블록도.
도 21은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 개략적 회로 블록도.

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, 플립 플롭이나 PLL을 구성하는 회로 소자들에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.

도 1은 전형적인 위상 주파수 검출기의 회로도이다.

도 1을 참조하면, PFD(Phase Frequency Detector:100)는 제1,2 플립플롭들(F1,F2), 및 앤드 게이트(AN1)를 포함한다.

상기 제1 플립플롭(F1)의 입력단은 전원전압(VDD)의 레벨 즉 논리 하이로 고정되고, 클럭단(CK)은 기준 클럭신호(ΦREF)를 수신한다. 상기 제1 플립플롭(F1)은 래치된 출력을 업 신호(UP)로서 생성하여 출력단(Q)을 통해 출력한다.

상기 제2 플립플롭(F2)의 입력단은 전원전압(VDD)의 레벨 즉 논리 하이로 고정되고, 클럭단(CK)은 입력 클럭신호(ΦOUT)를 수신한다. 상기 제2 플립플롭(F2)은 래치된 출력을 다운 신호(DN)로서 생성하여 출력단(Q)을 통해 출력한다.

상기 앤드 게이트(AN1)는 상기 업 신호(UP)와 상기 다운 신호(DN)를 게이팅하여, 상기 기준 클럭신호(ΦREF)의 위상과 상기 입력 클럭신호(ΦOUT)의 위상을 비교하는 동작을 함께 수행하는 상기 제1,2 플립플롭들(F1,F2)을 리셋한다.

도 1과 같이 구성된 PFD(100)는 상기 기준 클럭신호(ΦREF)와 상기 입력 클럭신호(ΦOUT)의 위상관계가 동일한 입력에 대해서도 두 가지의 서로 다른 출력을 도 2 및 도 3과 같이 생성할 수 있다.

도 2는 도 1의 제1 케이스에 따른 동작 타이밍도이다. 상기 기준 클럭신호(ΦREF)의 위상이 상기 입력 클럭신호(ΦOUT)의 위상보다 90도 만큼 앞서는 경우(leading case)로 PFD의 검출동작이 수행될 때 업 신호(UP)는 제1 플립플롭(F1)의 출력단(Q)를 통해 파형 UP 과 같이 나타난다. 결국, 도 2의 경우에 위상 주파수 검출기(100)는 시점 t1에서 나타나는 상기 기준 클럭신호(ΦREF)의 첫번째 라이징 에지와 시점 t2에서 나타나는 상기 입력 클럭신호(ΦOUT)의 첫번째 라이징 에지를 비교하여 업 신호(UP)를 도 2의 파형 UP과 같이 생성함을 알 수 있다.

한편, 도 3은 도 1의 제2 케이스에 따른 동작 타이밍도이다. ΦREF의 위상이 ΦOUT의 위상보다 270도 만큼 뒤서는 경우(lagging case)로 PFD의 검출동작이 수행될 때 다운 신호(DN)는 제2 플립플롭(F2)의 출력단(Q)을 통해 파형 DN과 같이 나타난다. 결국, 도 3의 경우에 위상 주파수 검출기(100)는 시점 t4에서 나타나는 상기 기준 클럭신호(ΦREF)의 두번째 라이징 에지와 시점 t3에서 나타나는 상기 입력 클럭신호(ΦOUT)의 첫번째 라이징 에지를 비교하여 다운 신호(DN)를 도 3의 파형 DN과 같이 생성함을 알 수 있다.

도 2와 도 3에서 상기 기준 클럭신호(ΦREF)와 상기 입력 클럭신호(ΦOUT)의 위상 관계는 90도의 차이로 동일하지만, PFD가 비교하는 에지들에 의존하여 두 가지의 서로 다른 출력들이 생성됨을 알 수 있다. 이는 도 4를 참조 시에 보다 쉽게 이해될 것이다.

도 4는 도 1의 입출력 특성을 보여주는 그래프이다.

도 4에서 가로축은 위상 (ΔΦ)을 나타내고, 세로축은 Vout를 가리킨다. 여기서, Vout는 업 신호와 다운 신호의 평균값들 간의 차로서 정의된다. 그래프(GR1)는 상기 PFD(100)의 입출력 특성을 나타낸다.

참조부호 g1은 상기 기준 클럭신호(ΦREF)의 위상이 상기 입력 클럭신호(ΦOUT)의 위상보다 90도 만큼 앞서는 경우(leading case)에 의존하여 PFD 검출이 이루어지는 것을 나타낸다.

참조부호 g2는 상기 기준 클럭신호(ΦREF)의 위상이 상기 입력 클럭신호(ΦOUT)의 위상보다 270도 만큼 뒤서는 경우(lagging case)에 의존하여 PFD 검출이 이루어지는 것을 나타낸다.

이와 같이, 캡쳐되는 에지들에 따라 나타나게 되는 PFD의 완전히 다른 두 출력들은 DP-PLL 동작 시에 도 7에서와 같이 위상 보간 에러를 유발한다.

도 5는 도 1의 회로를 포함하는 전형적인 위상 로테이팅 위상동기회로의 블록도이다.

도 5를 참조하면, DP-PLL(501)은 제1,2 위상 주파수 검출기들(PFD1:100,PFD2:110), 제1,2 차아지 펌프들(CP1:120, CP2:130), 제1,2 가중부(122,132), 루프 필터(140), 전압 제어 발진기(150), 및 멀티플렉서(160)를 포함한다.

상기 PFD1(100)은 도 1과 같은 회로로 이루어진다. 또한, 상기 PFD2(110)도 도 1과 같은 회로로 이루어진다.

상기 PFD1(100)은 기준 클럭신호(ΦREF)의 위상과 제1 입력 클럭신호인 ΦOUT1의 위상을 비교하여 제1 업 신호(UP1) 또는 제1 다운 신호(DN1)를 출력한다.

상기 PFD2(110)은 기준 클럭신호(ΦREF)의 위상과 제2 입력 클럭신호인 ΦOUT2의 위상을 비교하여 제2 업 신호(UP2) 또는 제2 다운 신호(DN2)를 출력한다.

상기 제1 차아지 펌프(120)는 상기 제1 업 신호(UP1) 또는 제1 다운 신호(DN1)에 응답하여 차아지 펌핑을 수행한다. 상기 제1 가중부(weighting unit:122)는 상기 제1 차아지 펌프(120)에서 출력되는 차아지 펌핑 전류에 가중 팩터를 곱한다. 파인(FINE) 디지털 코드에 의해 제어되는 제1 웨이티드 차아지 펌핑 전류(ICP1)는 상기 제1 가중부(122)로부터 출력된다.

상기 제2 차아지 펌프(130)는 상기 제2 업 신호(UP2) 또는 제2 다운 신호(DN2)에 응답하여 차아지 펌핑을 수행한다. 상기 제2 가중부(weighting unit:132)는 상기 제2 차아지 펌프(130)에서 출력되는 차아지 펌핑 전류에 가중 팩터를 곱한다. 파인 바(/FINE) 디지털 코드에 의해 제어되는 제2 웨이티드 차아지 펌핑 전류(ICP2)는 상기 제2 가중부(132)로부터 출력된다.

상기 루프 필터(140)는 상기 제1,2 웨이티드 차아지 펌핑 전류(ICP1,ICP2)를 수신하여 제어 전압을 생성한다.

링 타입의 전압 제어 발진기(150)는 상기 루프 필터(140)로부터 인가되는 상기 제어 전압에 의존하여 발진 주파수를 출력한다.

상기 멀티플렉서(160)는 코아스 디지털 코드 COARSE에 응답하여 상기 전압 제어 발진기(150)로부터 출력되는 복수의 입력 클럭신호들 중에서 제1,2 입력 클럭신호들(ΦOUT1,ΦOUT2)을 선택한다. 여기서, 상기 제1,2 입력 클럭신호들(ΦOUT1,ΦOUT2)은 서로 인접한 클럭신호들로서, 90도 만큼의 위상차를 가질 수 있다. 예를 들어, 제1 입력 클럭신호(ΦOUT1)의 위상은 제2 입력 클럭신호(ΦOUT2)의 위상보다 90도 만큼 앞설 수 있다.

상기 제1,2 입력 클럭신호들(ΦOUT1,ΦOUT2)은 상기 PFD1(100)과 상기 PFD2(110)에 궤환적으로 각기 인가된다.

상기 제1,2 웨이티드 차아지 펌핑 전류(ICP1,ICP2)는 상기 파인 FINE 디지털 코드에 의해 상보적으로 제어된다. 여기서, 전체 전류(ICP1+ICP2)는 일정하며, 상기 제1 웨이티드 차아지 펌핑 전류(ICP1)와 상기 제2 웨이티드 차아지 펌핑 전류(ICP2)의 비는 상기 기준 클럭신호(ΦREF)에 대하여, 상기 제1,2 입력 클럭신호들(ΦOUT1,ΦOUT2)의 위상을 결정한다.

즉, 기준 클럭신호(ΦREF)는 다음과 같이, 기준 클럭신호(ΦREF) = αΦOUT1+ (1-α)ΦOUT2 (0 ≤α≤1) 이 된다.

상기 α는 CP1의 가중 팩터이다. 예를 들어, ICP1이 ICP2보다 크면(즉 α가 0.5보다 크면) ΦOUT1은 ΦREF에 상대적으로 더 가까이에 얼라인된다. 반면에 ICP2이 ICP1보다 크면(즉 α가 0.5보다 작으면) ΦOUT2가 ΦREF에 상대적으로 더 가까이에 얼라인된다. 이러한 방식으로 ΦREF의 위상은 정밀하게 제어되고, ΦOUT1과 ΦOUT2의 사이에 록킹(locked)된다.

그러나 도 5와 같은 PLL의 위상 보간 스키마는 도 1 내지 도 3을 통해 설명된 바와 같은 PFD의 구조적 특성에 기인하여, 잠재적인 문제를 안고 있다.

예를 들어, 0도와 90 사이에서 위상 보간이 수행되어야 할 경우에 90도와 360도 사이의 위상 보간이 DP-PLL 내에서 수행되면 위상 보간 동작의 에러가 발생된다.

도 6은 도 5에 따른 소망(desired)위상 보간을 나타내는 동작 타이밍도이다.

도 6을 참조하면, CP1의 가중 팩터 α는 0.75 인 경우에 도 5의 DP-PLL의 위상 보간 관련 동작 타이밍이 나타나 있다.

도 5의 PFD1(100)은, 제1 입력 클럭신호(ΦOUT1)의 위상이 기준 클럭신호(ΦREF)의 위상보다 50 피코초(ps)만큼 앞선 것에 의존하여, 제1 다운 신호(DN1)를 파형 DN1과 같이 생성한다. 여기서, 제1 입력 클럭신호(ΦOUT1)의 한 주기는 800 피코초(ps)로 가정하였다.

한편, PFD2(110)은, 제2 입력 클럭신호(ΦOUT2)의 위상이 기준 클럭신호(ΦREF)의 위상보다 150 피코초(ps)만큼 뒷선 것(lag))에 의존하여, 제2 업 신호(UP2)를 파형 UP2과 같이 생성한다.

결국, 도 6의 위상 보간 동작은 시점들 t1,t2 에서의 두 라이징 에지를 비교하는 동작 즉, 제1 입력 클럭신호(ΦOUT1)의 위상이 제2 입력 클럭신호(ΦOUT2)의 위상보다 90도 만큼 앞서는 경우의 동작에 근거하여 수행된다.

따라서 도 6의 위상 보간 동작 타이밍은 도 5의 DP-PLL에 대한 소망 위상 보간 동작이 된다. 그러나, 도 5의 DP-PLL이 도 7과 같은 위상 보간 동작을 수행하면 동작 에러가 발생된다.

도 7은 도 5에 따른 비소망 위상 보간을 나타내는 동작 타이밍도이다.

도 7을 참조하면, CP1의 가중 팩터 α는 0.75 인 경우에 도 5의 DP-PLL의 위상 보간 관련 동작 타이밍이 나타나 있다.

시점 t5를 기준으로 보면 제1 입력 클럭신호(ΦOUT1)의 위상은 제2 입력 클럭신호(ΦOUT2)의 위상보다 270도 만큼 뒷서는 경우라고 할 수 있다.

도 5의 PFD1(100)은, 제1 입력 클럭신호(ΦOUT1)의 위상이 기준 클럭신호(ΦREF)의 위상보다 150 피코초(ps)만큼 뒷선 것에 의존하여, 제1 업 신호(UP1)를 파형 UP1과 같이 생성한다. 여기서, 제1 입력 클럭신호(ΦOUT1)의 한 주기는 800 피코초(ps)로 가정하였다.

한편, PFD2(110)은, 제2 입력 클럭신호(ΦOUT2)의 위상이 기준 클럭신호(ΦREF)의 위상보다 450 피코초(ps)만큼 앞선 것에 의존하여, 제2 다운 신호(DN2)를 파형 DN2과 같이 생성한다.

결국, 도 7의 위상 보간 동작은 시점들 t3,t5 에서의 두 라이징 에지를 비교하는 동작 즉, 제1 입력 클럭신호(ΦOUT1)의 위상이 제2 입력 클럭신호(ΦOUT2)의 위상보다 270도 만큼 뒤서는 경우의 동작에 근거하여 수행된다.

따라서, 도 7의 위상 보간 동작 타이밍은 도 5의 DP-PLL에 대한 비소망 위상 보간 동작이 된다. 즉, 도 5의 DP-PLL이 도 7과 같은 위상 보간 동작을 수행하면 위상 보간 에러를 초래한다.

상술한 바와 같이, 도 5와 같은 전형적인 DP-PLL은 도 1과 같은 듀얼 위상 주파수 검출기를 구비하므로, 위상 보간 에러를 가질 수 있다.

따라서, 본 발명의 개념적 실시 예에서는 도 3이나 도 7과 같은 업 신호 또는 다운 신호가 발생되는 것을 원천적으로 방지하는 새로운 회로 구조가 개시된다.

도 8은 본 발명의 개념적 실시 예에 따른 위상 로테이팅 위상동기회로의 블록도이다.

도 8을 참조하면, 위상 로테이팅 위상동기회로(500)는, 위상 로테이팅 위상동기회로(PLL) 동작을 수행하기 위해 루프 필터(140)와 전압 제어 발진기(150)를 공유하며 인에이블 신호에 응답하여 활성화되는 제1,2 아이덴티컬 루프들(115,116)을 포함한다.

또한, 상기 위상 로테이팅 위상동기회로(500)는, 코아스 신호(COARSE)의 천이에 응답하여 상기 제1,2 아이덴티컬 루프들(115,116)로 상기 인에이블 신호(EN)를 제공하는 위상 주파수 검출 콘트롤러(200)를 포함한다.

상기 위상 로테이팅 위상동기회로(500)는, 실시 예에 따라, 상기 전압 제어 발진기(150)로부터 출력되는 복수의 클럭신호들 중에서 제1,2 입력 클럭신호들(O1,O2)을 선택적으로 출력하는 멀티플렉서(160)를 포함할 수 있다.

도 8에서, 상기 제1 아이덴티컬 루프(115)는, 상기 인에이블 신호(EN)가 제1 논리 상태(예컨대 하이)인 경우에 기준 클럭신호(ΦREF)의 위상과 제1 입력 클럭신호(ΦOUT1)의 위상을 비교하여 제1 업 신호 또는 제1 다운 신호를 생성하는 제1 위상 주파수 검출기(100)와, 상기 제1 업 신호 또는 제1 다운 신호에 응답하여 제1 차아지 펌핑 전류를 생성하는 제1 차아지 펌프(121)를 포함할 수 있다.

상기 제1 차아지 펌프(121)는 도 12의 차아지 펌프(120) 및 가중부(122)를 포함하여 이루어진 웨이티드 차아지 펌프일 수 있다.

유사하게, 상기 제2 아이덴티컬 루프(116)는, 상기 인에이블 신호(EN)가 제1 논리 상태인 경우에 상기 기준 클럭신호(ΦREF)의 위상과 제2 입력 클럭신호(ΦOUT2)의 위상을 비교하여 제2 업 신호 또는 제2 다운 신호를 생성하는 제2 위상 주파수 검출기(110)와, 상기 제2 업 신호 또는 제2 다운 신호에 응답하여 제2 차아지 펌핑 전류를 생성하는 제2 차아지 펌프(131)를 포함할 수 있다.

마찬가지로, 상기 제2 차아지 펌프(131)는 웨이티드 차아지 펌프일 수 있다.

상기 전압 제어 발진기(150)는 상기 제1,2 입력 클럭신호들(O1,O2)을 생성하는 링 타입 전압 제어 발진기일 수 있으며, 상기 제1,2 입력 클럭신호들(O1,O2)의 위상 차는 90도 이내 일 수 있다.

도 8의 경우에, 상기 위상 주파수 검출 콘트롤러(200)는, 상기 코아스 신호의 천이를 검출하는 펄스 발생기(도 10의 210)와, 상기 펄스 발생기의 출력을 데이터 입력단(D)으로 수신하고 상기 제2 입력 클럭신호(ΦOUT2)를 클럭 입력단(CK)으로 수신하여 래치 동작을 수행함에 의해 상기 인에이블 신호(EN)를 래치 출력단(Q)을 통해 생성하는 플립플롭(도 10의 214)을 포함할 수 있다. 즉, 도 8에서의 상기 위상 주파수 검출 콘트롤러(200)는 도 10 또는 도 11의 회로에서 선택기(212)가 제거된 구조를 갖는다.

도 8과 같이 구성된 위상 로테이팅 위상동기회로(500)는, 상기 PFDC(200)의 인에이블 신호(EN)가 하이 논리 상태일 때만 동작되므로, 전술한 도 7에서와 같은 위상 보간 에러가 발생되지 않는다.

도 9는 도 8중 위상 주파수 검출기(100)의 예시적 구현 회로도이다.

도 9를 참조하면, 위상 주파수 검출기(PFD)는 인에이블 신호(EN) 입력(input)을 갖는 제1,2 플립플롭들(F1,F2)을 포함한다.

상기 제1,2 플립플롭들(F1,F2)의 각각의 입력단(D)에 연결된 노드(A)는 인에이블 신호(EN)의 상태에 따라 전원전압(VDD)이나 접지전압(GND)중 하나의 레벨로 된다. 따라서, 상기 노드(A)의 전압 레벨이 논리 로우인 상태에서는 상기 제1,2 플립플롭들(F1,F2)의 동작은 비활성화된다.

결국, 클럭단(CK)에 인가되는 입력 클럭신호들(ΦREF,ΦOUT)에서 천이들이 있는 경우라 하더라도, 상기 PFD(100)는 상기 인에이블 신호(EN)가 하이로 갈 때 까지 상기 입력 클럭신호들(ΦREF,ΦOUT)의 위상들을 비교하지 않는다.

도 9에서 제1 플립플롭(F1)의 입력단(D)은 상기 인에이블 신호(EN)의 상태에 따라 논리 하이 또는 논리 로우로 된다.

마찬가지로, 제2 플립플롭(F2)의 입력단(D)은 상기 인에이블 신호(EN)의 상태에 따라 논리 하이 또는 논리 로우로 된다.

앤드 게이트(AN1)는 상기 제1,2 플립플롭들(F1,F2)의 각각의 출력단(Q)의 업 신호(UP) 및 다운 신호(DN)를 수신하여 앤드(AND)응답을 생성한다. 상기 앤드 게이트(AN1)에 의해 생성된 앤드 응답은 상기 제1,2 플립플롭들(F1,F2)의 각각의 리셋단(Reset)에 인가된다.

도 9에서와 같이 인에이블 신호(EN) 입력단을 갖는 PFD(100)는 인에이블 신호(EN)가 로우일 때 디세이블되고, 인에이블 신호(EN)가 하이일 때 상기 입력 클럭신호들(ΦREF,ΦOUT)의 위상들을 비교하여 업 신호(UP) 또는 다운 신호(DN)를 생성한다. PFD(100)는 상기 인에이블 신호(EN)가 하이로 유지된 이후에 수신되는 상기 입력 클럭신호들(ΦREF,ΦOUT)의 라이징 에지들을 비교한다. 한편, 인에이블 신호(EN)가 로우인 동안에는 상기 PFD(100)는 상기 입력 클럭신호들(ΦREF,ΦOUT)의 라이징 에지들을 비교하지 않으므로, 상기 업 신호(UP) 또는 다운 신호(DN)는 항상 0(로우)이 된다.

도 9의 PFD는 도 8의 PFD1(100) 및 PFD2(110)에 각기 대응될 수 있다. 즉, 도 8의 PFD1(100) 및 PFD2(110)는 도 9의 PFD로 각기 구성된다.

도 10은 도 8중 위상 주파수 검출 콘트롤러의 예시적 구현 회로도이다.

실질적으로, 도 8중 위상 주파수 검출 콘트롤러(200)는 도 10의 회로 구성에서 선택기(212)가 제거된 구조이다. 이 경우에 멀티플렉서(160)의 제2 입력 클럭신호(ΦOUT2)는 입력 신호(O2)로서 플립플롭(214)의 클럭 입력단(CK)으로 직접적으로 인가된다.

한편, 도 10의 회로 구성은 도 14의 위상 주파수 검출 콘트롤러(200)를 구현할 수 있다. 이 경우에 상기 선택기(212)가 회로 구성에 포함된다.

도 10에서의 펄스 발생기(210)는 인버터(210-1), 지연기들(210-2,210-3), 낸드 게이트들(210-4,210-5), 및 앤드 게이트(210-6)를 포함할 수 있다.

코아스 디지털 코드 COARSE가 인가될 때, 상기 펄스 발생기(210)는 상기 앤드 게이트(210-6)를 통해 출력 펄스(OUT)를 생성한다.

상기 출력 펄스(OUT)는 도 10의 플립플롭(214)의 입력단(D)으로 인가된다. 상기 플립플롭(214)는 래치 동작을 수행하여 도 13의 파형 EN과 같은 인에이블 신호(EN)를 생성한다. 여기서, 파형 EN과 같은 인에이블 신호(EN)의 로우 구간(또는 디세이블 구간)은 상기 지연기들(210-2,210-3)의 지연량 설정을 조절함에 의해 증감될 수 있다.

위상 주파수 검출 콘트롤러(200)는 COARSE 신호의 천이(Transition)가 발생할 때마다 원하는 에지들을 검출하기 위해 인에이블 신호(EN)를 생성한다. 즉 위상 보간(Interpolation)의 범위가 바뀔 시 PFD1,2(100,110)는 일정시간 동안 디세이블되고, 특정한 시점에서 상기 인에이블 신호(EN)가 활성화되면 PFD1,2(100,110)는 다시 인에이블된다.

도 11은 도 8중 위상 주파수 검출 콘트롤러의 또 다른 예시적 구현 회로도이다.

도 11을 참조하면, 위상 주파수 검출 콘트롤러(200)는 선택기(212), 플립플롭들(211,213), 및 배타적 논리합 게이트(215)를 포함한다. 실질적으로, 도 8중 위상 주파수 검출 콘트롤러(200)는 도 11의 회로 구성에서도 선택기(212)가 제거된 구조이다. 이 경우에 멀티플렉서(160)의 제2 입력 클럭신호(ΦOUT2)는 플립플롭들(211,213)의 클럭 입력단(CK)으로 직접적으로 인가된다. 한편, 도 11의 회로 구성은 도 14의 위상 주파수 검출 콘트롤러(200)를 구현할 수 있다. 이 경우에 상기 선택기(212)가 회로 구성에 포함된다.

도 11의 위상 주파수 검출 콘트롤러(200)는 도 13의 파형 EN과 같은 인에이블 신호(EN)의 로우 구간(또는 디세이블 구간)을 제1,2 입력 클럭신호들(ΦOUT1,ΦOUT2)의 한 주기 만큼 유지한다. 결국, 제1,2 입력 클럭신호들(ΦOUT1,ΦOUT2)의 주파수가 변하면 도 11의 회로 구조에 기인하여 인에이블 신호(EN)의 로우 구간도 그에 따라 변화된다.

도 12는 도 8의 위상 로테이팅 위상동기회로의 구체 블록도이다.

도 12를 참조하면, PFD1(100), CP1(120), 및 가중부(122)는 도 8의 제1 아이덴티컬 루프(115)에 대응되고, PFD2(110), CP2(130), 및 가중부(132)는 도 8의 제2 아이덴티컬 루프(116)에 대응된다.

제1,2 아이덴티컬 루프들(115,116)은 인에이블 신호(EN)에 응답하여 활성화되어 위상 로테이팅 위상동기회로(PLL) 동작을 수행한다. 루프 필터(140)와 전압 제어 발진기(150)는 상기 제1,2 아이덴티컬 루프들(115,116)에 공유적으로 사용된다.

PFDC(200)는 디지털 코드인 코아스 신호(COARSE)와 제2 입력 클럭신호(ΦOUT2)를 수신하여 상기 인에이블 신호(EN)를 생성한다.

PFD1(100)은 상기 인에이블 신호(EN)가 하이(HIGH)인 경우에 기준 클럭신호(ΦREF)의 위상과 제1 입력 클럭신호(ΦOUT1)의 위상을 비교하여 제1 업 신호(UP1) 또는 제1 다운 신호(DN1)를 생성한다.

PFD2(110)은 상기 인에이블 신호(EN)가 하이(HIGH)인 경우에 기준 클럭신호(ΦREF)의 위상과 제2 입력 클럭신호(ΦOUT2)의 위상을 비교하여 제2 업 신호(UP2) 또는 제2 다운 신호(DN2)를 생성한다.

멀티플렉서(160)로부터 선택적으로 출력된 상기 제1,2 입력 클럭신호들(ΦOUT1,ΦOUT2) 간의 위상 차가 90도라고 할 경우에 도 12의 PFDC(200)로부터 생성되는 인에이블 신호(EN)와 PFD1,2(100,110)로부터 생성되는 업/다운 신호들의 타이밍은 도 13에 나타나 있다.

도 13은 도 12에 따른 동작 타이밍도이다.

도 13을 참조하면, 제1,2 입력 클럭신호들(ΦOUT1,ΦOUT2) 간의 위상 차가 90 도이고, 상기 제1 입력 클럭신호(ΦOUT1)의 주기가 800 피코초인 동작 타이밍이 보여진다.

인에이블 신호(EN)는 올바른 타임에서 PFD1,2(100,110)를 활성화하기 위해 제2 입력 클럭신호(ΦOUT2)에 응답하여 변화된다. 인에이블 신호(EN)가 로우 상태인 동안에 양 업다운 신호들(DN1,UP2)은 입력 위상차에 상관없이 로우이다. 반면에 인에이블 신호(EN)가 하이로 가면 출력 신호들인 양 업다운 신호들(DN1,UP2))은 파형들 DN1,UP2에서 보여지는 바와 같이 발생되기 시작한다.

PFDC(200)는 화살부호 AR1에서 보여지는 것처럼, 시점 t1에서 제2 입력 클럭신호(ΦOUT2)의 라이징 에지에 응답하여 시점 t2에서 인에이블 신호(EN)를 생성한다. 상기 시점 t1 과 t2간의 딜레이 tEN는 PFDC(200)의 동작 딜레이이다.

결국, PFD1,2(100,110)는 시점 t2에서 발생되는 하이 상태의 인에이블 신호(EN)에 의해 인에이블된다. 따라서 PFD1,2(100,110)는 시점들 t3,t4에서 발생되는 두개의 소망된(desired) 라이징 에지들의 직전에 위상 비교하는 동작을 시작할 수 있게 된다. 따라서, 도 13의 경우에는 비소망되는 보간 동작이 일어나지 않는다.

도 14는 본 발명의 다른 실시 예에 따른 위상 로테이팅 위상동기회로의 블록도이다.

도 5의 DP-PLL의 경우에 소망 위상은 0도와 90도 사이였음에도 90도와 360도 간에서 위상이 보간될수 있었다. 이러한 보간 에러는 도 12에서와 같이 PFD의 올바른 액티베이션 타임을 세트하는 PFDC(200)의 사용에 의해 회피되었다.

DP-PLL 구조가 보다 간단하면서도 보간 에러를 갖지 않는 DP-PLL이 요망될 수 있다. 이러한 관점에서 DP-PLL의 새로운 구조가 도 14에서 보여진다.

보간 에러(Interpolation Error)가 없는 도 14의 DP-PLL(510)은 MUX-Free DP-PLL 로서, 도 12에서 보여지는 멀티플렉서(160)가 제거된 구조이다.

도 14의 상세는 도 15에서 보여진다.

도 15는 도 14의 위상 로테이팅 위상동기회로의 구체 블록도이다. 도 16은 도 15에 따른 동작 타이밍도 이고, 도 17은 도 15에 따른 또 다른 동작 타이밍도 다.

우선, 도 15를 참조하면, 멀티플렉서(Multiplexer)가 없이도 360°의 위상 로테이션(Phase rotation)이 수행되는 DP-PLL의 구조가 보여진다.

PFD1(100), CP1(120), 및 가중부(122)는 제1 아이덴티컬 루프에 포함되고, PFD2(110), CP2(130), 및 가중부(132)는 제2 아이덴티컬 루프에 포함된다.

제1,2 아이덴티컬 루프들은 인에이블 신호(EN)에 응답하여 활성화되어 위상 로테이팅 위상동기회로(PLL) 동작을 수행한다. 루프 필터(140)와 전압 제어 발진기(150)는 상기 제1,2 아이덴티컬 루프들에 공유적으로 사용된다.

PFDC(200)는 1비트 디지털 코드인 코아스 신호(COARSE)와 제1,2 입력 클럭신호(Φ0,Φ180)를 수신하여 인에이블 신호(EN)를 생성한다.

PFD1(100)은 상기 인에이블 신호(EN)가 하이(HIGH)인 경우에 기준 클럭신호(ΦREF)의 위상과 제1 입력 클럭신호(Φ0)의 위상을 비교하여 제1 업 신호(UP1) 또는 제1 다운 신호(DN1)를 생성한다.

PFD2(110)은 상기 인에이블 신호(EN)가 하이(HIGH)인 경우에 기준 클럭신호(ΦREF)의 위상과 제2 입력 클럭신호(Φ180)의 위상을 비교하여 제2 업 신호(UP2) 또는 제2 다운 신호(DN2)를 생성한다.

전압 제어 발진기(150)는 상기 제1,2 입력 클럭신호들(Φ0,Φ180)을 포함하여 8개의 클럭 신호들을 생성한다.

도 15에서의 위상 보간은 두개의 고정된 클럭 위상들 예를 들면, Φ0과 Φ180 사이에서 수행될 수 있다. PFD1,2(100,110)는 Φ0과 Φ180을 멀티플렉서 없이 각기 직접적으로 사용한다. 대신에 DP-PLL은 위상이 0도 내지 180도 사이(도 16) 또는 180도 내지 360도 사이(도 17)에서 보간될 수 있도록 하기 위해, PFD1,2(100,110)의 액티베이션 타임을 적절히 잘 조절한다. PFDC(200)는 소망되는 위상에 의존된 액티베이션 타임을 조절하기 위해 Φ0과 Φ180을 제1,2 입력 클럭신호들로서 수신한다.

코아스 디지털 코드가 변화할 때 마다, PFD1,2(100,110)는 쇼트 타임(일반적으로 클럭 주기)동안 펄스(Pulse) 만큼 비활성화되고, 보간 랜지(예를 들면 코아스 디지털 코드의 현재 값)에 의존하여 Φ0 또는 Φ180에 응답하여 도 16의 화살부호 AR10으로 나타난 바와 같이 다시 활성화된다. 도 16에서 보여지는 시점들 t10,t20에서의 Φ0과 Φ180 간을 보간하기 위해 PFD1,2(100,110)는 Φ180의 라이징 에지에서 하이로 천이되는 인에이블 신호(EN)에 의해 동시에 인에이블된다.

한편, 도 17의 경우에, 시점들 t30,t40에서의Φ180과 Φ360 간을 보간하기 위해 PFD1,2(100,110)는 도 17의 화살부호 AR11으로 나타난 바와 같이 Φ0의 라이징 에지에서 하이로 천이되는 인에이블 신호(EN)에 의해 동시에 인에이블된다. 따라서 클럭 위상은 360도 로테이트될 수 있다.

도 15의 DP-PLL은 예를 들어 65 나노 씨모오스 공정으로 구현될 수 있다. 코아스 콘트롤용 1비트와 파인 콘트롤용 4비트를 합한 5비트의 디지털 코드가 사용되어질 수 있으며 위상 보간의 레졸루션은 25 피코초 정도일 수 있다. 싱글 전압 제어 발진기(150)로부터 8개의 멀티 위상 1.25 GHz 클럭 신호들이 5비트 디지털 코드에 따라 동시에 조정될 수 있다.

이러한 위상 보간 스키마는 DP-PLL의 전체 토폴로지를 더 간단히 만들어, 멀티플렉서와 PLL의 메인 루프상의 관련된 신호 패쓰를 제거한다. 도 15의 회로구조는 PLL 내부의 클럭 패쓰(path)를 짧게 만들고 전력소모량을 더욱 줄이는 효과가 있다.

도 18은 본 발명이 적용된 위상 보간 기반의 클럭 데이터 리커버리 회로의 블록도이다.

도 18을 참조하면, 클럭 데이터 리커버리(CDR) 회로(600)는 샘플링 및 래치부(400), 디지털 루프 필터(450), 및 DP-PLL(500 또는 510)을 포함한다.

상기 DP-PLL(500 또는 510)은 기준 클럭ΦREF을 이용하여 주파수가 일정한 클럭신호들을 생성한다.

디지털 루프 필터(450)는 입력 신호에 대한 루프 필터링을 수행하여 보다 완만한 변화를 가지는 루프 필터링 출력을 생성한다. 상기 루프 필터링 출력은 상기 DP-PLL(500 또는 510)의 클럭신호들의 위상을 조절하는데 사용된다. 상기 루프 필터링 출력이 예를 들어 5비트의 코드라고 할 경우에 상위 2비트는 DP-PLL의 COARSE 신호로 사용되고, 하위 3비트는 DP-PLL의 FINE 신호로서 사용될 수 있다.

상기 샘플링 및 래치부(400)는 위상이 조절된 클럭신호들을 이용하여 데이터(Data)를 복원한다. 여기서 데이터(Data)를 복원(recover)한다는 것은 수신 데이터(Data)를 정렬된 클럭신호를 이용하여 래치(latch)출력하는 것을 의미한다.

도 18의 클럭 데이터 리커버리(CDR) 회로(600)에서, 상기 DP-PLL(500 또는 510)은 본 발명의 실시 예들을 통해 설명된 바와 같은 DP-PLL이다. 따라서, PLL의 위상 보간 에러가 방지 또는 최소화되어, CDR 회로의 리커버리 동작 퍼포먼스가 보다 안정적으로 개선될 수 있다.

칩들 사이의 통신 시스템이 점차 고속화, 대용량화되는 추세이다. 하드웨어의 복잡성과 전력, 가격 등의 이유로 인하여 송신단에서는 동기를 맞추는 클럭(clock)을 제외한 데이터(data) 정보만을 수신단으로 보내는 방식이 사용되어 진다. 이때 수신단은 제한된 채널 대역폭으로 인해 왜곡된 데이터를 정확히 복원할 수 있는 클럭을 필요로 하게 된다. 대용량의 데이터 전송시 이런 클럭의 필요성은 더욱 커지게 되고, 수신된 데이터에 동기화된 안정적인 클럭을 발생시키는 구조는 시스템의 성능에 많은 영향을 주게 된다. 이에 따라 높은 전송률을 가지는 데이터로부터 동기화된 안정적인 클럭을 추출하는 클럭 데이터 복구(CDR: Clock Data Recovery)회로가 도 19의 수신기(1100)내에 사용될 수 있다.

도 19는 도 18의 회로가 적용된 데이터 통신 시스템의 블록도이다.

데이터 통신 시스템은 송신기(1000) 및 수신기(1100)를 포함한다.

송신기(1000)는 전송라인(L10)을 통해 데이터를 전송한다.

수신기(1100)는 도 18에서와 같은 CDR(600)과 디멀티플렉서(700)를 포함할 수 있다.

상기 CDR(600)은 PLL에서 출력된 클럭의 라이징 에지(rising edge)가 데이터 펄스의 가운데에 정렬되도록 조절한다. 그리고 데이터에 정렬된 클럭을 이용하여 데이터를 복구한다.

상기 디멀티플렉서(700)는 상기 CDR(600)과 연결되어, 멀티플렉싱된 전송 데이터를 디멀티플렉싱하는 기능을 수행한다.

동기 반도체 메모리 장치에서의 동작 스피드가 빨라짐에 따라, PLL의 동작 특성이 더욱 중요해질 수 있다. 예를 들어, DDR SDRAM (Double Data Rate Synchronous Dynamic Random Access Memory)에서의 리드 레이턴시(latency) 동작과 온다이 터미네이션(이하 ODT:On Die Termination)기술의 적용은 클럭의 동기(synchronous)동작을 기본적으로 요구하므로, PLL이 내장될 수 있다. 또한, 로우 파워(low power)의 구현을 위해 PLL에서 소모되는 파워를 효과적으로 줄이는 대책도 요구될 수 있다.

한편, ODT 기술은 SSTL(Stub Series Termination Logic) 기반의 시스템과 메모리 간의 인터페이스에서 신호의 반사(signal reflection) 등을 최소화함으로써 신호의 보전성(signal integrity)을 향상시키기 위하여 도입되었다. 결국, 기존에는 마더보드(motherboard)가 터미네이션 전압(VTT: Termination Voltage)을 제공해왔다. 그러나, ODT기술을 이용함으로써 DDR2 스펙 이상의 SDRAM에서는 DRAM과 메모리 콘트롤러(memory controller)가 터미네이션 전압을 제공할 수 있게 되었다.

도 19의 경우에, 수신기의 CDR 내의 PLL의 위상 보간 에러가 방지 또는 최소화될 수 있으므로, 수신기의 데이터 수신 퍼포먼스가 보다 안정적으로 개선될 수 있다.

도 20은 데이터 처리 장치에 적용된 본 발명의 응용 예를 도시한 블록도이다.

도 20을 참조하면, 데이터 처리 장치(2000)는 메모리(1400)를 포함하는 컴퓨터 회로(802), 입력 장치들(804), 출력 장치들(806), 및 데이터 스토리지 장치들(808)을 포함할 수 있다. 또한, 사용자 편의를 위해 데이터 처리 장치(2000)에 는 사용자 입력부(812)가 더 포함될 수 있다. 상기 사용자 입력부(812)는 숫자키, 기능키 등을 포함하는 입력 소자일 수 있으며, 상기 전자 시스템과 사람간을 인터페이싱하는 역할을 한다.

그러한 경우에 데이터 처리 장치(2000)의 컴퓨터 회로(802)나 데이터 스토리지 장치들(808)은 본 발명의 실시 예들을 통해 설명된 바와 같은 DP-PLL을 구비할 수 있으므로, 위상 보간 에러가 방지 또는 최소화된다. 따라서, 데이터 처리 장치(2000)의 동작 퍼포먼스가 개선될 수 있다.

데이터 스토리지 장치들(808)은 불휘발성 반도체 메모리 장치로 일부 구현될 수 있다. 불휘발성 메모리 셀들을 포함하는 불휘발성 반도체 메모리 장치는, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자 (Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)일 수 있다.

상기 불휘발성 메모리 셀은 한 메모리 셀당 하나의 비트 또는 다수의 비트들을 저장할 수 있다.

도 21은 모바일 기기에 적용된 본 발명의 응용 예를 도시한 개략적 회로 블록도이다.

도 21을 참조하면, 모바일 기기는 모뎀(1010), CPU(1001), DRAM(1050), 플래시 메모리(1040), 디스플레이 유닛(1020), 및 입력 유닛(1030)을 포함한다.

상기 모뎀(1010)은 통신 데이터의 변복조 기능을 수행한다.

상기 CPU(1001)는 미리 설정된 프로그램에 따라 상기 모바일 기기의 제반 동작을 제어한다.

상기 DRAM(1050)은 상기 CPU(1001)의 메인 메모리로서 기능하며 동기타입 디램일 수 있다.

상기 플래시 메모리(1040)는 노어 타입 혹은 낸드 타입 플래시 메모리일 수 있다.

상기 디스플레이 유닛(1020)은 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 터치 스크린을 가질 수 있다. 상기 디스플레이 유닛(1020)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.

상기 입력 유닛(1030)은 숫자키, 기능키 등을 포함하는 입력 소자일 수 있으며, 상기 전자 기기와 사람간을 인터페이싱하는 역할을 한다.

상기 모바일 기기는 모바일 통신 장치나 필요한 경우에 구성 요소를 가감하여 스마트 카드나 SSD로서 기능할 수 있다.

상기 모바일 기기는 별도의 인터페이스를 통해 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.

상기 인터페이스는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCIE(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 및 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나일 수 있다.

비록 도면에는 도시되지 않았지만, 상기 모바일 기기에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 자명하다.

필요한 경우에 상기 CPU(1001), DRAM(1050), 및 플래시 메모리(1040)는 하나의 칩으로 제조 또는 패키징될 수 있다.

상기 모바일 기기를 형성하는 칩은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 칩은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.

비록, 도 21에서 플래시 메모리가 채용되는 것을 예로 들었으나, 다양한 불휘발성 스토리지가 사용될 수 있다.

상기 불휘발성 스토리지는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장할 수 있다.

상기 모바일 기기에서, CPU(1001), DRAM(1050), 또는 플래시 메모리(1040)는 본 발명의 실시 예들을 통해 설명된 바와 같은 DP-PLL을 내부적으로 구비할 수 있으므로, 위상 보간 에러가 방지 또는 최소화된다. 따라서, 모바일 기기의 클럭 동기 동작이 안정화되어 동작 퍼포먼스가 개선될 수 있다.

이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, DP-PLL의 회로 구성을 변경하거나, 인에이블 신호 생성 방식을 변경할 수 있다.

또한, 본 발명의 개념에서는 DP-PLL을 위주로 설명되었으나, 이에 한정됨이 없이 위상 동기 분야에 본 발명이 확장적으로 적용될 수 있을 것이다.

*도면의 주요 부분에 대한 부호의 설명*
100: 제1 위상 주파수 검출기
110: 제2 위상 주파수 검출기
200: 위상 주파수 검출 콘트롤러

Claims (10)

1. 위상 로테이팅 위상동기회로에 있어서,
   루프 필터와 전압 제어 발진기를 공유하며 인에이블 신호에 응답하여 활성화되는 제1,2 아이덴티컬 루프들; 및
   상기 위상동기회로의 외부로부터 인가되는 코아스 신호의 천이에 응답하여 상기 제1,2 아이덴티컬 루프들로 상기 인에이블 신호를 제공하는 위상 주파수 검출 콘트롤러를 포함하는 위상동기회로.
   
2. 제1항에 있어서, 상기 제1 아이덴티컬 루프는,
   상기 인에이블 신호가 제1 논리 상태인 경우에 기준 클럭신호의 위상과 제1 입력 클럭신호의 위상을 비교하여 제1 업 신호 또는 제1 다운 신호를 생성하는 제1 위상 주파수 검출기; 및
   상기 제1 업 신호 또는 제1 다운 신호에 응답하여 제1 차아지 펌핑 전류를 생성하는 제1 차아지 펌프를 포함하는 위상동기회로.
   
3. 제2항에 있어서, 상기 제2 아이덴티컬 루프는,
   상기 인에이블 신호가 제1 논리 상태인 경우에 상기 기준 클럭신호의 위상과 제2 입력 클럭신호의 위상을 비교하여 제2 업 신호 또는 제2 다운 신호를 생성하는 제2 위상 주파수 검출기; 및
   상기 제2 업 신호 또는 제2 다운 신호에 응답하여 제2 차아지 펌핑 전류를 생성하는 제2 차아지 펌프를 포함하는 위상동기회로.
   
4. 제3항에 있어서, 상기 제1,2 입력 클럭신호들의 위상 차는 90도 이내인 위상동기회로.
   
5. 제4항에 있어서, 상기 전압 제어 발진기로부터 출력되는 복수의 클럭신호들 중에서 상기 제1,2 입력 클럭신호들을 선택적으로 출력하는 멀티플렉서를 더 포함하는 위상동기회로.
   
6. 제3항에 있어서, 상기 제1,2 입력 클럭신호들의 위상 차는 180도인 위상동기회로.
   
7. 제6항에 있어서, 상기 위상 주파수 검출 콘트롤러는,
   상기 코아스 신호의 천이를 검출하는 펄스 발생기;
   상기 제1,2 입력 클럭신호들 중 하나를 상기 코아스 신호의 상태에 따라 선택하는 선택기; 및
   상기 펄스 발생기의 출력을 데이터 입력단으로 수신하고 상기 선택기의 출력을 클럭 입력단으로 수신하여 래치 동작을 수행함에 의해 상기 인에이블 신호를 래치 출력단을 통해 생성하는 플립플롭을 포함하는 위상동기회로.
   
8. 인에이블 신호가 제1 논리 상태인 경우에 기준 클럭신호에 따라 래치된 출력을 업 신호로서 생성하는 제1 플립플롭;
   상기 인에이블 신호가 제1 논리 상태인 경우에 입력 클럭신호에 따라 래치된 출력을 다운 신호로서 생성하는 제2 플립플롭; 및
   상기 업 신호와 상기 다운 신호를 게이팅하여, 상기 기준 클럭신호의 위상과 상기 입력 클럭신호의 위상을 비교하는 동작을 함께 수행하는 상기 제1,2 플립플롭들을 리셋하는 논리 게이트를 포함하되,
   상기 인에이블 신호는 위상동기회로의 외부로부터 인가되는 코아스 신호의 상태가 천이될 때마다 제2 논리 상태의 구간을 가지는 상기 위상동기회로의 위상 주파수 검출기.
   
9. 삭제
10. 루프 필터와 전압 제어 발진기를 갖는 위상동기회로 내에 위상 주파수 검출기와 차아지 펌프로 이루어진 제1,2 아이덴티컬 루프를 준비하는 단계;
    상기 위상동기회로의 외부로부터 인가되는 코아스 신호의 천이가 있을 때, 상기 전압 제어 발진기로부터 수신되는 제1,2 입력 클럭신호들의 보간 랜지에 따라 선택된 하나의 입력 클럭신호의 라이징 에지에 대응하여 상기 제1,2 아이덴티컬 루프 내의 상기 위상 주파수 검출기를 액티베이팅하는 단계; 및
    상기 위상 주파수 검출기의 동작이 액티베이팅된 후에, 상기 위상동기회로에 대한 위상 로테이팅 위상동기회로 동작을 제어하는 단계를 포함하는 위상동기회로 동작 제어방법.

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