KR20170091286A - 지터감지회로 및 이를 이용한 반도체시스템 - Google Patents

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KR20170091286A
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Abstract

반도체시스템은 클럭을 출력하고, 데이터를 입출력하며, 다수의 모니터링신호의 레벨조합에 따라 전달경로의 지터량을 감지하는 제1 반도체장치 및 상기 클럭이 전달되는 상기 전달경로를 통해 생성되는 내부클럭과 상기 클럭의 주파수를 분주한 다수의 분주클럭의 위상차에 따라 레벨조합이 변경되는 상기 다수의 모니터링신호를 생성하는 제2 반도체장치를 포함한다.

Description

지터감지회로 및 이를 이용한 반도체시스템{JITTER DETECTION CIRCUIT AND SEMICONDUCTOR SYSTEM USING THE SAME}
본 발명은 전달경로의 지터량을 감지할 수 있는 지터감지회로 및 이를 이용한 반도체시스템에 관한 것이다.
반도체장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 반도체장치의 외부에서 주어지는 클럭(Clock)과 동기 되어 동작할 수 있는 소위 동기식(Synchronous) 장치가 등장하였다.
이와 같이 외부에서 주어지는 클럭(Clock)은 외부장치와 연결되는 외부 전달경로를 통해 전달되고, 전달된 클럭(Clock)은 내부 전달경로를 통해 클럭(Clock)과 동기 되어 동작하는 회로에 공급된다.
한편, 클럭(Clock)이 전달되는 전달경로에서 발생하는 누화(crosstalk), 임피던스 부정합(impedance mismatch), PVT(Process Voltage Temperatur)특성 변화, 심볼 간 간섭(ISI: Inter Symbol Interference) 등과 같은 여러 요인에 의해 클럭(Clock)에 지터(Jitter)가 발생한다. 따라서, 클럭(Clock)에 발생하는 지터(Jitter)를 감지하는 기술이 요구되고 있다.
본 발명은 클럭이 전달되는 내부 전달경로에서 발생한 지터량을 감지할 수 있는 지터감지회로 및 이를 이용한 반도체시스템을 제공한다.
이를 위해 본 발명은 외부에서 입력되는 클럭의 주파수를 분주하고, 위상을 조절하여 다수의 분주클럭을 생성하며, 상기 다수의 분주클럭의 위상의 조절동작이 완료되는 경우 인에이블되는 고정신호를 생성하는 다중위상클럭생성회로, 상기 클럭을 내부클럭으로 전달하는 전달경로 및 상기 내부클럭과 상기 다수의 분주클럭의 위상차에 따라 레벨조합이 변경되는 다수의 모니터링신호를 생성하는 모니터링회로를 포함하는 지터감지회로를 제공한다.
또한, 본 발명은 클럭을 출력하고, 데이터를 입출력하며, 다수의 모니터링신호의 레벨조합에 따라 전달경로의 지터량을 감지하는 제1 반도체장치 및 상기 클럭이 전달되는 상기 전달경로를 통해 생성되는 내부클럭과 상기 클럭의 주파수를 분주한 다수의 분주클럭의 위상차에 따라 레벨조합이 변경되는 상기 다수의 모니터링신호를 생성하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
본 발명에 의하면 클럭이 전달되는 전달경로에서 발생한 지터량을 감지할 수 있는 효과가 있다.
또한, 본 발명에 의하면 클럭이 전달되는 내부 전달경로에서 발생한 지터량정보를 포함하는 모니터링신호를 외부로 출력함으로써 외부에서 내부 전달경로의 지터량을 감지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 모니터링회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 주파수비교회로의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 2에 도시된 주파수비교회로의 동작을 설명하기 위한 표이다.
도 5는 도 2에 도시된 모니터링회로에 포함된 모니터링신호생성회로의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 모니터링신호생성회로에 포함된 비교부의 구성을 도시한 도면이다.
도 7은 도 5에 도시된 모니터링신호생성회로에 포함된 카운팅신호생성부의 구성을 도시한 블럭도이다.
도 8은 본 발명의 일 실시예에 따른 카운팅신호생성부의 동작을 설명하기 위한 그래프이다.
도 9는 본 발명의 다른 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 10은 도 9에 도시된 반도체시스템에 포함된 모니터링회로의 구성을 도시한 블럭도이다.
도 11은 도 1 내지 도 10에 도시된 반도체장치 및 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다.이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다. 제2 반도체장치(2)는 지터감지회로(10) 및 데이터입출력회로(20)를 포함할 수 있다.
제1 반도체장치(1)는 클럭(CLK)을 출력하고, 제1 내지 제K 데이터(DQ<1:K>)를 입출력하며, 제1 내지 제N 모니터링신호(MS<1:N>)를 수신할 수 있다. 클럭(CLK)은 주기적으로 토글링되는 신호로 설정될 수 있다. 제1 내지 제K 데이터(DQ<1:K>) 및 제1 내지 제N 모니터링신호(MS<1:N>)는 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 제1 내지 제K 데이터(DQ<1:K>) 및 제1 내지 제N 모니터링신호(MS<1:N>)는 각각 하나의 라인을 통해 순차적으로 전송될 수 있다. 제1 내지 제N 모니터링신호(MS<1:N>)는 후술하는 제2 반도체장치(2) 내부에 구비되는 전달경로(12)의 지터량 정보를 포함할 수 있다. 즉, 제1 반도체장치(1)는 제1 내지 제N 모니터링신호(MS<1:N>)를 통해 제2 반도체장치(2) 내부에 구비되는 전달경로(12)의 지터량을 감지할 수 있다.
지터감지회로(10)는 다중위상클럭생성회로(11), 전달경로(12) 및 모니터링회로(13)를 포함할 수 있다.
다중위상클럭생성회로(11)는 클럭(CLK)의 주파수를 분주하여 제1 내지 제4 분주클럭(DCLK<1:4>)을 생성하고, 제1 내지 제4 분주클럭(DCLK<1:4>)의 위상을 조절할 수 있다. 다중위상클럭생성회로(11)는 제1 내지 제4 분주클럭(DCLK<1:4>)의 위상조절동작이 완료되는 경우 인에이블되는 고정신호(LOCK)를 생성할 수 있다. 다중위상클럭생성회로(11)는 클럭(CLK)의 위상을 조절하는 일반적인 PLL회로 및 DLL회로로 구현될 수 있다.
전달경로(12)는 클럭(CLK)을 내부클럭(ICLK)으로 전달할 수 있다. 전달경로(12)는 일반적인 반도체장치에서 신호를 전달하는 경로로 설정될 수 있다. 전달경로(12)에서 신호를 전달하는 동작 중 발생하는 지터(Jitter)는 PVT특성 변화에 따라 불규칙적으로 발생할 수 있다.
모니터링회로(13)는 내부클럭(ICLK)과 제1 내지 제4 분주클럭(DCLK<1:4>)의 위상차에 따라 레벨조합이 변경되는 제1 내지 제N 모니터링신호(MS<1:N>)를 생성할 수 있다.
즉, 지터감지회로(10)는 전달경로(12)를 통해 생성되는 내부클럭(ICLK)과 제1 내지 제4 분주클럭(DCLK<1:4>)의 위상차를 비교하여 제1 내지 제N 모니터링신호(MS<1:N>)를 생성할 수 있다.
데이터입출력회로(20)는 라이트동작 시 내부클럭(ICLK)에 동기되어 외부에서 입력되는 제1 내지 제K 데이터(DQ<1:K>)를 제1 내지 제K 내부데이터(ID<1:K>)로 전달할 수 있다. 데이터입출력회로(20)는 리드동작 시 내부클럭(ICLK)에 동기되어 제1 내지 제K 내부데이터(ID<1:K>)를 제1 내지 제K 데이터(DQ<1:K>)로 전달할 수 있다. 제1 내지 제K 내부데이터(ID<1:K>)는 제2 반도체장치(2)에 구비되는 메모리셀(미도시)에 저장되는 데이터를 의미한다.
즉, 제2 반도체장치(2)는 클럭(CLK)이 전달되는 전달경로(12)를 통해 생성되는 내부클럭(ICLK)과 클럭(CLK)의 주파수를 분주한 제1 내지 제4 분주클럭(DCLK<1:4>)의 위상차에 따라 레벨조합이 변경되는 제1 내지 제N 모니터링신호(MS<1:N>)를 생성할 수 있다. 제2 반도체장치(2)는 내부클럭(ICLK)에 동기되어 제1 내지 제K 데이터(DQ<1:K>)를 입출력할 수 있다.
도 2를 참고하면, 본 발명의 일 실시예에 따른 모니터링회로(13)는 논리회로(14), 주파수비교회로(15) 및 모니터링신호생성회로(16)를 포함할 수 있다.
논리회로(14)는 낸드게이트(NAND11) 및 인버터(IV11)로 구현되고, 인에이블신호(EN)에 응답하여 내부클럭(ICLK)을 버퍼링하여 기준클럭(RCLK)을 생성할 수 있다. 논리회로(14)는 인에이블신호(EN)가 로직하이레벨로 인에이블되는 경우 내부클럭(ICLK)을 버퍼링하여 기준클럭(RCLK)을 생성할 수 있다. 인에이블신호(EN)는 전달경로(12)의 지터량을 감지하기 위하여 인에이블되는 신호로 설정될 수 있다.
주파수비교회로(15)는 제1 플립플롭(110), 제2 플립플롭(120), 제3 플립플롭(130) 및 제4 플립플롭(140)을 포함할 수 있다.
제1 플립플롭(110)은 제1 분주클럭(DCLK<1>)이 레벨천이하는 시점에 기준클럭(RCLK)을 래치하고, 래치된 기준클럭(RCLK)을 제1 레벨신호(FO<1>)로 출력할 수 있다.
제2 플립플롭(120)은 제2 분주클럭(DCLK<2>)이 레벨천이하는 시점에 기준클럭(RCLK)을 래치하고, 래치된 기준클럭(RCLK)을 제2 레벨신호(FO<2>)로 출력할 수 있다.
제3 플립플롭(130)은 제3 분주클럭(DCLK<3>)이 레벨천이하는 시점에 기준클럭(RCLK)을 래치하고, 래치된 기준클럭(RCLK)을 제3 레벨신호(FO<3>)로 출력할 수 있다.
제4 플립플롭(140)은 제4 분주클럭(DCLK<4>)이 레벨천이하는 시점에 기준클럭(RCLK)을 래치하고, 래치된 기준클럭(RCLK)을 제4 레벨신호(FO<4>)로 출력할 수 있다.
제1 내지 제4 플립플롭(110,120,130,140)이 기준클럭(RCLK)을 래치하여 제1 내지 제4 레벨신호(FO<1:4>)를 생성하기 위한 제1 내지 제4 분주클럭(DCLK<1:4>)의 레벨은 실시예에 따라 다양하게 설정될 수 있다.
즉, 주파수비교회로(15)는 제1 내지 제4 분주클럭(DCLK<1:4>)과 기준클럭(RCLK)의 위상을 비교하고, 비교결과에 따라 제1 내지 제4 레벨신호(FO<1:4>)를 생성할 수 있다. 주파수비교회로(15)가 제1 내지 제4 레벨신호(FO<1:4>)를 생성하는 동작은 후술하는 도면을 통해 구체적으로 설명하도록 한다.
모니터링신호생성회로(16)는 인에이블신호(EN) 및 고정신호(LOCK)에 응답하여 제1 내지 제4 레벨신호(FO<1:4>)의 레벨조합에 따라 레벨조합이 변경되는 제1 내지 제N 모니터링신호(MS<1:N>)를 생성할 수 있다.
좀더 구체적으로 도 3 및 도 4를 참고하여 주파수비교회로의 동작을 살펴보면 다음과 같다.
동작 설명에 앞서 제1 내지 제4 분주클럭(DCLK<1:4>)이 생성되는 동작을 설명하면 다음과 같다.
T1 시점에 제1 분주클럭(DCLK<1>)은 로직로우레벨에서 로직하이레벨로 레벨 천이한다.
T2 시점에 제2 분주클럭(DCLK<2>)은 로직로우레벨에서 로직하이레벨로 레벨 천이한다.
T3 시점에 제3 분주클럭(DCLK<3>)은 로직로우레벨에서 로직하이레벨로 레벨 천이한다.
T4 시점에 제4 분주클럭(DCLK<4>)은 로직로우레벨에서 로직하이레벨로 레벨 천이한다.
제1 내지 제4 분주클럭(DCLK<1:4>)은 클럭(CLK)의 위상을 분주하여 순차적으로 레벨천이 하도록 생성될 수 있다.
우선, 기준클럭(RCLK)이 T1 시점과 T2 시점 사이에 레벨천이 하는 경우(제1 경우)를 설명하면 다음과 같다.
T1 시점에 제1 플립플롭(110)은 로직로우레벨에서 로직하이레벨로 레벨천이하는 제1 분주클럭(DCLK<1>)에 의해 로직로우레벨의 기준클럭(RCLK)을 래치하여 로직로우레벨의 제1 레벨신호(FO<1>)를 생성한다.
T2 시점에 제2 플립플롭(120)은 로직로우레벨에서 로직하이레벨로 레벨천이하는 제2 분주클럭(DCLK<2>)에 의해 로직하이레벨의 기준클럭(RCLK)을 래치하여 로직하이레벨의 제2 레벨신호(FO<2>)를 생성한다.
T3 시점에 제3 플립플롭(130)은 로직로우레벨에서 로직하이레벨로 레벨천이하는 제3 분주클럭(DCLK<3>)에 의해 로직하이레벨의 기준클럭(RCLK)을 래치하여 로직하이레벨의 제3 레벨신호(FO<3>)를 생성한다.
T4 시점에 제4 플립플롭(140)은 로직로우레벨에서 로직하이레벨로 레벨천이하는 제4 분주클럭(DCLK<4>)에 의해 로직하이레벨의 기준클럭(RCLK)을 래치하여 로직하이레벨의 제4 레벨신호(FO<4>)를 생성한다.
즉, 도 4에 도시된 바와 같이 기준클럭(RCLK)이 T1 시점과 T2 시점 사이에 레벨천이 하는 경우(제1 경우) 제1 레벨신호(FO<1>)는 로직로우레벨(L)로 생성되고, 제2 레벨신호(FO<2>)는 로직하이레벨(H)로 생성되며, 제3 레벨신호(FO<3>)는 로직하이레벨(H)로 생성되고, 제4 레벨신호(FO<4>)는 로직하이레벨(H)로 생성된다.
다음으로, 기준클럭(RCLK)이 T3 시점과 T4 시점 사이에 레벨천이 하는 경우(제2 경우)를 설명하면 다음과 같다.
T1 시점에 제1 플립플롭(110)은 로직로우레벨에서 로직하이레벨로 레벨천이하는 제1 분주클럭(DCLK<1>)에 의해 로직로우레벨의 기준클럭(RCLK)을 래치하여 로직로우레벨의 제1 레벨신호(FO<1>)를 생성한다.
T2 시점에 제2 플립플롭(120)은 로직로우레벨에서 로직하이레벨로 레벨천이하는 제2 분주클럭(DCLK<2>)에 의해 로직로우레벨의 기준클럭(RCLK)을 래치하여 로직로우레벨의 제2 레벨신호(FO<2>)를 생성한다.
T3 시점에 제3 플립플롭(130)은 로직로우레벨에서 로직하이레벨로 레벨천이하는 제3 분주클럭(DCLK<3>)에 의해 로직로우레벨의 기준클럭(RCLK)을 래치하여 로직로우레벨의 제3 레벨신호(FO<3>)를 생성한다.
T4 시점에 제4 플립플롭(140)은 로직로우레벨에서 로직하이레벨로 레벨천이하는 제4 분주클럭(DCLK<4>)에 의해 로직하이레벨의 기준클럭(RCLK)을 래치하여 로직하이레벨의 제4 레벨신호(FO<4>)를 생성한다.
즉, 도 4에 도시된 바와 같이 기준클럭(RCLK)이 T3 시점과 T4 시점 사이에 레벨천이 하는 경우(제2 경우) 제1 레벨신호(FO<1>)는 로직로우레벨(L)로 생성되고, 제2 레벨신호(FO<2>)는 로직로우레벨(L)로 생성되며, 제3 레벨신호(FO<3>)는 로직로우레벨(L)로 생성되고, 제4 레벨신호(FO<4>)는 로직하이레벨(H)로 생성된다.
도 5를 참고하면, 본 발명의 일 실시예에 따른 모니터링신호생성회로(16)는 비교부(150), 카운팅신호생성부(160) 및 직렬변환부(170)를 포함할 수 있다.
비교부(150)는 고정신호(LOCK)가 인에이블되는 시점에 초기화되고, 제1 내지 제4 레벨신호의(FO<1:4>) 레벨을 비교하여 발생하는 펄스를 포함하는 제1 내지 제3 펄스신호(PUL<1:3>)를 생성할 수 있다.
카운팅신호생성부(160)는 인에이블신호가(EN) 인에이블되는 시점에 초기화되고, 제1 내지 제3 펄스신호(PUL<1:3>)의 펄스에 응답하여 카운팅되는 제1 내지 제3 카운팅신호(CNT1<1:M>, CNT2<1:M>, CNT3<1:M>)를 생성할 수 있다. 카운팅신호생성부(160)는 인에이블신호(EN)가 디스에이블되는 시점에 인에이블되는 제어신호(CON)를 생성할 수 있다.
직렬변환부(170)는 제어신호(CON)가 인에이블되는 경우 클럭(CLK)에 동기되어 제1 내지 제3 카운팅신호(CNT1<1:M>, CNT2<1:M>, CNT3<1:M>)를 직렬화하여 제1 내지 제N 모니터링신호(MS<1:N>)로 출력할 수 있다.
좀더 구체적으로 직렬변환부(170)는 클럭(CLK)에 동기되어 제1 카운팅신호(CNT1<1:M>)를 제1 내지 제M 모니터링신호(MS<1:M>)로 출력하고, 제2 카운팅신호(CNT2<1:M>)를 제M+1 내지 제2M 모니터링신호(MS<M+1:2M>)로 출력하며, 제3 카운팅신호(CNT3<1:M>)를 제2M+1 내지 제N 모니터링신호(MS<2M+1:N>)로 출력할 수 있다. 제1 내지 제N 모니터링신호(MS<1:N>)의 비트(N)은 제1 내지 제3 카운팅신호(CNT1<1:M>, CNT2<1:M>, CNT3<1:M>)의 비트(M)의 합으로 설정될 수 있다.
도 6을 참고하면, 본 발명의 일 실시예에 따른 비교부(150)는 비교신호생성부(151) 및 펄스신호생성부(152)를 포함할 수 있다.
비교신호생성부(151)는 제1 논리소자(EOR11), 제2 논리소자(EOR12) 및 제3 논리소자(EOR13)를 포함할 수 있다.
제1 논리소자(EOR11)는 제1 레벨신호(FO<1>)와 제2 레벨신호(FO<2>)의 로직레벨을 비교하여 제1 비교신호(CP<1>)를 생성할 수 있다. 제1 논리소자(EOR11)는 제1 레벨신호(FO<1>)의 로직레벨과 제2 레벨신호(FO<2>)의 로직레벨이 상이한 경우 로직하이레벨의 제1 비교신호(CP<1>)를 생성할 수 있다. 제1 논리소자(EOR11)는 제1 레벨신호(FO<1>)와 제2 레벨신호(FO<2>)를 배타적 논리합 연산을 수행하여 제1 비교신호(CP<1>)를 생성할 수 있다.
제2 논리소자(EOR12)는 제2 레벨신호(FO<2>)와 제3 레벨신호(FO<3>)의 로직레벨을 비교하여 제2 비교신호(CP<2>)를 생성할 수 있다. 제2 논리소자(EOR12)는 제2 레벨신호(FO<2>)의 로직레벨과 제3 레벨신호(FO<3>)의 로직레벨이 상이한 경우 로직하이레벨의 제2 비교신호(CP<2>)를 생성할 수 있다. 제2 논리소자(EOR12)는 제2 레벨신호(FO<2>)와 제3 레벨신호(FO<3>)를 배타적 논리합 연산을 수행하여 제2 비교신호(CP<2>)를 생성할 수 있다.
제3 논리소자(EOR13)는 제3 레벨신호(FO<3>)와 제4 레벨신호(FO<4>)의 로직레벨을 비교하여 제3 비교신호(CP<3>)를 생성할 수 있다. 제3 논리소자(EOR13)는 제3 레벨신호(FO<3>)의 로직레벨과 제4 레벨신호(FO<4>)의 로직레벨이 상이한 경우 로직하이레벨의 제3 비교신호(CP<3>)를 생성할 수 있다. 제3 논리소자(EOR13)는 제3 레벨신호(FO<3>)와 제4 레벨신호(FO<4>)를 배타적 논리합 연산을 수행하여 제3 비교신호(CP<3>)를 생성할 수 있다.
즉, 비교신호생성부(151)는 제1 내지 제4 레벨신호(FO<1:4>)의 로직레벨을 비교하여 제1 내지 제3 비교신호(CP<1:3>)를 생성할 수 있다.
펄스신호생성부(152)는 제1 펄스생성부(1521), 제2 펄스생성부(1522) 및 제3 펄스생성부(1523)를 포함할 수 있다.
제1 펄스생성부(1521)는 고정신호(LOCK)에 응답하여 초기화되고, 제1 비교신호(CP<1>)가 로직하이레벨로 입력되는 경우 발생하는 펄스를 포함하는 제1 펄스신호(PUL<1>)를 생성할 수 있다.
제2 펄스생성부(1522)는 고정신호(LOCK)에 응답하여 초기화되고, 제2 비교신호(CP<2>)가 로직하이레벨로 입력되는 경우 발생하는 펄스를 포함하는 제2 펄스신호(PUL<2>)를 생성할 수 있다.
제3 펄스생성부(1523)는 고정신호(LOCK)에 응답하여 초기화되고, 제3 비교신호(CP<3>)가 로직하이레벨로 입력되는 경우 발생하는 펄스를 포함하는 제3 펄스신호(PUL<3>)를 생성할 수 있다.
즉, 펄스신호생성부(152)는 고정신호(LOCK)에 응답하여 초기화되고, 제1 내지 제3 비교신호(CP<1:3>)에 응답하여 발생하는 펄스를 포함하는 제1 내지 제3 펄스신호(PUL<1:3>)를 생성할 수 있다. 초기화되는 제1 내지 제3 펄스신호(PUL<1:3>)의 로직레벨은 실시예에 따라 다양하게 설정될 수 있다. 제1 내지 제3 펄스신호(PUL<1:3>)에 포함된 펄스의 로직레벨은 실시예에 따라 다양하게 설정될 수 있다.
도 7을 참고하면, 본 발명의 일 실시예에 따른 카운팅신호생성부(160)는 카운터제어부(161), 제1 카운터(162), 제2 카운터(163) 및 제3 카운터(164)를 포함할 수 있다.
카운터제어부(161)는 인에이블신호(EN)가 인에이블되는 경우 발생하는 펄스를 포함하는 리셋신호(RST)를 생성하고, 인에이블신호(EN)가 디스에이블되는 경우 인에이블되는 제어신호(CON)를 생성할 수 있다.
제1 카운터(162)는 리셋신호(RST)의 펄스에 응답하여 초기화되고, 제1 펄스신호(PUL<1>)에 응답하여 카운팅되는 제1 카운팅신호(CNT1<1:M>)를 생성할 수 있다. 제1 카운터(162)는 제1 펄스신호(PUL<1>)의 펄스 수만큼 카운팅되는 제1 카운팅신호(CNT1<1:M>)를 생성할 수 있다.
제2 카운터(163)는 리셋신호(RST)의 펄스에 응답하여 초기화되고, 제2 펄스신호(PUL<2>)에 응답하여 카운팅되는 제2 카운팅신호(CNT2<1:M>)를 생성할 수 있다. 제2 카운터(163)는 제2 펄스신호(PUL<2>)의 펄스 수만큼 카운팅되는 제2 카운팅신호(CNT2<1:M>)를 생성할 수 있다.
제3 카운터(164)는 리셋신호(RST)의 펄스에 응답하여 초기화되고, 제3 펄스신호(PUL<3>)에 응답하여 카운팅되는 제3 카운팅신호(CNT3<1:M>)를 생성할 수 있다. 제3 카운터(164)는 제3 펄스신호(PUL<3>)의 펄스 수만큼 카운팅되는 제3 카운팅신호(CNT3<1:M>)를 생성할 수 있다.
즉, 카운팅신호생성부(160)는 인에이블신호(EN)가 인에이블되는 시점에 초기화되고, 제1 내지 제3 펄스신호(PUL<1:3>)의 펄스에 응답하여 카운팅되는 제1 내지 제3 카운팅신호(CNT1<1:M>, CNT2<1:M>, CNT3<1:M>)를 생성할 수 있다. 카운팅신호생성부(160)는 인에이블신호(EN)가 디스에이블되는 시점에 인에이블되는 제어신호(CON)를 생성할 수 있다.
좀더 구체적으로 도 8을 참고하여 카운팅신호생성부(160)의 동작을 살펴보면 다음과 같다.
제1 카운터(162)는 제1 펄스신호(PUL<1>)의 펄스가 A회 입력되는 경우 A 횟수만큼 카운팅되는 제1 카운팅신호(CNT1<1:M>)를 생성한다.
제2 카운터(163)는 제2 펄스신호(PUL<2>)의 펄스가 B회 입력되는 경우 B 횟수만큼 카운팅되는 제2 카운팅신호(CNT2<1:M>)를 생성한다.
제3 카운터(164)는 제3 펄스신호(PUL<3>)의 펄스가 C회 입력되는 경우 C 횟수만큼 카운팅되는 제3 카운팅신호(CNT3<1:M>)를 생성한다.
이와 같은 본 발명의 일 실시예에 따른 반도체시스템의 동작을 살펴보되, 도 8에 도시된 바와 같이 제1 내지 제3 카운팅신호가 카운팅되는 경우의 예를 들어 설명하면 다음과 같다.
제1 반도체장치(1)는 클럭(CLK)을 출력하고, 제1 내지 제K 데이터(DQ<1:K>)를 입출력한다.
다중위상클럭생성회로(11)는 클럭(CLK)의 주파수를 분주하여 제1 내지 제4 분주클럭(DCLK<1:4>)을 생성하고, 제1 내지 제4 분주클럭(DCLK<1:4>)의 위상을 조절하며, 위상조절동작이 완료되는 시점에 인에이블되는 고정신호(LOCK)를 생성한다.
전달경로(12)는 클럭(CLK)을 내부클럭(ICLK)으로 전달할 수 있다. 이때, 전달경로(12)에서 클럭(CLK)을 내부클럭(ICLK)으로 전달하는 동작 중 발생하는 지터(Jitter)량은 PVT특성 변화에 따라 불규칙적으로 발생한다.
논리회로(14)는 인에이블신호(EN)에 응답하여 내부클럭(ICLK)을 버퍼링하여 기준클럭(RCLK)을 생성한다.
주파수비교회로(15)는 제1 내지 제4 분주클럭(DCLK<1:4>)과 기준클럭(RCLK)의 위상을 비교하고, 비교결과에 따라 제1 내지 제4 레벨신호(FO<1:4>)를 생성한다.
모니터링신호생성회로(16)의 비교부(150)는 제1 내지 제4 레벨신호(FO<1:4>)의 레벨을 비교하여 제1 펄스신호(PUL<1>)의 펄스를 A회 생성하고, 제2 펄스신호(PUL<2>)의 펄스를 B회 생성하며, 제3 펄스신호(PUL<3>)의 펄스를 C회 생성한다.
카운팅신호생성부(160)는 제1 내지 제3 펄스신호(PUL<1:3>)의 펄스에 응답하여 제1 내지 제3 카운팅신호(CNT1<1:M>, CNT2<1:M>, CNT3<1:M>)를 카운팅한다. 카운팅신호생성부(160)는 제1 내지 제3 카운팅신호(CNT1<1:M>, CNT2<1:M>, CNT3<1:M>)의 카운팅 동작이 완료된 이후 인에이블신호(EN)가 디스에이블되는 시점에 인에이블되는 제어신호(CON)를 생성한다. 이때, 제1 카운팅신호(CNT1<1:M>)는 A 횟수만큼 카운팅되고, 제2 카운팅신호(CNT2<1:M>)는 B 횟수만큼 카운팅되며, 제3 카운팅신호(CNT3<1:M>)는 C 횟수만큼 카운팅된다.
직렬변환부(170)는 제어신호(CON)가 인에이블되므로 클럭(CLK)에 동기되어 제1 카운팅신호(CNT1<1:M>)를 제1 내지 제M 모니터링신호(MS<1:M>)로 출력하고, 제2 카운팅신호(CNT2<1:M>)를 제M+1 내지 제2M 모니터링신호(MS<M+1:2M>)로 출력하며, 제3 카운팅신호(CNT3<1:M>)를 제2M+1 내지 제N 모니터링신호(MS<2M+1:N>)로 출력한다.
제1 반도체장치(1)는 제1 내지 제N 모니터링신호(MS<1:N>)를 수신하여 제2 반도체장치(2) 내부에 구비되는 전달경로(12)의 지터량을 감지할 수 있다.
좀더 구체적으로 제1 반도체장치(1)는 제1 내지 제N 모니터링신호(MS<1:N>)에 포함된 비트들의 로직레벨을 감지하여 제1 카운팅신호(CNT1<1:M>)는 A 횟수만큼 카운팅되고, 제2 카운팅신호(CNT2<1:M>)는 B 횟수만큼 카운팅되며, 제3 카운팅신호(CNT3<1:M>)는 C 횟수만큼 카운팅됨을 확인할 수 있다. 즉, 내부클럭(ICLK)과 제1 내지 제4 분주클럭(DCLK<1:4>)의 위상차에 따라 카운팅되는 제1 내지 제3 카운팅신호(CNT<1:M>, CNT2<1:M>, CNT3<1:M>)의 카운팅 횟수를 감지함으로써 제2 반도체장치(2) 내부에 구비되는 전달경로(12)의 지터량을 감지할 수 있다.
이와 같이 본 발명의 일 실시예에 따른 반도체시스템은 클럭이 전달되는 전달경로에서 발생한 지터량을 감지할 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체시스템은 클럭이 전달되는 내부 전달경로에서 발생한 지터량 정보를 포함하는 모니터링신호를 외부로 출력함으로써 외부에서 내부 전달경로의 지터량을 감지할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 9에 도시된 바와 같이 본 발명의 다른 실시예에 따른 반도체시스템은 제1 반도체장치(3) 및 제2 반도체장치(4)를 포함할 수 있다. 제2 반도체장치(4)는 지터감지회로(30) 및 데이터입출력회로(40)를 포함할 수 있다.
제1 반도체장치(3)는 클럭(CLK)을 출력하고, 제1 내지 제K 데이터(DQ<1:K>)를 입출력하며, 제1 내지 제N 모니터링신호(MS<1:N>)를 수신할 수 있다. 클럭(CLK)은 주기적으로 토글링되는 신호로 설정될 수 있다. 제1 내지 제K 데이터(DQ<1:K>) 및 제1 내지 제N 모니터링신호(MS<1:N>)는 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 제1 내지 제K 데이터(DQ<1:K>) 및 제1 내지 제N 모니터링신호(MS<1:N>)는 하나의 라인을 통해 순차적으로 전송될 수 있다. 제1 내지 제N 모니터링신호(MS<1:N>)는 후술하는 제2 반도체장치(4) 내부에 구비되는 전달경로(31)의 지터량 정보를 포함할 수 있다. 즉, 제1 반도체장치(3)는 제2 반도체장치(4) 내부에 구비되는 전달경로(31)의 지터량을 감지할 수 있다.
지터감지회로(30)는 전달경로(31) 및 모니터링회로(32)를 포함할 수 있다.
전달경로(31)는 클럭(CLK)을 내부클럭(ICLK)으로 전달할 수 있다. 전달경로(31)는 일반적인 반도체장치에서 신호를 전달하는 경로로 설정될 수 있다. 전달경로(31)에서 신호를 전달하는 동작 중 발생하는 지터(Jitter)는 PVT특성 변화에 따라 불규칙적으로 발생할 수 있다.
모니터링회로(32)는 내부클럭(ICLK)과 클럭(CLK)의 주파수를 분주하여 생성되는 제1 내지 제4 분주클럭(DCLK<1:4>)의 위상차에 따라 레벨조합이 변경되는 제1 내지 제N 모니터링신호(MS<1:N>)를 생성할 수 있다.
즉, 지터감지회로(30)는 전달경로(31)를 통해 입력되는 내부클럭(ICLK)과 제1 내지 제4 분주클럭(DCLK<1:4>)의 위상차를 비교하여 제1 내지 제N 모니터링신호(MS<1:N>)를 생성할 수 있다.
데이터입출력회로(40)는 라이트동작 시 내부클럭(ICLK)에 동기되어 외부에서 입력되는 제1 내지 제K 데이터(DQ<1:K>)를 제1 내지 제K 내부데이터(ID<1:K>)로 전달할 수 있다. 데이터입출력회로(40)는 리드동작 시 내부클럭(ICLK)에 동기되어 제1 내지 제K 내부데이터(ID<1:K>)를 제1 내지 제K 데이터(DQ<1:K>)로 전달할 수 있다. 제1 내지 제K 내부데이터(ID<1:K>)는 제2 반도체장치(4)에 구비되는 메모리셀(미도시)에 저장되는 데이터를 의미한다.
즉, 제2 반도체장치(4)는 클럭(CLK)이 전달되는 전달경로(31)를 통해 생성되는 내부클럭(ICLK)과 클럭(CLK)의 주파수를 분주한 제1 내지 제4 분주클럭(DCLK<1:4>)의 위상차에 따라 레벨조합이 변경되는 제1 내지 제N 모니터링신호(MS<1:N>)를 생성할 수 있다. 제2 반도체장치(4)는 내부클럭(ICLK)에 동기되어 제1 내지 제K 데이터(DQ<1:K>)를 입출력할 수 있다.
도 10을 참고하면, 본 발명의 다른 실시예에 따른 모니터링회로(32)는 다중위상클럭생성회로(33), 논리회로(34), 주파수비교회로(35) 및 모니터링신호생성회로(36)를 포함할 수 있다.
다중위상클럭생성회로(33)는 클럭(CLK)의 주파수를 분주하여 제1 내지 제4 분주클럭(DCLK<1:4>)을 생성하고, 제1 내지 제4 분주클럭(DCLK<1:4>)의 위상을 조절할 수 있다. 다중위상클럭생성회로(33)는 제1 내지 제4 분주클럭(DCLK<1:4>)의 위상조절동작이 완료되는 경우 인에이블되는 고정신호(LOCK)를 생성할 수 있다. 다중위상클럭생성회로(33)는 클럭(CLK)의 위상을 조절하는 일반적인 PLL회로 및 DLL회로로 구현될 수 있다.
논리회로(34)는 낸드게이트(NAND51) 및 인버터(IV51)로 구현되고, 인에이블신호(EN)에 응답하여 내부클럭(ICLK)을 버퍼링하여 기준클럭(RCLK)을 생성할 수 있다. 논리회로(34)는 인에이블신호(EN)가 로직하이레벨로 인에이블되는 경우 내부클럭(ICLK)을 버퍼링하여 기준클럭(RCLK)을 생성할 수 있다. 인에이블신호(EN)는 전달경로(31)의 지터량을 감지하기 위하여 인에이블되는 신호로 설정될 수 있다.
주파수비교회로(35)는 제1 플립플롭(310), 제2 플립플롭(320), 제3 플립플롭(330) 및 제4 플립플롭(340)을 포함할 수 있다.
제1 플립플롭(310)은 제1 분주클럭(DCLK<1>)이 레벨천이하는 시점에 기준클럭(RCLK)을 래치하고, 래치된 기준클럭(RCLK)을 제1 레벨신호(FO<1>)로 출력할 수 있다.
제2 플립플롭(320)은 제2 분주클럭(DCLK<2>)이 레벨천이하는 시점에 기준클럭(RCLK)을 래치하고, 래치된 기준클럭(RCLK)을 제2 레벨신호(FO<2>)로 출력할 수 있다.
제3 플립플롭(330)은 제3 분주클럭(DCLK<3>)이 레벨천이하는 시점에 기준클럭(RCLK)을 래치하고, 래치된 기준클럭(RCLK)을 제3 레벨신호(FO<3>)로 출력할 수 있다.
제4 플립플롭(340)은 제4 분주클럭(DCLK<4>)이 레벨천이하는 시점에 기준클럭(RCLK)을 래치하고, 래치된 기준클럭(RCLK)을 제4 레벨신호(FO<4>)로 출력할 수 있다.
제1 내지 제4 플립플롭(310,320,330,340)이 기준클럭(RCLK)을 래치하여 제1 내지 제4 레벨신호(FO<1:4>)를 생성하기 위한 제1 내지 제4 분주클럭(DCLK<1:4>)의 레벨은 실시예에 따라 다양하게 설정될 수 있다.
즉, 주파수비교회로(35)는 제1 내지 제4 분주클럭(DCLK<1:4>)과 기준클럭(RCLK)의 위상을 비교하고, 비교결과에 따라 제1 내지 제4 레벨신호(FO<1:4>)를 생성할 수 있다. 주파수비교회로(35)는 앞서 설명한 도 2에 도시된 주파수비교회로(15)와 동일한 구성으로 구현되어 동일한 동작을 수행하므로 구체적인 동작 설명은 생략한다.
모니터링신호생성회로(36)는 인에이블신호(EN) 및 고정신호(LOCK)에 응답하여 제1 내지 제4 레벨신호(FO<1:4>)의 레벨조합에 따라 제1 내지 제N 모니터링신호(MS<1:N>)를 생성할 수 있다. 모니터링신호생성회로(36)는 앞서 설명한 도 5의 모니터링신호생성회로(16)와 동일한 구성으로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
이와 같이 본 발명의 다른 실시예에 따른 반도체시스템은 클럭이 전달되는 전달경로에서 발생한 지터량을 감지할 수 있다. 또한, 본 발명의 다른 실시예에 따른 반도체시스템은 클럭이 전달되는 내부 전달경로에서 발생한 지터량 정보를 포함하는 모니터링신호를 외부로 출력함으로써 외부에서 내부 전달경로의 지터량을 감지할 수 있다.
앞서, 도 1 내지 도 10에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 11을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(2) 및 도 9에 도시된 제2 반도체장치(4)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(1) 및 도 9에 도시된 제1 반도체장치(3)를 포함할 수 있다. 도 11에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
제1 실시예
1. 제1 반도체장치 2. 제2 반도체장치
10. 지터감지회로 11. 다중위상클럭생성회로
12. 전달경로 13. 모니터링회로
20. 데이터입출력회로 14. 논리회로
15. 주파수비교회로 16. 모니터링신호생성회로
110. 제1 플립플롭 120. 제2 플립플롭
130. 제3 플립플롭 140. 제4 플립플롭
150. 비교부 151. 비교신호생성부
152. 펄스신호생성부 160. 카운팅신호생성부
161. 카운터제어부 162. 제1 카운터
163. 제2 카운터 164. 제3 카운터
170. 직렬변환부 1521. 제1 펄스생성부
1522. 제2 펄스생성부 1523. 제3 펄스생성부
제2 실시예
3. 제1 반도체장치 4. 제2 반도체장치
30. 지터감지회로 31. 전달경로
32. 모니터링회로 40. 데이터입출력회로
33. 다중위상클럭생성회로 34. 논리회로
35. 주파수비교회로 36. 모니터링신호생성회로
310. 제1 플립플롭 320. 제2 플립플롭
330. 제3 플립플롭 340. 제4 플립플롭

Claims (32)

  1. 외부에서 입력되는 클럭의 주파수를 분주하고, 위상을 조절하여 다수의 분주클럭을 생성하며, 상기 다수의 분주클럭의 위상의 조절동작이 완료되는 경우 인에이블되는 고정신호를 생성하는 다중위상클럭생성회로;
    상기 클럭을 내부클럭으로 전달하는 전달경로; 및
    상기 내부클럭과 상기 다수의 분주클럭의 위상차에 따라 레벨조합이 변경되는 다수의 모니터링신호를 생성하는 모니터링회로를 포함하는 지터감지회로.
  2. 제 1 항에 있어서, 상기 다수의 모니터링신호는 상기 내부클럭과 상기 다수의 분주클럭의 위상을 비교하여 생성되는 지터감지회로.
  3. 제 1 항에 있어서, 상기 다수의 모니터링신호는 상기 전달경로의 지터량 정보를 포함하는 신호인 지터감지회로.
  4. 제 1 항에 있어서, 상기 모니터링회로는
    인에이블신호에 응답하여 상기 내부클럭을 버퍼링하여 기준클럭을 생성하는 논리회로;
    상기 다수의 분주클럭과 상기 기준클럭의 위상을 비교하고, 비교결과에 따라 다수의 레벨신호를 생성하는 주파수비교회로; 및
    상기 인에이블신호 및 상기 고정신호에 응답하여 상기 다수의 레벨신호의 레벨조합에 따라 상기 다수의 모니터링신호를 생성하는 모니터링신호생성회로를 포함하는 지터감지회로.
  5. 제 4 항에 있어서, 상기 인에이블신호는 상기 전달경로의 지터량을 감지하기 위하여 인에이블되는 신호인 지터감지회로.
  6. 제 4 항에 있어서, 상기 주파수비교회로는
    제1 분주클럭의 레벨천이 시점에 상기 기준클럭을 래치하고, 래치된 상기 기준클럭을 제1 레벨신호로 출력하는 제1 플립플롭;
    제2 분주클럭의 레벨천이 시점에 상기 기준클럭을 래치하고, 래치된 상기 기준클럭을 제2 레벨신호로 출력하는 제2 플립플롭
    제3 분주클럭의 레벨천이 시점에 상기 기준클럭을 래치하고, 래치된 상기 기준클럭을 제3 레벨신호로 출력하는 제3 플립플롭; 및
    제4 분주클럭의 레벨천이 시점에 상기 기준클럭을 래치하고, 래치된 상기 기준클럭을 제4 레벨신호로 출력하는 제4 플립플롭을 포함하는 지터감지회로.
  7. 제 4 항에 있어서, 상기 모니터링신호생성회로는
    상기 고정신호가 인에이블되는 시점에 초기화되고, 제1 내지 제4 레벨신호의 레벨을 비교하여 발생하는 펄스를 포함하는 제1 내지 제3 펄스신호를 생성하는 비교부;
    상기 인에이블신호가 인에이블되는 시점에 초기화되고, 상기 제1 내지 제3 펄스신호의 펄스에 응답하여 카운팅되는 제1 내지 제3 카운팅신호를 생성하며, 상기 인에이블신호가 디스에이블되는 시점에 인에이블되는 제어신호를 생성하는 카운팅신호생성부; 및
    상기 제어신호에 응답하여 상기 클럭에 동기되어 상기 제1 내지 제3 카운팅신호를 직렬화하여 상기 다수의 모니터링신호로 출력하는 직렬변환부를 포함하는 지터감지회로.
  8. 제 7 항에 있어서, 상기 비교부는
    상기 제1 내지 제4 레벨신호의 레벨을 비교하여 제1 내지 제3 비교신호를 생성하는 비교신호생성부; 및
    상기 고정신호에 응답하여 초기화되고, 상기 제1 내지 제3 비교신호에 응답하여 발생하는 펄스를 포함하는 상기 제1 내지 제3 펄스신호를 생성하는 펄스신호생성부를 포함하는 지터감지회로.
  9. 제 8 항에 있어서, 상기 비교신호생성부는
    상기 제1 레벨신호와 상기 제2 레벨신호의 레벨을 비교하여 상기 제1 비교신호를 생성하는 제1 논리소자;
    상기 제2 레벨신호와 상기 제3 레벨신호의 레벨을 비교하여 상기 제2 비교신호를 생성하는 제2 논리소자; 및
    상기 제3 레벨신호와 상기 제4 레벨신호의 레벨을 비교하여 상기 제3 비교신호를 생성하는 제3 논리소자를 포함하는 지터감지회로.
  10. 제 8 항에 있어서, 상기 펄스신호생성부는
    상기 고정신호에 응답하여 초기화되고, 상기 제1 비교신호에 응답하여 발생하는 펄스를 포함하는 상기 제1 펄스신호를 생성하는 제1 펄스생성부;
    상기 고정신호에 응답하여 초기화되고, 상기 제2 비교신호에 응답하여 발생하는 펄스를 포함하는 상기 제2 펄스신호를 생성하는 제2 펄스생성부; 및
    상기 고정신호에 응답하여 초기화되고, 상기 제3 비교신호에 응답하여 발생하는 펄스를 포함하는 상기 제3 펄스신호를 생성하는 제3 펄스생성부를 포함하는 지터감지회로.
  11. 제 7 항에 있어서, 상기 카운팅신호생성부는
    상기 인에이블신호가 인에이블되는 경우 발생하는 펄스를 포함하는 리셋신호를 생성하고, 상기 인에이블신호가 디스에이블되는 경우 인에이블되는 상기 제어신호를 생성하는 카운터제어부;
    상기 리셋신호의 펄스에 응답하여 초기화되고, 상기 제1 펄스신호에 포함된 펄스에 응답하여 카운팅되는 상기 제1 카운팅신호를 생성하는 제1 카운터;
    상기 리셋신호의 펄스에 응답하여 초기화되고, 상기 제2 펄스신호에 포함된 펄스에 응답하여 카운팅되는 상기 제2 카운팅신호를 생성하는 제2 카운터; 및
    상기 리셋신호의 펄스에 응답하여 초기화되고, 상기 제3 펄스신호에 포함된 펄스에 응답하여 카운팅되는 상기 제3 카운팅신호를 생성하는 제3 카운터를 포함하는 지터감지회로.
  12. 클럭을 출력하고, 데이터를 입출력하며, 다수의 모니터링신호의 레벨조합에 따라 전달경로의 지터량을 감지하는 제1 반도체장치; 및
    상기 클럭이 전달되는 상기 전달경로를 통해 생성되는 내부클럭과 상기 클럭의 주파수를 분주한 다수의 분주클럭의 위상차에 따라 레벨조합이 변경되는 상기 다수의 모니터링신호를 생성하는 제2 반도체장치를 포함하는 반도체시스템.
  13. 제 12 항에 있어서, 상기 다수의 모니터링신호는 상기 내부클럭과 상기 다수의 분주클럭의 위상을 비교하여 생성되는 신호인 반도체시스템.
  14. 제 12 항에 있어서, 상기 다수의 모니터링신호는 상기 전달경로의 지터량 정보를 포함하는 신호인 반도체시스템.
  15. 제 12 항에 있어서, 제2 반도체장치는
    상기 내부클럭과 상기 다수의 분주클럭의 위상차를 비교하여 상기 다수의 모니터링신호를 생성하는 지터감지회로; 및
    상기 내부클럭에 동기되어 내부데이터를 상기 데이터로 출력하거나 상기 데이터를 상기 내부데이터로 출력하는 데이터입출력회로를 포함하는 반도체시스템.
  16. 제 15 항에 있어서, 상기 지터감지회로는
    상기 클럭의 주파수를 분주하고, 위상을 조절하여 다수의 분주클럭을 생성하며, 상기 다수의 분주클럭의 위상의 조절동작이 완료되는 경우 인에이블되는 고정신호를 생성하는 다중위상클럭생성회로; 및
    상기 클럭을 상기 내부클럭으로 전달하는 상기 전달경로; 및
    상기 내부클럭과 상기 다수의 분주클럭의 위상차에 따라 레벨조합이 변경되는 다수의 모니터링신호를 생성하는 모니터링회로를 포함하는 반도체시스템.
  17. 제 16 항에 있어서, 상기 모니터링회로는
    인에이블신호에 응답하여 상기 내부클럭을 버퍼링하여 기준클럭을 생성하는 논리회로;
    상기 다수의 분주클럭과 상기 기준클럭의 위상을 비교하고, 비교결과에 따라 다수의 레벨신호를 생성하는 주파수비교회로; 및
    상기 인에이블신호 및 고정신호에 응답하여 상기 다수의 레벨신호의 레벨조합에 따라 상기 다수의 모니터링신호를 생성하는 모니터링신호생성회로를 포함하는 반도체시스템.
  18. 제 17 항에 있어서, 상기 인에이블신호는 상기 전달경로의 지터량을 감지하기 위하여 인에이블되는 신호인 반도체시스템.
  19. 제 17 항에 있어서, 상기 주파수비교회로는
    제1 분주클럭의 레벨천이 시점에 상기 기준클럭을 래치하고, 래치된 상기 기준클럭을 제1 레벨신호로 출력하는 제1 플립플롭;
    제2 분주클럭의 레벨천이 시점에 상기 기준클럭을 래치하고, 래치된 상기 기준클럭을 제2 레벨신호로 출력하는 제2 플립플롭
    제3 분주클럭의 레벨천이 시점에 상기 기준클럭을 래치하고, 래치된 상기 기준클럭을 제3 레벨신호로 출력하는 제3 플립플롭; 및
    제4 분주클럭의 레벨천이 시점에 상기 기준클럭을 래치하고, 래치된 상기 기준클럭을 제4 레벨신호로 출력하는 제4 플립플롭을 포함하는 반도체시스템.
  20. 제 17 항에 있어서, 상기 모니터링신호생성회로는
    상기 고정신호가 인에이블되는 시점에 초기화되고, 제1 내지 제4 레벨신호의 레벨을 비교하여 발생하는 펄스를 포함하는 제1 내지 제3 펄스신호를 생성하는 비교부;
    상기 인에이블신호가 인에이블되는 시점에 초기화되고, 상기 제1 내지 제3 펄스신호의 펄스에 응답하여 카운팅되는 제1 내지 제3 카운팅신호를 생성하며, 상기 인에이블신호가 디스에이블되는 시점에 인에이블되는 제어신호를 생성하는 카운팅신호생성부; 및
    상기 제어신호에 응답하여 상기 클럭에 동기되어 상기 제1 내지 제3 카운팅신호를 직렬화하여 상기 다수의 모니터링신호로 출력하는 직렬변환부를 포함하는 반도체시스템.
  21. 제 20 항에 있어서, 상기 비교부는
    상기 제1 내지 제4 레벨신호의 레벨을 비교하여 제1 내지 제3 비교신호를 생성하는 비교신호생성부; 및
    상기 고정신호에 응답하여 초기화되고, 상기 제1 내지 제3 비교신호에 응답하여 발생하는 펄스를 포함하는 상기 제1 내지 제3 펄스신호를 생성하는 펄스신호생성부를 포함하는 반도체시스템.
  22. 제 21 항에 있어서, 상기 비교신호생성부는
    상기 제1 레벨신호와 상기 제2 레벨신호의 레벨을 비교하여 상기 제1 비교신호를 생성하는 제1 논리소자;
    상기 제2 레벨신호와 상기 제3 레벨신호의 레벨을 비교하여 상기 제2 비교신호를 생성하는 제2 논리소자; 및
    상기 제3 레벨신호와 상기 제4 레벨신호의 레벨을 비교하여 상기 제3 비교신호를 생성하는 제3 논리소자를 포함하는 반도체시스템.
  23. 제 21 항에 있어서, 상기 펄스신호생성부는
    상기 고정신호에 응답하여 초기화되고, 상기 제1 비교신호에 응답하여 발생하는 펄스를 포함하는 상기 제1 펄스신호를 생성하는 제1 펄스생성부;
    상기 고정신호에 응답하여 초기화되고, 상기 제2 비교신호에 응답하여 발생하는 펄스를 포함하는 상기 제2 펄스신호를 생성하는 제2 펄스생성부; 및
    상기 고정신호에 응답하여 초기화되고, 상기 제3 비교신호에 응답하여 발생하는 펄스를 포함하는 상기 제3 펄스신호를 생성하는 제3 펄스생성부를 포함하는 반도체시스템.
  24. 제 20 항에 있어서, 상기 카운팅신호생성부는
    상기 인에이블신호가 인에이블되는 경우 발생하는 펄스를 포함하는 리셋신호를 생성하고, 상기 인에이블신호가 디스에이블되는 경우 인에이블되는 상기 제어신호를 생성하는 카운터제어부;
    상기 리셋신호의 펄스에 응답하여 초기화되고, 상기 제1 펄스신호에 포함된 펄스에 응답하여 카운팅되는 상기 제1 카운팅신호를 생성하는 제1 카운터;
    상기 리셋신호의 펄스에 응답하여 초기화되고, 상기 제2 펄스신호에 포함된 펄스에 응답하여 카운팅되는 상기 제2 카운팅신호를 생성하는 제2 카운터; 및
    상기 리셋신호의 펄스에 응답하여 초기화되고, 상기 제3 펄스신호에 포함된 펄스에 응답하여 카운팅되는 상기 제3 카운팅신호를 생성하는 제3 카운터를 포함하는 반도체시스템.
  25. 제 15 항에 있어서, 상기 지터감지회로는
    상기 클럭을 상기 내부클럭으로 전달하는 상기 전달경로; 및
    상기 내부클럭과 상기 클럭의 주파수를 분주하고 위상을 조절하여 생성되는 다수의 분주클럭의 위상차에 따라 레벨조합이 변경되는 상기 다수의 모니터링신호를 생성하는 모니터링회로를 포함하는 반도체시스템.
  26. 제 25 항에 있어서, 상기 모니터링회로는
    상기 클럭의 주파수를 분주하고, 위상을 조절하여 다수의 분주클럭을 생성하며, 상기 다수의 분주클럭의 위상의 조절동작이 완료되는 경우 인에이블되는 고정신호를 생성하는 다중위상클럭생성회로;
    인에이블신호에 응답하여 상기 내부클럭을 버퍼링하여 기준클럭을 생성하는 논리회로;
    상기 다수의 분주클럭과 상기 기준클럭의 위상을 비교하고, 비교결과에 따라 다수의 레벨신호를 생성하는 주파수비교회로; 및
    상기 인에이블신호 및 고정신호에 응답하여 상기 다수의 레벨신호의 레벨조합에 따라 상기 다수의 모니터링신호를 생성하는 모니터링신호생성회로를 포함하는 반도체시스템.
  27. 제 26 항에 있어서, 상기 주파수비교회로는
    제1 분주클럭의 레벨천이 시점에 상기 기준클럭을 래치하고, 래치된 상기 기준클럭을 제1 레벨신호로 출력하는 제1 플립플롭;
    제2 분주클럭의 레벨천이 시점에 상기 기준클럭을 래치하고, 래치된 상기 기준클럭을 제2 레벨신호로 출력하는 제2 플립플롭
    제3 분주클럭의 레벨천이 시점에 상기 기준클럭을 래치하고, 래치된 상기 기준클럭을 제3 레벨신호로 출력하는 제3 플립플롭; 및
    제4 분주클럭의 레벨천이 시점에 상기 기준클럭을 래치하고, 래치된 상기 기준클럭을 제4 레벨신호로 출력하는 제4 플립플롭을 포함하는 반도체시스템.
  28. 제 26 항에 있어서, 상기 모니터링신호생성회로는
    상기 고정신호에 응답하여 초기화되고, 제1 내지 제4 레벨신호의 레벨을 비교하여 발생하는 펄스를 포함하는 제1 내지 제3 펄스신호를 생성하는 비교부;
    상기 인에이블신호가 인에이블되는 시점에 초기화되고, 상기 제1 내지 제3 펄스신호의 펄스에 응답하여 카운팅되는 제1 내지 제3 카운팅신호를 생성하며, 상기 인에이블신호가 디스에이블되는 시점에 인에이블되는 제어신호를 생성하는 카운팅신호생성부; 및
    상기 제어신호에 응답하여 상기 클럭에 동기되어 상기 제1 내지 제3 카운팅신호를 직렬화하여 상기 다수의 모니터링신호로 출력하는 직렬변환부를 포함하는 반도체시스템.
  29. 제 28 항에 있어서, 상기 비교부는
    상기 제1 내지 제4 레벨신호의 레벨을 비교하여 제1 내지 제3 비교신호를 생성하는 비교신호생성부; 및
    상기 고정신호에 응답하여 초기화되고, 상기 제1 내지 제3 비교신호에 응답하여 발생하는 펄스를 포함하는 상기 제1 내지 제3 펄스신호를 생성하는 펄스신호생성부를 포함하는 반도체시스템.
  30. 제 29 항에 있어서, 상기 비교신호생성부는
    상기 제1 레벨신호와 상기 제2 레벨신호의 레벨을 비교하여 상기 제1 비교신호를 생성하는 제1 논리소자;
    상기 제2 레벨신호와 상기 제3 레벨신호의 레벨을 비교하여 상기 제2 비교신호를 생성하는 제2 논리소자; 및
    상기 제3 레벨신호와 상기 제4 레벨신호의 레벨을 비교하여 상기 제3 비교신호를 생성하는 제3 논리소자를 포함하는 반도체시스템.
  31. 제 29 항에 있어서, 상기 펄스신호생성부는
    상기 고정신호에 응답하여 초기화되고, 상기 제1 비교신호에 응답하여 발생하는 펄스를 포함하는 제1 펄스신호를 생성하는 제1 펄스생성부;
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  32. 제 28 항에 있어서, 상기 카운팅신호생성부는
    상기 인에이블신호가 인에이블되는 경우 발생하는 펄스를 포함하는 리셋신호를 생성하고, 상기 인에이블신호가 디스에이블되는 경우 인에이블되는 상기 제어신호를 생성하는 카운터제어부;
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