KR102517463B1

KR102517463B1 - 반도체장치

Info

Publication number: KR102517463B1
Application number: KR1020180048998A
Authority: KR
Inventors: 최근호; 지한규; 박민수
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2018-04-27
Filing date: 2018-04-27
Publication date: 2023-04-04
Also published as: CN110415742B; KR20190124925A; US20190333553A1; CN110415742A; US10573361B2

Abstract

반도체장치는 리셋신호에 응답하여 인에이블되는 데이터리셋신호 및 분주클럭에 동기 되고 리드신호에 응답하여 순차적으로 인에이블되는 제1 및 제2 전달제어신호를 생성하는 제어회로 및 지연클럭에 동기 되고 상기 제1 및 제2 전달제어신호에 응답하여 래치데이터의 로직레벨에 따라 구동신호를 구동하는 트리거회로를 포함하되, 상기 구동신호는 상기 데이터리셋신호가 인에이블되는 경우 고정된 로직레벨을 갖는다.

Description

반도체장치{SEMICONDUCTOR DEVICE}

본 발명은 분주클럭에 동기 되어 데이터를 출력하는 반도체장치에 관한 것이다.

최근 반도체시스템의 동작속도가 증가함에 따라 반도체시스템에 포함된 반도체장치들 사이에 고속(high speed)의 데이터 전송률(transfer rate)이 요구되는 추세이다. 반도체장치들 사이에서 직렬로 입출력되는 데이터에 대해 고속의 데이터 전송률 또는 데이터 고 대역폭(high-bandwidth)을 만족시키기 위해 프리페치(prefetch)가 적용된다. 프리페치란 직렬로 들어온 데이터를 각각 래치하여 병렬화 하는 것을 말한다. 데이터를 병렬화하기 위해서는 클럭 분주(Dividing)기법을 사용한다. 클럭이 분주가 되면 위상이 서로 다른 다중 위상(multi-phase)클럭이 생성되며, 이를 이용하여 데이터를 병렬화 혹은 직렬화 제어에 사용하게 된다. 본 발명의 배경기술은 한국 등록특허 KR10-0510512에 개시되어 있다.

본 발명은 서로 다른 위상을 갖는 분주클럭에 동기 되어 출력데이터를 출력하되, 데이터출력구간을 제외한 구간 동안 출력데이터를 고정된 로직레벨로 구동하는 반도체장치를 제공한다.

이를 위해 본 발명은 리셋신호에 응답하여 인에이블되는 데이터리셋신호 및 분주클럭에 동기 되고 리드신호에 응답하여 순차적으로 인에이블되는 제1 및 제2 전달제어신호를 생성하는 제어회로 및 지연클럭에 동기 되고 상기 제1 및 제2 전달제어신호에 응답하여 래치데이터의 로직레벨에 따라 구동신호를 구동하는 트리거회로를 포함하되, 상기 구동신호는 상기 데이터리셋신호가 인에이블되는 경우 고정된 로직레벨을 갖는 반도체장치를 제공한다.

또한, 본 발명은 리셋신호에 응답하여 인에이블되는 제1 내지 제4 데이터리셋신호 및 제1 내지 제4 분주클럭에 동기 되고 리드신호에 응답하여 순차적으로 인에이블되는 제1 내지 제8 전달제어신호를 생성하는 제어회로, 제1 내지 제4 입력제어신호에 응답하여 제1 내지 제8 글로벌데이터를 래치하고, 제1 내지 제4 출력제어신호에 응답하여 래치된 상기 제1 내지 제8 글로벌데이터로부터 제1 내지 제4 래치데이터를 생성하는 파이프래치회로 및 제1 내지 제4 지연클럭에 동기 되고 상기 제1 내지 제8 전달제어신호에 응답하여 상기 제1 내지 제4 래치데이터의 로직레벨에 따라 구동신호를 구동하는 트리거회로를 포함하되, 상기 구동신호는 상기 제1 내지 제4 데이터리셋신호가 인에이블되는 경우 고정된 로직레벨을 갖는 반도체장치를 제공한다.

본 발명에 의하면 서로 다른 위상을 갖는 분주클럭에 동기 되어 출력데이터를 출력하되, 데이터출력구간을 제외한 구간 동안 출력데이터를 고정된 로직레벨로 구동함으로써 분주클럭이 생성되더라도 출력데이터의 생성오류를 방지할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 제어회로의 구성을 도시한 도면도이다.
도 3은 도 1에 도시된 주파수분주회로, 리피터의 동작과 제어회로에 포함된 제1 제어회로의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 1에 도시된 반도체장치에 포함된 트리거회로의 구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 트리거회로에 포함된 내부데이터생성회로의 구성을 도시한 회로도이다.
도 6은 도 5에 도시된 트리거회로에 포함된 내부데이터생성회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 4에 도시된 트리거회로에 포함된 구동신호생성회로의 구성을 도시한 회로도이다.
도 8은 도 7에 도시된 트리거회로에 포함된 구동신호생성회로의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 7에 도시된 트리거회로에 포함된 구동신호생성회로의 다른 실시예에 따른 구성을 도시한 블럭도이다.
도 10은 도 9에 도시된 구동신호생성회로에 포함된 제1 래치회로의 구성을 도시한 회로도이다.
도 11은 도 1 내지 도 10에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체장치는 주파수분주회로(1), 리피터(2), 제어회로(3), 파이프래치회로(4), 트리거회로(5) 및 데이터출력회로(6)를 포함할 수 있다.

주파수분주회로(1)는 클럭(CLK)에 응답하여 제1 분주클럭(ICLK), 제2 분주클럭(QCLK), 제3 분주클럭(ICLKB) 및 제4 분주클럭(QCLKB)을 생성할 수 있다. 주파수분주회로(1)는 클럭(CLK)의 주파수보다 2배 높은 주파수를 갖는 제1 분주클럭(ICLK), 제2 분주클럭(QCLK), 제3 분주클럭(ICLKB) 및 제4 분주클럭(QCLKB)을 생성할 수 있다. 클럭(CLK)은 외부로부터 입력되고 반도체장치의 동작을 동기화하기 위해 주기적으로 토글링되는 신호로 설정될 수 있다. 제1 분주클럭(ICLK), 제2 분주클럭(QCLK), 제3 분주클럭(ICLKB) 및 제4 분주클럭(QCLKB)은 서로 다른 위상을 갖도록 설정될 수 있다. 주파수분주회로(1)는 위상 고정 루프(PLL:Phase Locked Loop)와 지연고정루프(DLL:Delay Locked Loop)등을 포함하는 일반적인 주파수 분주회로로 구현될 수 있다. 주파수분주회로(1)는 클럭(CLK)에 응답하여 제1 분주클럭(ICLK), 제2 분주클럭(QCLK), 제3 분주클럭(ICLKB) 및 제4 분주클럭(QCLKB)을 생성하도록 구현되어 있지만 이에 한정되지 않고 실시예에 따라 다양한 개수의 분주클럭을 생성하도록 구현될 수 있다.

리피터(2)는 제1 분주클럭(ICLK), 제2 분주클럭(QCLK), 제3 분주클럭(ICLKB) 및 제4 분주클럭(QCLKB)을 소정구간 지연하여 제1 지연클럭(DCLK<1>), 제2 지연클럭(DCLK<2>), 제3 지연클럭(DCLK<3>) 및 제4 지연클럭(DCLK<4>)을 생성할 수 있다. 리피터(2)는 반도체장치의 내부지연량에 따라 지연량이 조절되는 지연회로로 구현될 수 있다.

제어회로(3)는 리셋신호(RSTB)에 응답하여 인에이블되는 제1 내지 제4 데이터리셋신호(DATA_RST<1:4>)를 생성할 수 있다. 제어회로(3)는 제1 분주클럭(ICLK), 제2 분주클럭(QCLK), 제3 분주클럭(ICLKB) 및 제4 분주클럭(QCLKB)에 동기 되고 리드신호(RD)에 응답하여 순차적으로 인에이블되는 제1 내지 제8 전달제어신호(TS<1:8>)를 생성할 수 있다. 제어회로(3)는 제2 분주클럭(QCLK)에 동기 되고 리드신호(RD)에 응답하여 순차적으로 인에이블되는 제1 전달제어신호(TS<1>) 및 제2 전달제어신호(TS<2>)를 생성할 수 있다. 제어회로(3)는 제3 분주클럭(ICLKB)에 동기 되고 리드신호(RD)에 응답하여 순차적으로 인에이블되는 제3 전달제어신호(TS<3>) 및 제4 전달제어신호(TS<4>)를 생성할 수 있다. 제어회로(3)는 제4 분주클럭(QCLKB)에 동기 되고 리드신호(RD)에 응답하여 순차적으로 인에이블되는 제5 전달제어신호(TS<5>) 및 제6 전달제어신호(TS<6>)를 생성할 수 있다. 제어회로(3)는 제1 분주클럭(ICLK)에 동기 되고 리드신호(RD)에 응답하여 순차적으로 인에이블되는 제7 전달제어신호(TS<7>) 및 제8 전달제어신호(TS<8>)를 생성할 수 있다. 리셋신호(RSTB)는 반도체장치가 동작을 수행하는 초기화동작 시 로직로우레벨로 인에이블되는 신호로 설정될 수 있다. 리드신호(RD)는 제1 내지 제8 글로벌데이터(GIO<1:8>)를 출력데이터(DOUT)로 출력하는 리드동작 시 인에이블되는 신호로 설정될 수 있다.

파이프래치회로(4)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 응답하여 제1 내지 제8 글로벌데이터(GIO<1:8>)를 래치 할 수 있다. 파이프래치회로(4)는 제1 입력제어신호(PIN<1>)에 응답하여 제1 글로벌데이터(GIO<1>) 및 제2 글로벌데이터(GIO<2>)를 래치 할 수 있다. 파이프래치회로(4)는 제2 입력제어신호(PIN<2>)에 응답하여 제3 글로벌데이터(GIO<3>) 및 제4 글로벌데이터(GIO<4>)를 래치 할 수 있다. 파이프래치회로(4)는 제3 입력제어신호(PIN<3>)에 응답하여 제5 글로벌데이터(GIO<5>) 및 제6 글로벌데이터(GIO<6>)를 래치 할 수 있다. 파이프래치회로(4)는 제4 입력제어신호(PIN<4>)에 응답하여 제7 글로벌데이터(GIO<7>) 및 제8 글로벌데이터(GIO<8>)를 래치 할 수 있다. 제1 내지 제4 입력제어신호(PIN<1:4>)는 리드동작 시 다수의 파이프래치에 데이터를 래치하기 위해 인에이블되는 신호로 설정될 수 있다. 제1 내지 제4 입력제어신호(PIN<1:4>)는 순차적으로 인에이블되는 신호로 설정될 수 있다.

파이프래치회로(4)는 제1 내지 제4 출력제어신호(POUT<1:4>)에 응답하여 래치된 제1 내지 제8 글로벌데이터(GIO<1:8>)로부터 제1 내지 제4 래치데이터(LD<1:4>)를 생성할 수 있다. 파이프래치회로(4)는 래치된 제1 내지 제8 글로벌데이터(GIO<1:8>)의 정렬동작을 수행하여 제1 내지 제4 래치데이터(LD<1:4>)를 생성할 수 있다. 파이프래치회로(4)는 제1 출력제어신호(POUT<1>)에 응답하여 래치된 제1 글로벌데이터(GIO<1>) 및 제5 글로벌데이터(GIO<5>)로부터 제1 래치데이터(LD<1>)를 생성할 수 있다. 파이프래치회로(4)는 제1 출력제어신호(POUT<1>)에 응답하여 래치된 제1 글로벌데이터(GIO<1>)를 제1 래치데이터(LD<1>)의 제1 비트로 출력할 수 있다. 파이프래치회로(4)는 제1 출력제어신호(POUT<1>)에 응답하여 래치된 제5 글로벌데이터(GIO<5>)를 제1 래치데이터(LD<1>)의 제2 비트로 출력할 수 있다. 파이프래치회로(4)는 제2 출력제어신호(POUT<2>)에 응답하여 래치된 제2 글로벌데이터(GIO<2>) 및 제6 글로벌데이터(GIO<6>)로부터 제2 래치데이터(LD<2>)를 생성할 수 있다. 파이프래치회로(4)는 제2 출력제어신호(POUT<2>)에 응답하여 래치된 제2 글로벌데이터(GIO<2>)를 제2 래치데이터(LD<2>)의 제1 비트로 출력할 수 있다. 파이프래치회로(4)는 제2 출력제어신호(POUT<2>)에 응답하여 래치된 제6 글로벌데이터(GIO<6>)를 제2 래치데이터(LD<2>)의 제2 비트로 출력할 수 있다. 파이프래치회로(4)는 제3 출력제어신호(POUT<3>)에 응답하여 래치된 제3 글로벌데이터(GIO<3>) 및 제7 글로벌데이터(GIO<7>)로부터 제3 래치데이터(LD<3>)를 생성할 수 있다. 파이프래치회로(4)는 제3 출력제어신호(POUT<3>)에 응답하여 래치된 제3 글로벌데이터(GIO<3>)를 제3 래치데이터(LD<3>)의 제1 비트로 출력할 수 있다. 파이프래치회로(4)는 제3 출력제어신호(POUT<3>)에 응답하여 래치된 제7 글로벌데이터(GIO<7>)를 제3 래치데이터(LD<3>)의 제2 비트로 출력할 수 있다. 파이프래치회로(4)는 제4 출력제어신호(POUT<4>)에 응답하여 래치된 제4 글로벌데이터(GIO<4>) 및 제8 글로벌데이터(GIO<8>)로부터 제4 래치데이터(LD<4>)를 생성할 수 있다. 파이프래치회로(4)는 제4 출력제어신호(POUT<4>)에 응답하여 래치된 제4 글로벌데이터(GIO<4>)를 제4 래치데이터(LD<4>)의 제1 비트로 출력할 수 있다. 파이프래치회로(4)는 제4 출력제어신호(POUT<4>)에 응답하여 래치된 제8 글로벌데이터(GIO<8>)를 제4 래치데이터(LD<4>)의 제2 비트로 출력할 수 있다. 제1 내지 제4 출력제어신호(POUT<1:4>)는 리드동작 시 다수의 파이프래치에 래치된 데이터를 출력하기 위해 인에이블되는 신호로 설정될 수 있다. 제1 내지 제4 출력제어신호(POUT<1:4>)는 순차적으로 인에이블되는 신호로 설정될 수 있다. 파이프래치회로(4)는 일반적인 다수의 파이프래치를 이용하여 구현될 수 있다.

트리거회로(5)는 제1 내지 제4 지연클럭(DCLK<1:4>)에 동기 되고 제1 내지 제8 전달제어신호(TS<1:8>)에 응답하여 제1 내지 제4 래치데이터(LD<1:4>)의 로직레벨에 따라 구동신호(DRV)를 구동할 수 있다. 트리거회로(5)는 제1 내지 제4 지연클럭(DCLK<1:4>)의 라이징에지에 동기 되고 제1 및 제2 전달제어신호(TS<1:2>)에 응답하여 제1 래치데이터(LD<1>)의 로직레벨에 따라 구동신호(DRV)를 구동할 수 있다. 트리거회로(5)는 제1 내지 제4 지연클럭(DCLK<1:4>)의 라이징에지에 동기 되고 제3 및 제4 전달제어신호(TS<3:4>)에 응답하여 제2 래치데이터(LD<2>)의 로직레벨에 따라 구동신호(DRV)를 구동할 수 있다. 트리거회로(5)는 제1 내지 제4 지연클럭(DCLK<1:4>)의 라이징에지에 동기 되고 제5 및 제6 전달제어신호(TS<5:6>)에 응답하여 제3 래치데이터(LD<3>)의 로직레벨에 따라 구동신호(DRV)를 구동할 수 있다. 트리거회로(5)는 제1 내지 제4 지연클럭(DCLK<1:4>)의 라이징에지에 동기 되고 제7 및 제8 전달제어신호(TS<7:8>)에 응답하여 제4 래치데이터(LD<4>)의 로직레벨에 따라 구동신호(DRV)를 구동할 수 있다. 트리거회로(5)는 제1 내지 제4 데이터리셋신호(DATA_RST<1:4>)에 응답하여 고정된 로직레벨을 갖는 구동신호(DRV)를 생성할 수 있다. 구동신호(DRV)의 고정된 로직레벨은 로직하이레벨 또는 로직로우레벨로 설정 될 수 있다.

데이터출력회로(6)는 구동신호(DRV)에 응답하여 출력데이터(DOUT)를 구동할 수 있다. 데이터출력회로(6)는 구동신호(DRV)의 로직레벨에 따라 출력데이터(DOUT)를 생성할 수 있다. 데이터출력회로(6)는 출력데이터(DOUT)를 외부로 출력할 수 있다. 데이터출력회로(6)는 일반적인 버퍼회로로 구현될 수 있다.

도 2를 참고하면 제어회로(3)는 제1 제어회로(31), 제2 제어회로(32), 제3 제어회로(33) 및 제4 제어회로(34)를 포함할 수 있다.

제1 제어회로(31)는 리셋신호(RSTB)에 응답하여 인에이블되는 제1 데이터리셋신호(DATA_RST<1>)를 생성할 수 있다. 제1 제어회로(31)는 제2 분주클럭(QCLK)에 동기 되고 리드신호(RD)에 응답하여 순차적으로 인에이블되는 제1 및 제2 전달제어신호(TS<1:2>)를 생성할 수 있다.

제2 제어회로(32)는 리셋신호(RSTB)에 응답하여 인에이블되는 제2 데이터리셋신호(DATA_RST<2>)를 생성할 수 있다. 제2 제어회로(32)는 제3 분주클럭(ICLKB)에 동기 되고 리드신호(RD)에 응답하여 순차적으로 인에이블되는 제3 및 제4 전달제어신호(TS<3:4>)를 생성할 수 있다.

제3 제어회로(33)는 리셋신호(RSTB)에 응답하여 인에이블되는 제3 데이터리셋신호(DATA_RST<3>)를 생성할 수 있다. 제3 제어회로(33)는 제4 분주클럭(QCLKB)에 동기 되고 리드신호(RD)에 응답하여 순차적으로 인에이블되는 제5 및 제6 전달제어신호(TS<5:6>)를 생성할 수 있다.

제4 제어회로(34)는 리셋신호(RSTB)에 응답하여 인에이블되는 제4 데이터리셋신호(DATA_RST<4>)를 생성할 수 있다. 제4 제어회로(34)는 제1 분주클럭(ICLK)에 동기 되고 리드신호(RD)에 응답하여 순차적으로 인에이블되는 제7 및 제8 전달제어신호(TS<7:8>)를 생성할 수 있다.

좀더 구체적으로 제1 제어회로(31)는 제1 플립플롭(311), 제2 플립플롭(312), 제3 플립플롭(313) 및 데이터리셋신호생성회로(314)를 포함할 수 있다.

제1 플립플롭(311)은 제2 분주클럭(QCLK)의 라이징에지에 동기 되어 리드신호(RD)를 래치하고 래치된 리드신호(RD)를 제1 전달제어신호(TS<1>)로 출력할 수 있다.

제2 플립플롭(312)은 제2 분주클럭(QCLK)의 라이징에지에 동기 되어 제1 전달제어신호(TS<1>)를 래치하고 래치된 제1 전달제어신호(TS<1>)를 제2 전달제어신호(TS<2>)로 출력할 수 있다.

제3 플립플롭(313)은 제2 분주클럭(QCLK)의 라이징에지에 동기 되어 제2 전달제어신호(TS<2>)를 래치하고 래치된 제2 전달제어신호(TS<2>)를 내부전달제어신호(ITS<1>)로 출력할 수 있다.

데이터리셋신호생성회로(314)는 리셋신호(RSTB)에 응답하여 인에이블되는 제1 데이터리셋신호(DATA_RST<1>)를 생성할 수 있다. 데이터리셋신호생성회로(314)는 내부전달제어신호(ITS<1>)에 응답하여 인에이블되는 제1 데이터리셋신호(DATA_RST<1>)를 생성할 수 있다. 데이터리셋신호생성회로(314)는 연속되는 리드동작 시 제2 분주클럭(QCLK)의 라이징에지에 동기 되어 제1 전달제어신호(TS<1>)가 제1 로직레벨(로직하이레벨)인 경우 내부전달제어신호(ITS<1>)의 입력을 차단하여 디스에이블되는 제1 데이터리셋신호(DATA_RST<1>)를 생성할 수 있다.

한편, 도 2에 도시된 제2 제어회로(32), 제3 제어회로(33) 및 제4 제어회로(34)는 제1 제어회로(31)와 입출력 신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.

도 3을 참고하여 주파수분주회로(1), 리피터(2)의 동작과 제어회로(3)의 동작을 설명하되, 제1 제어회로(31)에서 제1 및 제2 전달제어신호(TS<1:2>) 및 제1 데이터리셋신호(DATA_RST<1>)를 생성하는 동작을 예를 들어 설명하면 다음과 같다.

주파수분주회로(1)는 클럭(CLK)에 응답하여 제1 분주클럭(ICLK), 제2 분주클럭(QCLK), 제3 분주클럭(ICLKB) 및 제4 분주클럭(QCLKB)을 생성한다. 제1 분주클럭(ICLK), 제2 분주클럭(QCLK), 제3 분주클럭(ICLKB) 및 제4 분주클럭(QCLKB)은 클럭(CLK)의 주파수보다 2배 높은 주파수를 갖도록 생성된다. 제1 분주클럭(ICLK), 제2 분주클럭(QCLK), 제3 분주클럭(ICLKB) 및 제4 분주클럭(QCLKB)의 위상차는 90°씩 차이나도록 생성된다.

리피터(2)는 제1 분주클럭(ICLK), 제2 분주클럭(QCLK), 제3 분주클럭(ICLKB) 및 제4 분주클럭(QCLKB)을 내부지연량(DP)만큼 지연하여 지연하여 제1 지연클럭(DCLK<1>), 제2 지연클럭(DCLK<2>), 제3 지연클럭(DCLK<3>) 및 제4 지연클럭(DCLK<4>)을 생성한다.

T1 시점에 제1 제어회로(31)의 데이터리셋신호생성회로(314)는 로직로우레벨로 인에이블되는 리셋신호(RSTB)에 응답하여 로직하이레벨로 인에이블되는 제1 데이터리셋신호(DATA_RST<1>)를 생성한다.

T2 시점에 제1 제어회로(31)의 제1 플립플롭(311)은 제2 분주클럭(QCLK)의 라이징에지에 동기 되어 리드신호(RD)를 래치하고 래치된 리드신호(RD)를 제1 전달제어신호(TS<1>)로 출력한다.

T3 시점에 제1 제어회로(31)의 제2 플립플롭(312)은 제2 분주클럭(QCLK)의 라이징에지에 동기 되어 제1 전달제어신호(TS<1>)를 래치하고 래치된 제1 전달제어신호(TS<1>)를 제2 전달제어신호(TS<2>)로 출력한다.

T4 시점에 제1 제어회로(31)의 제3 플립플롭(313)은 제2 분주클럭(QCLK)의 라이징에지에 동기 되어 제2 전달제어신호(TS<2>)를 래치하고 래치된 제2 전달제어신호(TS<2>)를 내부전달제어신호(ITS<1>)로 출력한다.

제1 제어회로(31)의 데이터리셋신호생성회로(314)는 제2 분주클럭(QCLK)의 라이징에지에 동기 되어 로직하이레벨의 내부전달제어신호(ITS<1>)에 응답하여 로직하이레벨로 인에이블되는 제1 데이터리셋신호(DATA_RST<1>)를 생성한다.

한편, 연속되는 리드동작 시 T4 시점에 리드신호(RD)가 로직하이레벨로 입력되는 경우 제1 전달제어신호(TS<1>)가 로직하이레벨로 생성되는데 이때 데이터리셋신호생성회로(314)는 내부전달제어신호(ITS<1>)의 입력을 차단하여 로직로우레벨로 디스에이블되는 제1 데이터리셋신호(DATA_RST<1>)를 생성한다.

도 4를 참고하면 트리거회로(5)는 내부데이터생성회로(51) 및 구동신호생성회로(52)를 포함할 수 있다.

내부데이터생성회로(51)는 제1 내지 제4 데이터리셋신호(DATA_RST<1:4>)에 응답하여 고정된 로직레벨을 갖는 제1 내지 제4 내부데이터(ID<1:4>)를 생성할 수 있다. 내부데이터생성회로(51)는 제1 데이터리셋신호(DATA_RST<1>)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 고정된 제1 내부데이터(ID<1>)를 생성할 수 있다. 내부데이터생성회로(51)는 제2 데이터리셋신호(DATA_RST<2>)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 고정된 제2 내부데이터(ID<2>)를 생성할 수 있다. 내부데이터생성회로(51)는 제3 데이터리셋신호(DATA_RST<3>)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 고정된 제3 내부데이터(ID<3>)를 생성할 수 있다. 내부데이터생성회로(51)는 제4 데이터리셋신호(DATA_RST<4>)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 고정된 제4 내부데이터(ID<4>)를 생성할 수 있다.

내부데이터생성회로(51)는 제1 및 제8 전달제어신호(TS<1:8>)에 응답하여 제1 내지 제4 래치데이터(LD<1:4>)를 버퍼링하여 제1 내지 제4 내부데이터(ID<1:4>)를 생성할 수 있다. 내부데이터생성회로(51)는 제1 및 제2 전달제어신호(TS<1:2>)에 응답하여 제1 래치데이터(LD<1>)를 버퍼링하여 제1 내부데이터(ID<1>)를 생성할 수 있다. 내부데이터생성회로(51)는 제3 및 제4 전달제어신호(TS<3:4>)에 응답하여 제2 래치데이터(LD<2>)를 버퍼링하여 제2 내부데이터(ID<2>)를 생성할 수 있다. 내부데이터생성회로(51)는 제5 및 제6 전달제어신호(TS<5:6>)에 응답하여 제3 래치데이터(LD<3>)를 버퍼링하여 제3 내부데이터(ID<3>)를 생성할 수 있다. 내부데이터생성회로(51)는 제7 및 제8 전달제어신호(TS<7:8>)에 응답하여 제4 래치데이터(LD<4>)를 버퍼링하여 제4 내부데이터(ID<4>)를 생성할 수 있다.

구동신호생성회로(52)는 제1 내지 제4 지연클럭(DCLK<1:4>)에 동기 되어 제1 내지 제4 내부데이터(ID<1:4>)의 로직레벨에 따라 구동신호(DRV)를 생성할 수 있다.

도 5를 참고하면 내부데이터생성회로(51)는 제1 내부데이터생성회로(510), 제2 내부데이터생성회로(520), 제3 내부데이터생성회로(530) 및 제4 내부데이터생성회로(540)를 포함할 수 있다.

제1 내부데이터생성회로(510)는 제1 선택전달회로(511) 및 제1 논리회로(512)를 포함할 수 있다. 제1 선택전달회로(511)는 제1 전달제어신호(TS<1>)에 응답하여 제1 래치데이터(LD<1>)에 포함된 제1 비트를 제1 선택데이터(SD<1>)로 출력할 수 있다. 제1 선택전달회로(511)는 제2 전달제어신호(TS<2>)에 응답하여 제1 래치데이터(LD<1>)에 포함된 제2 비트를 제1 선택데이터(SD<1>)로 출력할 수 있다. 제1 논리회로(512)는 제1 데이터리셋신호(DATA_RST<1>)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 고정되는 제1 내부데이터(ID<1>)를 생성할 수 있다. 제1 논리회로(512)는 제1 데이터리셋신호(DATA_RST<1>)가 로직로우레벨로 디스에이블되는 경우 제1 선택데이터(SD<1>)를 버퍼링하여 제1 내부데이터(ID<1>)를 생성할 수 있다. 제1 논리회로(512)는 제1 데이터리셋신호(DATA_RST<1>)가 로직로우레벨로 디스에이블되는 경우 제1 선택데이터(SD<1>)를 저장할 수 있다.

즉, 제1 내부데이터생성회로(510)는 제1 데이터리셋신호(DATA_RST<1>)가 인에이블되는 경우 로직하이레벨로 고정된 로직레벨을 갖는 제1 내부데이터(ID<1>)를 생성할 수 있다. 제1 내부데이터생성회로(510)는 제1 데이터리셋신호(DATA_RST<1>)가 디스에이블되는 경우 제1 및 제2 전달제어신호(TS<1:2>)에 응답하여 제1 래치데이터(LD<1>)를 버퍼링하여 제1 내부데이터(ID<1>)를 생성할 수 있다.

제2 내부데이터생성회로(520)는 제2 선택전달회로(521) 및 제2 논리회로(522)를 포함할 수 있다. 제2 선택전달회로(521)는 제3 전달제어신호(TS<3>)에 응답하여 제2 래치데이터(LD<2>)에 포함된 제1 비트를 제2 선택데이터(SD<2>)로 출력할 수 있다. 제2 선택전달회로(521)는 제4 전달제어신호(TS<4>)에 응답하여 제2 래치데이터(LD<2>)에 포함된 제2 비트를 제2 선택데이터(SD<2>)로 출력할 수 있다. 제2 논리회로(522)는 제2 데이터리셋신호(DATA_RST<2>)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 고정되는 제2 내부데이터(ID<2>)를 생성할 수 있다. 제2 논리회로(522)는 제2 데이터리셋신호(DATA_RST<2>)가 로직로우레벨로 디스에이블되는 경우 제2 선택데이터(SD<2>)를 버퍼링하여 제2 내부데이터(ID<2>)를 생성할 수 있다. 제2 논리회로(522)는 제2 데이터리셋신호(DATA_RST<2>)가 로직로우레벨로 디스에이블되는 경우 제2 선택데이터(SD<2>)를 저장할 수 있다.

즉, 제2 내부데이터생성회로(520)는 제2 데이터리셋신호(DATA_RST<2>)가 인에이블되는 경우 로직하이레벨로 고정된 로직레벨을 갖는 제2 내부데이터(ID<2>)를 생성할 수 있다. 제2 내부데이터생성회로(520)는 제2 데이터리셋신호(DATA_RST<2>)가 디스에이블되는 경우 제3 및 제4 전달제어신호(TS<3:4>)에 응답하여 제2 래치데이터(LD<2>)를 버퍼링하여 제2 내부데이터(ID<2>)를 생성할 수 있다.

제3 내부데이터생성회로(530)는 제3 선택전달회로(531) 및 제3 논리회로(532)를 포함할 수 있다. 제3 선택전달회로(531)는 제5 전달제어신호(TS<5>)에 응답하여 제3 래치데이터(LD<3>)에 포함된 제1 비트를 제3 선택데이터(SD<3>)로 출력할 수 있다. 제3 선택전달회로(531)는 제6 전달제어신호(TS<6>)에 응답하여 제3 래치데이터(LD<3>)에 포함된 제2 비트를 제3 선택데이터(SD<3>)로 출력할 수 있다. 제3 논리회로(532)는 제3 데이터리셋신호(DATA_RST<3>)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 고정되는 제3 내부데이터(ID<3>)를 생성할 수 있다. 제3 논리회로(532)는 제3 데이터리셋신호(DATA_RST<3>)가 로직로우레벨로 디스에이블되는 경우 제3 선택데이터(SD<3>)를 버퍼링하여 제3 내부데이터(ID<3>)를 생성할 수 있다. 제3 논리회로(532)는 제3 데이터리셋신호(DATA_RST<3>)가 로직로우레벨로 디스에이블되는 경우 제3 선택데이터(SD<3>)를 저장할 수 있다.

즉, 제3 내부데이터생성회로(530)는 제3 데이터리셋신호(DATA_RST<3>)가 인에이블되는 경우 로직하이레벨로 고정된 로직레벨을 갖는 제3 내부데이터(ID<3>)를 생성할 수 있다. 제3 내부데이터생성회로(530)는 제3 데이터리셋신호(DATA_RST<3>)가 디스에이블되는 경우 제5 및 제6 전달제어신호(TS<5:6>)에 응답하여 제3 래치데이터(LD<3>)를 버퍼링하여 제3 내부데이터(ID<3>)를 생성할 수 있다.

제4 내부데이터생성회로(540)는 제4 선택전달회로(541) 및 제4 논리회로(542)를 포함할 수 있다. 제4 선택전달회로(541)는 제7 전달제어신호(TS<7>)에 응답하여 제4 래치데이터(LD<4>)에 포함된 제1 비트를 제4 선택데이터(SD<4>)로 출력할 수 있다. 제4 선택전달회로(541)는 제8 전달제어신호(TS<8>)에 응답하여 제4 래치데이터(LD<4>)에 포함된 제2 비트를 제4 선택데이터(SD<4>)로 출력할 수 있다. 제4 논리회로(542)는 제4 데이터리셋신호(DATA_RST<4>)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 고정되는 제4 내부데이터(ID<4>)를 생성할 수 있다. 제4 논리회로(542)는 제4 데이터리셋신호(DATA_RST<4>)가 로직로우레벨로 디스에이블되는 경우 제4 선택데이터(SD<4>)를 버퍼링하여 제4 내부데이터(ID<4>)를 생성할 수 있다. 제4 논리회로(542)는 제4 데이터리셋신호(DATA_RST<4>)가 로직로우레벨로 디스에이블되는 경우 제4 선택데이터(SD<4>)를 저장할 수 있다.

즉, 제4 내부데이터생성회로(540)는 제4 데이터리셋신호(DATA_RST<4>)가 인에이블되는 경우 로직하이레벨로 고정된 로직레벨을 갖는 제4 내부데이터(ID<4>)를 생성할 수 있다. 제4 내부데이터생성회로(540)는 제4 데이터리셋신호(DATA_RST<4>)가 디스에이블되는 경우 제7 및 제8 전달제어신호(TS<7:8>)에 응답하여 제4 래치데이터(LD<4>)를 버퍼링하여 제4 내부데이터(ID<4>)를 생성할 수 있다.

도 6을 참고하여 내부데이터생성회로(51)의 동작을 설명하되 제1 내지 제4 데이터리셋신호(DAAT_RST<1:4>)의 로직레벨에 따라 제1 내지 제4 내부데이터(ID<1:4>)를 생성하는 동작을 설명하면 다음과 같다.

T11 시점에 초기화동작 시 제1 내부데이터생성회로(510)는 로직하이레벨로 인에이블되는 제1 데이터리셋신호(DATA_RST<1>)에 응답하여 로직하이레벨로 고정된 제1 내부데이터(ID<1>)를 생성한다. 제2 내부데이터생성회로(520)는 로직하이레벨로 인에이블되는 제2 데이터리셋신호(DATA_RST<2>)에 응답하여 로직하이레벨로 고정된 제2 내부데이터(ID<2>)를 생성한다. 제3 내부데이터생성회로(530)는 로직하이레벨로 인에이블되는 제3 데이터리셋신호(DATA_RST<3>)에 응답하여 로직하이레벨로 고정된 제3 내부데이터(ID<3>)를 생성한다. 제4 내부데이터생성회로(540)는 로직하이레벨로 인에이블되는 제4 데이터리셋신호(DATA_RST<4>)에 응답하여 로직하이레벨로 고정된 제4 내부데이터(ID<4>)를 생성한다. 여기서, T11 시점은 앞서 도 3에서 설명한 T1 시점과 동일 시점으로 설정된다.

T12 시점에 리드동작 시 제1 내부데이터생성회로(510)는 제1 데이터리셋신호(DATA_RST<1>)가 로직로우레벨로 디스에이블되므로 제1 전달제어신호(TS<1>)에 응답하여 제1 래치데이터(LD<1>)의 제1 비트를 버퍼링하여 제1 내부데이터(ID<1>)를 생성한다. 여기서, T12 시점은 앞서 도 3에서 설명한 T2 시점과 동일한 시점으로 설정된다.

T13 시점에 제2 내부데이터생성회로(520)는 제2 데이터리셋신호(DATA_RST<2>)가 로직로우레벨로 디스에이블되므로 제3 전달제어신호(TS<3>)에 응답하여 제2 래치데이터(LD<2>)의 제1 비트를 버퍼링하여 제2 내부데이터(ID<2>)를 생성한다.

T14 시점에 제3 내부데이터생성회로(530)는 제3 데이터리셋신호(DATA_RST<3>)가 로직로우레벨로 디스에이블되므로 제5 전달제어신호(TS<5>)에 응답하여 제3 래치데이터(LD<3>)의 제1 비트를 버퍼링하여 제3 내부데이터(ID<3>)를 생성한다.

제1 내부데이터생성회로(510)는 제1 데이터리셋신호(DATA_RST<1>)가 로직로우레벨로 디스에이블되므로 제2 전달제어신호(TS<2>)에 응답하여 제1 래치데이터(LD<1>)의 제2 비트를 버퍼링하여 제1 내부데이터(ID<1>)를 생성한다. 여기서, T14 시점은 앞서 도 3에서 설명한 T3 시점과 동일한 시점으로 설정된다.

T15 시점에 제4 내부데이터생성회로(540)는 제4 데이터리셋신호(DATA_RST<4>)가 로직로우레벨로 디스에이블되므로 제7 전달제어신호(TS<7>)에 응답하여 제4 래치데이터(LD<4>)의 제1 비트를 버퍼링하여 제4 내부데이터(ID<4>)를 생성한다.

제2 내부데이터생성회로(520)는 제2 데이터리셋신호(DATA_RST<2>)가 로직로우레벨로 디스에이블되므로 제4 전달제어신호(TS<4>)에 응답하여 제2 래치데이터(LD<2>)의 제2 비트를 버퍼링하여 제2 내부데이터(ID<2>)를 생성한다.

T16 시점에 제1 내부데이터생성회로(510)는 로직하이레벨로 인에이블되는 제1 데이터리셋신호(DATA_RST<1>)에 응답하여 로직하이레벨로 고정된 제1 내부데이터(ID<1>)를 생성한다.

제3 내부데이터생성회로(530)는 제3 데이터리셋신호(DATA_RST<3>)가 로직로우레벨로 디스에이블되므로 제6 전달제어신호(TS<6>)에 응답하여 제3 래치데이터(LD<3>)의 제2 비트를 버퍼링하여 제3 내부데이터(ID<3>)를 생성한다. 여기서, T16 시점은 앞서 도 3에서 설명한 T4 시점과 동일한 시점으로 설정된다.

T17 시점에 제2 내부데이터생성회로(520)는 로직하이레벨로 인에이블되는 제2 데이터리셋신호(DATA_RST<2>)에 응답하여 로직하이레벨로 고정된 제2 내부데이터(ID<2>)를 생성한다.

제4 내부데이터생성회로(540)는 제4 데이터리셋신호(DATA_RST<4>)가 로직로우레벨로 디스에이블되므로 제8 전달제어신호(TS<8>)에 응답하여 제4 래치데이터(LD<4>)의 제2 비트를 버퍼링하여 제4 내부데이터(ID<4>)를 생성한다.

T18 시점에 제3 내부데이터생성회로(530)는 로직하이레벨로 인에이블되는 제3 데이터리셋신호(DATA_RST<3>)에 응답하여 로직하이레벨로 고정된 제3 내부데이터(ID<3>)를 생성한다.

T19 시점에 제4 내부데이터생성회로(540)는 로직하이레벨로 인에이블되는 제4 데이터리셋신호(DATA_RST<4>)에 응답하여 로직하이레벨로 고정된 제4 내부데이터(ID<4>)를 생성한다.

한편, 도 6에 도시된 자연수 1, 2, 3, 4, 5, 6, 7, 8은 제1 내지 제8 글로벌데이터(GIO<1:8>)로부터 생성된 비트를 의미한다. 예를 들어 자연수 1로 도시된 제1 내부데이터(ID<1>)의 제1 비트는 제1 글로벌데이터(GIO<1>)를 통해 생성되는 제1 래치데이터(LD<1>)의 제1 비트로부터 생성됨을 의미한다. 그리고, 자연수 5로 도시된 제1 내부데이터(ID<1>)의 제2 비트는 제5 글로벌데이터(GIO<5>)를 통해 생성되는 제1 래치데이터(LD<1>)의 제2 비트로부터 생성됨을 의미한다. 이후 도면에 도시된 자연수 1, 2, 3, 4, 5, 6, 7, 8은 제1 내지 제8 글로벌데이터(GIO<1:8>)로부터 생성된 비트를 의미한다.

이와 같은 내부데이터생성회로(51)는 초기화동작 시 리셋신호(RSTB)에 응답하여 로직하이레벨로 고정된 제1 내지 제4 내부데이터(ID<1:4>)를 생성할 수 있다. 내부데이터생성회로(51)는 리드동작 시 제1 내지 제8 전달제어신호(TS<1:8>)에 응답하여 제1 내지 제4 래치데이터(LD<1:4>)로부터 제1 내지 제4 내부데이터(ID<1:4>)를 생성한다. 내부데이터생성회로(51)는 제1 내지 제4 내부데이터(ID<1:4>)가 생성된 이후 제1 내지 제4 데이터리셋신호(DATA_RST<1:4>)에 의해 로직하이레벨로 고정된 제1 내지 제4 내부데이터(ID<1:4>)를 생성할 수 있다.

도 7을 참고하면 구동신호생성회로(52)는 전치신호생성회로(550) 및 신호합성회로(560)를 포함할 수 있다.

전치신호생성회로(550)는 제1 전치신호생성회로(610), 제2 전치신호생성회로(620), 제3 전치신호생성회로(630) 및 제4 전치신호생성회로(640)를 포함할 수 있다.

제1 전치신호생성회로(610)는 제1 버퍼회로(611), 제2 버퍼회로(612) 및 제3 버퍼회로(613)를 포함할 수 있다. 제1 버퍼회로(611)는 제1 제어신호(CON<1>)가 로직로우레벨이고 제1 반전제어신호(CONB<1>)가 로직하이레벨인 경우 제1 내부데이터(ID<1>)를 반전 버퍼링하여 제1 반전내부데이터(IDB<1>)를 생성할 수 있다. 제2 버퍼회로(612)는 제1 지연클럭(DCLK<1>)이 로직하이레벨인 구간 동안 제1 반전내부데이터(IDB<1>)를 반전 버퍼링하여 제1 찹신호(ICH)를 생성할 수 있다. 제2 버퍼회로(612)는 제1 반전내부데이터(IDB<1>)를 저장할 수 있다. 제3 버퍼회로(613)는 제2 반전지연클럭(DCLKB<2>)이 로직하이레벨인 구간 동안 제1 찹신호(ICH)를 버퍼링하여 제1 전치신호(PRE<1>)를 생성할 수 있다. 제1 제어신호(CON<1>)는 제1 지연클럭(DCLK<1>)이 생성되는 시점에 로직로우레벨로 인에이블되는 신호이다. 제1 반전제어신호(CONB<1>)는 제1 제어신호(CON<1>)가 반전된 신호이다. 제2 반전지연클럭(DCLKB<2>)은 제2 지연클럭(DCLK<2>)이 반전된 신호이다.

즉, 제1 전치신호생성회로(610)는 제1 제어신호(CON<1>)가 로직로우레벨인 구간에서 제1 내부데이터(ID<1>)를 입력 받을 수 있다. 제1 전치신호생성회로(610)는 제1 지연클럭(DCLK<1>)이 로직하이레벨이고 제2 지연클럭(DCLK<2>)이 로직로우레벨인 구간 동안 제1 내부데이터(ID<1>)의 로직레벨에 따라 구동되는 제1 전치신호(PRE<1>)를 생성할 수 있다.

제2 전치신호생성회로(620)는 제4 버퍼회로(621), 제5 버퍼회로(622) 및 제6 버퍼회로(623)를 포함할 수 있다. 제4 버퍼회로(621)는 제3 제어신호(CON<3>)가 로직로우레벨이고 제3 반전제어신호(CONB<3>)가 로직하이레벨인 경우 제3 내부데이터(ID<3>)를 반전 버퍼링하여 제3 반전내부데이터(IDB<3>)를 생성할 수 있다. 제5 버퍼회로(622)는 제3 지연클럭(DCLK<3>)이 로직하이레벨인 구간 동안 제3 반전내부데이터(IDB<3>)를 반전 버퍼링하여 제2 찹신호(IBCH)를 생성할 수 있다. 제5 버퍼회로(622)는 제3 반전내부데이터(IDB<3>)를 저장할 수 있다. 제6 버퍼회로(623)는 제4 반전지연클럭(DCLKB<4>)이 로직하이레벨인 구간 동안 제2 찹신호(IBCH)를 버퍼링하여 제2 전치신호(PRE<2>)를 생성할 수 있다. 제3 제어신호(CON<3>)는 제3 지연클럭(DCLK<3>)이 생성되는 시점에 로직로우레벨로 인에이블되는 신호이다. 제3 반전제어신호(CONB<3>)는 제3 제어신호(CON<3>)가 반전된 신호이다. 제4 반전지연클럭(DCLKB<4>)은 제4 지연클럭(DCLK<4>)이 반전된 신호이다.

즉, 제2 전치신호생성회로(620)는 제3 제어신호(CON<3>)가 로직로우레벨인 구간에서 제3 내부데이터(ID<3>)를 입력 받을 수 있다. 제2 전치신호생성회로(620)는 제3 지연클럭(DCLK<3>)이 로직하이레벨이고 제4 지연클럭(DCLK<4>)이 로직로우레벨인 구간 동안 제3 내부데이터(ID<3>)의 로직레벨에 따라 구동되는 제2 전치신호(PRE<2>)를 생성할 수 있다.

제3 전치신호생성회로(630)는 제7 버퍼회로(631), 제8 버퍼회로(632) 및 제9 버퍼회로(633)를 포함할 수 있다. 제7 버퍼회로(631)는 제2 제어신호(CON<2>)가 로직로우레벨이고 제2 반전제어신호(CONB<2>)가 로직하이레벨인 경우 제2 내부데이터(ID<2>)를 반전 버퍼링하여 제2 반전내부데이터(IDB<2>)를 생성할 수 있다. 제8 버퍼회로(632)는 제2 지연클럭(DCLK<2>)이 로직하이레벨인 구간 동안 제2 반전내부데이터(IDB<2>)를 반전 버퍼링하여 제3 찹신호(QCH)를 생성할 수 있다. 제8 버퍼회로(632)는 제2 반전내부데이터(IDB<2>)를 저장할 수 있다. 제9 버퍼회로(633)는 제3 반전지연클럭(DCLKB<3>)이 로직하이레벨인 구간 동안 제3 찹신호(QCH)를 버퍼링하여 제3 전치신호(PRE<3>)를 생성할 수 있다. 제2 제어신호(CON<2>)는 제2 지연클럭(DCLK<2>)이 생성되는 시점에 로직로우레벨로 인에이블되는 신호이다. 제2 반전제어신호(CONB<2>)는 제2 제어신호(CON<2>)가 반전된 신호이다. 제3 반전지연클럭(DCLKB<3>)은 제3 지연클럭(DCLK<3>)이 반전된 신호이다.

즉, 제3 전치신호생성회로(630)는 제2 제어신호(CON<2>)가 로직로우레벨인 구간에서 제2 내부데이터(ID<2>)를 입력 받을 수 있다. 제3 전치신호생성회로(630)는 제2 지연클럭(DCLK<2>)이 로직하이레벨이고 제3 지연클럭(DCLK<3>)이 로직로우레벨인 구간 동안 제2 내부데이터(ID<2>)의 로직레벨에 따라 구동되는 제3 전치신호(PRE<3>)를 생성할 수 있다.

제4 전치신호생성회로(640)는 제10 버퍼회로(641), 제11 버퍼회로(642) 및 제12 버퍼회로(643)를 포함할 수 있다. 제10 버퍼회로(641)는 제4 제어신호(CON<4>)가 로직로우레벨이고 제4 반전제어신호(CONB<4>)가 로직하이레벨인 경우 제4 내부데이터(ID<4>)를 반전 버퍼링하여 제4 반전내부데이터(IDB<4>)를 생성할 수 있다. 제11 버퍼회로(642)는 제4 지연클럭(DCLK<4>)이 로직하이레벨인 구간 동안 제4 반전내부데이터(IDB<4>)를 반전 버퍼링하여 제4 찹신호(QBCH)를 생성할 수 있다. 제11 버퍼회로(642)는 제4 반전내부데이터(IDB<4>)를 저장할 수 있다. 제12 버퍼회로(643)는 제1 반전지연클럭(DCLKB<1>)이 로직하이레벨인 구간 동안 제4 찹신호(QBCH)를 버퍼링하여 제4 전치신호(PRE<4>)를 생성할 수 있다. 제4 제어신호(CON<4>)는 제4 지연클럭(DCLK<4>)이 생성되는 시점에 로직로우레벨로 인에이블되는 신호이다. 제4 반전제어신호(CONB<4>)는 제4 제어신호(CON<4>)가 반전된 신호이다. 제1 반전지연클럭(DCLKB<1>)은 제1 지연클럭(DCLK<1>)이 반전된 신호이다.

즉, 제4 전치신호생성회로(640)는 제4 제어신호(CON<4>)가 로직로우레벨인 구간에서 제4 내부데이터(ID<4>)를 입력 받을 수 있다. 제4 전치신호생성회로(640)는 제4 지연클럭(DCLK<4>)이 로직하이레벨이고 제1 지연클럭(DCLK<1>)이 로직로우레벨인 구간 동안 제4 내부데이터(ID<4>)의 로직레벨에 따라 구동되는 제4 전치신호(PRE<4>)를 생성할 수 있다.

신호합성회로(560)는 제1 신호합성회로(650), 제2 신호합성회로(660) 및 제3 신호합성회로(670)를 포함할 수 있다.

제1 신호합성회로(650)는 제1 전치신호(PRE<1>)와 제2 전치신호(PRE<2>)를 합성하여 제1 합성신호(SUM<1>)를 생성할 수 있다. 제1 신호합성회로(650)는 제1 전치신호(PRE<1>)와 제2 전치신호(PRE<2>)를 논리곱 연산을 수행하여 제1 합성신호(SUM<1>)를 생성할 수 있다.

제2 신호합성회로(660)는 제3 전치신호(PRE<3>)와 제4 전치신호(PRE<4>)를 합성하여 제2 합성신호(SUM<2>)를 생성할 수 있다. 제2 신호합성회로(660)는 제3 전치신호(PRE<3>)와 제4 전치신호(PRE<4>)를 논리곱 연산을 수행하여 제2 합성신호(SUM<2>)를 생성할 수 있다.

제3 신호합성회로(670)는 제1 합성신호(SUM<1>)와 제2 합성신호(SUM<2>)를 합성하여 구동신호(DRV)를 생성할 수 있다. 제3 신호합성회로(670)는 제1 합성신호(SUM<1>)와 제2 합성신호(SUM<2>)를 논리곱 연산을 수행하여 구동신호(DRV)를 생성할 수 있다.

도 8을 참고하여 구동신호생성회로(52)의 동작을 설명하되 제1 내지 제4 지연클럭(DCLK<1:4>)에 동기 되어 제1 내지 제4 내부데이터(ID<1:4>)로부터 구동신호(DRV)를 생성하는 동작을 설명하면 다음과 같다.

우선, 초기화동작과 제1 내지 제4 내부데이터(ID<1:4>)를 입력받는 동작을 설명하면 다음과 같다.

T21 시점에 초기화동작 시 제1 내지 제4 내부데이터(ID<1:4>)는 로직하이레벨로 고정된 로직레벨로 생성된다. 여기서, T21 시점은 앞서 도 3에서 설명한 T1 시점과 동일한 시점으로 설정된다.

제1 전치신호생성회로(610)의 제1 버퍼회로(611)는 제1 제어신호(CON<1>)에 응답하여 제1 내부데이터(ID<1>)를 입력 받는다. 제2 전치신호생성회로(620)의 제4 버퍼회로(621)는 제3 제어신호(CON<3>)에 응답하여 제3 내부데이터(ID<3>)를 입력 받는다. 제3 전치신호생성회로(630)의 제7 버퍼회로(631)는 제2 제어신호(CON<2>)에 응답하여 제2 내부데이터(ID<2>)를 입력 받는다. 제4 전치신호생성회로(640)의 제10 버퍼회로(641)는 제4 제어신호(CON<4>)에 응답하여 제4 내부데이터(ID<4>)를 입력 받는다.

다음으로, 초기화동작 이후 리드동작 시 전치신호생성회로(550)에서 제1 내지 제4 지연클럭(DCLK<1:4>)에 동기 되어 제1 찹신호(ICH), 제2 찹신호(IBCH), 제3 찹신호(QCH) 및 제4 찹신호(QBCH)를 생성하는 동작을 설명하면 다음과 같다.

T22 ~ T24 구간 동안 리드동작 시 제1 전치신호생성회로(610)의 제2 버퍼회로(612)는 제1 지연클럭(DCLK<1>)이 로직하이레벨이므로 제1 반전내부데이터(IDB<1>)를 반전 버퍼링하여 제1 찹신호(ICH)를 구동한다. 이때, 제1 찹신호(ICH)는 제1 글로벌데이터(GIO<1>)로부터 생성된다.

T23 ~ T25 구간 동안 리드동작 시 제3 전치신호생성회로(630)의 제8 버퍼회로(632)는 제2 지연클럭(DCLK<2>)이 로직하이레벨이므로 제2 반전내부데이터(IDB<2>)를 반전 버퍼링하여 제3 찹신호(QCH)를 구동한다. 이때, 제3 찹신호(QCH)는 제2 글로벌데이터(GIO<2>)로부터 생성된다.

T24 ~ T26 구간 동안 리드동작 시 제2 전치신호생성회로(620)의 제5 버퍼회로(622)는 제3 지연클럭(DCLK<3>)이 로직하이레벨이므로 제3 반전내부데이터(IDB<3>)를 반전 버퍼링하여 제2 찹신호(IBCH)를 구동한다. 이때, 제2 찹신호(IBCH)는 제3 글로벌데이터(GIO<3>)로부터 생성된다.

T25 ~ T27 구간 동안 리드동작 시 제4 전치신호생성회로(640)의 제11 버퍼회로(642)는 제4 지연클럭(DCLK<4>)이 로직하이레벨이므로 제4 반전내부데이터(IDB<4>)를 반전 버퍼링하여 제4 찹신호(QBCH)를 구동한다. 이때, 제4 찹신호(QBCH)는 제4 글로벌데이터(GIO<4>)로부터 생성된다.

T26 ~ T28 구간 동안 리드동작 시 제1 전치신호생성회로(610)의 제2 버퍼회로(612)는 제1 지연클럭(DCLK<1>)이 로직하이레벨이므로 제1 반전내부데이터(IDB<1>)를 반전 버퍼링하여 제1 찹신호(ICH)를 구동한다. 이때, 제1 찹신호(ICH)는 제5 글로벌데이터(GIO<5>)로부터 생성된다.

T27 ~ T29 구간 동안 리드동작 시 제3 전치신호생성회로(630)의 제8 버퍼회로(632)는 제2 지연클럭(DCLK<2>)이 로직하이레벨이므로 제2 반전내부데이터(IDB<2>)를 반전 버퍼링하여 제3 찹신호(QCH)를 구동한다. 이때, 제3 찹신호(QCH)는 제6 글로벌데이터(GIO<6>)로부터 생성된다.

T28 ~ T30 구간 동안 리드동작 시 제2 전치신호생성회로(620)의 제5 버퍼회로(622)는 제3 지연클럭(DCLK<3>)이 로직하이레벨이므로 제3 반전내부데이터(IDB<3>)를 반전 버퍼링하여 제2 찹신호(IBCH)를 구동한다. 이때, 제2 찹신호(IBCH)는 제7 글로벌데이터(GIO<7>)로부터 생성된다.

T29 ~ T31 구간 동안 리드동작 시 제4 전치신호생성회로(640)의 제11 버퍼회로(642)는 제4 지연클럭(DCLK<4>)이 로직하이레벨이므로 제4 반전내부데이터(IDB<4>)를 반전 버퍼링하여 제4 찹신호(QBCH)를 구동한다. 이때, 제4 찹신호(QBCH)는 제8 글로벌데이터(GIO<8>)로부터 생성된다.

다음으로, 초기화동작 이후 리드동작 시 전치신호생성회로(550)에서 제1 내지 제4 지연클럭(DCLK<1:4>)에 동기 되어 제1 내지 제4 전치신호(PRE<1:4>)를 생성하는 동작을 설명하면 다음과 같다

T22 ~ T23 구간 동안 제1 전치신호생성회로(610)의 제3 버퍼회로(613)는 제2 지연클럭(DCLK<2>)이 로직로우레벨이므로 제1 찹신호(ICH)를 버퍼링하여 제1 전치신호(PRE<1>)를 구동한다. 이때, 제1 전치신호(PRE<1>)는 제1 글로벌데이터(GIO<1>)로부터 생성된다.

T23 ~ T24 구간 동안 제3 전치신호생성회로(630)의 제9 버퍼회로(633)는 제3 지연클럭(DCLK<3>)이 로직로우레벨이므로 제3 찹신호(QCH)를 버퍼링하여 제3 전치신호(PRE<3>)를 구동한다. 이때, 제3 전치신호(PRE<3>)는 제2 글로벌데이터(GIO<2>)로부터 생성된다.

T24 ~ T25 구간 동안 제2 전치신호생성회로(620)의 제6 버퍼회로(623)는 제4 지연클럭(DCLK<4>)이 로직로우레벨이므로 제2 찹신호(IBCH)를 버퍼링하여 제2 전치신호(PRE<2>)를 구동한다. 이때, 제2 전치신호(PRE<2>)는 제3 글로벌데이터(GIO<3>)로부터 생성된다.

T25 ~ T26 구간 동안 제4 전치신호생성회로(640)의 제12 버퍼회로(643)는 제1 지연클럭(DCLK<1>)이 로직로우레벨이므로 제4 찹신호(QBCH)를 버퍼링하여 제4 전치신호(PRE<4>)를 구동한다. 이때, 제4 전치신호(PRE<4>)는 제4 글로벌데이터(GIO<4>)로부터 생성된다.

T26 ~ T27 구간 동안 제1 전치신호생성회로(610)의 제3 버퍼회로(613)는 제2 지연클럭(DCLK<2>)이 로직로우레벨이므로 제1 찹신호(ICH)를 버퍼링하여 제1 전치신호(PRE<1>)를 구동한다. 이때, 제1 전치신호(PRE<1>)는 제5 글로벌데이터(GIO<5>)로부터 생성된다.

T27 ~ T28 구간 동안 제3 전치신호생성회로(630)의 제9 버퍼회로(633)는 제3 지연클럭(DCLK<3>)이 로직로우레벨이므로 제3 찹신호(QCH)를 버퍼링하여 제3 전치신호(PRE<3>)를 구동한다. 이때, 제3 전치신호(PRE<3>)는 제6 글로벌데이터(GIO<6>)로부터 생성된다.

T28 ~ T29 구간 동안 제2 전치신호생성회로(620)의 제6 버퍼회로(623)는 제4 지연클럭(DCLK<4>)이 로직로우레벨이므로 제2 찹신호(IBCH)를 버퍼링하여 제2 전치신호(PRE<2>)를 구동한다. 이때, 제2 전치신호(PRE<2>)는 제7 글로벌데이터(GIO<7>)로부터 생성된다.

T29 ~ T30 구간 동안 제4 전치신호생성회로(640)의 제12 버퍼회로(643)는 제1 지연클럭(DCLK<1>)이 로직로우레벨이므로 제4 찹신호(QBCH)를 버퍼링하여 제4 전치신호(PRE<4>)를 구동한다. 이때, 제4 전치신호(PRE<4>)는 제8 글로벌데이터(GIO<8>)로부터 생성된다.

다음으로, 초기화동작 이후 리드동작 시 신호합성회로(560)에서 제1 내지 제4 전치신호(PRE<1:4>)를 합성하여 제1 및 제2 합성신호(SUM<1:2>)를 생성하는 동작을 설명하면 다음과 같다.

T22 ~ T23 구간 동안 신호합성회로(560)의 제1 신호합성회로(650)는 제1 전치신호(PRE<1>)와 제2 전치신호(PRE<2>)를 합성하여 제1 합성신호(SUM<1>)를 구동한다. 이때, 제1 합성신호(SUM<1>)는 제1 글로벌데이터(GIO<1>)로부터 생성된다.

T23 ~ T24 구간 동안 신호합성회로(560)의 제2 신호합성회로(660)는 제3 전치신호(PRE<3>)와 제4 전치신호(PRE<4>)를 합성하여 제2 합성신호(SUM<2>)를 구동한다. 이때, 제2 합성신호(SUM<2>)는 제2 글로벌데이터(GIO<2>)로부터 생성된다.

T24 ~ T25 구간 동안 신호합성회로(560)의 제1 신호합성회로(650)는 제1 전치신호(PRE<1>)와 제2 전치신호(PRE<2>)를 합성하여 제1 합성신호(SUM<1>)를 구동한다. 이때, 제1 합성신호(SUM<1>)는 제3 글로벌데이터(GIO<3>)로부터 생성된다.

T25 ~ T26 구간 동안 신호합성회로(560)의 제2 신호합성회로(660)는 제3 전치신호(PRE<3>)와 제4 전치신호(PRE<4>)를 합성하여 제2 합성신호(SUM<2>)를 구동한다. 이때, 제2 합성신호(SUM<2>)는 제4 글로벌데이터(GIO<4>)로부터 생성된다.

T26 ~ T27 구간 동안 신호합성회로(560)의 제1 신호합성회로(650)는 제1 전치신호(PRE<1>)와 제2 전치신호(PRE<2>)를 합성하여 제1 합성신호(SUM<1>)를 구동한다. 이때, 제1 합성신호(SUM<1>)는 제5 글로벌데이터(GIO<5>)로부터 생성된다.

T27 ~ T28 구간 동안 신호합성회로(560)의 제2 신호합성회로(660)는 제3 전치신호(PRE<3>)와 제4 전치신호(PRE<4>)를 합성하여 제2 합성신호(SUM<2>)를 구동한다. 이때, 제2 합성신호(SUM<2>)는 제6 글로벌데이터(GIO<6>)로부터 생성된다.

T28 ~ T29 구간 동안 신호합성회로(560)의 제1 신호합성회로(650)는 제1 전치신호(PRE<1>)와 제2 전치신호(PRE<2>)를 합성하여 제1 합성신호(SUM<1>)를 구동한다. 이때, 제1 합성신호(SUM<1>)는 제7 글로벌데이터(GIO<7>)로부터 생성된다.

T29 ~ T30 구간 동안 신호합성회로(560)의 제2 신호합성회로(660)는 제3 전치신호(PRE<3>)와 제4 전치신호(PRE<4>)를 합성하여 제2 합성신호(SUM<2>)를 구동한다. 이때, 제2 합성신호(SUM<2>)는 제8 글로벌데이터(GIO<8>)로부터 생성된다.

다음으로, 초기화동작 이후 리드동작 시 신호합성회로(560)에서 제1 및 제2 합성신호(SUM<1:2>)를 합성하여 구동신호(DRV)를 생성하는 동작을 설명하면 다음과 같다.

T22 ~ T23 구간 동안 신호합성회로(560)의 제3 신호합성회로(670)는 제1 합성신호(SUM<1>)와 제2 합성신호(SUM<2>)를 합성하여 구동신호(DRV)를 구동한다. 이때, 구동신호(DRV)는 제1 글로벌데이터(GIO<1>)로부터 생성된다.

T23 ~ T24 구간 동안 신호합성회로(560)의 제3 신호합성회로(670)는 제1 합성신호(SUM<1>)와 제2 합성신호(SUM<2>)를 합성하여 구동신호(DRV)를 구동한다. 이때, 구동신호(DRV)는 제2 글로벌데이터(GIO<2>)로부터 생성된다.

T24 ~ T25 구간 동안 신호합성회로(560)의 제3 신호합성회로(670)는 제1 합성신호(SUM<1>)와 제2 합성신호(SUM<2>)를 합성하여 구동신호(DRV)를 구동한다. 이때, 구동신호(DRV)는 제3 글로벌데이터(GIO<3>)로부터 생성된다.

T25 ~ T26 구간 동안 신호합성회로(560)의 제3 신호합성회로(670)는 제1 합성신호(SUM<1>)와 제2 합성신호(SUM<2>)를 합성하여 구동신호(DRV)를 구동한다. 이때, 구동신호(DRV)는 제4 글로벌데이터(GIO<4>)로부터 생성된다.

T26 ~ T27 구간 동안 신호합성회로(560)의 제3 신호합성회로(670)는 제1 합성신호(SUM<1>)와 제2 합성신호(SUM<2>)를 합성하여 구동신호(DRV)를 구동한다. 이때, 구동신호(DRV)는 제5 글로벌데이터(GIO<5>)로부터 생성된다.

T27 ~ T28 구간 동안 신호합성회로(560)의 제3 신호합성회로(670)는 제1 합성신호(SUM<1>)와 제2 합성신호(SUM<2>)를 합성하여 구동신호(DRV)를 구동한다. 이때, 구동신호(DRV)는 제6 글로벌데이터(GIO<6>)로부터 생성된다.

T28 ~ T29 구간 동안 신호합성회로(560)의 제3 신호합성회로(670)는 제1 합성신호(SUM<1>)와 제2 합성신호(SUM<2>)를 합성하여 구동신호(DRV)를 구동한다. 이때, 구동신호(DRV)는 제7 글로벌데이터(GIO<7>)로부터 생성된다.

T29 ~ T30 구간 동안 신호합성회로(560)의 제3 신호합성회로(670)는 제1 합성신호(SUM<1>)와 제2 합성신호(SUM<2>)를 합성하여 구동신호(DRV)를 구동한다. 이때, 구동신호(DRV)는 제8 글로벌데이터(GIO<8>)로부터 생성된다.

이와 같은 본 발명의 일 실시예에 따른 반도체장치는 서로 다른 위상을 갖는 분주클럭에 동기 되어 출력데이터를 출력하되, 데이터출력구간을 제외한 구간 동안 출력데이터를 고정된 로직레벨로 구동함으로써 분주클럭이 생성되더라도 출력데이터의 생성오류를 방지할 수 있다.

도 9를 참고하면 본 발명의 다른 실시예에 따른 구동신호생성회로(52a)는 제1 래치회로(710), 제2 래치회로(720), 제3 래치회로(730), 제4 래치회로(740) 및 레지스터(750)를 포함할 수 있다.

제1 래치회로(710)는 제4 지연클럭(DCLK<4>) 및 제1 지연클럭(DCLK<1>)이 로직하이레벨인 구간 동안 제1 내부데이터(ID<1>)의 로직레벨에 따라 구동신호(DRV)를 구동할 수 있다.

제2 래치회로(720)는 제1 지연클럭(DCLK<1>) 및 제2 지연클럭(DCLK<2>)이 로직하이레벨인 구간 동안 제2 내부데이터(ID<2>)의 로직레벨에 따라 구동신호(DRV)를 구동할 수 있다.

제3 래치회로(730)는 제2 지연클럭(DCLK<2>) 및 제3 지연클럭(DCLK<3>)이 로직하이레벨인 구간 동안 제3 내부데이터(ID<3>)의 로직레벨에 따라 구동신호(DRV)를 구동할 수 있다.

제4 래치회로(740)는 제3 지연클럭(DCLK<3>) 및 제4 지연클럭(DCLK<4>)이 로직하이레벨인 구간 동안 제4 내부데이터(ID<4>)의 로직레벨에 따라 구동신호(DRV)를 구동할 수 있다. 제1 래치회로(710), 제2 래치회로(720), 제3 래치회로(730), 제4 래치회로(740)는 크로스 커플 래치로 구현될 수 있다.

레지스터(750)는 구동신호(DRV)를 저장할 수 있다.

도 10을 참고하면 제1 래치회로(710)는 다수의 PMOS 트랜지스터들(P71,P72,P73,P74,P75,P76,P77,P78), 다수의 NMOS 트랜지스터들(N71,N72,N73,N74,N75,N76), 다수의 인버터들(IV71,IV72,IV73)로 구현될 수 있다. 제1 래치회로(710)는 크로스 커플 래치로 구현될 수 있다.

제1 래치회로(710)는 제4 지연클럭(DCLK<4>) 및 제1 지연클럭(DCLK<1>)이 로직로우레벨인 구간 동안 PMOS 트랜지스터들(P71,P72,P73,P74,P75)이 턴온되어 노드들(nd71,nd72)을 전원전압(VDD) 레벨로 구동할 수 있다. 제4 지연클럭(DCLK<4>) 및 제1 지연클럭(DCLK<1>)이 로직로우레벨인 구간은 프리차지 구간으로 설정될 수 있다.

제1 래치회로(710)는 제4 지연클럭(DCLK<4>) 및 제1 지연클럭(DCLK<1>)이 로직하이레벨인 구간 동안 NMOS 트랜지스터들(N71,N72,N75)가 턴온되고, 제1 내부데이터(ID<1>)의 로직레벨에 따라 노드들(nd71,nd72)의 전하를 접지전압(VSS)으로 방출한다.

제1 래치회로(710)는 노드들(nd71,nd72)의 로직레벨에 따라 PMOS 트랜지스터(P78) 및 NMOS 트랜지스터(N76)가 선택적으로 구동되어 구동신호(DRV)를 구동할 수 있다.

이와 같은 제1 래치회로(710)는 제4 지연클럭(DCLK<4>) 및 제1 지연클럭(DCLK<1>)이 로직로우레벨인 구간 동안 프리차지동작을 수행할 수 있다. 제1 래치회로(710)는 제4 지연클럭(DCLK<4>) 및 제1 지연클럭(DCLK<1>)이 로직하이레벨인 구간 동안 제1 내부데이터(ID<1>)의 로직레벨에 따라 구동신호(DRV)를 구동할 수 있다.

앞서, 도 1 내지 도 10에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 11을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.

데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.

메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 11에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.

버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.

입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.

전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.

1. 주파수분주회로 2. 리피터
3. 제어회로 4. 파이프래치회로
5. 트리거회로 6. 데이터출력회로
31. 제1 제어회로 32. 제2 제어회로
33. 제3 제어회로 34. 제4 제어회로
51. 내부데이터생성회로 52. 구동신호생성회로
311. 제1 플립플롭 312. 제2 플립플롭
313. 제3 플립플롭 314. 데이터리셋신호생성회로
510. 제1 내부데이터생성회로 511. 제1 선택전달회로
512. 제1 논리회로 520. 제2 내부데이터생성회로
521. 제2 선택전달회로 522. 제2 논리회로
530. 제3 내부데이터생성회로 531. 제3 선택전달회로
532. 제3 논리회로 540. 제4 내부데이터생성회로
541. 제4 선택전달회로 542. 제4 논리회로
550. 전치신호생성회로 560. 신호합성회로
610. 제1 전치신호생성회로 611. 제1 버퍼회로
612. 제2 버퍼회로 613. 제3 버퍼회로
620. 제2 전치신호생성회로 621. 제4 버퍼회로
622. 제5 버퍼회로 623. 제6 버퍼회로
630. 제3 전치신호생성회로 631. 제7 버퍼회로
632. 제8 버퍼회로 633. 제9 버퍼회로
640. 제4 전치신호생성회로 641. 제10 버퍼회로
642. 제11 버퍼회로 643. 제12 버퍼회로
650. 제1 신호합성회로 660. 제2 신호합성회로
670. 제3 신호합성회로 710. 제1 래치회로
720. 제2 래치회로 730. 제3 래치회로
740. 제4 래치회로 750. 레지스터

Claims

리셋신호에 응답하여 인에이블되는 데이터리셋신호를 생성하고, 분주클럭에 동기 되고 리드신호에 응답하여 순차적으로 인에이블되는 제1 및 제2 전달제어신호를 생성하는 제어회로; 및
지연클럭에 동기 되고 상기 제1 및 제2 전달제어신호에 응답하여 래치데이터의 로직레벨에 따라 구동신호를 구동하는 트리거회로를 포함하되, 상기 구동신호는 상기 데이터리셋신호가 인에이블되는 경우 고정된 로직레벨을 갖는 반도체장치.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 지연클럭은 제1 및 제2 지연클럭을 포함하고,
상기 구동신호는 상기 제1 및 제2 지연클럭의 라이징에지에 동기 되어 상기 래치데이터의 로직레벨에 따라 구동되는 반도체장치.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 지연클럭은 제1 및 제2 지연클럭을 포함하고,
상기 구동신호는 상기 데이터리셋신호가 인에이블되는 경우 상기 제1 및 제2 지연클럭 및 상기 래치데이터의 로직레벨에 상관없이 상기 고정된 로직레벨을 갖는 반도체장치.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 제어회로는
상기 분주클럭의 라이징에지에 동기 되어 상기 리드신호를 래치하고 래치된 상기 리드신호를 상기 제1 전달제어신호로 출력하는 제1 플립플롭;
상기 분주클럭의 라이징에지에 동기 되어 상기 제1 전달제어신호를 래치하고 래치된 상기 제1 전달제어신호를 상기 제2 전달제어신호로 출력하는 제2 플립플롭;
상기 분주클럭의 라이징에지에 동기 되어 상기 제2 전달제어신호를 래치하고 래치된 상기 제2 전달제어신호를 내부전달제어신호로 출력하는 제3 플립플롭; 및
상기 리셋신호에 응답하여 인에이블되거나, 상기 내부전달제어신호에 응답하여 인에이블되는 상기 데이터리셋신호를 생성하고, 연속되는 리드동작 시 상기 분주클럭에 응답하여 상기 제1 전달제어신호가 제1 로직레벨인 경우 상기 내부전달제어신호의 입력을 차단하여 디스에이블되는 상기 데이터리셋신호를 생성하는 데이터리셋신호생성회로를 포함하는 반도체장치.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 지연클럭은 제1 및 제2 지연클럭을 포함하고,
상기 트리거회로는
상기 데이터리셋신호에 응답하여 상기 고정된 로직레벨을 갖는 내부데이터를 생성하고, 상기 제1 및 제2 전달제어신호에 응답하여 상기 래치데이터를 버퍼링하여 상기 내부데이터를 생성하는 내부데이터생성회로; 및
상기 제1 및 제2 지연클럭에 동기 되어 상기 내부데이터의 로직레벨에 따라 상기 구동신호를 생성하는 구동신호생성회로를 포함하는 반도체장치.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제 5 항에 있어서, 상기 구동신호생성회로는
상기 제1 및 제2 지연클럭에 동기 되어 상기 내부데이터로부터 전치신호들을 생성하는 전치신호생성회로; 및
상기 전치신호들을 합성하여 상기 구동신호를 생성하는 신호합성회로를 포함하는 반도체장치.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제 5 항에 있어서, 상기 구동신호생성회로는
상기 제1 및 제2 지연클럭과 상기 내부데이터의 로직레벨에 따라 상기 구동신호를 구동하는 래치회로; 및
상기 구동신호를 저장하는 레지스터를 포함하는 반도체장치.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제 5 항에 있어서, 상기 내부데이터생성회로는
상기 제1 전달제어신호에 응답하여 상기 래치데이터에 포함된 제1 비트를 선택데이터로 출력하고, 상기 제2 전달제어신호에 응답하여 상기 래치데이터에 포함된 제2 비트를 상기 선택데이터로 출력하는 선택전달회로; 및
상기 데이터리셋신호가 인에이블되는 경우 상기 고정된 로직레벨을 갖는 상기 내부데이터를 생성하고, 상기 데이터리셋신호가 디스에이블되는 경우 상기 선택데이터를 버퍼링하여 상기 내부데이터를 생성하는 논리회로를 포함하는 반도체장치.
리셋신호에 응답하여 인에이블되는 제1 내지 제4 데이터리셋신호를 생성하고, 제1 내지 제4 분주클럭에 동기 되고 리드신호에 응답하여 순차적으로 인에이블되는 제1 내지 제8 전달제어신호를 생성하는 제어회로;
제1 내지 제4 입력제어신호에 응답하여 제1 내지 제8 글로벌데이터를 래치하고, 제1 내지 제4 출력제어신호에 응답하여 래치된 상기 제1 내지 제8 글로벌데이터로부터 제1 내지 제4 래치데이터를 생성하는 파이프래치회로; 및
제1 내지 제4 지연클럭에 동기 되고 상기 제1 내지 제8 전달제어신호에 응답하여 상기 제1 내지 제4 래치데이터의 로직레벨에 따라 구동신호를 구동하는 트리거회로를 포함하되, 상기 구동신호는 상기 제1 내지 제4 데이터리셋신호가 인에이블되는 경우 고정된 로직레벨을 갖는 반도체장치.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제 9 항에 있어서, 상기 제1 내지 제4 분주클럭은 서로 다른 위상을 갖고, 상기 제1 내지 제4 지연클럭은 상기 제1 내지 제4 분주클럭이 소정구간 지연되어 생성되는 반도체장치.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제 9 항에 있어서, 상기 구동신호는 상기 제1 내지 제4 지연클럭의 라이징에지에 동기 되어 상기 제1 내지 제4 래치데이터의 로직레벨에 따라 구동되는 반도체장치.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제 9 항에 있어서, 상기 구동신호는 상기 제1 내지 제4 데이터리셋신호가 인에이블되는 경우 상기 제1 내지 제4 지연클럭 및 상기 제1 내지 제4 래치데이터의 로직레벨에 상관없이 상기 고정된 로직레벨을 갖는 반도체장치.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제 9 항에 있어서, 상기 제1 래치데이터는 상기 제1 및 제5 글로벌데이터로부터 생성되고, 상기 제2 래치데이터는 상기 제2 및 제6 글로벌데이터로부터 생성되며, 상기 제3 래치데이터는 상기 제3 및 제7 글로벌데이터로부터 생성되고, 상기 제4 래치데이터는 상기 제4 및 제8 글로벌데이터로부터 생성되는 반도체장치.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제 9 항에 있어서, 상기 제어회로는
상기 리셋신호에 응답하여 인에이블되는 상기 제1 데이터리셋신호를 생성하고, 상기 제2 분주클럭에 동기 되고 상기 리드신호에 응답하여 순차적으로 인에이블되는 상기 제1 및 제2 전달제어신호를 생성하는 제1 제어회로;
상기 리셋신호에 응답하여 인에이블되는 상기 제2 데이터리셋신호를 생성하고, 상기 제3 분주클럭에 동기 되고 상기 리드신호에 응답하여 순차적으로 인에이블되는 상기 제3 및 제4 전달제어신호를 생성하는 제2 제어회로;
상기 리셋신호에 응답하여 인에이블되는 상기 제3 데이터리셋신호를 생성하고, 상기 제4 분주클럭에 동기 되고 상기 리드신호에 응답하여 순차적으로 인에이블되는 상기 제5 및 제6 전달제어신호를 생성하는 제3 제어회로; 및
상기 리셋신호에 응답하여 인에이블되는 상기 제4 데이터리셋신호를 생성하고, 상기 제1 분주클럭에 동기 되고 상기 리드신호에 응답하여 순차적으로 인에이블되는 상기 제7 및 제8 전달제어신호를 생성하는 제4 제어회로를 포함하는 반도체장치.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제 9 항에 있어서, 상기 트리거회로는
상기 제1 내지 제4 데이터리셋신호에 응답하여 상기 고정된 로직레벨을 갖는 제1 내지 제4 내부데이터를 생성하고, 상기 제1 및 제8 전달제어신호에 응답하여 상기 제1 내지 제4 래치데이터를 버퍼링하여 상기 제1 내지 제4 내부데이터를 생성하는 내부데이터생성회로; 및
상기 제1 내지 제4 지연클럭에 동기 되어 상기 제1 내지 제4 내부데이터의 로직레벨에 따라 상기 구동신호를 생성하는 구동신호생성회로를 포함하는 반도체장치.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서, 상기 내부데이터생성회로는
상기 제1 데이터리셋신호에 응답하여 상기 고정된 로직레벨을 갖는 상기 제1 내부데이터를 생성하고, 상기 제1 및 제2 전달제어신호에 응답하여 상기 제1 래치데이터를 버퍼링하여 상기 제1 내부데이터를 생성하는 제1 내부데이터생성회로;
상기 제2 데이터리셋신호에 응답하여 상기 고정된 로직레벨을 갖는 상기 제2 내부데이터를 생성하고, 상기 제3 및 제4 전달제어신호에 응답하여 상기 제2 래치데이터를 버퍼링하여 상기 제2 내부데이터를 생성하는 제2 내부데이터생성회로;
상기 제3 데이터리셋신호에 응답하여 상기 고정된 로직레벨을 갖는 상기 제3 내부데이터를 생성하고, 상기 제5 및 제6 전달제어신호에 응답하여 상기 제3 래치데이터를 버퍼링하여 상기 제3 내부데이터를 생성하는 제3 내부데이터생성회로; 및
상기 제4 데이터리셋신호에 응답하여 상기 고정된 로직레벨을 갖는 상기 제4 내부데이터를 생성하고, 상기 제7 및 제8 전달제어신호에 응답하여 상기 제4 래치데이터를 버퍼링하여 상기 제4 내부데이터를 생성하는 제4 내부데이터생성회로를 포함하는 반도체장치.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서, 상기 구동신호생성회로는
상기 제1 내지 제4 지연클럭에 동기 되어 상기 제1 내지 제4 내부데이터로부터 제1 내지 제4 전치신호를 생성하는 전치신호생성회로; 및
상기 제1 내지 제4 전치신호를 합성하여 상기 구동신호를 생성하는 신호합성회로를 포함하는 반도체장치.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제 17 항에 있어서, 상기 전치신호생성회로는
상기 제1 지연클럭이 제1 로직레벨이고 상기 제2 지연클럭이 제2 로직레벨인 구간 동안 상기 제1 내부데이터의 로직레벨에 따라 구동되는 상기 제1 전치신호를 생성하는 제1 전치신호생성회로;
상기 제3 지연클럭이 상기 제1 로직레벨이고 상기 제4 지연클럭이 상기 제2 로직레벨인 구간 동안 상기 제3 내부데이터의 로직레벨에 따라 구동되는 상기 제2 전치신호를 생성하는 제2 전치신호생성회로;
상기 제2 지연클럭이 상기 제1 로직레벨이고 상기 제3 지연클럭이 상기 제2 로직레벨인 구간 동안 상기 제2 내부데이터의 로직레벨에 따라 구동되는 상기 제3 전치신호를 생성하는 제3 전치신호생성회로; 및
상기 제4 지연클럭이 상기 제1 로직레벨이고 상기 제1 지연클럭이 상기 제2 로직레벨인 구간 동안 상기 제4 내부데이터의 로직레벨에 따라 구동되는 상기 제4 전치신호를 생성하는 제4 전치신호생성회로를 포함하는 반도체장치.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제 17 항에 있어서, 상기 신호합성회로는
상기 제1 전치신호 및 상기 제2 전치신호를 논리곱 연산을 수행하여 제1 합성신호를 생성하는 제1 신호합성회로;
상기 제3 전치신호 및 상기 제4 전치신호를 논리곱 연산을 수행하여 제2 합성신호를 생성하는 제2 신호합성회로; 및
상기 제1 합성신호 및 상기 제2 합성신호를 논리곱 연산을 수행하여 상기 구동신호를 생성하는 제3 신호합성회로를 포함하는 반도체장치.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제 15 항에 있어서, 상기 구동신호생성회로는
상기 제4 지연클럭 및 상기 제1 지연클럭이 제1 로직레벨인 구간 동안 상기 제1 내부데이터의 로직레벨에 따라 상기 구동신호를 구동하는 제1 래치회로;
상기 제1 지연클럭 및 상기 제2 지연클럭이 상기 제1 로직레벨인 구간 동안 상기 제2 내부데이터의 로직레벨에 따라 상기 구동신호를 구동하는 제2 래치회로;
상기 제2 지연클럭 및 상기 제3 지연클럭이 상기 제1 로직레벨인 구간 동안 상기 제3 내부데이터의 로직레벨에 따라 상기 구동신호를 구동하는 제3 래치회로;
상기 제3 지연클럭 및 상기 제4 지연클럭이 상기 제1 로직레벨인 구간 동안 상기 제4 내부데이터의 로직레벨에 따라 상기 구동신호를 구동하는 제4 래치회로; 및
상기 구동신호를 저장하는 레지스터를 포함하는 반도체장치.
◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈

제 9 항에 있어서,
외부에서 입력되는 클럭에 응답하여 서로 다른 위상을 갖는 상기 제1 내지 제4 분주클럭을 생성하는 주파수분주회로;
상기 제1 내지 제4 분주클럭을 소정구간 지연하여 상기 제1 내지 제4 지연클럭을 생성하는 리피터; 및
상기 구동신호의 로직레벨에 따라 출력데이터를 구동하고, 상기 출력데이터를 외부로 출력하는 데이터출력회로를 더 포함하는 반도체장치.
◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈

제 21 항에 있어서, 상기 제1 내지 제4 분주클럭 및 상기 제1 내지 제4 지연클럭의 주파수는 상기 클럭의 주파수보다 2배 높은 주파수로 설정되는 반도체장치.