KR102538706B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는 클럭을 입력 받아 서로 다른 위상을 갖는 제1 내지 제4 내부클럭을 생성하고, 모드신호에 따라 상기 제1 내부클럭 및 상기 제2 내부클럭에 동기 되어 레이턴시신호로부터 제1 내지 제4 마스킹클럭을 생성하는 제어회로 및 상기 제1 내지 제4 마스킹클럭의 인에이블 구간 동안 상기 제1 내지 제4 내부클럭을 제1 내지 제4 스트로브신호로 출력하는 신호합성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 스트로브신호에 동기 되어 데이터를 입출력하는 반도체장치에 관한 것이다.
동기식 반도체장치는 커맨드, 어드레스 및 데이터가 클럭에 동기 되어 입력된다. DDR(Double Data Rate)방식의 반도체장치는 커맨드, 어드레스 및 데이터를 클럭의 라이징에지(rising edge)와 폴링에지(falling edge)에 동기 시켜 입력 받고, SDR(Single Data Rate)방식의 반도체장치는 커맨드, 어드레스 및 데이터를 클럭의 라이징에지(rising edge)에 동기 시켜 입력 받는다.
본 발명은 마스킹클럭의 인에이블 구간 동안 내부클럭으로부터 스트로브신호를 생성하고, 스트로브신호를 다수의 리피터를 통해 패드로 출력하는 반도체장치를 제공한다.
이를 위해 본 발명은 클럭을 입력 받아 서로 다른 위상을 갖는 제1 내지 제4 내부클럭을 생성하고, 모드신호에 따라 상기 제1 내부클럭 및 상기 제2 내부클럭에 동기 되어 레이턴시신호로부터 제1 내지 제4 마스킹클럭을 생성하는 제어회로 및 상기 제1 내지 제4 마스킹클럭의 인에이블 구간 동안 상기 제1 내지 제4 내부클럭을 제1 내지 제4 스트로브신호로 출력하는 신호합성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 제1 내지 제4 마스킹클럭의 인에이블 구간 동안 서로 다른 위상을 갖는 제1 내지 제4 내부클럭을 제1 내지 제4 스트로브신호로 출력하는 신호합성회로 및 상기 제1 내지 제4 스트로브신호를 제1 패드 및 제2 패드로 전송하는 신호전달회로를 포함하되, 상기 제1 패드로 전송되는 상기 제1 내지 제4 스트로브신호는 제1 증폭량으로 증폭되고, 상기 제2 패드로 전송되는 상기 제1 내지 제4 스트로브신호는 제2 증폭량으로 증폭되는 반도체장치를 제공한다.
본 발명에 의하면 마스킹클럭의 인에이블 구간 동안 내부클럭으로부터 스트로브신호를 생성하고, 스트로브신호를 다수의 리피터를 통해 패드로 출력함으로써PVT 변화에도 안정적인 스트로브신호를 생성할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2 는 도 1에 도시된 반도체장치에 포함된 제어회로의 일 실시예에 따른 내부 구성을 도시한 블럭도이다.
도 3 은 도 2에 도시된 제어회로에 포함된 마스킹클럭생성회로의 일 실시예에 따른 내부 구성을 도시한 블럭도이다.
도 4 는 도 3에 도시된 마스킹클럭생성회로에 포함된 제1 래치회로의 일 실시예에 따른 내부 구성을 도시한 도면이다.
도 5 는 도 3에 도시된 마스킹클럭생성회로에 포함된 제2 래치회로의 일 실시예에 따른 내부 구성을 도시한 도면이다.
도 6 은 도 3에 도시된 마스킹클럭생성회로에 포함된 논리회로의 일 실시예에 따른 내부 구성을 도시한 회로도이다.
도 7 은 본 발명의 일 실시예에 따른 반도체장치에서 마스킹클럭을 생성하는 동작을 설명하기 위한 타이밍도이다.
도 8 은 도 1에 도시된 반도체장치에 포함된 신호합성회로의 일 실시예에 따른 내부 구성을 도시한 회로도이다.
도 9 는 도 1에 도시된 반도체장치에 포함된 제1 신호전달회로의 일 실시예에 따른 내부 구성을 도시한 블럭도이다.
도 10 은 도 9에 도시된 제1 신호전달회로에 포함된 버퍼회로의 일 실시예에 따른 내부 구성을 도시한 회로도이다.
도 11 및 도 12 는 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 13 은 도 1 내지 도 12에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체장치(100)는 제어회로(10), 신호합성회로(20), 신호전달회로(30), 제1 뱅크(40) 및 제2 뱅크(50)를 포함할 수 있다.
제어회로(10)는 클럭(CLK)을 입력 받아 서로 다른 주파수를 갖는 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(ICLKB) 및 제4 내부클럭(QCLKB)을 생성할 수 있다. 제어회로(10)는 모드신호(2TCK)에 따라 제1 내부클럭(ICLK) 및 제2 내부클럭(QCLK)에 동기 되어 레이턴시신호(LTCB)로부터 제1 마스킹클럭(MS_ICLK), 제2 마스킹클럭(MS_QCLK), 제3 마스킹클럭(MS_ICLKB) 및 제4 마스킹클럭(MS_QCLKB)을 생성할 수 있다. 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(ICLKB) 및 제4 내부클럭(QCLKB)은 서로 다른 위상을 갖을 수 있다. 모드신호(2TCK)는 제1 및 제2 내부스트로브신호(IDQS<1:2>)의 제1 및 제2 프리앰블구간을 설정하기 위한 신호이다. 제1 프리앰블구간은 클럭(CLK)의 1 주기로 설정되고 제2 프리앰블구간은 클럭(CLK)의 2 주기로 설정될 수 있다. 실시예에 따라 제1 및 제2 프리앰블구간은 클럭(CLK)의 다양한 주기로 설정될 수 있다. 레이턴시신호(LTCB)는 라이트동작 및 리드동작 시 발생하는 펄스를 포함할 수 있다. 제어회로(10)의 구체적인 내부구성은 후술하는 도 2를 통해 구체적으로 설명하도록 한다.
신호합성회로(20)는 제1 마스킹클럭(MS_ICLK)의 인에이블 구간 동안 제1 내부클럭(ICLK)을 제1 스트로브신호(DQS<1>)로 출력할 수 있다. 신호합성회로(20)는 제2 마스킹클럭(MS_QCLK)의 인에이블 구간 동안 제2 내부클럭(QCLK)을 제2 스트로브신호(DQS<2>)로 출력할 수 있다. 신호합성회로(20)는 제3 마스킹클럭(MS_ICLKB)의 인에이블 구간 동안 제3 내부클럭(ICLKB)을 제3 스트로브신호(DQS<3>)로 출력할 수 있다. 신호합성회로(20)는 제4 마스킹클럭(MS_QCLKB)의 인에이블 구간 동안 제4 내부클럭(QCLKB)을 제4 스트로브신호(DQS<4>)로 출력할 수 있다. 신호합성회로(20)의 구체적인 내부구성은 후술하는 도 8을 통해 구체적으로 설명하도록 한다.
신호전달회로(30)는 제1 신호전달회로(31) 및 제2 신호전달회로(32)를 포함할 수 있다.
제1 신호전달회로(31)는 적어도 하나 이상의 리피터를 포함하도록 구현될 수 있다. 제1 신호전달회로(31)는 하나 이상의 리피터를 통해 제1 내지 제4 스트로브신호(DQS<1:4>)를 증폭하여 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 생성할 수 있다. 제1 신호전달회로(31)는 제1 내지 제4 스트로브신호(DQS<1:4>)를 제1 증폭량으로 증폭하여 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 생성할 수 있다. 제1 신호전달회로(31)는 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 제1 패드(41)로 전송할 수 있다. 제1 신호전달회로(31)에 포함되는 리피터의 수는 제1 내지 제4 스트로브신호(DQS<1:4>)가 전송되는 경로의 길이에 따라 다양하게 설정될 수 있다. 좀더 구체적으로 제1 내지 제4 스트로브신호(DQS<1:4>)가 전달되는 경로의 길이가 길수록 제1 신호전달회로(31)에 포함되는 리피터의 수는 증가하도록 구현될 수 있다. 제1 신호전달회로(31)의 구체적인 내부구성은 후술하는 도 9를 통해 구체적으로 설명하도록 한다.
제2 신호전달회로(32)는 적어도 하나 이상의 리피터를 포함하도록 구현될 수 있다. 제2 신호전달회로(32)는 하나 이상의 리피터를 통해 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 증폭하여 제5 내지 제8 전달스트로브신호(TDQS<5:8>)를 생성할 수 있다. 제2 신호전달회로(32)는 제1 내지 제4 스트로브신호(DQS<1:4>)를 제2 증폭량으로 증폭하여 제5 내지 제8 전달스트로브신호(TDQS<5:8>)를 생성할 수 있다. 제2 신호전달회로(32)는 제5 내지 제8 전달스트로브신호(TDQS<5:8>)를 제3 패드(51)로 전송할 수 있다. 제2 신호전달회로(32)에 포함되는 리피터의 수는 제1 내지 제4 전달스트로브신호(TDQS<1:4>)가 전송되는 경로의 길이에 따라 다양하게 설정될 수 있다. 좀더 구체적으로 제1 내지 제4 전달스트로브신호(TDQS<1:4>)가 전달되는 경로의 길이가 길수록 제2 신호전달회로(32)에 포함되는 리피터의 수는 증가하도록 구현될 수 있다.
한편, 제2 증폭량은 제1 증폭량보다 큰 증폭량으로 설정될 수 있다. 제1 내지 제4 스트로브신호(DQS<1:4>)가 제1 패드(P1)를 통해 제1 내지 제4 전달스트로브신호(TDQS<1:4>)로 전송되는 전송길이는 제1 전송길이로 설정될 수 있다. 제1 내지 제4 스트로브신호(DQS<1:4>)가 제3 패드(P3)를 통해 제5 내지 제8 전달스트로브신호(TDQS<5:8>)로 전송되는 전송길이는 제2 전송길이로 설정될 수 있다. 제2 전송길이는 제1 전송길이보다 긴 전송길이로 설정될 수 있다.
이와 같이 구성되는 본 발명의 일 실시예에 따른 신호전달회로(30)는 적어도 하나 이상의 리피터를 포함하고, 하나 이상의 리피터를 통해 제1 내지 제4 스트로브신호(DQS<1:4>)를 증폭하여 제1 패드(41) 및 제3 패드(51)로 전송할 수 있다.
제1 뱅크(40)는 제1 패드(41), 제2 패드(42), 제1 내부스트로브신호생성회로(43), 제1 메모리영역(44) 및 제1 입출력회로(45)를 포함할 수 있다.
제1 내부스트로브신호생성회로(43)는 제1 패드(41)로부터 수신한 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 합성하여 제1 내부스트로브신호(IDQS<1>)를 생성할 수 있다. 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 합성하여 제1 내부스트로브신호(IDQS<1>)를 생성하는 동작은 후술하는 구성을 통해 구체적으로 설명하도록 한다.
제1 메모리영역(44)은 라이트동작 시 제1 내부데이터(ID<1>)를 저장하고, 리드동작 시 저장된 제1 내부데이터(ID<1>)를 출력할 수 있다. 제1 메모리영역(44)은 다수의 메모리셀 어레이를 포함하는 휘발성 메모리장치 또는 비 휘발성 메모리장치 등으로 구현될 수 있다.
제1 입출력회로(45)는 제1 내부스트로브신호(IDQS<1>)에 동기 되어 제2 패드(42)를 통해 제1 내부데이터(ID<1>)를 입출력할 수 있다. 제1 입출력회로(45)는 제1 내부스트로브신호(IDQS<1>)에 동기 되어 라이트동작 시 제2 패드(42)를 통해 입력되는 데이터(DQ)를 제1 내부데이터(ID<1>)로 출력할 수 있다. 제1 입출력회로(45)는 제1 내부스트로브신호(IDQS<1>)에 동기 되어 리드동작 시 제1 내부데이터(ID<1>)를 제2 패드(42)를 통해 데이터(DQ)로 출력할 수 있다.
이와 같이 구성되는 본 발명의 일 실시예에 따른 제1 뱅크(40)는 라이트동작 시 제1 패드(41)로 전송되는 제1 내지 제4 전달스트로브신호(TDQS<1:4>)에 동기 되어 제2 패드(42)로 입력되는 데이터(DQ)를 제1 내부데이터(ID<1>)로 저장할 수 있다. 제1 뱅크(40)는 리드동작 시 제1 패드(41)로 전송되는 제1 내지 제4 전달스트로브신호(TDQS<1:4>)에 동기 되어 제1 내부데이터(ID<1>)를 제2 패드(42)를 통해 데이터(DQ)로 출력할 수 있다.
제2 뱅크(50)는 제3 패드(51), 제4 패드(52), 제2 내부스트로브신호생성회로(53), 제2 메모리영역(54) 및 제2 입출력회로(55)를 포함할 수 있다.
제2 내부스트로브신호생성회로(53)는 제3 패드(51)로부터 수신한 제5 내지 제8 전달스트로브신호(TDQS<5:8>)를 합성하여 제2 내부스트로브신호(IDQS<2>)를 생성할 수 있다. 제5 내지 제8 전달스트로브신호(TDQS<5:8>)를 합성하여 제2 내부스트로브신호(IDQS<2>)를 생성하는 동작은 제1 내부스트로브신호(IDSQ<1>)를 생성하는 동작과 동일하므로 후술하는 구성을 통해 구체적으로 설명하도록 한다.
제2 메모리영역(54)은 라이트동작 시 제2 내부데이터(ID<2>)를 저장하고, 리드동작 시 저장된 제2 내부데이터(ID<2>)를 출력할 수 있다. 제2 메모리영역(54)은 다수의 메모리셀 어레이를 포함하는 휘발성 메모리장치 또는 비 휘발성 메모리장치 등으로 구현될 수 있다.
제2 입출력회로(55)는 제2 내부스트로브신호(IDQS<2>)에 동기 되어 제4 패드(52)를 통해 제2 내부데이터(ID<2>)를 입출력할 수 있다. 제2 입출력회로(55)는 제2 내부스트로브신호(IDQS<2>)에 동기 되어 라이트동작 시 제4 패드(52)를 통해 입력되는 데이터(DQ)를 제2 내부데이터(ID<2>)로 출력할 수 있다. 제2 입출력회로(55)는 제2 내부스트로브신호(IDQS<2>)에 동기 되어 리드동작 시 제2 내부데이터(ID<2>)를 제4 패드(52)를 통해 데이터(DQ)로 출력할 수 있다.
이와 같이 구성되는 본 발명의 일 실시예에 따른 제2 뱅크(50)는 라이트동작 시 제3 패드(51)로 전송되는 제5 내지 제8 전달스트로브신호(TDQS<5:8>)에 동기 되어 제4 패드(52)로 입력되는 데이터(DQ)를 제2 내부데이터(ID<2>)로 저장할 수 있다. 제2 뱅크(50)는 리드동작 시 제3 패드(51)로 전송되는 제5 내지 제8 전달스트로브신호(TDQS<5:8>)에 동기 되어 제2 내부데이터(ID<2>)를 제4 패드(52)를 통해 데이터(DQ)로 출력할 수 있다.
도 2를 참고하면, 제어회로(10)는 내부클럭생성회로(11) 및 마스킹클럭생성회로(12)를 포함할 수 있다.
내부클럭생성회로(11)는 클럭(CLK)을 입력 받아 서로 다른 위상을 갖는 제1 내부클럭(ICLK), 제2 내부클럭(QCLK), 제3 내부클럭(ICLKB) 및 제4 내부클럭(QCLKB)을 생성할 수 있다. 내부클럭생성회로(11)는 클럭(CLK)의 라이징엣지에 동기 되어 제1 내부클럭(ICLK)을 생성할 수 있다. 내부클럭생성회로(11)는 제1 내부클럭(ICLK)과 90°위상차를 갖는 제2 내부클럭(QCLK)을 생성할 수 있다. 내부클럭생성회로(11)는 제2 내부클럭(QCLK)과 90°위상차를 갖는 제3 내부클럭(ICLKB)을 생성할 수 있다. 내부클럭생성회로(11)는 제3 내부클럭(ICLKB)과 90°위상차를 갖는 제4 내부클럭(QCLKB)을 생성할 수 있다. 내부클럭생성회로(11)는 PLL(Phase Locked Loop)회로 또는 DLL(Delay Locked Loop)회로로 구현될 수 있다.
마스킹클럭생성회로(12)는 모드신호(2TCK)에 따라 제1 내부클럭(ICLK) 및 제2 내부클럭(QCLK)에 동기 되어 레이턴시신호(LTCB)로부터 제1 마스킹클럭(MS_ICLK), 제2 마스킹클럭(MS_QCLK), 제3 마스킹클럭(MS_ICLKB) 및 제4 마스킹클럭(MS_QCLKB)을 생성할 수 있다. 마스킹클럭생성회로(12)는 모드신호(2TCK)가 디스에이블되는 경우 레이턴시신호(LTCB)로부터 제1 프리앰블구간을 설정하기 위한 제1 마스킹클럭(MS_ICLK), 제2 마스킹클럭(MS_QCLK), 제3 마스킹클럭(MS_ICLKB) 및 제4 마스킹클럭(MS_QCLKB)을 생성할 수 있다. 마스킹클럭생성회로(12)는 모드신호(2TCK)가 인에이블되는 경우 레이턴시신호(LTCB)로부터 제2 프리앰블구간을 설정하기 위한 제1 마스킹클럭(MS_ICLK), 제2 마스킹클럭(MS_QCLK), 제3 마스킹클럭(MS_ICLKB) 및 제4 마스킹클럭(MS_QCLKB)을 생성할 수 있다. 마스킹클럭생성회로(12)의 구체적인 내부구성은 후술하는 도 3을 통해 구체적으로 설명하도록 한다.
도 3을 참고하면, 마스킹클럭생성회로(12)는 제1 래치회로(110), 제2 래치회로(120) 및 논리회로(130)를 포함할 수 있다.
제1 래치회로(110)는 제1 내부클럭(ICLK)에 동기 되어 레이턴시신호(LTCB)를 래치할 수 있다. 제1 래치회로(110)는 래치된 레이턴시신호(LTCB)를 시프팅하여 제1 래치신호(LS1), 제1 마스킹신호(MSK1), 제2 마스킹신호(MSK2) 및 제3 마스킹신호(MSK3)를 생성할 수 있다. 제1 래치회로(110)의 구체적인 내부구성은 후술하는 도 4를 통해 구체적으로 설명하도록 한다.
제2 래치회로(120)는 제2 내부클럭(QCLK)에 동기 되어 제1 마스킹신호(MSK1)를 래치할 수 있다. 제2 래치회로(120)는 래치된 제1 마스킹신호(MSK1)를 시프팅하여 제4 마스킹신호(MSK4), 제5 마스킹신호(MSK5) 및 제6 마스킹신호(MSK6)를 생성할 수 있다. 제2 래치회로(120)의 구체적인 내부구성은 후술하는 도 5를 통해 구체적으로 설명하도록 한다.
논리회로(130)는 모드신호(2TCK) 및 레이턴시신호(LTCB)의 로직레벨에 따라 제1 래치신호(LS1), 제1 마스킹신호(MSK1), 제2 마스킹신호(MSK2), 제3 마스킹신호(MSK3), 제4 마스킹신호(MSK4), 제5 마스킹신호(MSK5) 및 제6 마스킹신호(MSK6)로부터 제1 마스킹클럭(MS_ICLK), 제2 마스킹클럭(MS_QCLK), 제3 마스킹클럭(MS_ICLKB) 및 제4 마스킹클럭(MS_QCLKB)을 생성할 수 있다. 논리회로(130)의 구체적인 내부구성은 후술하는 도 6을 통해 구체적으로 설명하도록 한다.
도 4를 참고하면, 재1 래치회로(110)는 플립플롭들(FF11,FF12,FF13) 및 앤드게이트(AND11)로 구현될 수 있다.
플립플롭(FF11)은 제1 내부클럭(ICLK)의 라이징에지에 동기 되어 레이턴신호(LTCB)를 래치하여 제1 래치신호(LS1)를 생성할 수 있다.
플립플롭(FF12)은 제1 내부클럭(ICLK)의 라이징에지에 동기 되어 제1 래치신호(LS1)를 래치하여 제2 래치신호(LS2)를 생성할 수 있다.
앤드게이트(AND11)는 제1 래치신호(LS1) 및 제2 래치신호(LS2)를 합성하여 제1 마스킹신호(MSK1)를 생성할 수 있다. 앤드게이트(AND11)는 제1 래치신호(LS1) 및 제2 래치신호(LS2)를 논리곱 연산을 수행하여 제1 마스킹신호(MSK1)를 생성할 수 있다.
플립플롭(FF13)은 제1 내부클럭(ICLK)의 폴링에지에 동기 되어 제1 마스킹신호(MSK1)를 래치하여 제2 마스킹신호(MSK2)를 생성할 수 있다. 플립플롭(FF13)은 제1 내부클럭(ICLK)의 라이징에지에 동기 되어 제1 마스킹신호(MSK1)를 래치하여 제3 마스킹신호(MSK3)를 생성할 수 있다.
도 5를 참고하면, 제2 래치회로(120)는 플립플롭들(FF21,FF22)로 구현될 수 있다.
플립플롭(FF21)은 제2 내부클럭(QCLK)의 라이징에지에 동기 되어 제1 마스킹신호(MSK1)를 래치하여 제4 마스킹신호(MSK4)를 생성할 수 있다.
플립플롭(FF22)은 제2 내부클럭(QCLK)의 폴링에지에 동기 되어 제4 마스킹신호(MSK4)를 래치하여 제5 마스킹신호(MSK5)를 생성할 수 있다. 플립플롭(FF22)은 제2 내부클럭(QCLK)의 라이징에지에 동기 되어 제4 마스킹신호(MSK4)를 래치하여 제6 마스킹신호(MSK6)를 생성할 수 있다.
도 6을 참고하면, 논리회로(130)는 제1 논리회로(131), 제2 논리회로(132), 제3 논리회로(133) 및 제4 논리회로(134)를 포함할 수 있다.
제1 논리회로(131)는 인버터들(IV31,IV32) 및 낸드게이트들(NAND31,NAND32,NAND33)로 구현될 수 있다. 제1 논리회로(131)는 모드신호(2TCK)가 로직로우레벨로 디스에이블되는 경우 제2 마스킹신호(MSK2)를 반전 버퍼링하여 제1 마스킹클럭(MS_ICLK)을 생성할 수 있다. 제1 논리회로(131)는 모드신호(2TCK)가 로직하이레벨로 인에이블되는 경우 레이턴시신호(LTCB) 및 제2 마스킹신호(MSK2)를 합성하여 제1 마스킹클럭(MS_ICLK)을 생성할 수 있다.
제2 논리회로(132)는 인버터(IV33)로 구현될 수 있다. 제2 논리회로(132)는 제5 마스킹신호(MSK5)를 반전 버퍼링하여 제2 마스킹클럭(MS_QCLK)을 생성할 수 있다.
제3 논리회로(133)는 낸드게이트들(NAND34,NAND35,NAND36) 및 인버터(IV34)로 구현될 수 있다. 제3 논리회로(133)는 모드신호(2TCK)가 로직로우레벨로 디스에이블되는 경우 제1 래치신호(LS1), 제2 마스킹신호(MSK2) 및 제3 마스킹신호(MSK3)를 합성하여 제3 마스킹클럭(MS_ICLKB)을 생성할 수 있다. 제3 논리회로(133)는 모드신호(2TCK)가 로직하이레벨로 인에이블되는 경우 제3 마스킹신호(MSK3)를 반전 버퍼링하여 제3 마스킹클럭(MS_ICLKB)을 생성할 수 있다.
제4 논리회로(134)는 앤드게이트(AND31) 및 인버터(IV35)로 구현될 수 있다. 제4 논리회로(134)는 제4 마스킹신호(MSK4) 및 제6 마스킹신호(MSK6)를 합성하여 제4 마스킹클럭(MS_QCLKB)을 생성할 수 있다.
도 7을 참고하여 본 발명의 일 실시예에 따른 반도체장치(100)에서 제1 내지 제4 마스킹클럭(MS_ICLK,MS_QCLK,MS_ICLKB,MS_QCLKB)을 생성하는 동작을 설명하되, 제1 프리앰블구간 및 제2 프리앰블구간을 설정하기 위한 제1 내지 제4 마스킹클럭(MS_ICLK,MS_QCLK,MS_ICLKB,MS_QCLKB)을 생성하는 동작을 나누어 설명하면 다음과 같다.
설명에 앞서, 제1 내부클럭(ICLK)과 제2 내부클럭(QCLK)의 위상차는 90°차이로 생성된다.
우선, 제1 프리앰블구간(P1(1TCK))을 설정하기 위한 제1 내지 제4 마스킹클럭(MS_ICLK,MS_QCLK,MS_ICLKB,MS_QCLKB)을 생성하는 동작을 설명하면 다음과 같다.
라이트동작 및 리드동작 시 T1 시점부터 T4 시점까지 로직로우레벨의 펄스를 포함하는 레이턴시신호(LTCB)가 입력된다. 이때 제1 프리앰블구간(P1(1TCK))을 설정하기 위한 모드신호(2TCK)는 로직로우레벨로 디스에이블되어 입력된다.
T2 시점에 제1 래치회로(110)는 제1 내부클럭(ICLK)의 라이징에지에 동기 되어 T1 의 레이턴시신호(LTCB)를 래치하여 로직로우레벨의 제1 래치신호(LS1) 및 로직로우레벨의 제1 마스킹신호(MSK1)를 생성한다.
논리회로(130)의 제3 논리회로(133)는 모드신호(2TCK)가 로직로우레벨로 디스에이블되므로 제1 래치신호(LS1), 제2 마스킹신호(MSK2) 및 제3 마스킹신호(MSK3)를 합성하여 로직하이레벨의 제3 마스킹클럭(MS_ICLKB)을 생성한다.
T3 시점에 제2 래치회로(120)는 제2 내부클럭(QCLK)의 라이징에지에 동기 되어 제1 마스킹신호(MSK1)를 래치하여 로직로우레벨의 제4 마스킹신호(MSK4)를 생성한다.
논리회로(130)의 제4 논리회로(134)는 제4 마스킹신호(MSK4) 및 제6 마스킹신호(MSK6)를 합성하여 로직하이레벨의 제4 마스킹클럭(MS_QCLKB)을 생성한다.
T4 시점에 제1 래치회로(110)는 제1 내부클럭(ICLK)의 폴링에지에 동기 되어 제1 마스킹신호(MSK1)를 래치하여 로직로우레벨의 제2 마스킹신호(MSK2)를 생성한다.
논리회로(130)의 제1 논리회로(131)는 로직로우레벨의 모드신호(2TCK)에 의해 제2 마스킹신호(MSK2)를 반전 버퍼링하여 로직하이레벨의 제1 마스킹클럭(MS_ICLK)을 생성한다.
T5 시점에 제2 래치회로(120)는 제2 내부클럭(QCLK)의 폴링에지에 동기 되어 제4 마스킹신호(MSK4)를 래치하여 로직로우레벨의 제5 마스킹신호(MSK5)를 생성한다.
제2 논리회로(132)는 제5 마스킹신호(MSK5)를 반전 버퍼링하여 로직하이레벨의 제2 마스킹클럭(MS_QCLK)을 생성한다.
T6 시점에 제1 래치회로(110)는 제1 내부클럭(ICLK)의 라이징에지에 동기 되어 T2 시점의 제1 래치신호(LS1)를 래치하여 로직로우레벨의 제2 래치신호(LS2) 및 제1 마스킹신호(MSK1)를 생성한다. 제1 래치회로(110)는 제1 내부클럭(ICLK)의 라이징에지에 동기 되어 제1 마스킹신호(MSK1)를 래치하여 로직로우레벨의 제3 마스킹신호(MSK3)를 생성한다.
T7 시점에 제2 래치회로(120)는 제2 내부클럭(QCLK)의 라이징에지에 동기 되어 제4 마스킹신호(MSK4)를 래치하여 로직로우레벨의 제6 마스킹신호(MSK6)를 생성한다.
T8 시점에 제1 래치회로(110)는 제1 내부클럭(ICLK)의 라이징에지에 동기 되어 로직하이레벨의 제1 래치신호(LS1) 및 제2 래치신호(LS2)를 합성하여 로직하이레벨의 제1 마스킹신호(MSK1)를 생성한다.
T9 시점에 제2 래치회로(120)는 제2 내부클럭(QCLK)의 라이징에지에 동기 되어 제1 마스킹신호(MSK1)를 래치하여 로직하이레벨의 제4 마스킹신호(MSK4)를 생성한다.
T10 시점에 제1 래치회로(110)는 제1 내부클럭(ICLK)의 폴링에지에 동기 되어 제1 마스킹신호(MSK1)를 래치하여 로직하이레벨의 제2 마스킹신호(MSK2)를 생성한다.
논리회로(130)의 제1 논리회로(131)는 로직로우레벨의 모드신호(2TCK)에 의해 제2 마스킹신호(MSK2)를 반전 버퍼링하여 로직로우레벨의 제1 마스킹클럭(MS_ICLK)을 생성한다. 즉, 제1 마스킹클럭(MS_ICLK)은 T4 시점부터 T10 시점까지 로직하이레벨로 인에이블된다.
T11 시점에 제2 래치회로(120)는 제2 내부클럭(QCLK)의 폴링에지에 동기 되어 제4 마스킹신호(MSK4)를 래치하여 로직하이레벨의 제5 마스킹신호(MSK5)를 생성한다.
제2 논리회로(132)는 제5 마스킹신호(MSK5)를 반전 버퍼링하여 로직로우레벨의 제2 마스킹클럭(MS_QCLK)을 생성한다. 즉, 제2 마스킹클럭(MS_QCLK)은 T5 시점부터 T11 시점까지 로직하이레벨로 인에이블된다.
T12 시점에 제1 래치회로(110)는 제1 내부클럭(ICLK)의 라이징에지에 동기 되어 제1 마스킹신호(MSK1)를 래치하여 로직하이레벨의 제3 마스킹신호(MSK3)를 생성한다.
논리회로(130)의 제3 논리회로(133)는 모드신호(2TCK)가 로직로우레벨로 디스에이블되므로 제1 래치신호(LS1), 제2 마스킹신호(MSK2) 및 제3 마스킹신호(MSK3)를 합성하여 로직로우레벨의 제3 마스킹클럭(MS_ICLKB)을 생성한다. 즉, 제3 마스킹클럭(MS_ICLKB)은 T2 시점부터 T12 시점까지 로직하이레벨로 인에이블된다.
T13 시점에 제2 래치회로(120)는 제2 내부클럭(QCLK)의 라이징에지에 동기 되어 제4 마스킹신호(MSK4)를 래치하여 로직하이레벨의 제6 마스킹신호(MSK6)를 생성한다.
논리회로(130)의 제4 논리회로(134)는 제4 마스킹신호(MSK4) 및 제6 마스킹신호(MSK6)를 합성하여 로직로우레벨의 제4 마스킹클럭(MS_QCLKB)을 생성한다. 즉, 제4 마스킹클럭(MS_QCLKB)은 T3 시점부터 T13 시점까지 로직하이레벨로 인에이블된다.
다음으로, 제2 프리앰블구간(P2(2TCK))을 설정하기 위한 제1 내지 제4 마스킹클럭을 생성하는 동작을 설명하면 다음과 같다. 한편, 제2 마스킹클럭(MS_QCLK) 및 제4 마스킹클럭(MS_QCLKB)은 제1 프리앰블구간(P1(1TCK))을 설정하기 위한 로직레벨과 동일하게 생성되므로 구체적인 설명은 생략한다.
T1 시점에 제1 논리회로(131)는 모드신호(2TCK)가 로직하이레벨로 인에이블되므로 레이턴시신호(LTCB) 및 제2 마스킹신호(MSK2)를 합성하여 로직하이레벨의 제1 마스킹클럭(MS_CLK)을 생성한다.
T6 시점에 제3 논리회로(133)는 모드신호(2TCK)가 로직하이레벨로 인에이블되므로 제3 마스킹신호(MSK3)를 반전 버퍼링하여 로직하이레벨의 제3 마스킹클럭(MS_ICLKB)을 생성한다.
T10 시점에 제1 논리회로(131)는 모드신호(2TCK)가 로직하이레벨로 인에이블되므로 레이턴시신호(LTCB) 및 제2 마스킹신호(MSK2)를 합성하여 로직로우레벨의 제1 마스킹클럭(MS_CLK)을 생성한다. 즉, 제1 마스킹클럭(MS_CLK)은 T1 시점부터 T10 시점까지 로직하이레벨로 인에이블된다.
T12 시점에 제3 논리회로(133)는 모드신호(2TCK)가 로직하이레벨로 인에이블되므로 제3 마스킹신호(MSK3)를 반전 버퍼링하여 로직로우레벨의 제3 마스킹클럭(MS_ICLKB)을 생성한다. 즉, 제3 마스킹클럭(MS_ICLKB)은 T6 시점부터 T12 시점까지 로직하이레벨로 인에이블된다.
도 8를 참고하면 본 발명의 일 실시예에 따른 신호합성회로(20)는 제1 합성회로(210), 제2 합성회로(220), 제3 합성회로(230) 및 제4 합성회로(240)를 포함할 수 있다.
제1 합성회로(210)는 낸드게이트(ND21) 및 인버터(IV21)로 구현될 수 있다. 제1 합성회로(210)는 제1 마스킹클럭(MS_ICLK)이 로직하이레벨로 인에이블되는 구간 동안 제1 내부클럭(ICLK)을 버퍼링하여 제1 스트로브신호(DQS<1>)를 생성할 수 있다. 제1 합성회로(210)는 제1 마스킹클럭(MS_ICLK)과 제1 내부클럭(ICLK)을 논리곱 연산을 수행하여 제1 스트로브신호(DQS<1>)를 생성할 수 있다.
제2 합성회로(220)는 낸드게이트(ND22) 및 인버터(IV22)로 구현될 수 있다. 제2 합성회로(220)는 제2 마스킹클럭(MS_QCLK)이 로직하이레벨로 인에이블되는 구간 동안 제2 내부클럭(QCLK)을 버퍼링하여 제2 스트로브신호(DQS<2>)를 생성할 수 있다. 제2 합성회로(220)는 제2 마스킹클럭(MS_QCLK)과 제2 내부클럭(QCLK)을 논리곱 연산을 수행하여 제2 스트로브신호(DQS<2>)를 생성할 수 있다.
제3 합성회로(230)는 낸드게이트(ND23) 및 인버터(IV23)로 구현될 수 있다. 제3 합성회로(230)는 제3 마스킹클럭(MS_ICLKB)이 로직하이레벨로 인에이블되는 구간 동안 제3 내부클럭(ICLKB)을 버퍼링하여 제3 스트로브신호(DQS<3>)를 생성할 수 있다. 제3 합성회로(230)는 제3 마스킹클럭(MS_ICLKB)과 제3 내부클럭(ICLKB)을 논리곱 연산을 수행하여 제3 스트로브신호(DQS<3>)를 생성할 수 있다.
제4 합성회로(240)는 낸드게이트(ND24) 및 인버터(IV24)로 구현될 수 있다. 제4 합성회로(240)는 제4 마스킹클럭(MS_QCLKB)이 로직하이레벨로 인에이블되는 구간 동안 제4 내부클럭(QCLKB)을 버퍼링하여 제4 스트로브신호(DQS<4>)를 생성할 수 있다. 제4 합성회로(240)는 제4 마스킹클럭(MS_QCLKB)과 제4 내부클럭(QCLKB)을 논리곱 연산을 수행하여 제4 스트로브신호(DQS<4>)를 생성할 수 있다.
도 9를 참고하면, 제1 신호전달회로(31)는 버퍼회로(310), 제1 리피터(320) 및 제2 리피터(330)를 포함할 수 있다.
버퍼회로(310)는 제1 내지 제4 스트로브신호(DQS<1:4>)를 버퍼링하여 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 생성할 수 있다. 버퍼회로(310)의 구체적인 내부구성은 후술하는 도 10을 통해 구체적으로 설명하도록 한다.
제1 리피터(320)는 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 증폭하여 출력할 수 있다. 제1 리피터(320)는 일반적인 인버터 및 드라이버로 구현되어 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 증폭하여 출력할 수 있다.
제2 리피터(330)는 제1 리피터(320)에서 출력되는 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 증폭하여 출력할 수 있다. 제2 리피터(330)는 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 증폭하여 제1 패드(41)로 전송할 수 있다. 제2 리피터(330)는 일반적인 인버터 및 드라이버로 구현되어 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 증폭하여 출력할 수 있다.
이와 같이 구성되는 본 발명의 일 실시예에 따른 제1 신호전달회로(31)는 제1 리피터(320) 및 제2 리피터(330)를 통해 제1 내지 제4 스트로브신호(DQS<1:4>)를 증폭하여 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 생성할 수 있다. 제1 신호전달회로(31)는 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 제1 패드(41)로 출력할 수 있다.
한편, 앞서 도 1에 도시된 제2 신호전달회로(32)는 도 9에 도시된 버퍼회로(310), 제1 리피터(320) 및 제2 리피터(330)와 동일한 회로로 구현되어 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 증폭하여 제5 내지 제8 전달스트로브신호(TDQS<5:8>)를 생성할 수 있다. 제2 신호전달회로(32)는 증폭된 제5 내지 제8 전달스트로브신호(TDQS<5:8>)를 제3 패드(51)로 전송할 수 있다.
도 10을 참고하면 본 발명의 버퍼회로(310)는 제1 전달회로(311), 제2 전달회로(312), 제3 전달회로(313) 및 제4 전달회로(314)를 포함할 수 있다.
제1 전달회로(311)는 노어게이트(NR31) 및 인버터(IV31)로 구현될 수 있다. 제1 전달회로(311)는 접지전압(VSS)에 따라 제1 스트로브신호(DQS<1>)를 버퍼링하여 제1 전달스트로브신호(TDQS<1>)를 생성할 수 있다. 제1 전달회로(311)는 접지전압(VSS)과 제1 스트로브신호(DQS<1>)를 논리합 연산을 수행하여 제1 전달스트로브신호(TDQS<1>)를 생성할 수 있다.
제2 전달회로(312)는 노어게이트(NR32) 및 인버터(IV32)로 구현될 수 있다. 제2 전달회로(312)는 접지전압(VSS)에 따라 제2 스트로브신호(DQS<2>)를 버퍼링하여 제2 전달스트로브신호(TDQS<2>)를 생성할 수 있다. 제2 전달회로(312)는 접지전압(VSS)과 제2 스트로브신호(DQS<2>)를 논리합 연산을 수행하여 제2 전달스트로브신호(TDQS<2>)를 생성할 수 있다.
제3 전달회로(313)는 노어게이트(NR33) 및 인버터(IV33)로 구현될 수 있다. 제3 전달회로(313)는 접지전압(VSS)에 따라 제3 스트로브신호(DQS<3>)를 버퍼링하여 제3 전달스트로브신호(TDQS<3>)를 생성할 수 있다. 제3 전달회로(313)는 접지전압(VSS)과 제3 스트로브신호(DQS<3>)를 논리합 연산을 수행하여 제3 전달스트로브신호(TDQS<3>)를 생성할 수 있다.
제4 전달회로(314)는 노어게이트(NR34) 및 인버터(IV34)로 구현될 수 있다. 제4 전달회로(314)는 접지전압(VSS)에 따라 제4 스트로브신호(DQS<4>)를 버퍼링하여 제4 전달스트로브신호(TDQS<4>)를 생성할 수 있다. 제4 전달회로(314)는 접지전압(VSS)과 제4 스트로브신호(DQS<4>)를 논리합 연산을 수행하여 제4 전달스트로브신호(TDQS<4>)를 생성할 수 있다.
이와 같이 구성되는 본 발명의 일 실시예에 따른 버퍼회로(310)는 제1 내지 제4 스트로브신호(DQS<1:4>)를 버퍼링하여 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 생성할 수 있다.
도 11을 참고하여 본 발명의 일 실시예에 따른 반도체장치(100)에서 제1 내지 제4 내부클럭(ICLK,QCLK,ICLKB,QCLKB)과 제1 내지 제4 마스킹클럭(MS_ICLK,MS_QCLK,MS_ICLKB,MS_QCLKB)으로부터 제1 프리앰블구간을 갖는 제1 내부스트로브신호(IDQS<1>)를 생성하는 동작을 예를 들어 설명하면 다음과 같다.
제1 마스킹클럭(MS_ICLK)은 T23 시점부터 T26 시점까지 로직하이레벨로 인에이블된다. 이때, 제1 마스킹클럭(MS_ICLK)이 인에이블되는 T23 시점부터 T26 시점까지는 앞서 도 7에 설명한 T4 시점부터 T10 시점까지와 동일한 구간으로 설정된다.
제1 합성회로(210)는 제1 마스킹클럭(MS_ICLK)이 로직하이레벨로 인에이블되는 T23 시점부터 T26 시점까지 구간 동안 제1 내부클럭(ICLK)을 버퍼링하여 제1 펄스 및 제2 펄스를 포함하는 제1 스트로브신호(DQS<1>)를 생성한다.
제2 마스킹클럭(MS_QCLK)은 T24 시점부터 T27 시점까지 로직하이레벨로 인에이블된다. 이때, 제2 마스킹클럭(MS_QCLK)이 인에이블되는 T24 시점부터 T27 시점까지는 앞서 도 7에 설명한 T5 시점부터 T11 시점까지와 동일한 구간으로 설정된다.
제2 합성회로(220)는 제2 마스킹클럭(MS_QCLK)이 로직하이레벨로 인에이블되는 T24 시점부터 T27 시점까지 구간 동안 제2 내부클럭(QCLK)을 버퍼링하여 제1 펄스 및 제2 펄스를 포함하는 제2 스트로브신호(DQS<2>)를 생성한다.
제3 마스킹클럭(MS_ICLKB)은 T21 시점부터 T28 시점까지 로직하이레벨로 인에이블된다. 이때, 제3 마스킹클럭(MS_ICLKB)이 인에이블되는 T21 시점부터 T28 시점까지는 앞서 도 7에 설명한 T2 시점부터 T12 시점까지와 동일한 구간으로 설정된다.
제3 합성회로(230)는 제3 마스킹클럭(MS_ICLKB)이 로직하이레벨로 인에이블되는 T21 시점부터 T28 시점까지 구간 동안 제3 내부클럭(ICLKB)을 버퍼링하여 제1 펄스, 제2 펄스 및 제3 펄스를 포함하는 제3 스트로브신호(DQS<3>)를 생성한다.
제4 마스킹클럭(MS_QCLKB)은 T22 시점부터 T29 시점까지 로직하이레벨로 인에이블된다. 이때, 제4 마스킹클럭(MS_QCLKB)이 인에이블되는 T22 시점부터 T29 시점까지는 앞서 도 7에 설명한 T3 시점부터 T13 시점까지와 동일한 구간으로 설정된다.
제4 합성회로(240)는 제4 마스킹클럭(MS_QCLKB)이 로직하이레벨로 인에이블되는 T22 시점부터 T29 시점까지 구간 동안 제4 내부클럭(QCLKB)을 버퍼링하여 제1 펄스, 제2 펄스 및 제3 펄스를 포함하는 제4 스트로브신호(DQS<4>)를 생성한다.
제1 신호전달회로(31)는 하나 이상의 리피터를 통해 제1 내지 제4 스트로브신호(DQS<1:4>)를 증폭하여 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 생성한다.
제1 내부스트로브신호생성회로(43)는 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 합성하여 T23 시점부터 T28 시점까지 토글링되는 제1 내부스트로브신호(IDQS<1>)를 생성한다. 이때, 제1 프리앰블구간(P1)은 T23 시점부터 T25 시점까지로 설정된다. 제1 프리앰블구간(P1)에서 제1 내부스트로브신호(IDQS<1>)는 로직하이레벨(H) 및 로직로우레벨(L)로 토글링된다. 제1 프리앰블구간(P1)은 클럭(CLK)의 1 주기로 설정된다.
도 12를 참고하여 본 발명의 일 실시예에 따른 반도체장치(100)에서 제1 내지 제4 내부클럭(ICLK,QCLK,ICLKB,QCLKB)과 제1 내지 제4 마스킹클럭(MS_ICLK,MS_QCLK,MS_ICLKB,MS_QCLKB)으로부터 제2 프리앰블구간을 갖는 제1 내부스트로브신호(IDQS<1>)를생성하는 동작을 예를 들어 설명하면 다음과 같다.
제1 마스킹클럭(MS_ICLK)은 T31 시점부터 T36 시점까지 로직하이레벨로 인에이블된다. 이때, 제1 마스킹클럭(MS_ICLK)이 인에이블되는 T31 시점부터 T36 시점까지는 앞서 도 7에 설명한 T1 시점부터 T10 시점까지와 동일한 구간으로 설정된다.
제1 합성회로(210)는 제1 마스킹클럭(MS_ICLK)이 로직하이레벨로 인에이블되는 T31 시점부터 T36 시점까지 구간 동안 제1 내부클럭(ICLK)을 버퍼링하여 제1 펄스, 제2 펄스 및 제3 펄스를 포함하는 제1 스트로브신호(DQS<1>)를 생성한다.
제2 마스킹클럭(MS_QCLK)은 T34 시점부터 T37 시점까지 로직하이레벨로 인에이블된다. 이때, 제2 마스킹클럭(MS_QCLK)이 인에이블되는 T34 시점부터 T37 시점까지는 앞서 도 7에 설명한 T5 시점부터 T11 시점까지와 동일한 구간으로 설정된다.
제2 합성회로(220)는 제2 마스킹클럭(MS_QCLK)이 로직하이레벨로 인에이블되는 T34 시점부터 T37 시점까지 구간 동안 제2 내부클럭(QCLK)을 버퍼링하여 제1 펄스 및 제2 펄스를 포함하는 제2 스트로브신호(DQS<2>)를 생성한다.
제3 마스킹클럭(MS_ICLKB)은 T35 시점부터 T38 시점까지 로직하이레벨로 인에이블된다. 이때, 제3 마스킹클럭(MS_ICLKB)이 인에이블되는 T35 시점부터 T38 시점까지는 앞서 도 7에 설명한 T6 시점부터 T12 시점까지와 동일한 구간으로 설정된다.
제3 합성회로(230)는 제3 마스킹클럭(MS_ICLKB)이 로직하이레벨로 인에이블되는 T35 시점부터 T38 시점까지 구간 동안 제3 내부클럭(ICLKB)을 버퍼링하여 제1 펄스 및 제2 펄스를 포함하는 제3 스트로브신호(DQS<3>)를 생성한다.
제4 마스킹클럭(MS_QCLKB)은 T33 시점부터 T39 시점까지 로직하이레벨로 인에이블된다. 이때, 제4 마스킹클럭(MS_QCLKB)이 인에이블되는 T33 시점부터 T39 시점까지는 앞서 도 7에 설명한 T3 시점부터 T13 시점까지와 동일한 구간으로 설정된다.
제4 합성회로(240)는 제4 마스킹클럭(MS_QCLKB)이 로직하이레벨로 인에이블되는 T33 시점부터 T39 시점까지 구간 동안 제4 내부클럭(QCLKB)을 버퍼링하여 제1 펄스, 제2 펄스 및 제3 펄스를 포함하는 제4 스트로브신호(DQS<4>)를 생성한다.
제1 신호전달회로(31)는 하나 이상의 리피터를 통해 제1 내지 제4 스트로브신호(DQS<1:4>)를 증폭하여 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 생성한다.
제1 내부스트로브신호생성회로(43)는 제1 내지 제4 전달스트로브신호(TDQS<1:4>)를 합성하여 T32 시점부터 T38 시점까지 토글링되는 제1 내부스트로브신호(IDQS<1>)를 생성한다. 이때, 제2 프리앰블구간(P2)은 T32 시점부터 T34 시점까지로 설정된다. 제2 프리앰블구간(P2)에서 제1 내부스트로브신호(IDQS<1>)는 T32 시점부터 T33 시점까지 로직하이레벨(H)로 유지된 이후 T34 시점에 로직로우레벨(L)로 토글링된다. 제2 프리앰블구간(P2)은 클럭(CLK)의 2 주기로 설정된다.
이와 같이 구성되는 본 발명의 일 실시예에 따른 반도체장치(100)는 마스킹클럭의 인에이블 구간 동안 내부클럭으로부터 스트로브신호를 생성하고, 스트로브신호를 다수의 리피터를 통해 패드로 출력함으로써 PVT 변화에도 안정적인 스트로브신호를 생성할 수 있다.
앞서, 도 1 내지 도 12에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 13을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 13에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital card; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro Secure Digital card; micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
10. 제어회로 11. 내부클럭생성회로
12. 마스킹클럭생성회로 20. 신호합성회로
30. 신호전달회로 31. 제1 신호전달회로
32. 제2 신호전달회로 40. 제1 뱅크
41. 제1 패드 42. 제2 패드
43. 제1 내부스트로브신호생성회로 44. 제1 메모리영역
45. 제1 입출력회로 50. 제2 뱅크
51. 제3 패드 52. 제4 패드
53. 제2 내부스트로브신호생성회로 54. 제2 메모리영역
55. 제2 입출력회로 110. 제1 래치회로
120. 제2 래치회로 130. 논리회로
131. 제1 논리회로 132. 제2 논리회로
133. 제3 논리회로 134. 제4 논리회로
210. 제1 합성회로 220. 제2 합성회로
230. 제3 합성회로 240. 제4 합성회로
310. 버퍼회로 320. 제1 리피터
330. 제2 리피터 311. 제1 전달회로
312. 제2 전달회로 313. 제3 전달회로
314. 제4 전달회로

Claims (20)

  1. 클럭을 입력 받아 서로 다른 위상을 갖는 제1 내지 제4 내부클럭을 생성하고, 모드신호에 따라 상기 제1 내부클럭 및 상기 제2 내부클럭에 동기 되어 레이턴시신호로부터 제1 내지 제4 마스킹클럭을 생성하는 제어회로; 및
    상기 제1 내지 제4 마스킹클럭의 인에이블 구간 동안 상기 제1 내지 제4 내부클럭을 제1 내지 제4 스트로브신호로 출력하는 신호합성회로를 포함하는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 모드신호는 내부스트로브신호의 제1 및 제2 프리앰블구간을 설정하기 위한 신호이고, 상기 제1 프리앰블구간은 상기 클럭의 1 주기로 설정되며, 상기 제2 프리앰블구간은 상기 클럭의 2 주기로 설정되는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제어회로는
    상기 클럭을 입력 받아 서로 다른 위상을 갖는 상기 제1 내지 제4 내부클럭을 생성하는 내부클럭생성회로; 및
    상기 모드신호에 따라 상기 제1 내부클럭 및 상기 제2 내부클럭에 동기 되어 상기 레이턴시신호로부터 상기 제1 내지 제4 마스킹클럭을 생성하는 마스킹클럭생성회로를 포함하는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서, 상기 마스킹클럭생성회로는
    상기 제1 내부클럭에 동기 되어 상기 레이턴시신호를 래치하고 래치된 상기 레이턴시신호를 시프팅하여 제1 래치신호, 제1 내지 제3 마스킹신호를 생성하는 제1 래치회로;
    상기 제2 내부클럭에 동기 되어 상기 제1 마스킹신호를 래치하고 래치된 상기 제1 마스킹신호를 시프팅하여 제4 내지 제6 마스킹신호를 생성하는 제2 래치회로; 및
    상기 모드신호 및 상기 레이턴시신호의 로직레벨에 따라 상기 제1 래치신호, 상기 제1 내지 제6 마스킹신호로부터 상기 제1 내지 제4 마스킹클럭을 생성하는 논리회로를 포함하는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 신호합성회로는
    상기 제1 마스킹클럭의 인에이블 구간 동안 상기 제1 내부클럭을 상기 제1 스트로브신호로 출력하는 제1 합성회로;
    상기 제2 마스킹클럭의 인에이블 구간 동안 상기 제2 내부클럭을 상기 제2 스트로브신호로 출력하는 제2 합성회로;
    상기 제3 마스킹클럭의 인에이블 구간 동안 상기 제3 내부클럭을 상기 제3 스트로브신호로 출력하는 제3 합성회로; 및
    상기 제4 마스킹클럭의 인에이블 구간 동안 상기 제4 내부클럭을 상기 제4 스트로브신호로 출력하는 제4 합성회로를 포함하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 내지 제4 스트로브신호를 증폭하여 제1 내지 제4 전달스트로브신호를 생성하기 위한 적어도 하나 이상의 리피터를 포함하고, 상기 리피터를 통해 생성되는 상기 제1 내지 제4 전달스트로브신호를 패드로 전송하는 신호전달회로; 및
    상기 제1 내지 제4 전달스트로브신호로부터 내부스트로브신호를 생성하고, 상기 내부스트로브신호에 동기 되어 데이터를 입출력하는 뱅크를 더 포함하는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 신호전달회로는
    상기 제1 내지 제4 스트로브신호를 버퍼링하여 상기 제1 내지 제4 전달스트로브신호를 생성하는 버퍼회로;
    상기 제1 내지 제4 전달스트로브신호를 증폭하여 전송하는 제1 리피터; 및
    상기 제1 리피터에서 출력되는 상기 제1 내지 제4 전달스트로브신호를 증폭하여 상기 패드로 전송하는 제2 리피터를 포함하는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서, 상기 버퍼회로는
    접지전압에 따라 상기 제1 스트로브신호를 버퍼링하여 상기 제1 전달스트로브신호를 생성하는 제1 전달회로;
    상기 접지전압에 따라 상기 제2 스트로브신호를 버퍼링하여 상기 제2 전달스트로브신호를 생성하는 제2 전달회로;
    상기 접지전압에 따라 상기 제3 스트로브신호를 버퍼링하여 상기 제3 전달스트로브신호를 생성하는 제3 전달회로; 및
    상기 접지전압에 따라 상기 제4 스트로브신호를 버퍼링하여 상기 제4 전달스트로브신호를 생성하는 제4 전달회로를 포함하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 뱅크는
    상기 패드로부터 수신한 상기 제1 내지 제4 전달스트로브신호를 합성하여 상기 내부스트로브신호를 생성하는 내부스트로브신호생성회로;
    라이트동작 시 내부데이터를 저장하고 리드동작 시 상기 내부데이터를 출력하는 메모리영역; 및
    상기 내부스트로브신호에 동기 되어 상기 내부데이터를 입출력하는 입출력회로를 포함하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 내지 제4 스트로브신호를 제1 패드 및 제2 패드로 전송하는 신호전달회로를 더 포함하되, 상기 신호전달회로는 상기 제1 내지 제4 스트로브신호를 증폭하여 전송하는 적어도 하나 이상의 리피터를 포함하는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 제1 패드와 상기 제2 패드는 서로 다른 뱅크에 포함되고, 상기 제1 패드로 전송되는 상기 제1 내지 제4 스트로브신호와 상기 제2 패드로 전송되는 상기 제1 내지 제4 스트로브신호를 증폭하는 양은 상기 제1 내지 제4 스트로브신호가 전송되는 경로의 길이에 따라 서로 상이하게 설정되는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 신호전달회로는
    상기 제1 내지 제4 스트로브신호를 증폭하여 제1 내지 제4 전달스트로브신호를 생성하고, 상기 제1 내지 제4 전달스트로브신호를 상기 제1 패드로 전송하는 제1 신호전달회로; 및
    상기 제1 내지 제4 전달스트로브신호를 증폭하여 제5 내지 제8 전달스트로브신호를 생성하고, 상기 제5 내지 제8 전달스트로브신호를 상기 제2 패드로 전송하는 제2 신호전달회로를 포함하는 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 제1 신호전달회로는
    상기 제1 내지 제4 스트로브신호를 버퍼링하여 상기 제1 내지 제4 전달스트로브신호를 생성하는 제1 버퍼회로;
    상기 제1 내지 제4 전달스트로브신호를 증폭하여 전송하는 제1 리피터; 및
    상기 제1 리피터에서 출력되는 상기 제1 내지 제4 전달스트로브신호를 증폭하여 상기 제1 패드로 전송하는 제2 리피터를 포함하는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 제1 버퍼회로는
    접지전압에 따라 상기 제1 스트로브신호를 버퍼링하여 상기 제1 전달스트로브신호를 생성하는 제1 전달회로;
    상기 접지전압에 따라 상기 제2 스트로브신호를 버퍼링하여 상기 제2 전달스트로브신호를 생성하는 제2 전달회로;
    상기 접지전압에 따라 상기 제3 스트로브신호를 버퍼링하여 상기 제3 전달스트로브신호를 생성하는 제3 전달회로; 및
    상기 접지전압에 따라 상기 제4 스트로브신호를 버퍼링하여 상기 제4 전달스트로브신호를 생성하는 제4 전달회로를 포함하는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 제2 신호전달회로는
    상기 제1 내지 제4 전달스트로브신호를 버퍼링하여 상기 제5 내지 제8 전달스트로브신호를 생성하는 제2 버퍼회로;
    상기 제5 내지 제8 전달스트로브신호를 증폭하여 전송하는 제3 리피터; 및
    상기 제3 리피터에서 출력되는 상기 제5 내지 제8 전달스트로브신호를 증폭하여 상기 제2 패드로 전송하는 제4 리피터를 포함하는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 제2 버퍼회로는
    접지전압에 따라 상기 제1 전달스트로브신호를 버퍼링하여 상기 제5 전달스트로브신호를 생성하는 제5 전달회로;
    상기 접지전압에 따라 상기 제2 전달스트로브신호를 버퍼링하여 상기 제6 전달스트로브신호를 생성하는 제6 전달회로;
    상기 접지전압에 따라 상기 제3 전달스트로브신호를 버퍼링하여 상기 제7 전달스트로브신호를 생성하는 제7 전달회로; 및
    상기 접지전압에 따라 상기 제4 전달스트로브신호를 버퍼링하여 상기 제8 전달스트로브신호를 생성하는 제8 전달회로를 포함하는 반도체장치.
  17. 클럭을 입력 받아 서로 다른 위상을 갖는 제1 내지 제4 내부클럭을 생성하고, 모드신호에 따라 상기 제1 내부클럭 및 상기 제2 내부클럭에 동기 되어 레이턴시신호로부터 제1 내지 제4 마스킹클럭을 생성하는 제어회로;
    상기 제1 내지 제4 마스킹클럭의 인에이블 구간 동안 서로 다른 위상을 갖는 상기 제1 내지 제4 내부클럭을 제1 내지 제4 스트로브신호로 출력하는 신호합성회로; 및
    상기 제1 내지 제4 스트로브신호를 제1 패드 및 제2 패드로 전송하는 신호전달회로를 포함하되, 상기 제1 패드로 전송되는 상기 제1 내지 제4 스트로브신호는 제1 증폭량으로 증폭되고, 상기 제2 패드로 전송되는 상기 제1 내지 제4 스트로브신호는 제2 증폭량으로 증폭되는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 제2 증폭량은 상기 제1 증폭량보다 큰 증폭량으로 설정되는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 제1 패드를 통해 상기 제1 내지 제4 스트로브신호가 전송되는 전송길이는 제1 전송길이로 설정되고, 상기 제2 패드를 통해 상기 제1 내지 제4 스트로브신호가 전송되는 전송길이는 제2 전송길이로 설정되며, 상기 제2 전송길이는 상기 제1 전송길이보다 긴 전송길이로 설정되는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 신호전달회로는
    제1 및 제2 리피터를 포함하고, 상기 제1 내지 제4 스트로브신호를 상기 제1 증폭량으로 증폭하여 제1 내지 제4 전달스트로브신호를 생성하고, 상기 제1 내지 제4 전달스트로브신호를 상기 제1 패드로 전송하는 제1 신호전달회로; 및
    제3 및 제4 리피터를 포함하고, 상기 제1 내지 제4 전달스트로브신호를 상기 제2 증폭량으로 증폭하여 제5 내지 제8 전달스트로브신호를 생성하고, 상기 제5 내지 제8 전달스트로브신호를 상기 제2 패드로 전송하는 제2 신호전달회로를 포함하는 반도체장치.
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