JP5807952B2 - メモリコントローラ及びメモリ制御方法 - Google Patents
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Description
DQS伸長制御部2420は、ライトレベリング制御部250からの指示に従ってDQSの発行個数を増やす制御を行う。
DQ伸長制御部2440は、ライトレベリング制御部250からの指示に従ってDQの発行個数を増やす制御を行う。
92 SDRAM 93 遅延回路
200 コンピュータ 210 CPU
220 メモリコントローラ 230 第1の制御部
240 第2の制御部 242 DQS制御部
2420 DQS伸長制御部 2422 第1の遅延制御部
2424 第2の遅延制御部 244 DQ制御部
2440 DQ伸長制御部 2442 第1の遅延制御部
2444 第2の遅延制御部 250 ライトレベリング制御部
252 シーケンス制御部 254 伸長指示部
256 テスト動作制御部 262 テストシーケンス制御部
264 ライト命令発行制御部 266 リード命令発行制御部
268 比較部 280 DIMM
282 SDRAM Add アドレス信号
CK クロック信号 CMD コマンド信号
DQ データ信号 DQS データストローブ信号
Claims (4)
- DDR3メモリインタフェースに対応するメモリモジュールと接続されたメモリコントローラであって、
前記メモリモジュールに含まれるメモリ素子毎に設けられ、該メモリ素子にデータストローブ信号DQSを出力するDQS制御部と、
前記メモリモジュールに含まれるメモリ素子毎に設けられ、該メモリ素子に出力される前記データストローブ信号DQSに同期して、ライトデータの出力とリードデータの受信を行うDQ制御部と、
初期化時に行われるライトレベリングの制御を行うライトレベリング制御部とを備え、
前記DQS制御部は、前記データストローブ信号DQSの出力タイミングを、前記ライトレベリング制御部により設定された遅延量の分遅延させるDQS遅延部を有し、
前記DQ制御部は、ライトデータの出力タイミングとリードデータの受信タイミングを、前記ライトレベリング制御部により設定された遅延量の分遅延させるDQ遅延部を有し、
前記ライトレベリング制御部は、ライトレベリング時に、
前記DQS遅延部と前記DQ遅延部に対して1クロックサイクル未満の遅延量の調整を行った後に、夫々の前記メモリ素子に対して、期待値データ列のライト後にリードを行って得たリードデータ列と前記期待値データ列とを比較し、比較結果に応じて各前記DQS遅延部と前記DQ遅延部に対して、クロックサイクル単位の遅延量の調整を行うものであり、
前記ライト時に、前記DQS制御部が規格により定められたバースト長より「2×M」クロックサイクル長い(M:1以上の整数)データストローブ信号DQSを出力し、前記DQ制御部が前記バースト長に合致する個数の前記期待値データ列の前後にM個ずつデータを加えて出力するように制御することを特徴とするメモリコントローラ。 - 前記DQS遅延部は、
1クロックサイクル以上の遅延量の遅延が可能な第1のDQS遅延部と、
1クロックサイクル未満の遅延量が可能な第2のDQS遅延部とを有し、
前記DQ遅延部は、
1クロックサイクル以上の遅延量の遅延が可能な第1のDQ遅延部と、
1クロックサイクル未満の遅延量が可能な第2のDQ遅延部とを有し、
前記ライトレベリング制御部は、
前記第2のDQS遅延部と前記第2のDQ遅延部の遅延量を設定することにより前記1クロックサイクル未満の遅延量の調整を行い、
前記第1のDQS遅延部と前記第1のDQ遅延部の遅延量を設定することにより前記クロックサイクル単位の遅延量の調整を行うことを特徴とする請求項1に記載のメモリコントローラ。 - 前記第1のDQS遅延部と前記第1のDQ遅延部は、レジスタとセレクタの組合せであり、
前記第2のDQS遅延部と前記第2のDQ遅延部は、DLL回路であることを特徴とする請求項2に記載のメモリコントローラ。 - DDR3メモリインタフェースに対応するメモリモジュールに含まれるメモリ素子毎に設けられ、該メモリ素子にデータストローブ信号DQSを出力するDQS制御部と、前記メモリ素子毎に設けられ、該メモリ素子に出力される前記データストローブ信号DQSに同期して、ライトデータの出力とリードデータの受信を行うDQ制御部に対して、前記データストローブ信号DQSの出力タイミングの遅延量と、ライトデータの出力タイミング及びリードデータの受信タイミングの遅延量とを、1クロックサイクル未満の範囲内で調整し、
夫々の前記メモリ素子に対して、期待値データ列のライト後にリードを行って得たリードデータ列と前記期待値データ列とを比較し、比較結果に応じて、各前記DQS制御部と前記DQ制御部に対して、前記データストローブ信号DQSの出力タイミングの遅延量と、ライトデータの出力タイミング及びリードデータの受信タイミングの遅延量とを、クロックサイクル単位で調整し、
前記ライト時に、前記DQS制御部が規格により定められたバースト長より「2×M」クロックサイクル長い(M:1以上の整数)データストローブ信号DQSを出力し、前記DQ制御部が前記バースト長に合致する個数の前記期待値データ列の前後にM個ずつデータを加えて出力するように制御することを特徴とするメモリ制御方法。
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