KR101018689B1 - 반도체 메모리 장치와 시스템 구동 방법 - Google Patents

반도체 메모리 장치와 시스템 구동 방법 Download PDF

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Abstract

본 발명은 데이터 클럭신호에 동기화된 출력인에이블 리셋신호를 입력받기 위한 임의의 패드와, 상기 출력인에이블 리셋신호에 응답하여 활성화되고, 각각 클럭 패드를 통해 입력되는 상기 데이터 클럭신호와 시스템 클럭신호를 카운팅하여 읽기명령과 카스 레이턴시에 대응하는 출력인에이블 신호를 생성하기 위한 출력인에이블신호 생성수단을 구비하는 반도체 메모리 장치를 제공한다.
데이터 클럭신호, 시스템 클럭신호, 출력 인에이블 신호, OE

Description

반도체 메모리 장치와 시스템 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND SYSTEM OPERATION METHOD}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부에서 고속의 시스템 클럭신호와 데이터 클럭신호를 입력받아 동작하는 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 외부 클럭신호에 응답하여 외부로부터 데이터를 입력받고, 내부 클럭신호에 응답하여 내부에 저장된 데이터를 외부로 출력한다. 이때, 외부 클럭신호와 내부 클럭신호는 동일한 주파수를 가지며, 읽기 동작의 경우 반도체 메모리 장치는 외부 클럭신호의 라이징 에지(rising edge)와 폴링 에지(falling edge) 각각에 대응하여 데이터를 출력한다. 즉, 외부 클럭신호의 1 tCK 에 대응하여 2 개의 데이터를 출력한다.
한편, 요즈음 반도체 메모리 장치는 소비자의 요구에 따라 더 많은 데이터를 더 빠르게 처리하는 방향으로 발전하고 있으며, 이에 따라 시스템 클럭신호와 데이터 클럭신호를 이용하는 반도체 메모리 장치가 개발되고 있다. 여기서, 시스템 클럭신호는 외부 명령이나 어드레스에 관련하여 사용되는 클럭신호이고, 데이터 클럭신호는 입출력되는 데이터에 관련하여 사용되는 클럭신호이다. 일반적으로, 데이터 클럭신호의 주파수는 시스템 클럭신호의 주파수의 2 배이기 때문에, 반도체 메모리 장치는 시스템 클럭신호의 1 tCK 에 대응하여 4 개의 데이터를 출력한다. 이 두 클럭신호는 고속으로 동작하는 최근 반도체 메모리 장치의 스펙(SPEC.)으로 정의되어 있다.
도 1 은 기존의 메모리 시스템을 설명하기 위한 블록도로서, 메모리 제어장치(memory controller, 110)와, 반도체 메모리 장치(semiconductor memory device, 130)가 도시되어 있다.
도 1 을 참조하면, 메모리 제어장치(110)는 반도체 메모리 장치(130)를 제어하기 위한 것으로, 예컨대, 읽기명령이나 쓰기 명령 같은 외부 명령(CMD)이나 어드레스(ADD)를 시스템 클럭신호(HCLK)에 동기화시켜 반도체 메모리 장치(130)로 전달하고, 데이터(DAT)를 데이터 클럭신호(WCLK)에 동기화시켜 반도체 메모리 장치(130)로 전달한다.
반도체 메모리 장치(130)는 메모리 제어장치(110)로 부터 입력되는 외부 명령(CMD)과, 어드레스(ADD), 및 데이터(DAT)에 대응하여 읽기 동작 및 쓰기 동작을수행한다.
여기서, 반도체 메모리 장치(130)의 읽기 동작을 살펴보기로 한다.
메모리 제어장치(110)에서 제공되는 외부 명령(CMD) 중 읽기명령은 시스템 클럭신호(HCLK)에 동기화되어 반도체 메모리 장치(130)에 제공된다. 이렇게 시스템 클럭신호(HCLK)에 동기화된 읽기명령은 내부 동작을 통해 데이터(DAT)가 출력되는 시점 정보를 가지고 있는 출력인에이블 신호로서 출력된다. 즉, 읽기명령은 시스템 클럭신호(HCLK)에 동기화되어 입력되고 데이터 클럭신호(WCLK)에 동기화된 출력인에이블 신호가 된다. 이렇듯 어떤 클럭신호에 동기화된 데이터, 예컨대 읽기명령이 다른 클럭신호에 동기화되는 것을 일반적으로 "도메인 크로싱(domain crossing)"이라 하며, 반도체 메모리 장치(130) 내부에는 이러한 도메인 크로싱 동작을 수행하기 위한 여러 가지 회로들이 구비되어 있다.
도 2 와 도 3 은 기존의 반도체 메모리 장치의 일부 동작을 설명하기 위한 타이밍도로서, 도 2 은 정상적으로 동작하는 경우이고 도 3 는 비정상적으로 동작하는 경우이다. 도 2 와 도 3 에는 시스템 클럭신호(HCLK)와, 데이터 클럭신호(WCLK)와, 출력인에이블 리셋신호(RST_OE)와, 데이터카운터 리셋신호(RST_WCLK), 및 시스템카운터 리셋신호(RST_HCLK)가 도시되어 있으며, 설명의 편의를 위하여 데이터 클럭신호(WCLK)와 시스템 클럭신호(HCLK)는 동일한 주파수로 도시하였다.
도 2 와 도 3 을 참조하면, 시스템 클럭신호(HCLK)에 응답하여 외부 명령인 리셋명령(RST)이 입력되면, 출력인에이블 리셋신호(RET_OE)가 논리'로우(low)'에서 논리'하이(high)'로 활성화된다. 이렇게 활성화된 출력인에이블 리셋신호(RET_OE)는 데이터 클럭신호(WCLK)의 폴링 에지(falling edge)에 동기화되어 데이터카운터 리셋신호(RST_WCLK)로서 출력된다. 이때, 출력인에이블 리셋신호(RET_OE)와 데이터 클럭신호(WCLK)의 폴링 에지 사이에는 충분한 셋업 타임(setup time, tS)이 보장되어 있기 때문에, 데이터카운터 리셋신호(RST_WCLK)는 데이터 클럭신호(WCLK)의 폴링 에지에 안전하게 동기화될 수 있다. 데이터 클럭신호(WCLK)는 이렇게 생성된 데이터카운터 리셋신호(RST_WCLK)에 응답하여 카운팅된다.
다음으로, 데이터카운터 리셋신호(RST_WCLK)는 시스템 클럭신호(HCLK)와 데이터 클럭신호(WCLK) 사이의 지연 차이 값을 모델링한 지연시간(tD)만큼 지연되어 시스템카운터 리셋신호(RST_HCLK)가 된다. 시스템 클럭신호(HCLK)는 이렇게 생성된 시스템카운터 리셋신호(RST_HCLK)에 응답하여 카운팅된다.
한편, 도 3 은 출력인에이블 리셋신호(RET_OE)가 공정, 전압, 온도(process, voltage, temperature)에 의한 영향이나 오동작된 클럭 정렬 트래이닝 등에 의한 영향으로 도 2 보다 조금 지연되어 생성된 경우이다. 참고로, 클럭 정렬 트래이닝은 반도체 메모리 장치에 입력되는 시스템 클럭신호(HCLK)와 데이터 클럭신호(WCLK)의 스큐를 최적화하기 위한 동작이다.
도면에서 알 수 있듯이, 출력인에이블 리셋신호(RET_OE)와 데이터 클럭신호(WCLK)의 폴링 에지 사이에 충분한 셋업 타임을 확보하지 못한 상황이다. 이 경우 반도체 메모리 장치는 출력인에이블 리셋신호(RET_OE)를 데이터 클럭신호(WCLK)의 폴링 에지에 정확하게 동기화시키지 못하기 때문에, 데이터카운터 리셋신호(RST_WCLK)의 활성화 시점은 임의의 시간으로 밀리게 된다. 도 3 의 예에서는 데이터 클럭신호(WCLK)의 카운팅 시점이 도 2 의 카운팅 시점보다 1 tCK 느린 예를 들었다. 출력인에이블 신호를 생성하는데 있어서 데이터 클럭신호(WCLK)의 카운팅 시점과 시스템 클럭신호(HCLK)의 카운팅 시점은 매우 중요한 요소이다. 때문에, 도 3 과 같은 데이터 클럭신호(WCLK)의 카운팅 시점은 원하는 시점에 활성화되는 출력인에이블 신호를 생성할 수 없는 문제점을 야기한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 데이터 클럭신호에 동기화된 출력인에이블 리셋신호를 입력받아 출력인에이블신호 생성회로의 리셋 동작을 제어할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 메모리 제어장치에서 생성되는 출력인에이블 리셋신호를 이용하여 출력인에이블 신호를 생성하는 메모리 시스템의 구동 방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 데이터 클럭신호에 동기화된 출력인에이블 리셋신호를 입력받기 위한 임의의 패드와, 상기 출력인에이블 리셋신호에 응답하여 활성화되고, 각각 클럭 패드를 통해 입력되는 상기 데이터 클럭신호와 시스템 클럭신호를 카운팅하여 읽기명령과 카스 레이턴시에 대응하는 출력인에이블 신호를 생성하기 위한 출력인에이블신호 생성수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 출력인에이블 리셋신호에 응답하여 활성화되고, 데이터 클럭신호를 분주한 분주 데이터 클럭신호와 시스템 클럭신호를 카운팅하여 읽기명령과 카스 레이턴시에 대응하는 출력인에이블 신호를 생성하기 위한 출력인에이블신호 생성수단과, 상 기 데이터 클럭신호와 상기 분주 데이터 클럭신호의 위상 관계에 따라 상기 데이터 클럭신호의 제1 또는 제2 에지에 동기화된 상기 출력인에이블 리셋신호를 입력받기 위한 임의의 패드를 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 메모리 시스템의 구동 방법은, 메모리 제어장치에서 데이터 클럭신호에 동기화된 출력인에이블 리셋신호를 생성하는 단계; 상기 메모리 제어장치에 의하여 제어되는 메모리 장치에서 상기 데이터 클럭신호를 분주한 분주 데이터 클럭신호에 출력인에이블 리셋신호를 동기화시켜 데이터카운터 리셋신호를 생성하고, 상기 데이터카운터 리셋신호를 기반으로 모델링된 시간만큼 지연된 시스템카운터 리셋신호를 생성하는 단계; 상기 데이터카운터 리셋신호와 상기 시스템카운터 리셋신호 각각에 응답하여 상기 분주 데이터 클럭신호와 상기 시스템 클럭신호를 카운팅하는 단계; 및 읽기명령이 인가되는 시점에 상기 시스템 클럭신호를 카운팅한 값을 래칭하고, 래칭된 값과 상기 분주 데이터 클럭신호를 카운팅한 값를 비교하여 출력인에이블 신호를 생성하는 단계를 포함한다.
본 발명은 메모리 제어장치에서 데이터 클럭신호에 동기화된 출력인에이블 리셋신호를 반도체 메모리 장치에 제공해 줌으로써, 반도체 메모리 장치의 출력인에이블신호 생성회로가 원하는 시점에 활성화되는 출력인에이블 리셋신호를 입력받을 수 있다. 이렇게 입력된 출력인에이블 리셋신호는 출력인에이블신호 생성회로에서 데이터 클럭신호와 원활한 동기화 동작을 보장해 줄 수 있기 때문에, 원하는 카 운팅 동작 시점을 확보할 수 있으며, 나아가 원하는 출력인에이블 신호를 생성하는 것이 가능하다.
본 발명은 데이터 클럭신호에 동기화된 출력인에이블 리셋신호를 입력받아 안정적인 동기화 동작을 보장해 줌으로써, 읽기 명령과 카스 레이턴시에 대응하는 출력인에이블 신호를 생성할 수 있는 효과를 얻을 수 있다.
나아가, 안정적인 출력인에이블 신호는 원하는 시점에 데이터를 출력하는 기본 요소이기 때문에, 읽기 동작시 반도체 메모리 장치의 신뢰성을 높일 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 4 는 본 발명의 메모리 시스템을 설명하기 위한 블록도이다.
도 4 를 참조하면, 메모리 시스템은 메모리 제어장치(410)와, 반도체 메모리 장치(430)를 구비할 수 있다.
메모리 제어장치(410)는 반도체 메모리 장치(430)를 제어하기 위한 것으로, 예컨대, 읽기명령이나 쓰기명령 같은 외부 명령(CMD)이나 어드레스(ADD)를 시스템 클럭신호(HCLK)에 동기화시켜 반도체 메모리 장치(430)로 전달하고, 데이터(DAT)와 출력인에이블 리셋신호(RET_OE)를 데이터 클럭신호(WCLK)에 동기화시켜 반도체 메모리 장치(430)로 전달할 수 있다. 이때, 시스템 클럭신호(HCLK)와 데이터 클럭신호(WCLK) 각각은 해당 클럭 패드(도시되지 않음)를 통해 입력될 수 있다.
반도체 메모리 장치(430)는 메모리 제어장치(410)로 부터 입력되는 외부 명령(CMD)과, 어드레스(ADD), 및 데이터(DAT)에 대응하는 읽기 동작 및 쓰기 동작을 수행할 수 있다. 특히, 읽기 동작시 본 발명에 따른 반도체 메모리 장치(430)는 데이터 클럭신호(WCLK)에 동기화된 출력인에이블 리셋신호(RET_OE)를 입력받아 반도체 메모리 장치(430) 내부에 구비되는 출력인에이블신호 생성회로의 리셋 동작을 제어할 수 있다.
도 5 는 본 발명에 따른 반도체 메모리 장치(430)의 출력인에이블신호 생성회로를 설명하기 위한 블록도이다.
도 5 를 참조하면, 출력인에이블신호 생성회로는 카운터 리셋신호 생성부(510)와, 초기화부(520)와, 데이터클럭 카운팅부(530)와, 지연모델링부(540)와, 시스템클럭 카운팅부(550), 래칭부(560), 및 비교부(570)를 구비할 수 있다.
카운터 리셋신호 생성부(510)는 출력인에이블 리셋신호(RST_OE)를 데이터 클럭신호(WCLK)에 동기화시켜 데이터카운터 리셋신호(RST_WCLK)를 생성할 수 있다. 여기서, 출력인에이블 리셋신호(RST_OE)는 위에서 설명한 바와 같이 데이터 클럭신호(WCLK)에 동기화되어 외부에서 입력되는 신호이다.
초기화부(520)는 카스 레이턴시(CAS Latency, 이하 'CL'이라 칭함)에 대응하 는 초기 카운팅 값을 데이터클럭 카운팅부(530)에 제공할 수 있다. 즉, 초기화부(520)는 카스 레이턴시(CL)에 대응하는 출력신호(S<0:2>)로 데이터클럭 카운팅부(530)의 초기 카운팅 값을 설정해 준다. 참고로, 도메인 크로싱이 완료된 출력인에이블 신호(OE)는 카스 레이턴시(CL) 정보를 포함하고 있으며, 반도체 메모리 장치는 출력인에이블 신호(OE)를 이용하여 데이터의 출력 시점을 결정할 수 있다. 여기서, 카스 레이턴시(CL)는 시스템 클럭신호(HCLK)의 한 주기를 단위 시간으로 읽기명령(RD)이 인가되는 시점에서 데이터가 출력되어야 하는 시점까지의 시간 정보를 가지고 있다.
데이터클럭 카운팅부(530)는 데이터카운터 리셋신호(RST_WCLK)에 응답하여 리셋되고, 초기화부(520)의 출력신호(S<0:2>)에 대응하는 초기 카운팅 값에서부터 데이터 클럭신호(WCLK)를 카운팅할 수 있다. 즉, 데이터클럭 카운팅부(530)는 카스 레이턴시(CL)에 따라 설정된 초기 카운팅 값에서부터 데이터 클럭신호(WCLK)를 카운팅한 데이터클럭 카운팅 값(CNT_WCLK<0:2>)을 생성한다.
지연모델링부(540)는 도메인 크로싱 회로에서 사용되는 시스템 클럭신호(HCLK)와 데이터 클럭신호(WCLK) 사이의 지연 차이 값을 모델링(modeling)한 것으로, 데이터카운터 리셋신호(RST_WCLK)를 비동기(asynchronous) 지연시간만큼 지연시켜 시스템카운터 리셋신호(RST_HCLK)를 생성할 수 있다.
시스템클럭 카운팅부(550)는 시스템카운터 리셋신호(RST_HCLK)에 응답하여 리셋되고 외부 클럭신호(CLK_EXT)를 카운팅할 수 있다. 여기서, 시스템클럭 카운팅부(550)의 초기 카운팅 값은 0 으로 셋팅될 수 있다.
래칭부(560)는 읽기명령(RD)에 응답하여 시스템클럭 카운팅부(550)의 출력신호인 시스템클럭 카운팅 값(CNT_HCLK<0:2>)를 래칭(latching)하고, 이를 래칭된 시스템클럭 카운팅 값(LAT_HCLK<0:2>)으로서 출력할 수 있다.
비교부(570)는 데이터클럭 카운팅 값(CNT_WCLK<0:2>)과 래칭된 시스템클럭 카운팅 값(LAT_HCLK<0:2>)을 비교하여 두 값이 동일해 지는 시점에 활성화되는 출력인에이블 신호(OE)를 생성할 수 있다.
본 발명에 따른 출력인에이블 리셋신호(RET_OE)는 메모리 제어장치(410)에서 데이터 클럭신호(WCLK)에 동기화되어 출력된 신호이다. 즉, 반도체 메모리 장치(430) 내의 출력인에이블신호 생성회로는 임의의 패드를 통해 외부로 부터 입력되는 출력인에이블 리셋신호(RET_OE)에 응답하여 리셋되고 시스템 클럭신호(HCLK)와 데이터 클럭신호(WCLK)를 카운팅하여 읽기 명령(RD)과 카스 레이턴시(CL)에 대응하는 출력인에이블 신호(OE)를 생성할 수 있다.
여기서, 출력인에이블 리셋신호(RST_OE)를 입력받는 임의의 패드는 반도체 메모리 장치(430)에 구비되는 패드를 의미하며, 본 발명의 동작 중 사용되지 않는 패드라면 어떠한 패드라도 상관없다. 예컨대, 데이터 버스 인버젼(data bus inversion)을 위한 패드 또는 바운더리 스켄 테스트(boundary scan test)를 위한 패드가 사용될 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치(430)는 추가적으로 출력인에이블 리셋신호(RST_OE)를 입력받기 위한 리셋 패드를 별도로 구비하는 것도 가능하다.
도 6 내지 도 9 는 본 발명에 따른 반도체 메모리 장치의 일부 동작을 설명 하기 위한 타이밍도로서, 시스템 클럭신호(HCLK)와, 데이터 클럭신호(WCLK)와, 출력인에이블 리셋신호(RST_OE)와, 데이터카운터 리셋신호(RST_WCLK), 및 시스템카운터 리셋신호(RST_HCLK)가 도시되어 있다. 우선, 도 6 은 설명의 편의를 위하여 데이터 클럭신호(WCLK)와 시스템 클럭신호(HCLK)가 동일한 주파수를 가진다고 가정하기로 한다.
도 4 내지 도 6 을 참조하면, 메모리 제어장치(410)는 데이터 클럭신호(WCLK)의 라이징 에지(도 6 참조)에 동기화된 출력인에이블 리셋신호(RST_OE)를 생성하고, 반도체 메모리 장치(430)는 동기화된 출력인에이블 리셋신호(RST_OE)를 입력받을 수 있다. 이렇게 입력된 출력인에이블 리셋신호(RST_OE)는 카운터 리셋신호 생성부(510)에서 데이터 클럭신호(WCLK)의 폴링 에지(도 6 참조)에 동기화될 수 있다.
도면에서 볼 수 있듯이, 이때 출력인에이블 리셋신호(RST_OE)와 데이터 클럭신호(WCLK)의 폴링 에지 사이에는 충분한 셋업 타임(tS)이 확보될 수 있기 때문에, 카운터 리셋신호 생성부(510)는 데이터 클럭신호(WCLK)의 폴링 에지에 동기화된 안정적인 데이터카운터 리셋신호(RST_WCLK)를 생성할 수 있다. 결국, 데이터클럭 카운팅부(530)는 이렇게 생성된 데이터카운터 리셋신호(RST_WCLK)에 응답하여 활성화되고 데이터 클럭신호(WCLK)를 카운팅할 수 있다. 설명의 편의를 위하여 초기 카운팅 값은 생략한다.
다음으로, 데이터카운터 리셋신호(RST_WCLK)는 지연모델링부(540)에서 모델링된 지연시간(tD)만큼 지연되어 시스템카운터 리셋신호(RST_HCLK)로서 출력될 수 있다. 시스템클럭 카운팅부(550)는 이렇게 생성된 시스템카운터 리셋신호(RST_HCLK)에 응답하여 시스템 클럭신호(HCLK)를 카운팅할 수 있다.
한편, 위에서 설명한 바와 같이 데이터 클럭신호(WCLK)의 주파수는 시스템 클럭신호(HCLK)의 주파수의 2 배를 가지는 것이 일반적이다. 즉, 도 4 의 메모리 제어장치(410)에서 반도체 메모리 장치(430)로 입력되는 데이터 클럭신호(WCLK)는 시스템 클럭신호(HCLK)의 주파수의 2 배를 가지게 된다. 다시 말하면, 출력인에이블신호 생성회로는 데이터 클럭신호(WCLK)를 직접 입력받는 것이 아니고, 데이터 클럭신호(WCLK)의 주파수를 2 분주한 클럭신호를 입력 받을 수 있다. 이렇게 분주된 클럭신호를 이하 "분주 데이터 클럭신호(WCLK/2)"라 칭하기로 한다. 이러한 분주 데이터 클럭신호(WCLK/2)는 반도체 메모리 장치(430) 내에 구비되는 분주회로에서 생성될 수 있다. 즉, 반도체 메모리 장치(430)는 데이터 클럭신호(WCLK)를 입력받으며, 도 5 의 출력인에이블신호 생성회로는 분주 데이터 클럭신호(WCLK/2)를 입력받을 수 있다.
도 7 내지 도 9 에는 데이터 클럭신호(WCLK)와 분주 데이터 클럭신호(WCLK/2)의 위상 관계에 따른 마진 변화를 설명하기 위한 타이밍도이다. 결론부터 말하자면, 본 발명에 따른 출력인에이블신호 생성회로는 출력인에이블 리셋신호(RST_OE)에 대하여 항상 충분한 마진을 확보하여 동작할 수 있다.
도 7 은 도 4 의 메모리 제어장치(410)에서 데이터 클럭신호(WCLK)와 분주 데이터 클럭신호(WCLK/2)의 위상 관계를 아는 경우이다. 즉, 메모리 제어장치(410)가 데이터 클럭신호(WCLK)의 라이징 에지와 분주 데이터 클럭신호(WCLK/2)의 라이 징 에지에 대한 정보를 가지고 있는 경우이다. 이러한 정보는 데이터 클럭신호(WCLK)의 토글링(togging) 시점과 분주 데이터 클럭신호(WCLK/2)를 생성하는 분주회로의 분주 시점을 통해 알 수 있다.
도 4 와 도 7 을 참조하면, 메모리 제어장치(410)가 데이터 클럭신호(WCLK)와 분주 데이터 클럭신호(WCLK/2)의 위상 관계를 아는 경우, 메모리 제어장치(410)는 출력인에이블 리셋신호(RST_OE)를 데이터 클럭신호(WCLK)의 라이징 에지에 동기화시켜 출력할 수 있다. 이 경우 출력인에이블 리셋신호(RST_OE)와 분주 데이터 클럭신호(WCLK/2)의 폴링 에지는 데이터 클럭신호(WCLK)의 1 tCK 에 해당하는 마진을 확보할 수 있다.
도 8 과 도 9 는 도 4 의 메모리 제어장치(410)에서 데이터 클럭신호(WCLK)와 분주 데이터 클럭신호(WCLK/2)의 위상 관계를 모르는 경우이다. 이 경우 만약, 메모리 제어장치(410)에서 도 7 과 같이 출력인에이블 리셋신호(RST_OE)를 데이터 클럭신호(WCLK)의 라이징 에지에 동기화시켜 출력한다면, 출력인에이블 리셋신호(RST_OE)가 분주 데이터 클럭신호(WCLK/2)의 폴링 에지 부근에 위치할 수 있기 때문에 기존과 같이 셋업 타임을 확보하지 못하는 경우가 발생할 수 있다. 그래서 본 발명에서는 이 경우 출력인에이블 리셋신호(RST_OE)를 데이터 클럭신호(WCLK)의 폴링 에지에 동기화시켜 출력함으로써, 충분한 셋업 타임을 확보할 수 있다.
여기서, 도 8 은 데이터 클럭신호(WCLK)의 폴링 에지에 동기화된 출력인에이블 리셋신호(RST_OE)가 분주 데이터 클럭신호(WCLK/2)의 논리'로우' 구간에 위치한 경우이고, 도 9 는 데이터 클럭신호(WCLK)의 폴링 에지에 동기화된 출력인에이블 리셋신호(RST_OE)가 분주 데이터 클럭신호(WCLK/2)의 논리'하이' 구간에 위치한 경우이다. 두 경우 모두 출력인에이블 리셋신호(RST_OE)와 분주 데이터 클럭신호(WCLK/2)의 폴링 에지가 데이터 클럭신호(WCLK)의 0.5 tCK 에 해당하는 마진을 확보할 수 있다.
결국, 본 발명에서는 메모리 제어장치(410)가 데이터 클럭신호(WCLK)와 분주 데이터 클럭신호(WCLK/2)의 위상 관계를 알거나 모르더라도 출력인에이블 리셋신호(RST_OE)를 데이터 클럭신호(WCLK)에 동기화시켜 출력해 줌으로써, 출력인에이블 리셋신호(RST_OE)가 동기화되고자 하는 클럭신호와 충분한 셋업 타임을 확보할 수 있다. 이러한 충분한 셋업 타임 확보는 이후 출력인에이블 신호(OE)를 안정적으로 생성할 수 있는 기반이 될 수 있다. 즉, 본 발명에 따른 반도체 메모리 장치는 이를 기반으로 안정적인 출력인에이블 신호(OE)를 생성하는 것이 가능하며, 이는 읽기 동작시 반도체 메모리 장치의 신뢰성을 높일 수 있다.
도 10 은 도 4 의 출력인에이블 리셋신호(RST_OE)를 입력받는 반도체 메모리 장치(430)의 일부 구성을 설명하기 위한 블록도이다. 설명의 편의를 위하여 출력인에이블 리셋신호(RST_OE)를 예컨대, 데이터 버스 인버젼을 위한 패드로 입력받는 것을 일례로 들었다.
도 4 와 도 10 을 참조하면, 반도체 메모리 장치(430)는 DBI 패드(1010)와, 다중화부(1030)와, DBI 관련 회로(1050), 및 출력인에이블신호 생성회로(1070)를 구비할 수 있다.
DBI 패드(1010)는 메모리 제어장치(410)로부터 데이터 버스 인버젼 모드시 활성화되는 데이터버스 인버젼신호(DBI)를 입력받거나, 출력인에이블신호 생성회로(1070)의 동작시 출력인에이블 리셋신호(RST_OE)를 입력받을 수 있다.
다중화부(1010)는 선택신호(SEL)에 응답하여 DBI 패드(1010)를 통해 입력된 신호를 DBI 관련 회로(1050) 또는 출력인에이블신호 생성회로(1070)로 전달할 수 있다. 여기서, 선택신호(SEL)는 DBI 관련 회로(1050)의 데이터 버스 인버젼 동작 또는 출력인에이블신호 생성회로(1070)의 도메인 크로싱 동작에 대응하는 신호일 수 있다.
한편, DBI 관련 회로(1050)는 다중화부(1030)의 출력신호에 응답하여 데이터 인버젼 동작을 수행할 수 있으며, 출력인에이블신호 생성회로(1070)는 다중화부(1030)의 출력신호에 응답하여 도메인 크로싱 동작을 수행할 수 있다.
결국, 본 발명에 따른 반도체 메모리 장치(430)는 데이터 버스 인버젼 동작시 DBI 패드(1010)를 통해 데이터버스 인버젼신호(DBI)를 입력받아 DBI 관련 회로(1050)로 전달할 수 있으며, 도메인 크로싱 동작시 동일한 DBI 패드(1010)를 통해 출력인에이블 리셋신호(RST_OE)를 입력받아 출력인에이블신호 생성회로(1070)로 전달하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1 은 기존의 메모리 시스템을 설명하기 위한 블록도.
도 2 와 도 3 은 기존의 반도체 메모리 장치의 일부 동작을 설명하기 위한 타이밍도.
도 4 는 본 발명의 메모리 시스템을 설명하기 위한 블록도.
도 5 는 본 발명에 따른 반도체 메모리 장치(430)의 출력인에이블신호 생성회로를 설명하기 위한 블록도.
도 6 내지 도 9 는 본 발명에 따른 반도체 메모리 장치의 일부 동작을 설명하기 위한 타이밍도.
도 10 은 도 4 의 출력인에이블 리셋신호(RST_OE)를 입력받는 반도체 메모리 장치(430)의 일부 구성을 설명하기 위한 블록도.
* 도면의 주요 부분에 대한 부호의 설명
410 : 메모리 제어장치
430 : 반도체 메모리 장치

Claims (16)

  1. 데이터 클럭신호에 동기화된 출력인에이블 리셋신호를 입력받기 위한 임의의 패드와,
    상기 출력인에이블 리셋신호에 응답하여 활성화되고, 각각 클럭 패드를 통해 입력되는 상기 데이터 클럭신호와 시스템 클럭신호를 카운팅하여 읽기명령과 카스 레이턴시에 대응하는 출력인에이블 신호를 생성하기 위한 출력인에이블신호 생성수단을 구비하되,
    상기 출력인에이블신호 생성수단은,
    상기 출력인에이블 리셋신호를 상기 데이터 클럭신호에 동기화시켜 데이터카운터 리셋신호를 생성하기 위한 리셋신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 임의의 패드는 데이터 버스 인버젼 또는 바운더리 스켄 테스트를 위한 패드인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 출력인에이블 리셋신호를 입력받기 위한 리셋 패드를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 출력인에이블신호 생성수단은,
    상기 데이터카운터 리셋신호에 응답하여 활성화되고 초기 카운팅 값에서 부터 상기 데이터 클럭신호를 카운팅하기 위한 데이터클럭 카운팅부;
    상기 데이터카운터 리셋신호를 모델링된 시간만큼 지연시켜 시스템카운터 리셋신호를 출력하기 위한 지연 모델링부;
    상기 시스템카운터 리셋신호에 응답하여 활성화되고 상기 시스템 클럭신호를 카운팅하기 위한 시스템클럭 카운팅부;
    상기 읽기명령에 응답하여 상시 시스템클럭 카운팅부의 출력 값을 래칭하기 위한 래칭부; 및
    상기 데이터클럭 카운팅부의 출력 값과 상기 래칭부의 출력 값을 비교하여 상기 출력인에이블 신호를 출력하기 위한 비교부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 카스 레이턴시에 대응하는 상기 초기 카운팅 값을 상기 데이터클럭 카 운팅부에 제공하기 위한 초기화부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 출력인에이블 리셋신호에 응답하여 활성화되고, 데이터 클럭신호를 분주한 분주 데이터 클럭신호와 시스템 클럭신호를 카운팅하여 읽기명령과 카스 레이턴시에 대응하는 출력인에이블 신호를 생성하기 위한 출력인에이블신호 생성수단과,
    상기 데이터 클럭신호와 상기 분주 데이터 클럭신호의 위상 관계에 따라 상기 데이터 클럭신호의 제1 또는 제2 에지에 동기화된 상기 출력인에이블 리셋신호를 입력받기 위한 임의의 패드
    를 구비하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 임의의 패드는 데이터 버스 인버젼 또는 바운더리 스켄 테스트를 위한 패드인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 출력인에이블 리셋신호를 입력받기 위한 리셋 패드를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서,
    상기 출력인에이블신호 생성수단은,
    상기 출력인에이블 리셋신호를 상기 분주 데이터 클럭신호에 동기화시켜 데이터카운터 리셋신호를 생성하기 위한 리셋신호 생성부;
    상기 데이터카운터 리셋신호에 응답하여 활성화되고 초기 카운팅 값에서 부터 상기 분주 데이터 클럭신호를 카운팅하기 위한 데이터클럭 카운팅부;
    상기 데이터카운터 리셋신호를 모델링된 시간만큼 지연시켜 시스템카운터 리셋신호를 출력하기 위한 지연 모델링부;
    상기 시스템카운터 리셋신호에 응답하여 활성화되고 상기 시스템 클럭신호를 카운팅하기 위한 시스템클럭 카운팅부;
    상기 읽기명령에 응답하여 상시 시스템클럭 카운팅부의 출력 값을 래칭하기 위한 래칭부; 및
    상기 데이터클럭 카운팅부의 출력 값과 상기 래칭부의 출력 값을 비교하여 상기 출력인에이블 신호를 출력하기 위한 비교부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 카스 레이턴시에 대응하는 상기 초기 카운팅 값을 상기 데이터클럭 카운팅부에 제공하기 위한 초기화부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제6항에 있어서,
    상기 분주 데이터 클럭신호는 상기 데이터 클럭신호의 주파수를 2 분주한 것을 특징으로 하는 반도체 메모리 장치.
  12. 메모리 제어장치에서 데이터 클럭신호에 동기화된 출력인에이블 리셋신호를 생성하는 단계;
    상기 메모리 제어장치에 의하여 제어되는 메모리 장치에서 상기 데이터 클럭신호를 분주한 분주 데이터 클럭신호에 출력인에이블 리셋신호를 동기화시켜 데이터카운터 리셋신호를 생성하고, 상기 데이터카운터 리셋신호를 기반으로 모델링된 시간만큼 지연된 시스템카운터 리셋신호를 생성하는 단계;
    상기 데이터카운터 리셋신호와 상기 시스템카운터 리셋신호 각각에 응답하여 상기 분주 데이터 클럭신호와 시스템 클럭신호를 카운팅하는 단계; 및
    읽기명령이 인가되는 시점에 상기 시스템 클럭신호를 카운팅한 값을 래칭하고, 래칭된 값과 상기 분주 데이터 클럭신호를 카운팅한 값를 비교하여 출력인에이블 신호를 생성하는 단계
    를 포함하는 메모리 시스템의 구동 방법.
  13. 제12항에 있어서,
    상기 출력인에이블 리셋신호를 생성하는 단계는,
    상기 데이터 클럭신호와 상기 분주 데이터 클럭신호의 위상 관계를 상기 메모리 제어장치에서 인식하고 있는 경우 상기 출력인에이블 리셋신호를 상기 데이터 클럭신호의 제1 에지에 동기화시켜 출력하는 단계와,
    상기 메모리 제어장치에서 상기 위상 관계를 인식하지 못하는 경우 상기 출력인에이블 리셋신호를 상기 데이터 클럭신호의 제2 에지에 동기화시켜 출력하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 구동 방법.
  14. 제12항에 있어서,
    상기 분주 데이터 클럭신호와 상기 시스템 클럭신호를 카운팅하는 단계는,
    상기 데이터카운터 리셋신호에 응답하여 리셋되고, 초기 카운팅 값부터 상기 분주 데이터 클럭신호를 카운팅하는 단계와,
    상기 시스템카운터 리셋신호에 응답하여 리셋되고, 상기 시스템 클럭신호를 카운팅하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 구동 방법.
  15. 제14항에 있어서,
    상기 초기 카운팅 값은 카스 레이턴시에 대응하는 것을 특징으로 하는 메모리 시스템의 구동 방법.
  16. 제12항에 있어서,
    상기 분주 데이터 클럭신호는 상기 데이터 클럭신호의 주파수를 2 분주한 것을 특징으로 하는 메모리 시스템의 구동 방법.
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* Cited by examiner, † Cited by third party
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KR20060059544A (ko) * 2004-11-29 2006-06-02 주식회사 하이닉스반도체 반도체 메모리 장치의 리셋신호 발생회로
KR20060075509A (ko) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 출력인에이블신호 생성장치, 그를 이용한출력인에이블신호 출력장치 및 메모리 장치

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