KR102119078B1 - 출력 인에이블 신호 생성 회로 - Google Patents

출력 인에이블 신호 생성 회로 Download PDF

Info

Publication number
KR102119078B1
KR102119078B1 KR1020120157312A KR20120157312A KR102119078B1 KR 102119078 B1 KR102119078 B1 KR 102119078B1 KR 1020120157312 A KR1020120157312 A KR 1020120157312A KR 20120157312 A KR20120157312 A KR 20120157312A KR 102119078 B1 KR102119078 B1 KR 102119078B1
Authority
KR
South Korea
Prior art keywords
signal
unit
reset
clock signal
output
Prior art date
Application number
KR1020120157312A
Other languages
English (en)
Other versions
KR20140086612A (ko
Inventor
한민식
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120157312A priority Critical patent/KR102119078B1/ko
Publication of KR20140086612A publication Critical patent/KR20140086612A/ko
Application granted granted Critical
Publication of KR102119078B1 publication Critical patent/KR102119078B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects

Landscapes

  • Dram (AREA)

Abstract

데이터 출력 시점을 제어하는 신호를 생성하기 위한 출력 인에이블 신호 생성 회로에 관한 것으로, 락킹 동작 완료 이후 생성되는 리셋 시드 신호를 동기화된 지연 동작을 통해 생성되는 동기화 클럭 신호에 동기화시켜 출력 인에이블 리셋 신호로 생성하기 위한 출력 인에이블 리셋 신호 생성부, 및 상기 출력 인에이블 리셋 신호에 응답하여 리셋되고, 읽기 명령에 응답하여 카스 레이턴시 정보에 대응하는 출력 인에이블 신호를 생성하기 위한 출력 인에이블 신호 생성부를 구비하는 출력 인에이블 신호 생성 회로가 제공된다.

Description

출력 인에이블 신호 생성 회로{OUTPUT ENABLE SIGNAL GENERATION CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터 출력 시점을 제어하는 신호를 생성하기 위한 출력 인에이블 신호 생성 회로에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 읽기 동작시 외부에서 입력되는 읽기 명령에 응답하여 내부에 저장된 데이터를 출력한다. 여기서, 읽기 명령은 외부 클럭 신호에 동기화된 신호이고 출력되는 데이터는 내부 클럭 신호에 동기화된 신호이다. 따라서, 반도체 메모리 장치는 외부 클럭 신호에 동기화된 읽기 명령을 내부 클럭 신호에 동기화시키고, 내부 클럭 신호에 동기화된 읽기 명령을 이용하여 데이터를 출력한다. 읽기 명령 입장에서는 동기화되는 클럭 신호가 외부 클럭 신호에서 내부 클럭 신호로 바뀌는 것인데, 이와 같이 동기화 대상이 되는 신호가 어떤 클럭 신호에서 다른 클럭 신호로 바뀌는 것을 '도메인 크로싱(domain crossing)'이라 한다.
반도체 메모리 장치 내에는 이러한 도메인 크로싱 동작을 수행하기 위한 여러 가지 회로가 구비되어 있으며, 이러한 회로 중에는 출력 인에이블 신호 생성 회로가 있다.
출력 인에이블 신호 생성 회로는 외부 클럭 신호에 동기화되어 입력되는 읽기 명령을 내부 클럭 신호에 동기화시켜 출력 인에이블 신호로 출력한다. 이때, 출력 인에이블 신호는 카스레이턴시(CAS Latency) 정보를 포함하고 있으며, 이후 버스트 랭스(Burst Length) 정보가 추가되어 데이터의 출력을 제어하는데 사용된다. 여기서, 카스 레이턴시 정보는 읽기 명령이 활성화되는 시점에서 데이터가 출력되는 시점까지의 시간 정보를 가지고 있으며, 버스트 랭스 정보는 읽기 명령에 응답하여 연속적으로 출력되는 데이터 개수 정보를 가지고 있다. 참고로, 카스 레이턴시 정보와 버스트 랭스 정보는 모드 레지스터 셋(mode register set)에 저장하여 사용할 수 있으며, 특히 카스 레이턴시 정보는 반도체 메모리 장치의 동작 주파수를 가늠하는 지표가 될 수 있다.
도 1 은 일반적인 출력 인에이블 신호 생성 회로를 설명하기 위한 블록도이다.
도 1 을 참조하면, 출력 인에이블 신호 생성 회로는 리셋 신호 생성부(110)와, 카운터 리셋 신호 생성부(120)와, 초기화부(130)와, DLL 클럭 카운팅부(140)와, 지연 복제 모델부(150)와, 외부 클럭 카운팅부(160), 래칭부(170), 및 비교부(180)를 구비한다.
리셋 신호 생성부(110)는 외부 클럭 신호(CLK_EXT)에 응답하여 출력 인에이블 리셋 신호(RST_OE)를 생성하고, 카운터 리셋 신호 생성부(120)는 출력 인에이블 리셋 신호(RST_OE)를 DLL 클럭 신호(CLK_DLL)에 동기화시켜 DLL 클럭 카운터 리셋 신호(RST_DLL)를 생성한다.
다음으로, 초기화부(130)는 카스 레이턴시 정보(CL)에 대응하는 초기 카운팅 값을 DLL 클럭 카운팅부(140)에 제공한다. 즉, 초기화부(130)는 카스 레이턴시(CL)에 대응하는 출력 신호(S<0:2>)로 DLL 클럭 카운팅부(140)의 초기 카운팅 값을 설정해 준다. DLL 클럭 카운팅부(140)는 DLL 클럭 카운터 리셋 신호(RST_DLL)에 응답하여 리셋되고, 초기화부(130)의 출력 신호(S<0:2>)에 대응하는 초기 카운팅 값에서부터 DLL 클럭 신호(CLK_DLL)를 카운팅한다. 즉, DLL 클럭 카운팅부(140)는 카스 레이턴시(CL)에 따라 설정된 초기 카운팅 값에서부터 DLL 클럭 신호(CLK_DLL)를 카운팅한 DLL 클럭 카운팅 값(CNT_DLL<0:2>)을 생성한다.
한편, 지연 복제 모델부(150)는 지연 고정 루프에 구비되는 지연 복제 모델 회로와 거의 동일한 구성으로, DLL 클럭 카운터 리셋 신호(RST_DLL)를 비동기(asynchronous) 지연 시간만큼 지연시켜 외부 클럭 카운터 리셋 신호(RST_EXT)를 생성한다.
외부 클럭 카운팅부(160)는 외부 클럭 카운터 리셋 신호(RST_EXT)에 응답하여 리셋되고 외부 클럭 신호(CLK_EXT)를 카운팅한다. 일반적으로, 외부 클럭 카운팅부(160)의 초기 카운팅 값은 0 으로 셋팅된다. 래칭부(170)는 읽기 명령(RD)에 응답하여 외부 클럭 카운팅부(160)의 출력 신호인 외부 클럭 카운팅 값(CNT_EXT<0:2>)를 래칭(latching)하고, 이를 래칭된 외부 클럭 카운팅 값(CNT_LAT<0:2>)으로서 출력한다.
비교부(180)는 DLL 클럭 카운팅 값(CNT_DLL<0:2>)과 래칭된 외부 클럭 카운팅 값(CNT_LAT<0:2>)을 비교하여 두 값이 동일해 지는 시점에 출력 인에이블 신호(OE)를 활성화시킨다. 이렇게 생성되는 출력 인에이블 신호(OE)는 DLL 클럭 신호(CLK_DLL)에 동기화된 신호이고 카스 레이턴시(CL) 정보를 포함하게 된다.
이하, 설명의 편의를 위하여 출력 인에이블 리셋 신호(RST_OE)를 입력받아 출력 인에이블 신호(OE)를 생성하는 회로를 '출력 인에이블 신호 생성부'로 정의하기로 한다. 도 1 에서는 출력 인에이블 신호 생성부가 카운터 리셋 신호 생성부(120)와, 초기화부(130)와, DLL 클럭 카운팅부(140)와, 지연 복제 모델링부(150)와, 외부 클럭 카운팅부(160)와, 래칭부(170), 및 비교부(180)로 구성될 수 있다.
도 2 는 도 1 의 리셋 신호 생성부(110)를 설명하기 위한 블록도이다.
도 2 를 참조하면, 리셋 신호 생성부(110)는 리셋 카운팅부(210)와, 시드 생성부(220)와, 지연 모델링부(230)와, 클럭 동기화부(240), 및 리셋 펄스 생성부(250)를 구비한다.
리셋 카운팅부(210)는 DLL 클럭 신호(CLK_DLL)의 락킹 동작 완료 시간을 확보하기 위한 것으로, 외부 클럭 신호(CLK_EXT)를 락킹 동작 완료 시간에 대응하는 만큼 카운팅하여 그 시간을 검출한다. 시드 생성부(220)는 리셋 카운팅부(210)의 출력 신호에 응답하여 출력 인에이블 리셋 신호(RST_OE)의 기본되는 시드(seed) 신호를 생성한다. 즉, 리셋 카운팅부(210)는 락킹 동작 완료 이후 활성화되는 리셋 시드 신호(A)를 생성한다.
한편, 지연 모델링부(230)는 리셋 카운팅부(210)와 시드 생성부(220)의 지연 시간을 모델링한 것으로, 외부 클럭 신호(CLK_EXT)를 입력받아 모델링된 시간만큼 지연하여 지연 클럭 신호(CLK_D)로 출력된다. 여기서, 지연 모델링부(230)는 실질적으로 저항 및 커패시터와 같은 지연 회로로 구성된다. 참고로, 지연 모델링부(230)는 리셋 카운팅부(210)와 시드 생성부(220)에 대응하는 지연 시간 이외에 리셋 시드 신호(A)와 지연 클럭 신호(CLK_D)의 셋업/홀드 타임을 위한 지연 시간이 추가적으로 모델링 된다.
이어서, 클럭 동기화부(240)는 리셋 시드 신호(A)를 지연 클럭 신호(CLK_D)에 동기화시켜 출력하고, 리셋 펄스 생성부(250)는 클럭 동기화부(240)의 출력 신호(B)에 응답하여 펄스 형태의 출력 인에이블 리셋 신호(RST_OE)를 생성한다.
한편, 위와 같은 구성의 리셋 신호 생성부(110)는 PVT(Process, Voltage, Temprature)에 따라 아래와 같은 문제점을 가진다.
우선, 지연 모델링부(230)에서 반영되는 지연 시간은 PVT 에 따라 가변적으로 변한다. 다시 말하면, 지연 모델링부(230)를 리셋 카운팅부(210)와 시드 생성부(220)를 모델링하여 설계하였다고 하더라도 지연 모델링부(230)는 PTV 에 따라 반영되는 지연 시간이 달라진다. 지연 모델링부(230)의 지연 시간이 달라진다는 것은 리셋 시드 신호(A)와 지연 클럭 신호(CLK_D)의 셋업/홀드 마진이 줄어들 수 있다는 것을 의미하며, 이는 곧 출력 인에이블 리셋 신호(RST_OE)의 활성화 시점과, 더 나아가 최종적으로 반도체 메모리 장치의 데이터 출력 시점이 달라질 수 있음을 의미한다.
외부 환경 요소의 변화와 상관없이 항상 일정한 시점에 활성화되는 출력 인에이블 리셋 신호를 생성하여 안정적인 출력 인에이블 신호를 생성할 수 있는 출력 인에이블 신호 생성 회로를 제공하고자 한다.
본 발명의 실시예에 따른 출력 인에이블 신호 생성 회로는, 락킹 동작 완료 이후 생성되는 리셋 시드 신호를 동기화된 지연 동작을 통해 생성되는 동기화 클럭 신호에 동기화시켜 출력 인에이블 리셋 신호로 생성하기 위한 출력 인에이블 리셋 신호 생성부; 및 상기 출력 인에이블 리셋 신호에 응답하여 리셋되고, 읽기 명령에 응답하여 카스 레이턴시 정보에 대응하는 출력 인에이블 신호를 생성하기 위한 출력 인에이블 신호 생성부를 구비할 수 있다.
바람직하게, 상기 출력 인에이블 리셋 신호 생성부는, 외부 클럭 신호를 카운팅하기 위한 리셋 카운팅부; 상기 리셋 카운팅부의 출력 신호에 응답하여 상기 리셋 시드 신호를 생성하기 위한 시드 생성부; 상기 리셋 카운팅부와 상기 시드 생성부에서 반영되는 지연량이 모델링되고, 상기 외부 클럭 신호에 모델링된 시간만큼을 반영하여 출력하기 위한 지연 모델링부; 상기 지연 모델링부에서 출력되는 지연 클럭 신호를 자신의 에지에 동기화시켜 상기 동기화 클럭 신호로 출력하기 위한 마진 확보부; 상기 리셋 시드 신호를 상기 동기화 클럭 신호에 동기화시켜 출력하기 위한 클럭 동기화부; 및 상기 클럭 동기화부의 출력 신호에 응답하여 예정된 펄스의 상기 출력 인에이블 리셋 신호로 출력하기 위한 리셋 펄스 생성부를 구비할 수 있다.
본 발명의 다른 실시예에 따른 지연 회로의 동작 방법은, 입력 클럭 신호의 지연 대상 에지에 응답하여 활성화 제어 신호를 생성하는 단계; 및 상기 활성화 제어 신호에 응답하여 상기 입력 클럭 신호의 출력 여부를 제어하여 출력 클럭 신호를 생성하는 단계를 포함할 수 있다.
바람직하게, 상기 출력 클럭 신호를 생성하는 단계에 입력되는 상기 입력 클럭 신호를 반전하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 집적 회로는, 임의의 신호를 전달하는 신호 전달부; 상기 신호 전달부에서 반영되는 지연량이 모델링되고, 상기 임의의 신호에 대응하는 클럭 신호에 모델링된 시간만큼을 반영하여 출력하기 위한 지연 모델링부; 상기 지연 모델링부에서 출력되는 지연 클럭 신호를 자신의 에지에 동기화시켜 동기화 클럭 신호로 출력하기 위한 마진 확보부; 및 상기 신호 전달부의 출력 신호를 상기 동기화 클럭 신호에 동기화시켜 출력하기 위한 클럭 동기화부를 구비할 수 있다.
바람직하게, 상기 마진 확보부는, 상기 지연 클럭 신호의 지연 대상 에지에 응답하여 활성화 제어 신호를 생성하기 위한 제어 신호 생성부; 및 상기 활성화 제어 신호에 응답하여 상기 지연 클럭 신호를 상기 동기화 클럭 신호로 출력하기 위한 동기화 출력부를 구비하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 출력 인에이블 신호 생성 회로는 외부 환경 요소의 변화와 상관없이 항상 일정한 시점에 활성화되는 출력 인에이블 리셋 신호를 생성하여 안정적인 출력 인에이블 신호를 생성하는 것이 가능하다.
안정적인 출력 인에이블 신호를 생성함으로써 데이터 출력 시점의 신뢰성을 높여줄 수 있는 효과를 얻을 수 있다.
도 1 은 일반적인 출력 인에이블 신호 생성 회로를 설명하기 위한 블록도이다.
도 2 는 도 1 의 리셋 신호 생성부(110)를 설명하기 위한 블록도이다.
도 3 은 본 발명의 실시예에 따른 출력 인에이블 신호 생성 회로의 리셋 신호 생성부를 설명하기 위한 블록도이다.
도 4 는 도 3 의 마진 확보부(340)를 설명하기 위한 회로도이다.
도 5 는 도 4 의 마진 확보부(340)의 회로 동작을 살펴보기 위한 동작 파형도이다.
도 6 은 도 3 및 도 4 의 회로 동작을 살펴보기 위한 동작 파형도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명의 실시예에 따른 출력 인에이블 신호 생성 회로의 리셋 신호 생성부를 설명하기 위한 블록도이다.
도 3 을 참조하면, 리셋 신호 생성부는 리셋 카운팅부(310)와, 시드 생성부(320)와, 지연 모델링부(330)와, 마진 확보부(340)와, 클럭 동기화부(350), 및 리셋 펄스 생성부(360)를 구비한다.
리셋 카운팅부(310)는 락킹 동작 완료 시간을 확보하기 위한 것으로, 외부 클럭 신호(CLK_EXT)를 락킹 동작 완료 시간에 대응하는 만큼 카운팅하여 그 시간을 검출한다. 시드 생성부(320)는 리셋 카운팅부(310)의 출력 신호에 응답하여 출력 인에이블 리셋 신호(RST_OE)의 기본되는 리셋 시드 신호(A)를 생성한다.
한편, 지연 모델링부(330)는 리셋 카운팅부(310)와 시드 생성부(320)의 지연 시간을 모델링한 것으로, 외부 클럭 신호(CLK_EXT)를 모델링한 시간만큼 지연하여 지연 클럭 신호(CLK_D)로 출력된다. 마진 확보부(340)는 동기화된 지연 동작을 통해 지연 클럭 신호(CLK_D)를 자신의 ½ tCK 만큼 지연시켜 동기화 클럭 신호(CLK_S)를 생성한다. 이어서, 클럭 동기화부(350)는 리셋 시드 신호(A)를 동기화 클럭 신호(CLK_S)에 동기화시켜 출력하고, 리셋 펄스 생성부(360)는 클럭 동기화부(350)의 출력 신호(B)에 응답하여 펄스 형태의 출력 인에이블 리셋 신호(RST_OE)를 생성한다. 이렇게 생성된 출력 인에이블 리셋 신호(RST_OE)는 출력 인에이블 신호 생성부(도 1 참조)로 입력되고, 출력 인에이블 신호 생성부는 출력 인에이블 리셋 신호(RST_OE)에 응답하여 리셋되고 읽기 명령(RD)에 응답하여 카스 레이턴시 정보(CL)에 대응하는 출력 인에이블 신호(OE)를 생성한다.
본 발명의 실시예에서는 마진 확보부(340)를 추가로 구성하여 PVT 와 같은 외부 환경이 변화하더라도 리셋 시드 신호(A)와 지연 클럭 신호(CLK_D)의 마진을 확보하는 것이 가능하다. 여기서, 동기화된 지연 동작은 도 4 및 도 5 에서 자세히 살펴보기로 한다.
도 4 는 도 3 의 마진 확보부(340)를 설명하기 위한 회로도이다.
도 4 를 참조하면, 마진 확보부(340)는 제어 신호 생성부(410)와, 동기화 출력부(420)를 구비한다.
제어 신호 생성부(410)는 지연 클럭 신호(CLK_D)의 지연 대상 에지에 응답하여 활성화 제어 신호(C)를 생성하기 위한 것으로, 지연 클럭 신호(CLK_D)에 대응하는 클럭 신호(A)에 응답하여 공급 전원 전압(VDD)에 대응하는 논리'하이'를 출력단(Q)으로 출력하는 플립-플롭으로 구성될 수 있다. 동기화 출력부(420)는 활성화 제어 신호(C)에 응답하여 지연 클럭 신호(CLK_D)를 동기화 클럭 신호(CLK_S)로 출력한다. 아래에서 살펴보겠지만, 여기서 활성화 제어 신호(C)는 지연 클럭 신호(CLK_D)의 출력 여부를 제어한다.
도 5 는 도 4 의 마진 확보부(340)의 회로 동작을 살펴보기 위한 동작 파형도이다.
도 4 및 도 5 를 참조하면, 제어 신호 생성부(410)는 지연 클럭 신호(CLK_D)의 라이징 에지(rasing edge)에 응답하여 활성화 제어 신호(C)를 생성하고, 동기화 출력부(420)는 지연 클럭 신호(CLK_D)를 반전한 클럭 신호(B)를 활성화 제어 신호(C)에 응답하여 출력한다. 결국, 마진 확보부(340)는 지연 클럭 신호(CLK_D)를 ½ tCK 만큼 지연하여 동기화 클럭 신호(CLK_S)로 출력한다. 위에서 설명한 동기화된 지연 동작이란 지연하고자하는 자신의 에지에 응답하여 활성화 제어 신호(C)를 생성하고, 이 활성화 제어 신호(C)에 응답하여 동기화 클럭 신호(CLK_S)를 출력하는 것으로, 결국 지연 클럭 신호(CLK_D)는 동기화 동작만으로 ½ tCK 만큼 지연된 동기화 클럭 신호(CLK_S)가 된다.
보다 자세히 말하면, 지연 클럭 신호(CLK_D)의 ① 지점을 '지연 대상 에지'라고 정의하면 활성화 제어 신호(C)는 지연 대상 에지에 응답하여 생성되며, 동기화 클럭 신호(CLK_S)는 지연 클럭 신호(CLK_D)의 지연 대상 에지 이후의 에지인 ② 지점에 활성화된다. 결국, 지연 클럭 신호(CLK_D)와 동기화 클럭 신호(CLK_S)를 중심으로 살펴보면 동기화 클럭 신호(CLK_S)는 지연 클럭 신호(CLK_D) 대비 ½ tCK 만큼 지연된 신호가 된다.
도 6 은 도 3 및 도 4 의 회로 동작을 살펴보기 위한 동작 파형도이다.
도 3, 도 4, 그리고 도 6 을 참조하면, 동기화 클럭 신호(CLK_S)는 지연 클럭 신호(CLK_D) 대비 ½ tCK 만큼 지연된 신호가 되고, 시드 생성부(320)의 출력 신호인 리셋 시드 신호(A)와 동기화 클럭 신호(CLK_S)는 충분한 마진(M)을 확보하는 것이 가능하다. 이어서, 클럭 동기화부(350)는 리셋 시드 신호(A)를 동기화 클럭 신호(CLK_S)에 동기화시켜 출력하고, 리셋 펄스 생성부(360)는 클럭 동기화부(350)의 출력 신호(B)에 응답하여 출력 인에이블 리셋 신호(RST_OE)를 생성한다. 결국, 이와 같은 방식으로 생성되는 출력 인에이블 리셋 신호(RST_OE)는 외부 환경 요소의 변화와 상관없이 항상 일정한 시점에 활성화되는 것이 가능하다.
전술한 바와 같이, 본 발명의 실시예에서는 항상 일정한 시점에 활성화되는 출력 인에이블 리셋 신호(RST_OE)를 생성하는 것이 가능하며, 이는 곧 안정적인 출력 인에이블 신호(OE)를 생성하여 데이터 출력 시점의 신뢰성을 높여주는 것 역시 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
310 : 리셋 카운팅부 320 : 시드 생성부
330 : 지연 모델링부 340 : 마진 확보부
350 : 클럭 동기화부 360 : 리셋 펄스 생성부

Claims (10)

  1. 락킹 동작 완료 이후 생성되는 리셋 시드 신호를 동기화된 지연 동작을 통해 생성되는 동기화 클럭 신호에 동기화시켜 출력 인에이블 리셋 신호로 생성하기 위한 출력 인에이블 리셋 신호 생성부; 및
    상기 출력 인에이블 리셋 신호에 응답하여 리셋되고, 읽기 명령에 응답하여 카스 레이턴시 정보에 대응하는 출력 인에이블 신호를 생성하기 위한 출력 인에이블 신호 생성부
    를 구비하고,
    상기 출력 인에이블 리셋 신호 생성부는,
    외부 클럭 신호를 카운팅하여 상기 리셋 시드 신호를 생성하기 위한 리셋 시드 생성부;
    상기 리셋 시드 생성부에서 반영되는 지연량이 모델링되고, 상기 외부 클럭 신호에 모델링된 시간만큼을 반영하여 지연 클럭 신호를 출력하기 위한 지연 모델링부;
    상기 지연 클럭 신호를 자신의 에지에 동기화시켜 상기 동기화 클럭 신호로 출력하기 위한 마진 확보부; 및
    상기 리셋 시드 신호를 상기 동기화 클럭 신호에 동기화시켜 상기 출력 인에이블 리셋 신호로 출력하기 위한 리셋 신호 출력부를 구비하는 출력 인에이블 신호 생성 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 리셋 시드 생성부는,
    상기 외부 클럭 신호를 카운팅하기 위한 리셋 카운팅부; 및
    상기 리셋 카운팅부의 출력 신호에 응답하여 상기 리셋 시드 신호를 생성하기 위한 시드 생성부를 포함하고,
    상기 리셋 신호 출력부는,
    상기 리셋 시드 신호를 상기 동기화 클럭 신호에 동기화시켜 출력하기 위한 클럭 동기화부; 및
    상기 클럭 동기화부의 출력 신호에 응답하여 예정된 펄스의 상기 출력 인에이블 리셋 신호로 출력하기 위한 리셋 펄스 생성부를 구비하는 것을 특징으로 하는 출력 인에이블 신호 생성 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 리셋 카운팅부는 상기 락킹 동작에 대응하는 시간만큼 상기 외부 클럭 신호를 카운팅하는 것을 특징으로 하는 출력 인에이블 신호 생성 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 마진 확보부는,
    상기 지연 클럭 신호의 지연 대상 에지에 응답하여 활성화 제어 신호를 생성하기 위한 제어 신호 생성부; 및
    상기 활성화 제어 신호에 응답하여 상기 지연 클럭 신호를 상기 동기화 클럭 신호로 출력하기 위한 동기화 출력부를 구비하는 것을 특징으로 하는 출력 인에이블 신호 생성 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 출력 인에이블 신호 생성부는,
    상기 출력 인에이블 리셋 신호를 DLL 클럭 신호에 동기화시켜 출력하기 위한 카운터 리셋 신호 생성부;
    상기 카운터 리셋 신호 생성부의 출력 신호에 응답하여 카스 레이턴시 정보에 대응하는 초기 카운팅 값에서부터 카운팅 동작을 수행하는 DLL 클럭 카운팅부;
    상기 리셋 신호 생성부의 출력 신호를 모델링된 시간만큼 지연시켜 출력하기 위한 지연 복제 모델링부;
    상기 지연 복제 모델링부의 출력 신호에 응답하여 외부 클럭 신호를 카운팅하기 위한 외부 클럭 카운팅부;
    읽기 명령에 응답하여 상기 외부 클럭 카운팅부의 카운팅 값을 래칭하기 위한 래칭부; 및
    상기 DLL 클럭 카운팅부의 카운팅 값과 상기 래칭부에 래칭된 카운팅 값을 비교하여 상기 출력 인에이블 신호를 생성하기 위한 비교부를 구비하는 것을 특징으로 하는 출력 인에이블 신호 생성 회로.
  6. 입력 클럭 신호의 지연 대상 에지에 응답하여 활성화 제어 신호를 생성하는 단계; 및
    상기 활성화 제어 신호에 응답하여 상기 입력 클럭 신호의 출력 여부를 제어하여 출력 클럭 신호를 생성하는 단계
    를 포함하고, 상기 출력 클럭 신호는 상기 입력 클럭 신호 대비 적어도 ½ tCK 만큼 위상 차이가 나는 지연 회로의 동작 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 출력 클럭 신호를 생성하는 단계에 입력되는 상기 입력 클럭 신호를 반전하는 단계를 더 포함하는 지연 회로의 동작 방법.
  8. 삭제
  9. 임의의 신호를 전달하는 신호 전달부;
    상기 신호 전달부에서 반영되는 지연량이 모델링되고, 상기 임의의 신호에 대응하는 클럭 신호에 모델링된 시간만큼을 반영하여 출력하기 위한 지연 모델링부;
    상기 지연 모델링부에서 출력되는 지연 클럭 신호를 자신의 에지에 동기화시켜 동기화 클럭 신호로 출력하기 위한 마진 확보부; 및
    상기 신호 전달부의 출력 신호를 상기 동기화 클럭 신호에 동기화시켜 출력하기 위한 클럭 동기화부
    를 구비하는 집적 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 마진 확보부는,
    상기 지연 클럭 신호의 지연 대상 에지에 응답하여 활성화 제어 신호를 생성하기 위한 제어 신호 생성부; 및
    상기 활성화 제어 신호에 응답하여 상기 지연 클럭 신호를 상기 동기화 클럭 신호로 출력하기 위한 동기화 출력부를 구비하는 것을 특징으로 하는 집적 회로.
KR1020120157312A 2012-12-28 2012-12-28 출력 인에이블 신호 생성 회로 KR102119078B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120157312A KR102119078B1 (ko) 2012-12-28 2012-12-28 출력 인에이블 신호 생성 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120157312A KR102119078B1 (ko) 2012-12-28 2012-12-28 출력 인에이블 신호 생성 회로

Publications (2)

Publication Number Publication Date
KR20140086612A KR20140086612A (ko) 2014-07-08
KR102119078B1 true KR102119078B1 (ko) 2020-06-04

Family

ID=51735854

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120157312A KR102119078B1 (ko) 2012-12-28 2012-12-28 출력 인에이블 신호 생성 회로

Country Status (1)

Country Link
KR (1) KR102119078B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100933800B1 (ko) * 2008-06-30 2009-12-24 주식회사 하이닉스반도체 반도체 메모리 소자의 출력 인에이블 신호 생성회로

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090045672A (ko) * 2007-11-02 2009-05-08 주식회사 하이닉스반도체 지연고정회로, 반도체 메모리 장치 및 그 동작방법
KR101004665B1 (ko) * 2009-06-12 2011-01-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 출력 인에이블 신호 생성 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100933800B1 (ko) * 2008-06-30 2009-12-24 주식회사 하이닉스반도체 반도체 메모리 소자의 출력 인에이블 신호 생성회로

Also Published As

Publication number Publication date
KR20140086612A (ko) 2014-07-08

Similar Documents

Publication Publication Date Title
US9865317B2 (en) Methods and apparatuses including command delay adjustment circuit
US9001594B2 (en) Apparatuses and methods for adjusting a path delay of a command path
KR101004665B1 (ko) 반도체 메모리 장치 및 출력 인에이블 신호 생성 방법
KR100988809B1 (ko) 반도체 메모리 장치 및 출력인에이블 신호 생성 방법
KR20140080382A (ko) 파라미터를 제어할 수 있는 테스트를 수행하는 반도체메모리장치 및 반도체시스템
KR102534241B1 (ko) 위상 감지 회로, 이를 포함하는 클럭 생성 회로 및 반도체 장치
US7099232B2 (en) Delay locked loop device
TWI397911B (zh) 用於半導體記憶裝置之輸出啟用信號產生電路
US7181638B2 (en) Method and apparatus for skewing data with respect to command on a DDR interface
US8446785B2 (en) Latency control circuit, latency control method thereof, and semiconductor memory device including the same
US8766687B2 (en) Semiconductor memory device and operating method thereof
TWI521508B (zh) 記憶體控制電路與控制記憶體模組之資料讀取程序之方法
KR20200145266A (ko) 위상 감지 회로 및 이를 이용하는 클럭 생성 회로 및 반도체 장치
KR102119078B1 (ko) 출력 인에이블 신호 생성 회로
US9001612B2 (en) Semiconductor memory device and operation method thereof
KR100967112B1 (ko) 출력 인에이블 신호 생성회로
KR101096222B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR20130142744A (ko) 리셋 신호 생성장치
KR101018689B1 (ko) 반도체 메모리 장치와 시스템 구동 방법
KR100921828B1 (ko) 반도체 소자와 그의 구동 방법
KR20140002913A (ko) 출력 인에이블 신호 생성회로
KR20140082359A (ko) 반도체 장치 및 이의 데이터 출력 타이밍 제어 방법
KR20100050914A (ko) 반도체 메모리 장치와 그의 구동 방법
George High-Performance DDR2 SDRAM Interface Data Capture Using ISERDES and OSERDES
KR20140060766A (ko) 반도체 메모리 장치 및 그의 동작 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right