JP2005310345A - Ｄｄｒｓｄｒａｍのデータ入力装置及び方法 - Google Patents

Ｄｄｒｓｄｒａｍのデータ入力装置及び方法 Download PDF

Info

Publication number
JP2005310345A
JP2005310345A JP2004194279A JP2004194279A JP2005310345A JP 2005310345 A JP2005310345 A JP 2005310345A JP 2004194279 A JP2004194279 A JP 2004194279A JP 2004194279 A JP2004194279 A JP 2004194279A JP 2005310345 A JP2005310345 A JP 2005310345A
Authority
JP
Japan
Prior art keywords
data
input
signal
strobe
falling
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004194279A
Other languages
English (en)
Inventor
Jae Hoon Cha
載熏 車
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2005310345A publication Critical patent/JP2005310345A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • E—FIXED CONSTRUCTIONS
    • E06—DOORS, WINDOWS, SHUTTERS, OR ROLLER BLINDS IN GENERAL; LADDERS
    • E06B—FIXED OR MOVABLE CLOSURES FOR OPENINGS IN BUILDINGS, VEHICLES, FENCES OR LIKE ENCLOSURES IN GENERAL, e.g. DOORS, WINDOWS, BLINDS, GATES
    • E06B9/00—Screening or protective devices for wall or similar openings, with or without operating or securing mechanisms; Closures of similar construction
    • E06B9/56—Operating, guiding or securing devices or arrangements for roll-type closures; Spring drums; Tape drums; Counterweighting arrangements therefor
    • E06B9/68—Operating devices or mechanisms, e.g. with electric drive
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • E—FIXED CONSTRUCTIONS
    • E06—DOORS, WINDOWS, SHUTTERS, OR ROLLER BLINDS IN GENERAL; LADDERS
    • E06B—FIXED OR MOVABLE CLOSURES FOR OPENINGS IN BUILDINGS, VEHICLES, FENCES OR LIKE ENCLOSURES IN GENERAL, e.g. DOORS, WINDOWS, BLINDS, GATES
    • E06B9/00—Screening or protective devices for wall or similar openings, with or without operating or securing mechanisms; Closures of similar construction
    • E06B9/56—Operating, guiding or securing devices or arrangements for roll-type closures; Spring drums; Tape drums; Counterweighting arrangements therefor
    • E06B9/80—Safety measures against dropping or unauthorised opening; Braking or immobilising devices; Devices for limiting unrolling
    • E06B9/82—Safety measures against dropping or unauthorised opening; Braking or immobilising devices; Devices for limiting unrolling automatic
    • E06B9/90—Safety measures against dropping or unauthorised opening; Braking or immobilising devices; Devices for limiting unrolling automatic for immobilising the closure member in various chosen positions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • E—FIXED CONSTRUCTIONS
    • E06—DOORS, WINDOWS, SHUTTERS, OR ROLLER BLINDS IN GENERAL; LADDERS
    • E06B—FIXED OR MOVABLE CLOSURES FOR OPENINGS IN BUILDINGS, VEHICLES, FENCES OR LIKE ENCLOSURES IN GENERAL, e.g. DOORS, WINDOWS, BLINDS, GATES
    • E06B9/00—Screening or protective devices for wall or similar openings, with or without operating or securing mechanisms; Closures of similar construction
    • E06B9/24—Screens or other constructions affording protection against light, especially against sunshine; Similar screens for privacy or appearance; Slat blinds
    • E06B2009/2405—Areas of differing opacity for light transmission control
    • E—FIXED CONSTRUCTIONS
    • E06—DOORS, WINDOWS, SHUTTERS, OR ROLLER BLINDS IN GENERAL; LADDERS
    • E06B—FIXED OR MOVABLE CLOSURES FOR OPENINGS IN BUILDINGS, VEHICLES, FENCES OR LIKE ENCLOSURES IN GENERAL, e.g. DOORS, WINDOWS, BLINDS, GATES
    • E06B9/00—Screening or protective devices for wall or similar openings, with or without operating or securing mechanisms; Closures of similar construction
    • E06B9/24—Screens or other constructions affording protection against light, especially against sunshine; Similar screens for privacy or appearance; Slat blinds
    • E06B9/26—Lamellar or like blinds, e.g. venetian blinds
    • E06B9/262—Lamellar or like blinds, e.g. venetian blinds with flexibly-interconnected horizontal or vertical strips; Concertina blinds, i.e. upwardly folding flexible screens
    • E06B2009/2622—Gathered vertically; Roman, Austrian or festoon blinds
    • E—FIXED CONSTRUCTIONS
    • E06—DOORS, WINDOWS, SHUTTERS, OR ROLLER BLINDS IN GENERAL; LADDERS
    • E06B—FIXED OR MOVABLE CLOSURES FOR OPENINGS IN BUILDINGS, VEHICLES, FENCES OR LIKE ENCLOSURES IN GENERAL, e.g. DOORS, WINDOWS, BLINDS, GATES
    • E06B9/00—Screening or protective devices for wall or similar openings, with or without operating or securing mechanisms; Closures of similar construction
    • E06B9/56—Operating, guiding or securing devices or arrangements for roll-type closures; Spring drums; Tape drums; Counterweighting arrangements therefor
    • E06B9/78—Operating, guiding or securing devices or arrangements for roll-type closures; Spring drums; Tape drums; Counterweighting arrangements therefor for direct manual operation, e.g. by tassels, by handles
    • E06B2009/785—Operating, guiding or securing devices or arrangements for roll-type closures; Spring drums; Tape drums; Counterweighting arrangements therefor for direct manual operation, e.g. by tassels, by handles by belts, straps, bands, tapes, cords, tassels

Landscapes

  • Engineering & Computer Science (AREA)
  • Structural Engineering (AREA)
  • Architecture (AREA)
  • Civil Engineering (AREA)
  • Dram (AREA)

Abstract

【課題】入力制御信号とデータ入力動作を正確に整列させることが可能なＤＤＲ ＳＤＲＡＭのデータ入力装置及び方法。
【解決手段】データストローブ信号を分割して第１信号及び第２信号として出力するとともに、データストローブ信号をパルス形のデータストローブパルス信号として出力するデータストローブバッファと、第１信号及び第２信号で立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号を生成するデータストローブ信号分割部と、チップ外部からの入力データを立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号に応じて立ち上がりデータと立ち下がりデータに区分して生成するデータ入力手段と、データストローブパルス信号で、立ち上がりデータと立ち下がりデータが出力バスに伝達されることを制御するためのデータ入力ストローブパルス信号を生成する入力制御信号生成部と、データ入力ストローブパルス信号に応じて立ち上がりデータと立ち下がりデータを出力バスに伝達するグローバル入出力伝達部とを含む。
【選択図】図３

Description

本発明は、ＤＤＲ ＳＤＲＡＭのデータ入力装置及び方法に関し、特に、入力制御信号とデータ入力動作を正確に整列させることが可能なＤＤＲ ＳＤＲＡＭのデータ入力装置及び方法に関する。
周知の如く、半導体メモリ素子のＤＲＡＭは、動作速度向上のために外部のシステムクロックに同期して動作するシンクロナスＤＲＡＭ（以下、ＳＤＡＲＭ）が広く用いられている。一方、通常のＳＤＲＡＭは、クロックの立ち上がりエッジ(rising edge)に同期させてクロックの一周期にわたって一つのデータを入出力する素子であり、ＤＤＲ ＳＤＲＡＭは、クロックの立ち上がり及び立ち下がりエッジ(falling edge)に同期して連続的に２つのデータを入出力可能な素子である。従って、ＤＤＲ ＳＤＲＡＭは、クロックの周波数を増加させなくても従来のＳＤＲＡＭに比べて少なくとも２倍以上の動作速度を実現することができるため、次世代ＤＲＡＭとして大きく脚光を浴びている。
図１は従来の技術に係るＤＤＲ ＳＤＲＡＭのデータ入力パスのブロック図である。図１に示すように、ＤＤＲ ＳＤＲＡＭのデータ入力パスは、イネーブル信号ｅｎｄｉｎｄｓｂに応じてデータストローブ信号ＤＱＳをバッファリングするためのデータストローブバッファ１１０と、データストローブバッファ１１０から出力された信号を分割して立ち上がりエッジ感知パルス信号ｒｄｉｎｃｌｋと立ち下がりエッジ感知パルス信号ｆｄｉｎｃｌｋを生成するデータストローブ信号分割部１２０と、イネーブル信号ｅｎｄｉｎｄｓｂに応じて入力端子ＤＱからの入力データＤＩＮをバッファリングするためのデータ入力バッファ１３０と、立ち上がりエッジ感知パルス信号ｒｄｉｎｃｌｋに応じてデータ入力バッファ１３０からの入力データＤＩＮをラッチするための立ち上がりデータラッチ１４１と、立ち下がりエッジ感知パルス信号ｆｄｉｎｃｌｋに応じてデータ入力バッファ１３０からの入力データＤＩＮをラッチして立ち下がりデータｄｉｎｆとして出力するための立ち下がりデータラッチ１４２と、立ち下がりエッジ感知パルス信号ｆｄｉｎｃｌｋに応じて立ち上がりデータラッチ１４１からのデータｄｉｎｒ６を立ち下がりデータｄｉｎｆと整列させて立ち上がりデータｄｉｎｒとして出力するためのデータ整列部１５０と、ｅｖｅｎデータ及びｏｄｄデータのうち先に出力されるデータを決定する制御信号ｓｏｓｅｂ＿ｗｔとクロック信号パルスｃｌｋｐ２に応じてデータ入力ストローブパルスｄｉｎｓｔｂｐを生成する入力制御信号生成部１７０と、データ入力ストローブパルスｄｉｎｓｔｂｐに応じて立ち上がりデータｄｉｎｒと立ち下がりデータｄｉｎｆをグローバル入／出力バスＧＩＯに伝達するためのグローバル入出力伝達部１６０とを備える。
図２は図１に示したＤＤＲ ＳＤＲＭのデータ入力パスのタイミング図である。図２に示すように、ＤＤＲ ＳＤＲＡＭは、データストローブ信号ＤＱＳの１周期当たり２つのデータを処理する。この際、データストローブ信号ＤＱＳに同期して入ってくるデータＤＩＮは、データ入力バッファ１３０、立ち上がりデータラッチ１４１、データ整列部１５０を経て立ち上がりデータｄｉｎｒと立ち下がりデータｄｉｎｆに分けられ、これらのデータｄｉｎｒ及びｄｉｎｆは、グローバル入出力伝達部１６０を経てグローバル入／出力バスＧＩＯに伝達される。グローバル入出力伝達部１６０は、データ入力ストローブパルスｄｉｎｓｔｂｐに応じて立ち上がりデータｄｉｎｒと立ち下がりデータｄｉｎｆをグローバル入／出力バスＧＩＯに伝達するが、データ入力ストローブパルスｄｉｎｓｔｂｐは、図１の入力制御信号生成部１７０に制御信号ｓｏｓｅｂ＿ｗｔが印加されると、クロックパルスｃｌｋｐ２によって生成される。
このように、データ入力ストローブパルスｄｉｎｓｔｂｐは、クロックパルスｃｌｋｐ２に応じて生成されるために一定であるが、データストローブ信号ＤＱＳは、書込み命令ＷＴが入力された後、所定の時間ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘの間に入力される。したがって、データストローブ信号ＤＱＳが入力される時間ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘに応じて、データストローブ信号ＤＱＳとデータ入力ストローブパルスｄｉｎｓｔｂｐ間のマージンが変わる。これにより、立ち上がりデータｄｉｎｒ又は立ち下がりデータｄｉｎｆがグローバル入出力伝達部１６０に入力される時点と、これらのデータを出力バスＧＩＯにロードさせる命令信号であるデータ入力ストローブパルスｄｉｎｓｔｂｐとの整列が正確に行われない。
例えば、書込み命令が入力されてｔＤＱＳＳｍａｘが経過した後データストローブ信号ＤＱＳが印加されると、グローバル入出力伝達部１６０にデータｄｉｎｒ又はｄｉｎｆが入力される間、データ入力ストローブパルスｄｉｎｓｔｂｐが正確に入力され、データｄｉｎｒ又はｄｉｎｆが出力バスＧＩＯに正確にロードされる。しかし、書込み命令が入力されてｔＤＱＳＳｍｉｎが経過した後データストローブ信号ＤＱＳが印加されると、グローバル入出力伝達部１６０にデータｄｉｎｒ又はｄｉｎｆが入力されるとともにデータ入力ストローブパルスｄｉｎｓｔｂｐが遅く入力され、整列誤差Ａが発生し、入力動作に対するマージンが減少する。激しい場合には、次のデータが入力される時点で一番目のデータ入力ストローブパルスｄｉｎｓｔｂｐが入力されて正確なデータローディングが行われない。
前述したように、データストローブ信号ＤＱＳは、書込み命令後に入力される時間ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘが一定ではなく、データをロードさせるデータ入力ストローブパルスｄｉｎｓｔｂｐは、クロック信号パルスｃｌｋｐ２によって一定に生成されるため、データ整列に困難さがあり、動作速度がさらに速くなるか誤差が大きくなると、データの伝達に誤りが発生するおそれがある。
したがって、本発明の目的は、データの出力バスＧＩＯへのローディングに使用されるデータ入力ストローブパルスｄｉｎｓｔｂｐをデータストローブ信号ＤＱＳと同一のデータストローブパルスｄｓｐで生成し、書込み命令後にデータストローブ信号ＤＱＳが入力される時間の差ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘに関係なくデータストローブ信号ＤＱＳとデータ入力ストローブパルスｄｉｎｓｔｂｐを正確に整列させることにより、データストローブ信号ＤＱＳの印加後に入力されるデータを出力バスＧＩＯに正確なタイミングで伝達して回路動作の信頼性を向上させることが可能なＤＤＲ ＳＤＲＡＭのデータ入力装置及び方法を提供することにある。
上記目的を達成するために、本発明は、データストローブ信号を分割して第１信号及び第２信号として出力するとともに、データストローブ信号をパルス形のデータストローブパルス信号として出力するデータストローブバッファと、第１信号及び第２信号で立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号を生成するデータストローブ信号分割部と、チップ外部からの入力データを立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号に応じて立ち上がりデータと立ち下がりデータに区分して生成するデータ入力手段と、データストローブパルス信号で、立ち上がりデータと立ち下がりデータが出力バスに伝達されることを制御するためのデータ入力ストローブパルス信号を生成する入力制御信号生成部と、データ入力ストローブパルス信号に応じて立ち上がりデータと立ち下がりデータを出力バスに伝達するグローバル入出力伝達部とを含む、ＤＤＲ ＳＤＲＡＭのデータ入力装置を提供する。
前記において、データ入力手段は、入力端子からの入力データをバッファリングするデータ入力バッファと、立ち上がりエッジ感知パルス信号に応じてデータ入力バッファからの入力データをラッチする立ち上がりデータラッチと、立ち下がりエッジ感知パルス信号に応じてデータ入力バッファからの入力データをラッチして立ち下がりデータとして出力する立ち下がりデータラッチと、立ち下がりエッジ感知パルス信号に応じて立ち上がりデータラッチからのデータを立ち下がりデータと整列させて立ち上がりデータとして出力するデータ整列部とを含む。
また、本発明は、データストローブ信号が入力されると、データストローブ信号をパルス形のデータストローブパルス信号として生成するとともに、立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号を生成する段階と、立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号に応じて入力データを立ち上がりデータと立ち下がりデータに区分して出力する段階と、データストローブパルス信号で、立ち上がりデータと立下りデータが出力バスに伝達されることを制御するためのデータ入力ストローブパルス信号を生成する段階と、データ入力ストローブパルス信号に応じて立ち上がりデータと立ち下がりデータを出力バスに伝達する段階とを含む、ＤＤＲ ＳＤＲＡＭのデータ入力方法。
本発明は、データの出力バスＧＩＯへのローディングに使用されるデータ入力ストローブパルスｄｉｎｓｔｂｐをデータストローブ信号ＤＱＳと同一のデータストローブパルスｄｓｐで生成し、書込み命令後にデータストローブ信号ＤＱＳが入力される時間の差ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘに関係なくデータストローブ信号ＤＱＳとデータ入力ストローブパルスｄｉｎｓｔｂｐを正確に整列させることにより、データストローブ信号ＤＱＳの印加後に入力されるデータを出力バスＧＩＯに正確なタイミングで伝達して回路動作の信頼性を向上させることができる。
以下、添付図面を参照して本発明に係る好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
図３は本発明の実施例に係るＤＤＲ ＳＤＲＡＭのデータ入力パスのブロック図である。図３を参照すると、本発明の実施例に係るＤＤＲ ＳＤＲＡＭのデータ入力パスは、データストローブバッファ２１０、データストローブ信号分割部２２０、データ入力バッファ２３０、立ち上がりデータラッチ２４１、立ち下がりデータラッチ２４２、データ整列部２５０、グローバル入出力伝達部２６０及び入力制御信号生成部２７０を含んでなる。
前記において、本発明の最も大きい特徴は、入力制御信号生成部２７０がデータ入力ストローブパルスｄｉｎｓｔｂｐをクロック信号パルス（図１のｃｌｋｐ２）で生成するのではなく、データストローブバッファ２１０から出力されるデータストローブパルスｄｓｐで生成する。
次に、各構成に対する動作をより詳細に説明する。
まず、データストローブバッファ２１０は、イネーブル信号ｅｎｄｉｎｄｓｂに応じてデータストローブ信号ＤＱＳをバッファリングし、これを分割して出力（ｄｓｒｔ２及びｄｓｆｔ２）し、データストローブ信号ＤＱＳをパルス形のデータストローブパルスｄｓｐとして出力する。
データストローブ信号分割部２２０は、データストローブバッファ２１０から分割出力された信号ｄｓｒｔ２及びｄｓｆｔ２で立ち上がりエッジ感知パルス信号ｒｄｉｎｃｌｋと立ち下がりエッジ感知パルス信号ｆｄｉｎｃｌｋを生成する。
データ入力バッファ２３０は、イネーブル信号ｅｎｄｉｎｄｓｂに応じて入力端子ＤＱからの入力データＤＩＮをバッファリングする。
立ち上がりデータラッチ２４１は、立ち上がりエッジ感知パルス信号ｒｄｉｎｃｌｋに応じてデータ入力バッファ２３０からの入力データＤＩＮをラッチする。
立ち下がりデータラッチ２４２は、立ち下がりエッジ感知パルス信号ｆｄｉｎｃｌｋに応じてデータ入力バッファ２３０からの入力データＤＩＮをラッチして立ち下がりデータｄｉｎｆとして出力する。
データ整列部２５０は、立ち下がりエッジ感知パルス信号ｆｄｉｎｃｌｋに応じて立ち上がりデータラッチ２４１からのデータｄｉｎｒ６を立ち下がりデータｄｉｎｆと整列させて立ち上がりデータｄｉｎｒとして出力する。
ここで、データ入力バッファ２３０、立ち上がりデータラッチ２４１、立ち下がりデータラッチ２４２及びデータ整列部２５０は、立ち上がりエッジ感知パルス信号ｒｄｉｎｃｌｋ及び立ち下がりエッジ感知パルス信号ｆｄｉｎｃｌｋに応じて入力データＤＩＮをデータストローブ信号ＤＱＳの立ち上がりエッジに同期した立ち上がりデータｄｉｎｒ及びデータストローブ信号の立ち下がりエッジに同期した立ち下がりデータｄｉｎｆとしてそれぞれ生成するデータ入力手段になる。
入力制御信号生成部２７０は、ｅｖｅｎデータ及びｏｄｄデータのうち先に出力されるデータを決定する制御信号ｓｏｓｅｂ＿ｗｔとデータストローブパルスｄｓｐに応じてデータ入力ストローブパルスｄｉｎｓｔｂｐを生成する。
従来では、データ入力ストローブパルスｄｉｎｓｔｂｐがクロック信号によって作られるが、クロック信号がバッファを含んだ長いパスを介して移動して入力ストローブパルスｄｉｎｓｔｂｐに作られるため、ラインカップリングノイズ(line coupling noise)に脆弱になる。これにより、入力ストローブパルスｄｉｎｓｔｂｐがさらに遅延して生成できる。図面では図示してはいないが、より速くも生成できる。
しかし、本発明の入力制御信号生成部２７０は、データストローブパルスｄｓｐを用いてデータ入力ストローブパルスｄｉｎｓｔｂｐを生成するため、データ入力ストローブパルスｄｉｎｓｔｂｐがデータストローブ信号ＤＱＳと正確に整列されて生成される。
グローバル入出力伝達部２６０は、データ入力ストローブパルスｄｉｎｓｔｂｐに応じて立ち上がりデータｄｉｎｒと立ち下がりデータｄｉｎｆをグローバル入／出力バスＧＩＯに伝達する。
図４は図３の入力制御信号生成部の構成及び動作を説明するための回路図である。図４に示すように、入力制御信号生成部は、制御信号ｓｏｓｅｂ＿ｗｔとデータストローブバッファ２１０で生成されたデータストローブパルスｄｓｐを用いてデータ入力ストローブパルスｄｉｎｓｔｂｐを生成する。この際、制御信号ｓｏｓｅｂ＿ｗｔは、ｅｖｅｎデータ及びｏｄｄデータのうち先に出力されるデータを決定する信号である。一般に、ｅｖｅｎデータが先に出力される場合、制御信号ｓｏｓｅｂ＿ｗｔはローレベルで印加される。
このような入力制御信号生成部は、制御信号ｓｏｓｅｂ＿ｗｔとデータストローブパルスｄｓｐが入力されるＮＡＮＤゲートＮ４００と、ＮＡＮＤゲートＮ４００の出力信号を反転させてデータ入力ストローブパルスｄｉｎｓｔｂｐとして出力するインバータＩ４０１とを含んでなる。この際、ｅｖｅｎデータが先に出力される場合には、制御信号ｓｏｓｅｂ＿ｗｔを反転させるためのインバータＩ４００がさらに必要である。制御信号ｓｏｓｅｂ＿ｗｔがインバータＩ４００によって反転されてイネーブル信号とともにＮＡＮＤゲートＮ４００の第１入力端に印加され、書込み命令後にデータストローブ信号ＤＱＳが印加されてパルス形のデータストローブパルスｄｓｐが入力されると、データ入力ストローブパルスｄｉｎｓｔｂｐが生成される。
一方、データストローブ信号ＤＱＳは外部から内部にデータが入力されることを制御し、データストローブパルスｄｓｐは入力されたデータが出力バスＧＩＯに伝達されることを制御する。したがって、データ入力ストローブパルスｄｉｎｓｔｂｐは、図３において入力データＤＩＮがグローバル入出力伝達部２６０まで伝達されるにかかる時間だけ遅延して生成される。すなわち、データストローブパルスｄｓｐがデータストローブバッファ（図３の２１０）から遅延生成されてデータ入力ストローブパルスｄｉｎｓｔｂｐが遅延して生成されることができ、入力制御信号生成部２７０に遅延手段（図示せず）を備えてデータ入力ストロブパルスｄｉｎｓｔｂｐが遅延して生成されることもできる。
データストローブ信号ＤＱＳからデータストローブパルスｄｓｐを生成する入力データストローブバッファ（図３の２１０）は、公知の技術として広く知られた回路なので、詳細な説明を省略する。
次に、図３に示した本発明の実施例に係るＤＤＲ ＳＤＲＡＭのデータ入力方法を説明する。
図５は図３に示したＤＤＲ ＳＤＲＡＭのデータ入力パスのタイミング図である。図５に示すように、データストローブ信号ＤＱＳは、書込み命令ＷＴが入力された後、所定の時間ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘの間に入力される。ところで、データ入力ストローブパルスｄｉｎｓｔｂｐが、データストローブ信号ＤＱＳのパルス形であるデータストローブパルスｄｓｐによって生成されるので、入力ストローブパルスｄｉｎｓｔｂｐも書込み命令ＷＴが入力された後所定の時間ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘの間に入力される。
ここで、立ち上がりデータｄｉｎｒ及び立ち下がりデータｄｉｎｆの伝達とデータ入力ストローブパルスｄｉｎｓｔｂｐの生成が全てデータストローブ信号ＤＱＳによって制御されるので、データｄｉｎｒ及びｄｉｎｆがグローバル入出力伝達部２６０に入力されるとき、データ入力ストローブパルスｄｉｎｓｔｂｐが正確なタイミングで印加され、データｄｉｎｒ及びｄｉｎｆを出力パスＧＩＯに正確にロードすることができる。
すなわち、書込み命令後にデータストローブ信号ＤＱＳが入力される時間ｔＤＱＳＳｍｉｎ〜ｔＤＱＳＳｍａｘに関係なく、データストローブ信号ＤＱＳとデータ入力ストローブパルスｄｉｎｓｔｂｐ間のマージンが常時一定に維持され、立ち上がりデータｄｉｎｒ及び立ち下がりデータｄｉｎｆがグローバル入出力伝達部２６０に入力される時点と、これらのデータ出力バスＧＩＯにロードさせる命令信号であるデータ入力ストローブパルスｄｉｎｓｔｂｐの整列が常時正確に行われる。これは動作速度が速くなっても常に正確に整列される。
従来の技術に係るＤＤＲ ＳＤＲＡＭのデータ入力パスのブロック図である。 図１に示したＤＤＲ ＳＤＲＡＭのデータ入力パスのタイミング図である。 本発明の実施例に係るＤＤＲＡ ＳＤＡＲＭのデータ入力パスのブロック図である。 図３に示した入力制御信号生成部の構成及び動作を説明するための回路図である。 図３に示したＤＤＲ ＳＤＲＡＭのデータ入力パスのタイミング図である。
符号の説明
１１０、２１０ データストローブバッファ
１２０、２２０ データストローブ信号分割部
１３０、２３０ データ入力バッファ
１４１、２４１ 立ち上がりデータラッチ
１４２、２４２ 立ち下がりデータラッチ
１５０、２５０ データ整列部
１６０、２６０ グローバル入出力伝達部
１７０、２７０ 入力制御信号生成部

Claims (3)

  1. データストローブ信号を分割して第１信号及び第２信号として出力するとともに、データストローブ信号をパルス形のデータストローブパルス信号として出力するデータストローブバッファと、
    前記第１信号及び第２信号で立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号を生成するデータストローブ信号分割部と、
    チップ外部からの入力データを前記立ち上がりエッジ感知パルス信号と前記立ち下がりエッジ感知パルス信号に応じて立ち上がりデータと立ち下がりデータに区分して生成するデータ入力手段と、
    前記データストローブパルス信号で、前記立ち上がりデータと前記立ち下がりデータが出力バスに伝達されることを制御するためのデータ入力ストローブパルス信号を生成する入力制御信号生成部と、
    前記データ入力ストローブパルス信号に応じて前記立ち上がりデータと前記立ち下がりデータを出力バスに伝達するグローバル入出力伝達部とを含むＤＤＲ ＳＤＲＡＭのデータ入力装置。
  2. 前記データ入力手段は、
    入力端子からの前記入力データをバッファリングするデータ入力バッファと、
    前記立ち上がりエッジ感知パルス信号に応じてデータ入力バッファからの入力データをラッチする立ち上がりデータラッチと、
    前記立ち下がりエッジ感知パルス信号に応じて前記データ入力バッファからの前記入力データをラッチして前記立ち下がりデータとして出力する立ち下がりデータラッチと、
    前記立ち下がりエッジ感知パルス信号に応じて前記立ち上がりデータラッチからのデータを前記立ち下がりデータと整列させて立ち上がりデータとして出力するデータ整列部とを含む請求項１記載のＤＤＲ ＳＤＲＡＭのデータ入力装置。
  3. データストローブ信号が入力されると、前記データストローブ信号をパルス形のデータストローブパルス信号として生成するとともに、立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号を生成する段階と、
    前記立ち上がりエッジ感知パルス信号と立ち下がりエッジ感知パルス信号に応じて入力データを立ち上がりデータと立ち下がりデータに区分して出力する段階と、
    前記データストローブパルス信号で、前記立ち上がりデータと前記立下りデータが出力バスに伝達されることを制御するためのデータ入力ストローブパルス信号を生成する段階と、
    前記データ入力ストローブパルス信号に応じて前記立ち上がりデータと前記立ち下がりデータを出力バスに伝達する段階とを含むＤＤＲ ＳＤＲＡＭのデータ入力方法。

JP2004194279A 2004-04-20 2004-06-30 Ｄｄｒｓｄｒａｍのデータ入力装置及び方法 Pending JP2005310345A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040027091A KR100624261B1 (ko) 2004-04-20 2004-04-20 디디알 에스디램의 데이터 입력 장치 및 방법

Publications (1)

Publication Number Publication Date
JP2005310345A true JP2005310345A (ja) 2005-11-04

Family

ID=35096099

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004194279A Pending JP2005310345A (ja) 2004-04-20 2004-06-30 Ｄｄｒｓｄｒａｍのデータ入力装置及び方法

Country Status (4)

Country Link
US (1) US7050352B2 (ja)
JP (1) JP2005310345A (ja)
KR (1) KR100624261B1 (ja)
TW (1) TWI303830B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7663943B2 (en) 2007-06-08 2010-02-16 Hynix Semiconductor Inc. Semiconductor memory device and method for reading/writing data thereof
US7668026B2 (en) 2007-06-11 2010-02-23 Hynix Semiconductor Inc. Data I/O line control circuit and semiconductor integrated circuit having the same
US7835218B2 (en) 2007-09-04 2010-11-16 Hynix Semiconductor Inc. Semiconductor integrated circuit including bank selection control block
US8050310B2 (en) 2006-06-05 2011-11-01 Hynix Semiconductor Inc. Semiconductor device
US8386737B2 (en) 2009-08-18 2013-02-26 Samsung Electronics Co., Ltd. Memory devices and systems including write leveling operations and methods of performing write leveling operations in memory devices and systems

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100745402B1 (ko) * 2006-02-24 2007-08-02 삼성전자주식회사 반도체 메모리 장치의 입력회로 및 그 제어 방법
KR100822578B1 (ko) * 2006-04-18 2008-04-15 주식회사 하이닉스반도체 반도체 메모리 소자의 쓰기 장치
KR100784905B1 (ko) * 2006-05-04 2007-12-11 주식회사 하이닉스반도체 반도체 메모리의 데이터 입력 장치 및 방법
KR100866130B1 (ko) * 2006-09-29 2008-10-31 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 정렬 회로 및 데이터 정렬방법
KR100771551B1 (ko) * 2006-10-17 2007-10-31 주식회사 하이닉스반도체 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로제어신호 생성방법
US7593273B2 (en) * 2006-11-06 2009-09-22 Altera Corporation Read-leveling implementations for DDR3 applications on an FPGA
US7636875B2 (en) * 2007-03-08 2009-12-22 Texas Instruments Incorporated Low noise coding for digital data interface
KR100930401B1 (ko) * 2007-10-09 2009-12-08 주식회사 하이닉스반도체 반도체 메모리 장치
KR100951657B1 (ko) * 2007-11-23 2010-04-07 주식회사 하이닉스반도체 데이터 스트로브 버퍼 회로 및 이를 이용한 데이터 입력버퍼 장치
KR100956772B1 (ko) * 2007-12-21 2010-05-12 주식회사 하이닉스반도체 링잉 방지 장치
KR20120097983A (ko) * 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 데이터 인터페이스 회로, 이를 포함하는 비휘발성 메모리 장치 및 그 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1116346A (ja) * 1997-06-24 1999-01-22 Fujitsu Ltd 半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3948141B2 (ja) * 1998-09-24 2007-07-25 富士通株式会社 半導体記憶装置及びその制御方法
KR100322530B1 (ko) * 1999-05-11 2002-03-18 윤종용 반도체 메모리 장치의 데이터 입력 회로 및 데이터 입력 방법
KR100448702B1 (ko) * 2001-08-01 2004-09-16 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법
KR100403635B1 (ko) * 2001-11-06 2003-10-30 삼성전자주식회사 동기식 반도체 메모리 장치의 데이터 입력 회로 및 데이터입력 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1116346A (ja) * 1997-06-24 1999-01-22 Fujitsu Ltd 半導体記憶装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8050310B2 (en) 2006-06-05 2011-11-01 Hynix Semiconductor Inc. Semiconductor device
US7663943B2 (en) 2007-06-08 2010-02-16 Hynix Semiconductor Inc. Semiconductor memory device and method for reading/writing data thereof
US7916558B2 (en) 2007-06-08 2011-03-29 Hynix Semiconductor Inc. Semiconductor memory device and method for reading/writing data thereof
US7668026B2 (en) 2007-06-11 2010-02-23 Hynix Semiconductor Inc. Data I/O line control circuit and semiconductor integrated circuit having the same
US7835218B2 (en) 2007-09-04 2010-11-16 Hynix Semiconductor Inc. Semiconductor integrated circuit including bank selection control block
US8386737B2 (en) 2009-08-18 2013-02-26 Samsung Electronics Co., Ltd. Memory devices and systems including write leveling operations and methods of performing write leveling operations in memory devices and systems

Also Published As

Publication number Publication date
US7050352B2 (en) 2006-05-23
TW200535862A (en) 2005-11-01
KR20050101858A (ko) 2005-10-25
US20050232033A1 (en) 2005-10-20
TWI303830B (en) 2008-12-01
KR100624261B1 (ko) 2006-09-18

Similar Documents

Publication Publication Date Title
US10482936B2 (en) Signal training for prevention of metastability due to clocking indeterminacy
JP4747621B2 (ja) メモリインターフェイス制御回路
US7710799B2 (en) Circuit for generating data strobe in DDR memory device, and method therefor
US20050248997A1 (en) Semiconductor memory device for controlling output timing of data depending on frequency variation
KR100930415B1 (ko) 클럭 제어 회로 및 이를 포함하는 반도체 메모리 장치
JP2005310345A (ja) Ｄｄｒｓｄｒａｍのデータ入力装置及び方法
US8436641B2 (en) Circuit and method for generating on-die termination signal and semiconductor apparatus using the same
US7230864B2 (en) Circuit for generating data strobe signal of semiconductor memory device
US8406080B2 (en) Data output control circuit of a double data rate (DDR) synchronous semiconductor memory device responsive to a delay locked loop (DLL) clock and method thereof
US7016256B2 (en) Data input unit of synchronous semiconductor memory device, and data input method using the same
US7773709B2 (en) Semiconductor memory device and method for operating the same
US6738295B2 (en) Semiconductor memory device and associated data read method
KR100956772B1 (ko) 링잉 방지 장치
KR20180050816A (ko) 반도체 장치 및 이를 포함하는 시스템
KR20130119170A (ko) 파이프 레지스터 회로 및 이를 포함하는 반도체 메모리 장치
KR100399895B1 (ko) 고속의 데이터 라이트를 위한 디디알 메모리
KR100951657B1 (ko) 데이터 스트로브 버퍼 회로 및 이를 이용한 데이터 입력버퍼 장치
KR20080001977A (ko) 반도체 메모리 장치의 데이터 출력 회로
US7106653B2 (en) Semiconductor memory device and data read method of the same
KR101018689B1 (ko) 반도체 메모리 장치와 시스템 구동 방법
US20080042718A1 (en) Internal read signal generator and semiconductor memory device having the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061114

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091027

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100127

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100427

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100827

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100907

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20101210

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110418

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110421