KR20080001977A - 반도체 메모리 장치의 데이터 출력 회로 - Google Patents

반도체 메모리 장치의 데이터 출력 회로 Download PDF

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Abstract

본 발명의 반도체 메모리 장치의 데이터 출력 회로는, 복수 개의 데이터 증폭 신호 및 병렬 테스트 신호 또는 DLL 오프 신호의 입력에 대응하여 복수 개의 파이프 입력 제어 신호를 생성하는 파이프 입력 제어 수단 및 상기 파이프 입력 제어 신호를 각각 입력 받아 글로벌 입출력 라인으로부터 전달되는 데이터를 래치 및 구동하고 파이프 출력 제어 신호를 입력 받아 기 래치된 데이터를 출력하는 복수 개의 파이프 레지스터를 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 병렬 테스트, DLL 오프

Description

반도체 메모리 장치의 데이터 출력 회로{Circuit for Outputting Data in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로의 구성도,
도 2는 도 1에 도시한 파이프 레지스터의 구성을 나타낸 상세 회로도,
도 3은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로의 동작을 설명하기 위한 타이밍도,
도 4는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 구성도,
도 5는 도 4에 도시한 파이프 입력 제어 수단의 구성을 나타낸 블록도,
도 6은 도 5에 도시한 인에이블 신호 생성부의 구성을 나타낸 상세 회로도,
도 7은 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10 ~ 13 : 데이터 증폭 수단 20/60 : 파이프 입력 제어 수단
30 ~ 33 : 파이프 레지스터 40 : 프리드라이버
50 : 출력 드라이버
본 발명은 반도체 메모리 장치의 데이터 출력 회로에 관한 것으로, 보다 상세하게는 DLL 오프 모드 또는 병렬 테스트 모드시 데이터 출력의 오동작을 방지하는 반도체 메모리 장치의 데이터 출력 회로에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)은 DLL(Delay Locked Loop) 장치를 구비하여, 클럭과 데이터를 정확히 동기시키기 위한 동작을 수행한다. 그러나 특수한 조건 하에서는 DLL 오프 모드(DLL Off Mode)가 사용되기도 한다. 예를 들어, 반도체 메모리 장치를 테스트하는 장비가 비교적 낮은 주파수에서 동작하는 경우나 반도체 메모리 장치의 전력 소모를 급격히 감소시켜야 하는 경우 등에서는 DLL 오프 모드가 사용된다. DLL 오프 모드시 반도체 메모리 장치의 각 내부 구성 요소들은 DLL 클럭 대신 외부 클럭을 이용하여 동작한다.
또한 DDR SDRAM과 같은 반도체 메모리 장치는 테스트 시간 절감을 위해 병렬 테스트 모드를 활용한다. 병렬 테스트 모드시에는 메모리 뱅크로부터 복수 개의 데이터가 동시에 출력되며, 이 때 테스트 장비는 출력되는 데이터에 오류가 발생하였는지의 여부를 판별한다.
이하, 종래의 기술에 따른 데이터 입력 테스트 회로를 도 1 ~ 도 3을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로의 구성도로서, 4개의 파이프 레지스터가 구비되어 한 번에 4개의 데이터를 출력하는 데이터 출력 회로를 예로 들어 나타낸 것이다.
도시한 데이터 출력 회로는 4개의 데이터 증폭 신호(ape<0:3>)의 인에이블 여부에 따라 4개의 로컬 입출력 라인(LIO<0:3>)을 통해 각각 전달되는 데이터를 증폭하여 각각의 글로벌 입출력 라인(GIO<0:3>)에 출력하는 4개의 데이터 증폭 수단(10 ~ 13), 상기 데이터 증폭 신호(ape<0:3>)와 리셋 신호(rst)를 입력 받아 4개의 파이프 입력 제어 신호(pic<0:3>)를 생성하는 파이프 입력 제어 수단(20), 상기 파이프 입력 제어 신호(pic<0:3>)와 파이프 출력 제어 신호(poc<0:3>)의 입력에 대응하여 4개의 글로벌 입출력 라인(GIO<0:3>)을 통해 전달되는 데이터를 각각 래치 및 구동하여 라이징 데이터(rdata) 또는 폴링 데이터(fdata)를 생성하는 4개의 파이프 레지스터(30 ~ 33), 상기 라이징 데이터(rdata)를 라이징 클럭(rclk)에 동기시켜 구동하고 상기 폴링 데이터(fdata)를 폴링 클럭(fclk)에 동기시켜 구동하는 프리드라이버(40) 및 상기 프리드라이버(40)에서 출력되는 데이터를 구동하여 출력 데이터(odata)를 생성하는 출력 드라이버(50)로 구성된다.
이와 같이 구성된 데이터 출력 회로에서 상기 4개의 데이터 증폭 수단(10 ~ 13)은 각각 해당 데이터 증폭 신호(ape<0:3>)가 인에이블 되면 상기 로컬 입출력 라인(LIO<0:3>)으로부터 전달되는 데이터를 상기 글로벌 입출력 라인(GIO<0:3>)으로 출력한다. 그리고 상기 파이프 입력 제어 수단(20)은 상기 데이터 증폭 신호(ape<0:3>)의 입력에 대응하여 상기 파이프 입력 제어 신호(pic<0:3>)를 생성한 다. 이 때 상기 파이프 입력 제어 신호(pic<0:3>)는 하나씩 순차적으로 인에이블 된다. 상기 4개의 파이프 레지스터(30 ~ 33)는 각각 해당 파이프 입력 제어 신호(pic<0:3>)의 입력에 대응하여 상기 글로벌 입출력 라인(GIO<0:3>)을 통해 전달되는 데이터를 래치 및 구동하고, 상기 파이프 출력 제어 신호(poc<0:3>)의 입력에 대응하여 래치된 데이터를 출력한다. 이 때 상기 4개의 파이프 레지스터(30 ~ 33) 중 2개의 파이프 레지스터(30, 32)로부터 출력되는 데이터가 상기 라이징 데이터(rdata)이고, 나머지 2개의 파이프 레지스터(31, 33)로부터 출력되는 데이터가 상기 폴링 데이터(fdata)이다. 상기 프리드라이버(40)는 상기 라이징 클럭(rclk)의 입력에 대응하여 상기 라이징 데이터(rdata)를 구동하고, 상기 폴링 클럭(fclk)의 입력에 대응하여 상기 폴링 데이터(fdata)를 구동한다. 이 때 상기 프리드라이버(40)에서 출력되는 데이터는 4비트의 직렬 데이터이다. 이후 상기 출력 드라이버(50)는 상기 4비트의 직렬 데이터를 구동하여 상기 출력 데이터(odata)를 생성한다. 이와 같은 동작을 통해 4개의 병렬 데이터가 4비트의 직렬 데이터로서 구동되어 반도체 메모리 장치의 외부로 출력되는 것이다.
도 2는 도 1에 도시한 파이프 레지스터의 구성을 나타낸 상세 회로도로서, 4개의 파이프 레지스터 중 하나만을 도시한 것이다.
상기 파이프 레지스터(30)는 파이프 입력 제어 신호 0(pic<0>)이 인에이블 되면 상기 글로벌 입출력 라인 0(GIO<0>)을 통해 전달된 데이터를 반전 구동하는 제 1 3단 인버터(TIV1), 상기 제 1 3단 인버터(TIV1)의 출력 신호를 래치시키는 제 1 및 제 2 인버터(IV1, IV2), 파이프 출력 제어 신호 0(poc<0>)이 인에이블 되면 상기 제 1 인버터(IV1)의 출력 신호를 반전 구동하는 제 2 3단 인버터(TIV2) 및 상기 제 2 3단 인버터(TIV2)의 출력 신호를 래치시키며 상기 라이징 데이터(rdata)를 출력하는 제 3 및 제 4 인버터(IV3, IV4)로 구성된다.
이 때 상기 파이프 입력 제어 신호 0(pic<0>)과 상기 파이프 출력 제어 신호 0(poc<0>)은 로우 인에이블(Low Enable) 신호이다.
이와 같은 구성을 통해 상기 파이프 레지스터(30)는 상기 파이프 입력 제어 신호 0(pic<0>)의 인에이블 여부에 따라 상기 글로벌 입출력 라인 0(GIO<0>)의 데이터를 래치 및 구동하고, 상기 파이프 출력 제어 신호 0(poc<0>)의 인에이블 여부에 따라 상기 래치 및 구동된 데이터를 상기 라이징 데이터(rdata)로서 출력하는 것이다.
도 3은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로의 동작을 설명하기 위한 타이밍도이다.
도면에는 클럭(clk)에 의해 생성되는 데이터 증폭 신호 0(ape<0>), 상기 글로벌 입출력 라인 0(GIO<0>)으로부터 전달되는 데이터(GIO_data<0>), 상기 파이프 입력 제어 신호 0(pic<0>) 및 상기 파이프 레지스터(30)에 래치된 데이터(lat_data<0>)가 도시되어 있다.
반도체 메모리 장치가 병렬 테스트를 실시할 때에는 글로벌 입출력 라인(GIO)을 통해 전달되는 데이터가 지연될 가능성이 커지게 된다. 이는 복수 개의 메모리 뱅크로부터 동시에 데이터가 출력되어 각각의 글로벌 입출력 라인(GIO)에 큰 부하가 걸리게 되기 때문이다.
따라서 도면에는 병렬 테스트 모드시에 상기 글로벌 입출력 라인 0(GIO<0>)의 데이터(GIO_data<0>)가 지연된 것을 예로 들어 나타내었다. 이 때 상기 파이프 입력 제어 신호 0(pic<0>)이 상기 글로벌 입출력 라인 0(GIO<0>)의 데이터(GIO_data<0>)를 래치하여 상기 파이프 레지스터(30)에 저장하여야 하지만 타이밍이 어긋날 가능성이 발생한다. 따라서 이 경우 상기 파이프 레지스터(30)에 래치된 데이터(lat_data<0>)가 상기 글로벌 입출력 라인 0(GIO<0>)의 데이터(GIO_data<0>)를 제대로 래치하지 못하는 오동작이 발생하게 된다. 또한 DLL 오프 모드시에도 상기 글로벌 입출력 라인 0(GIO<0>)으로부터 전달되는 데이터(GIO_data<0>)와 상기 파이프 입력 제어 신호 0(pic<0>) 간의 타이밍을 보장하기 어렵게 된다.
이러한 문제점을 해결하기 위하여 상기 파이프 입력 제어 신호(pic<0:3>)의 펄스 폭을 늘리게 되면, 상기 데이터 출력 회로의 고주파 동작시 상기 파이프 레지스터(30)에 데이터 입력이 제대로 이루어지지 않는 오동작이 발생하게 된다. 또한 이 경우 상기 파이프 출력 제어 신호(poc<0:3>)과의 타이밍이 어긋나는 문제점이 발생하게 된다.
이와 같이, DLL 오프 모드 또는 병렬 테스트 모드를 실시하는 반도체 메모리 장치에서는 파이프 레지스터에 입력되는 글로벌 입출력 라인의 데이터와 파이프 입력 제어 신호 간의 타이밍이 어긋나게 되는 문제점이 발생한다. 이는 글로벌 입출력 라인에서의 과도한 부하로 인한 신호 지연 현상으로 인해 발생하며, 이 경우 데이터 출력 회로의 안정적인 동작을 담보할 수 없게 된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, DLL 오프 모드 또는 병렬 테스트 모드시, 파이프 레지스터에 입력되는 글로벌 입출력 라인의 데이터와 파이프 입력 제어 신호 간의 타이밍이 어긋나지 않도록 하는 반도체 메모리 장치의 데이터 출력 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 출력 회로는, 복수 개의 데이터 증폭 신호 및 병렬 테스트 신호 또는 DLL 오프 신호의 입력에 대응하여 복수 개의 파이프 입력 제어 신호를 생성하는 파이프 입력 제어 수단; 및 상기 파이프 입력 제어 신호를 각각 입력 받아 글로벌 입출력 라인으로부터 전달되는 데이터를 래치 및 구동하고 파이프 출력 제어 신호를 입력 받아 기 래치된 데이터를 출력하는 복수 개의 파이프 레지스터;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 4는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 구성도로서, 4개의 파이프 레지스터가 구비되어 한 번에 4개의 데이터를 출력하는 데이터 출력 회로를 예로 들어 나타낸 것이다. 그러나 본 발명이 구현하고자 하는 데이터 출력 회로는 도면에 도시한 형태에 한정되지 않는다.
도시한 바와 같이, 본 발명에 따른 데이터 출력 회로는 4개의 데이터 증폭 신호(ape<0:3>)의 인에이블 여부에 따라 4개의 로컬 입출력 라인(LIO<0:3>)을 통해 각각 전달되는 데이터를 증폭하여 각각의 글로벌 입출력 라인(GIO<0:3>)에 출력하는 4개의 데이터 증폭 수단(10 ~ 13), 상기 데이터 증폭 신호(ape<0:3>), 리셋 신호(rst), 병렬 테스트 신호(tprl) 및 DLL 오프 신호(dlof)를 입력 받아 4개의 파이프 입력 제어 신호(pic<0:3>)를 생성하는 파이프 입력 제어 수단(60), 상기 파이프 입력 제어 신호(pic<0:3>)와 파이프 출력 제어 신호(poc<0:3>)의 입력에 대응하여 4개의 글로벌 입출력 라인(GIO<0:3>)을 통해 전달되는 데이터를 각각 래치 및 구동하여 라이징 데이터(rdata) 또는 폴링 데이터(fdata)를 생성하는 4개의 파이프 레지스터(30 ~ 33), 상기 라이징 데이터(rdata)를 라이징 클럭(rclk)에 동기시켜 구동하고 상기 폴링 데이터(fdata)를 폴링 클럭(fclk)에 동기시켜 구동하는 프리드라이버(40) 및 상기 프리드라이버(40)에서 출력되는 데이터를 구동하여 출력 데이터(odata)를 생성하는 출력 드라이버(50)로 구성된다.
이와 같이 구성된 데이터 출력 회로에서 상기 4개의 데이터 증폭 수단(10 ~ 13)은 각각 해당 데이터 증폭 신호(ape<0:3>)가 인에이블 되면 상기 로컬 입출력 라인(LIO<0:3>)으로부터 전달되는 데이터를 상기 글로벌 입출력 라인(GIO<0:3>)으로 출력한다. 그리고 상기 파이프 입력 제어 수단(60)은 상기 병렬 테스트 신호(tprl), 상기 DLL 오프 신호(dlof) 및 상기 데이터 증폭 신호(ape<0:3>)의 입력에 대응하여 상기 파이프 입력 제어 신호(pic<0:3>)를 생성한다. 이 때 상기 병렬 테스트 신호(tprl)와 상기 DLL 오프 신호(dlof)가 모두 디스에이블 되면 상기 파이 프 입력 제어 신호(pic<0:3>)는 하나씩 순차적으로 인에이블 된다. 그러나 상기 병렬 테스트 신호(tprl)와 상기 DLL 오프 신호(dlof) 중 어느 하나라도 인에이블 되면 상기 4개의 파이프 입력 제어 신호(pic<0:3>)는 모두 인에이블 된다. 상기 4개의 파이프 레지스터(30 ~ 33)는 각각 해당 파이프 입력 제어 신호(pic<0:3>)의 입력에 대응하여 상기 글로벌 입출력 라인(GIO<0:3>)을 통해 전달되는 데이터를 래치 및 구동하고, 상기 파이프 출력 제어 신호(poc<0:3>)의 입력에 대응하여 래치된 데이터를 출력한다. 이 때 상기 4개의 파이프 레지스터(30 ~ 33) 중 2개의 파이프 레지스터(30, 32)로부터 출력되는 데이터가 상기 라이징 데이터(rdata)이고, 나머지 2개의 파이프 레지스터(31, 33)로부터 출력되는 데이터가 상기 폴링 데이터(fdata)이다. 상기 프리드라이버(40)는 상기 라이징 클럭(rclk)의 입력에 대응하여 상기 라이징 데이터(rdata)를 구동하고, 상기 폴링 클럭(fclk)의 입력에 대응하여 상기 폴링 데이터(fdata)를 구동한다. 이 때 상기 프리드라이버(40)에서 출력되는 데이터는 4비트의 직렬 데이터이다. 이후 상기 출력 드라이버(50)는 상기 4비트의 직렬 데이터를 구동하여 상기 출력 데이터(odata)를 생성한다. 이와 같은 동작을 통해 4개의 병렬 데이터가 4비트의 직렬 데이터로서 구동되어 반도체 메모리 장치의 외부로 출력되는 것이다.
도 5는 도 4에 도시한 파이프 입력 제어 수단의 구성을 나타낸 블록도이다.
상기 파이프 입력 제어 수단(60)은 상기 4개의 데이터 증폭 신호(ape<0:3>), 상기 병렬 테스트 신호(tprl) 및 상기 DLL 오프 신호(dlof)를 입력 받아 입력 제어 인에이블 신호(ice)를 생성하는 인에이블 신호 생성부(610), 상기 입력 제어 인에 이블 신호(ice)의 입력에 대응하여 펄스 신호(pls)를 생성하는 펄스 생성부(620) 및 리셋 신호(rst)와 상기 펄스 신호(pls)의 입력에 대응하여 상기 4개의 파이프 입력 제어 신호(pic<0:3>)를 생성하는 제어 신호 생성부(630)로 구성된다.
상기 병렬 테스트 신호(tprl) 및 상기 DLL 오프 신호(dlof)가 모두 디스에이블 되면 상기 인에이블 신호 생성부(610)는 상기 4개의 데이터 증폭 신호(ape<0:3>)의 입력에 대응하여 상기 입력 제어 인에이블 신호(ice)를 생성한다. 이 경우 상기 입력 제어 인에이블 신호(ice)는 상기 4개의 데이터 증폭 신호(ape<0:3>)가 인에이블 될 때마다 인에이블 되는 펄스 신호 형태로 출력된다. 그러나 상기 병렬 테스트 신호(tprl) 또는 상기 DLL 오프 신호(dlof)가 인에이블 되면 상기 인에이블 신호 생성부(610)는 상기 4개의 데이터 증폭 신호(ape<0:3>)의 인에이블 여부와 관계 없이 상기 입력 제어 인에이블 신호(ice)를 인에이블 시켜 출력한다. 이 경우 상기 입력 제어 인에이블 신호(ice)는 레벨 신호 형태로 출력된다. 그리고 상기 입력 제어 인에이블 신호(ice)는 로우 인에이블 신호로 구현된다.
이후 상기 펄스 생성부(620)는 상기 입력 제어 인에이블 신호(ice)의 입력에 대응하여 상기 펄스 신호(pls)를 생성한다. 상기 병렬 테스트 신호(tprl) 및 상기 DLL 오프 신호(dlof)가 모두 디스에이블 되는 경우에는 상기 펄스 신호(pls)가 소정의 인에이블 타임을 갖는 펄스 형태로 출력되나, 상기 상기 병렬 테스트 신호(tprl) 또는 상기 DLL 오프 신호(dlof)가 인에이블 되는 경우에는 상기 펄스 신호(pls)가 레벨 신호 형태로 출력 된다.
상기 4개의 파이프 입력 제어 신호(pic<0:3>)는 상기 리셋 신호(rst)에 의해 리셋 되고 입력되는 상기 펄스 신호(pls)에 대응하여 상기 4개의 파이프 입력 제어 신호(pic<0:3>)를 생성한다. 상기 병렬 테스트 신호(tprl) 및 상기 DLL 오프 신호(dlof)가 모두 디스에이블 되어 상기 펄스 신호(pls)가 펄스 형태로 전달되면 상기 4개의 파이프 입력 제어 신호(pic<0:3>)를 순차적으로 인에이블 시켜 출력하고, 상기 병렬 테스트 신호(tprl) 또는 상기 DLL 오프 신호(dlof)가 인에이블 되어 상기 펄스 신호(pls)가 레벨 신호 형태로 전달되면 상기 4개의 파이프 입력 제어 신호(pic<0:3>)를 모두 인에이블 시켜 출력한다.
도 6은 도 5에 도시한 인에이블 신호 생성부의 구성을 나타낸 상세 회로도이다.
상기 인에이블 신호 생성부(610)는 상기 4개의 데이터 증폭 신호(ape<0:3>)를 입력 받는 제 1 입력부(612), 상기 병렬 테스트 신호(tprl)와 상기 DLL 오프 신호(dlof)를 입력 받는 제 2 입력부(614) 및 상기 제 1 입력부(612)의 출력 신호와 상기 제 2 입력부(614)의 출력 신호를 조합하여 상기 입력 제어 인에이블 신호(ice)를 출력하는 신호 조합부(616)로 구성된다.
여기에서 상기 제 1 입력부(612)는 상기 4개의 데이터 증폭 신호(ape<0:3>) 중 2개의 데이터 증폭 신호(ape<0:1>)를 입력 받는 제 1 노어게이트(NR1) 및 나머지 2개의 데이터 증폭 신호(ape<2:3>)를 입력 받는 제 2 노어게이트(NR2)로 구성된다.
그리고 상기 제 2 입력부(614)는 상기 병렬 테스트 신호(tprl)와 상기 DLL 오프 신호(dlof)를 입력 받는 제 3 노어게이트(NR3)로 구성된다.
또한 상기 신호 조합부(616)는 상기 제 1 ~ 제 3 노어게이트(NR1 ~ NR3)의 출력 신호를 입력 받는 낸드게이트(ND) 및 상기 낸드게이트(ND)의 출력 신호를 입력 받아 상기 입력 제어 인에이블 신호(ice)를 출력하는 제 5 인버터(IV5)로 구성된다.
이와 같은 구성에 의해 상기 병렬 테스트 신호(tprl)와 상기 DLL 오프 신호(dlof)의 디스에이블시 순차적으로 입력되는 상기 4개의 데이터 증폭 신호(ape<0:3>)에 대응되는 입력 제어 인에이블 신호(ice)가 출력되고, 상기 병렬 테스트 신호(tprl) 또는 상기 DLL 오프 신호(dlof) 신호가 인에이블 되면 이에 대응하여 레벨 신호 형태로 로우 레벨의 전위를 갖는 입력 제어 인에이블 신호(ice)가 출력되는 것이다.
도 7은 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 동작을 설명하기 위한 타이밍도이다.
도면에는 클럭(clk)에 의해 생성되는 데이터 증폭 신호 0(ape<0>), 상기 글로벌 입출력 라인 0(GIO<0>)으로부터 전달되는 데이터(GIO_data<0>), 상기 파이프 입력 제어 신호 0(pic<0>) 및 상기 파이프 레지스터(30)에 래치된 데이터(lat_data<0>)가 도시되어 있다.
따라서 도면에는 반도체 메모리 장치가 병렬 테스트 모드 또는 DLL 오프 모드인 것을 예로 들어 나타내었다. 이 때 상기 파이프 입력 제어 신호 0(pic<0>)은 로우 레벨로 고정된다. 이에 따라 도시한 것처럼 상기 글로벌 입출력 라인 0(GIO<0>)의 데이터(GIO_data<0>)가 지연되어도 래치 및 구동되어 상기 파이프 레 지스터(30)에 저장된다. 따라서 이 경우 상기 파이프 레지스터(30)에 래치된 데이터(lat_data<0>)가 상기 글로벌 입출력 라인 0(GIO<0>)의 데이터(GIO_data<0>)를 래치하므로 정상 동작이 가능하게 된다.
즉, 반도체 메모리 장치가 병렬 테스트 모드 또는 DLL 오프 모드시에는 파이프 입력 제어 신호가 인에이블 상태를 유지하도록 하면, 파이프 레지스터에 글로벌 입출력 라인을 통해 데이터가 전달되어 래치되는 동작이 정상적으로 수행된다. 따라서 병렬 테스트 모드 또는 DLL 오프 모드시 파이프 입력 제어 신호와 데이터 간의 타이밍 마진 부족으로 인한 오동작이 방지되어 데이터 출력 동작이 안정화된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 데이터 출력 회로는, DLL 오프 모드 또는 병렬 테스트 모드시, 파이프 레지스터에 입력되는 글로벌 입출력 라인의 데이터와 파이프 입력 제어 신호 간의 타이밍이 어긋나지 않도록 하는 효과가 있다.

Claims (10)

  1. 복수 개의 데이터 증폭 신호 및 병렬 테스트 신호 또는 DLL 오프 신호의 입력에 대응하여 복수 개의 파이프 입력 제어 신호를 생성하는 파이프 입력 제어 수단; 및
    상기 파이프 입력 제어 신호를 각각 입력 받아 글로벌 입출력 라인으로부터 전달되는 데이터를 래치 및 구동하고 파이프 출력 제어 신호를 입력 받아 기 래치된 데이터를 출력하는 복수 개의 파이프 레지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  2. 제 1 항에 있어서,
    상기 파이프 입력 제어 수단은 병렬 테스트 모드 또는 DLL 오프 모드시 복수 개의 파이프 입력 제어 신호가 모두 인에이블 상태를 유지하도록 하여 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  3. 제 2 항에 있어서,
    상기 파이프 입력 제어 수단은,
    상기 복수 개의 데이터 증폭 신호 및 상기 병렬 테스트 신호 또는 상기 DLL 오프 신호를 입력 받아 입력 제어 인에이블 신호를 생성하는 인에이블 신호 생성부;
    상기 입력 제어 인에이블 신호의 입력에 대응하여 펄스 신호를 생성하는 펄스 생성부; 및
    리셋 신호와 상기 펄스 신호의 입력에 대응하여 상기 4개의 파이프 입력 제어 신호를 생성하는 제어 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  4. 제 3 항에 있어서,
    상기 인에이블 신호 생성부는,
    상기 복수 개의 데이터 증폭 신호를 입력 받는 제 1 입력부;
    상기 병렬 테스트 신호와 상기 DLL 오프 신호를 입력 받는 제 2 입력부; 및
    상기 제 1 입력부의 출력 신호와 상기 제 2 입력부의 출력 신호를 조합하여 상기 입력 제어 인에이블 신호를 출력하는 신호 조합부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  5. 제 4 항에 있어서,
    상기 제 1 입력부는 상기 복수 개의 데이터 증폭 신호를 입력 받는 노어게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  6. 제 4 항에 있어서,
    상기 제 2 입력부는 상기 병렬 테스트 신호와 상기 DLL 오프 신호를 입력 받 는 노어게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  7. 제 4 항에 있어서,
    상기 신호 조합부는 상기 제 1 입력부의 출력 신호와 상기 제 2 입력부의 출력 신호를 입력 받는 낸드게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  8. 제 1 항에 있어서,
    상기 복수 개의 데이터 증폭 신호의 인에이블 여부에 따라 복수 개의 로컬 입출력 라인을 통해 각각 전달되는 데이터를 증폭하여 각각의 글로벌 입출력 라인에 출력하는 복수 개의 데이터 증폭 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  9. 제 1 항에 있어서,
    상기 파이프 레지스터로부터 출력되는 데이터를 클럭에 동기시켜 구동하는 프리드라이버를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  10. 제 9 항에 있어서,
    상기 프리드라이버에서 출력되는 데이터를 구동하여 출력 데이터를 생성하는 출력 드라이버를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100917628B1 (ko) * 2008-04-30 2009-09-21 주식회사 하이닉스반도체 병렬 테스트 모드를 갖는 반도체 메모리 소자
CN101740104A (zh) * 2008-11-04 2010-06-16 海力士半导体有限公司 数据输出电路和方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100917628B1 (ko) * 2008-04-30 2009-09-21 주식회사 하이닉스반도체 병렬 테스트 모드를 갖는 반도체 메모리 소자
CN101740104A (zh) * 2008-11-04 2010-06-16 海力士半导体有限公司 数据输出电路和方法
KR100972555B1 (ko) * 2008-11-04 2010-07-28 주식회사 하이닉스반도체 데이터 출력회로 및 데이터 출력방법
US8036046B2 (en) 2008-11-04 2011-10-11 Hynix Semiconductor Inc. Data output circuit and method

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