CN101740104A - 数据输出电路和方法 - Google Patents

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CN101740104A CN200910006037A CN200910006037A CN101740104A CN 101740104 A CN101740104 A CN 101740104A CN 200910006037 A CN200910006037 A CN 200910006037A CN 200910006037 A CN200910006037 A CN 200910006037A CN 101740104 A CN101740104 A CN 101740104A
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Abstract

提供了一种数据输出电路和方法，所述电路包括：选通信号控制块，被配置成通过将第一选通信号延迟特定的延迟量而产生至少一个第一延迟选通信号；输入/输出读出放大块，被配置成响应于所述第一选通信号和所述第一延迟选通信号而放大第一并行数据信号，以产生具有与所述第一并行数据信号的比特数量相同的比特数量的第二并行数据信号；存储块，被配置成响应于第二选通信号和第二延迟选通信号来锁存所述第二并行数据信号；以及并行到串行转换块，被配置成顺序地输出被锁存在所述存储块内的所述第二并行数据信号，其中，所述第一选通信号用于产生所述第二并行数据信号中的首先被输出的数据信号。

Description

数据输出电路和方法
相关申请的交叉引用
本发明要求2008年11月4日提交的第10-2008-0109002号韩国专利申请的优先权，其整体通过引用合并于此。
技术领域
本发明涉及一种用于输出数据的电路和方法，具体地，涉及一种能够高速输出数据的电路和方法。
背景技术
为了提高诸如同步动态随机存取存储器件(SDRAM)等的同步半导体存储器件的操作速度，响应于读取命令以一次并行地读取N个比特的方式来读取在存储器芯内存储的数据，并且在通过每个输出引线DQ被串行输出之前，所述数据被预取。这种预取方案可以被扩展为2比特的预取方案以及4比特预取或者8比特预取方案，在所述2比特的预取方案中，针对每个输出引线DQ预先存储2比特的数据，在所述4比特预取或者8比特预取方案中，预先存储4比特或者8比特的数据。
图1示出一种常规的数据输出电路的图。具体地，图1示出了针对一个输出引线DQ以4比特预取方案来读取数据的同步半导体存储器件的数据输出电路的图。
常规的数据输出电路包括输入/输出读出放大块101、存储块111和并行到串行转换块129。
在位线读出放大器(未示出)处感测和放大的第一并行数据信号DATA1/B到DATA4/B通过4对主/副局部输入/输出线LIO_1/B到LIO_4/B被输入到输入/输出读出放大块101，其中，输入/输出读出放大块101包括多个输入/输出读出放大器103、105、107和109。输入/输出读出放大块101响应于通过将列选择信号YI延迟特定的延迟量而产生的第一选通信号STRB_1来放大第一并行数据信号DATA1/B到DATA4/B，并且向全局输入/输出线GIO_1到GIO_4输出第二并行数据信号D1到D4。因为通过一对主/副局部输入/输出线而发送的数据信号对应于通过一条全局输入/输出线而发送的数据信号，因此，第一并行数据信号DATA1/B到DATA4/B和第二并行数据信号D1到D4中的每个信号可以包括4比特。
存储块111包括多个通过门(pass gate)113、115、117和119和多个锁存元件121、123、125和127。所述多个通过门113、115、117和119响应于第二选通信号STRB_2而被接通/关断，并且向所述多个锁存元件121、123、125和127传送通过全局输入/输出线GIO_1到GIO_4而发送的第二并行数据信号D1到D4。存储块111使用第二选通信号STRB_2来保证在第二并行数据信号D1到D4与用于激活存储块111的信号之间的定时容限。可以通过使用延迟单元(未示出)来延迟第一选通信号STRB_1而产生第二选通信号STRB_2。延迟单元在从输入/输出读出放大块101响应于第一选通信号STRB_1而向存储块111发送第二并行数据信号D1到D4的过程中将第一选通信号STRB_1延迟一延迟量。
虽然所述多个通过门113、115、117和119被关断，但是所述多个锁存元件121、123、125和127仍存储第二并行数据信号D1到D4，因此并行到串行转换块129可以顺序地输出第二并行数据信号D1到D4。
并行到串行转换块129以响应于输出控制信号ORDER_CTRL而确定的输出顺序来输出第二并行数据信号D1到D4。例如，在并行到串行转换块129内，如果输出控制信号ORDER_CTRL是00，则以D1、D2、D3和D4的顺序来输出第二并行数据信号D1到D4；如果输出控制信号ORDER_CTRL是01，则以D4、D1、D2和D3的顺序来输出第二并行数据信号D1到D4；如果输出控制信号ORDER_CTRL是10，则以D3、D4、D1和D2的顺序来输出第二并行数据信号D1到D4；如果输出控制信号ORDER_CTRL是11，则以D2、D3、D4和D1的顺序来输出第二并行数据信号D1到D4。
而且，在从响应于包括用于CAS等待CL的信息的CAS等待信号CL_CTRL而从同步半导体存储器件的外部输入读取命令的时间点起过去了一地址访问时间tAA后，并行到串行转换块129输出第二并行数据信号D1到D4。所述CAS等待CL表示在输入所述读取命令后直到向同步半导体存储器件的外部输出数据信号所需要的时钟周期的数量，并且其可以被设置在模式寄存器设置(Mode Register Set，MRS)中。所述地址访问时间tAA表示在输入读取命令后直到第一数据信号被输出到同步半导体存储器件的外部所需要的时间。因此，如果地址访问时间tAA是16ns并且一个时钟周期是3ns，则CAS等待CL可以等于或者大于6。
图2示出在CAS等待CL为6并且并行到串行转换块129以D1、D2、D3和D4的顺序来输出第二并行数据信号D1到D4的情况下图1中所示的数据输出电路的时序图。
如果在输入读取命令后使能列选择信号YI，则在主/副局部输入/输出线LIO_1/B到LIO_4/B之间出现电位差，所述主/副局部输入/输出线LIO_1/B到LIO_4/B在被位线读出放大器感测和放大的第一并行数据信号DATA1/B到DATA4/B被加载到4对主/副局部输入/输出线LIO_1/B到LIO_4/B时被预充电到逻辑高电平。输入/输出读出放大块101响应于第一选通信号STRB_1而感测和放大在主/副局部输入/输出线LIO_1/B到LIO_4/B之间的电位差，并且向全局输入/输出线GIO_1到GIO_4上输出第二并行数据信号D1到D4。例如，如果第一主局部输入/输出线LIO_1的电位转变为逻辑低电平，则第一全局输入/输出线GIO_1的第二并行数据信号D1转变为逻辑高电平。如果第一副局部输入/输出线LIO_1B的电位转变为逻辑低电平，则第一全局输入/输出线GIO_1的第二并行数据信号D1转变为逻辑低电平。
存储块111响应于第二选通信号STRB_2而锁存第二并行数据信号D1到D4。并行到串行转换块129响应于输出控制信号ORDER_CTRL在对应于为6的CAS等待CL的时钟周期后，以D1、D2、D3和D4的顺序顺序地输出第二并行数据信号D1到D4。
图3示出通过图1中所示的全局输入/输出线而发送的数据信号的波形图。
虽然图1仅示出了4条全局输入/输出线GIO_1到GIO_4，但是在同步半导体存储器件具有16个输出引线DQ并且使用4比特预取方案来处理数据的情况下，半导体存储器件包括16＊4条全局输入/输出线。如图3中所示，在仅通过全局输入/输出线GIO_1发送的数据信号从逻辑高电平转变为逻辑低电平的情况下，在通过全局输入/输出线GIO_1发送的数据信号与通过与全局输入/输出线GIO_1相邻的全局输入/输出线GIO_2与GIO_5发送的、从逻辑低电平转变为逻辑高电平的数据信号之间会出现耦合，这样，由于同步开关噪声(Simultaneous Switch Noise，SSN)，通过全局输入/输出线GIO_1发送的数据信号会被延迟第一延迟量DD_1。
因此，在第二并行数据信号D1从并行到串行转换块129中被首先输出的情况下，常规数据输出电路会增大用于表示同步半导体存储器件的重要操作属性的地址访问时间tAA，因此，会使所述同步半导体存储器件的高速操作属性劣化，并且由于数据信号的延迟而错误地输出不期望的数据信号。
发明内容
本发明的实施例旨在提供一种数据输出电路和方法，该电路和方法能够防止由于数据信号的延迟而导致的错误操作，并且改善地址访问时间tAA。
根据本发明的一个方面，提供了一种数据输出电路，该数据输出电路包括：选通信号控制块，所述选通信号控制块被配置成通过将选通信号延迟特定的延迟量而产生延迟选通信号；输入/输出读出放大块，所述输入/输出读出放大块被配置成响应于所述选通信号和所述延迟选通信号而放大第一并行数据信号，以产生具有与所述第一并行数据信号的比特数量相同的比特数量的第二并行数据信号；存储块，所述存储块被配置成响应于所述选通信号和所述延迟选通信号而锁存所述第二并行数据信号；以及并行到串行转换块，所述并行到串行转换块被配置成顺序地输出被锁存在所述存储块内的所述第二并行数据信号，其中，首先输出所述第二并行数据信号中的对应于所述选通信号的数据信号。
根据本发明的另一个方面，提供了一种数据输出电路，该数据输出电路包括：选通信号控制块，所述选通信号控制块被配置成将选通信号延迟特定的延迟量，由此产生被顺序地使能的至少一个延迟选通信号；输入/输出读出放大块，所述输入/输出读出放大块被配置成响应于所述选通信号和所述至少一个延迟选通信号而放大第一并行数据信号，以产生具有与所述第一并行数据信号的比特数量相同的比特数量的第二并行数据信号；存储块，所述存储块被配置成响应于所述选通信号和所述至少一个延迟选通信号而锁存所述第二并行数据信号；以及并行到串行转换块，所述并行到串行转换块被配置成以所述第二并行数据信号被锁存的顺序而顺序地输出被锁存在所述存储块内的所述第二并行数据信号。
根据本发明的另一个方面，提供了一种数据输出电路，该数据输出电路包括：选通信号控制块，所述选通信号控制块被配置成根据响应于输出控制信号而确定的数据信号的输出顺序而将选通信号延迟特定的延迟量，由此产生多个延迟选通信号；输入/输出读出放大块，所述输入/输出读出放大块被配置成响应于所述选通信号和所述延迟选通信号而放大第一并行数据信号，以产生具有与所述第一并行数据信号的比特数量相同的比特数量的第二并行数据信号；存储块，所述存储块被配置成响应于所述选通信号和所述延迟选通信号而锁存所述第二并行数据信号；以及并行到串行转换块，所述并行到串行转换块被配置成响应于所述输出控制信号而顺序地输出被锁存在所述存储块内的所述第二并行数据信号。
根据本发明的又一个方面，提供了一种数据输出电路，该数据输出电路包括：选通信号控制块，所述选通信号控制块被配置成根据响应于输出控制信号而确定的数据信号的输出顺序来将选通信号延迟特定的延迟量，由此产生至少一个延迟选通信号；输入/输出读出放大块，所述输入/输出读出放大块被配置成响应于所述选通信号和所述至少一个延迟选通信号而放大第一并行数据信号，以产生具有与所述第一并行数据信号的比特数量相同的比特数量的第二并行数据信号；存储块，所述存储块被配置成响应于所述选通信号和所述至少一个延迟选通信号而锁存所述第二并行数据信号；以及并行到串行转换块，所述并行到串行转换块被配置成响应于所述输出控制信号而顺序地输出被锁存在所述存储块内的所述第二并行数据信号。
根据本发明的再一个方面，提供了一种数据输出方法，该数据输出方法包括：通过根据响应于输出控制信号而确定的数据信号的输出顺序而将选通信号延迟特定的延迟量，产生延迟选通信号；响应于所述选通信号和所述延迟选通信号而放大第一并行数据信号，由此产生具有与所述第一并行数据信号的比特数量相同的比特数量的第二并行数据信号；响应于所述选通信号和所述延迟选通信号而锁存所述第二并行数据信号；以及响应于所述输出控制信号而顺序地输出被锁存的所述第二并行数据信号。
附图说明
图1示出常规的数据输出电路的图。
图2示出图1中所示的数据输出电路的时序图。
图3示出通过图1中所示的全局输入/输出线而发送的数据信号的波形图。
图4示出根据本发明的一个实施例的数据输出电路的图。
图5示出图4中所示的选通信号控制块的详细图。
图6示出根据本发明的另一个实施例的数据输出电路的图。
图7示出图6中所示的选通信号控制块的详细图。
图8A和8B分别示出通过图4和6中所示的全局输入/输出线而发送的第二并行数据信号的波形图。
图9示出图4中所示的数据输出电路的时序图。
具体实施方式
通过下面的说明，可以理解本发明的其他目的和优点，并且通过参考本发明的实施例，本发明的其他目的和优点会变得清楚。
图4示出根据本发明的一个实施例的数据输出电路的图。
参见图4，该数据输出电路包括输入/输出读出放大块401、存储块411、并行到串行转换块429和选通信号控制块431。下文中，将描述使用4比特预取方案来处理数据信号的同步半导体存储器件的数据输出电路，作为本发明的一个实施例。对于本领域的技术人员显然的是，本发明适用于使用其他预取方案(而不是4比特预取方案)来处理数据信号的数据输出电路。
首先，在位线读出放大器(未示出)处感测并放大的并行数据信号DATA1/B到DATA4/B通过4对主/副局部输入/输出线LIO_1/B到LIO_4/B而被输入到输入/输出读出放大块401，其中，输入/输出读出放大块401包括多个输入/输出读出放大器403、405、407和409。
选通信号控制块431根据响应于输出控制信号ORDER_CTRL而确定的并行到串行转换块429中的数据输出顺序，输出第一选通控制信号ST_1<1:4>和通过将第一选通信号STRB_1延迟第二延迟量DD_2而获得的第一延迟选通信号STRBDD_1<1:4>，其中，所述第一选通控制信号ST_1<1:4>具有与所述第一选通信号STRB_1的使能定时相同的使能定时。所述第一选通信号STRB_1是通过将列选择信号YI延迟特定的延迟量而产生的。
输入/输出读出放大块401响应于所述第一选通控制信号ST_1<1:4>和所述第一延迟选通信号STRBDD_1<1:4>而放大第一并行数据信号DATA1/B到DATA4/B，并且向全局输入/输出线GIO_1到GIO_4上输出第二并行数据信号D1到D4。所述第一选通控制信号ST_1<1:4>对应于首先从并行到串行转换块429输出的数据信号，并且所述第一延迟选通信号STRBDD_1<1:4>对应于除了首先从所述并行到串行转换块429输出的数据信号之外的数据信号。除了首先从所述并行到串行转换块429输出的数据信号之外的数据信号可以在被延迟了第二延迟量DD_2后发送，原因是它们与首先从并行到串行转换块429输出的数据信号相比在被输出之前具有足够的容限。
例如，如果以在并行到串行转换块429中响应于输出控制信号ORDER_CTRL而确定的D1、D2、D3和D4的顺序输出第二并行数据信号D1到D4，则输入/输出读出放大块401的第一输入/输出读出放大器403响应于第一选通控制信号ST_1<1>而输出第二并行数据信号D1，并且与第一输入/输出读出放大器403相比，第二到第四输入/输出读出放大器405、407和409在对应于第二延迟量DD_2的时间过去之后响应于第一延迟选通信号STRBDD_1<2:4>而输出第二并行数据信号D2-D4。
如果在并行到串行转换块429中以D4、D1、D2和D3的顺序输出第二并行数据信号D1到D4，则第四输入/输出读出放大器409响应于第一选通控制信号ST_1<4>而输出第二并行数据信号D4，并且与第四输入/输出读出放大器409相比，第一到第三输入/输出读出放大器403、405和407在对应于第二延迟量DD_2的时间过去之后响应于第一延迟选通信号STRBDD_1<1:3>而输出第二并行数据信号D1-D3。
因此，因为本发明的数据输出电路可以防止第二并行数据信号D1由于同步开关噪声(SSN)而被延迟，直到第二并行数据信号D1到D4通过全局输入/输出线GIO_1到GIO_4被发送并且通过并行到串行转换块429被输出，所以，可以改善同步半导体存储器件的地址访问时间tAA，并且能够将精确的数据信号与时钟CLK同步，并且输出数据信号。此时，第二延迟量DD_2可以等于或者大于并行数据信号D1到D4的边沿时段的宽度(例如信号的切换逻辑状态的转变时段(transition period))，以便最小化SSN。
将参考图5来说明选通信号控制块431的详细操作。
存储块411包括多个通过门413、415、417和419以及多个锁存元件421、423、425和427。所述多个通过门413、415、417和419响应于从选通信号控制块431输出的第二延迟选通信号STRBDD_2<1:4>和第二选通控制信号ST_2<1:4>而被接通/关断，并且向所述多个锁存块421、423、425和427传送第二并行数据信号D1到D4，所述第二并行数据信号D1到D4具有相差第二延迟量DD_2的不同发送定时。存储块411使用基于第二选通信号STRB_2而产生的第二延迟选通信号STRBDD_2<1:4>和第二选通控制信号ST_2<1:4>，以保证在第二并行数据信号D1到D4与用于激活存储块411的信号之间的定时容限。可以通过使用延迟单元(未示出)延迟第一选通信号STRB_1来产生第二选通信号STRB_2，并且在从输入/输出读出放大块401响应于第一选通信号STRB_1的施加而向存储块411发送第二并行数据信号D1到D4的过程中，所述延迟单元将第一选通信号STRB_1延迟一延迟量。
选通信号控制块431接收第二选通信号STRB_2，并且输出第二选通控制信号ST_2<1:4>和第二延迟选通信号STRBDD_2<1:4>。第二选通控制信号ST_2<1:4>具有与第二选通信号STRB_2的使能定时相同的使能定时，并且与第二选通信号STRB_2相比，第二延迟选通信号STRBDD_2<1:4>是被延迟了第二延迟量DD_2的信号。第二选通控制信号ST_2对应于首先从并行到串行转换块429输出的数据信号，并且第二延迟选通信号STRBDD_2对应于除了首先从并行到串行转换块429输出的数据信号之外的数据信号。
例如，如果以在并行到串行转换块429中响应于输出控制信号ORDER_CTRL而确定的D1、D2、D3和D4的顺序来输出第二并行数据信号D1到D4，则第一通过门413响应于第二选通控制信号ST_2<1>而被接通，并且第二到第四通过门415、417和419响应于第二延迟选通信号STRBDD_2<2:4>而被接通。
虽然多个通过门413、415、417和419被关断，但是多个锁存元件421、423、425和427仍存储第二并行数据信号D1到D4，从而允许并行到串行转换块429顺序地输出第二并行数据信号D1到D4。
并行到串行转换块429以响应于输出控制信号ORDER_CTRL而确定的顺序来输出第二并行数据信号D1到D4。
例如，如图1内所示，如果输出控制信号ORDER_CTRL是00，则在并行到串行转换块429中以D1、D2、D3和D4的顺序来输出第二并行数据信号D1到D4。同时，如果输出控制信号ORDER_CTRL是01，则在并行到串行转换块429中以D4、D1、D2和D3的顺序来输出第二并行数据信号D1到D4。
响应于包括用于CAS等待CL的信息的CAS等待信号CL_CTRL，从自同步半导体存储器件的外部输入读取命令的时间点起过去对应于CAS等待CL的时钟周期后，并行到串行转换块429顺序地输出第二并行数据信号D1到D4。
图4中所示的数据输出电路示出了用于半导体存储器件中的数据输出电路的实施例，但是，根据本发明的实施例的数据输出电路还可以被应用到使用与预取方案类似的方案的任何数据发送系统。
而且，在图4中所示的数据输出电路示出由外部提供的输出控制信号确定数据输出顺序的情况，但是本发明的实施例还可以被应用到根据预设的数据输出顺序而输出数据的数据输出电路。在这种情况下，选通信号控制块431不响应于输出控制信号ORDER_CTRL，并且延迟用于输出除了首先从并行到串行转换块429输出的数据信号之外的数据信号的选通信号。例如，如果在并行到串行转换块429中预设的数据输出顺序是D4、D1、D2和D3，则第四输入/输出读出放大器409总是接收第一选通控制信号ST_1，并且第一到第三输入/输出读出放大器403、405和407总是接收第一延迟选通控制信号STRBDD_1。存储块411也接收如上所述确定的第二延迟选通控制信号STRBDD_2和第二选通控制信号ST_2。
图5示出图4中所示的选通信号控制块431的详细图。
参见图5，选通信号控制块431包括解码单元501和延迟单元503。图5仅描述了延迟第一选通信号STRB_1的延迟单元503。选通信号控制块431还包括用于通过延迟第二选通信号STRB_2而产生第二选通信号STRBDD_2<1:4>的延迟单元。因为用于延迟第二选通信号STRB_2的延迟单元的结构类似于用于延迟第一选通信号STRB_1的延迟单元503的结构，因此在此将参考图5主要描述延迟单元503。通过利用延迟单元来延迟第一选通信号STRB_1而产生第二选通信号STRB_2，其中，延迟量对应于在从输入/输出读出放大块401响应于第一选通信号STRB_1的施加而向存储块411发送第二并行数据信号D1到D4的过程中的延迟量。
解码单元501将2比特的输出控制信号ORDER_CTRL<1:2>解码为4比特的第二并行数据信号D1到D4。下文中，将说明下述情况：在输出控制信号ORDER_CTRL<1:2>为00的情况下，在并行到串行转换块429中以D1、D2、D3和D4的顺序来输出第二并行数据信号D1到D4，并且解码单元501的解码结果DCD<1:4>变为0001。
延迟单元501响应于解码结果DCD<1:4>而被接通/关断，并且包括多个延迟元件505、507、509和511，所述多个延迟元件505、507、509和511将第一选通信号STRB_1延迟第二延迟量DD_2。在此，延迟元件的接通/关断表示用于向延迟元件传送第一选通信号STRB_1的晶体管的接通/关断。如果延迟元件505、507、509和511关断，则延迟单元503输出第一选通控制信号ST_1<1:4>，所述第一选通控制信号ST_1<1:4>具有与第一选通信号STRB_1的使能定时相同的使能定时。响应于解码结果DCD<1:4>而分别被产生的第一延迟选通信号STRBDD_1<1:4>和第一选通控制信号ST_1<1:4>被输入到输入/输出读出放大块401的输入/输出读出放大器。
在上述情况下，第一NMOS晶体管513响应于解码结果DCD<1>而被接通，并且第一到第三PMOS晶体管515、517和519响应于解码结果DCD<2:4>而被接通。因此，第一选通控制信号ST_1<1>被输入到第一输入/输出读出放大器403，并且第一输入/输出读出放大器403响应于第一选通控制信号ST_1<1>而输出第二并行数据信号D1。第一延迟选通信号STRBDD_1<2:4>被输入到第二到第四输入/输出读出放大器405、407和409，并且第二到第四输入/输出读出放大器405、407和409响应于第一延迟选通信号STRBDD_1<2:4>而输出第二并行数据信号D2-D4。
用于延迟第二选通信号STRB_2的延迟单元响应于解码结果DCD<1:4>而产生第二选通控制信号ST_2<1:4>和第二延迟选通信号STRBDD_2<1:4>，并且存储块411响应于第二选通控制信号ST_2<1:4>和第二延迟选通信号STRBDD_2<1:4>而存储第二并行数据信号D1到D4。
图6示出根据本发明的另一个实施例的数据输出电路的图。
像图4中所示的数据输出电路那样，图6中示出的数据输出电路包括输入/输出读出放大块601、存储块611、并行到串行转换块629和选通信号控制块631。在图6中，将描述使用4比特预取方案来处理数据信号的同步半导体存储器件的数据输出电路，作为本发明的一个实施例。
与图4中所示的选通信号控制块431不同，图6中示出的选通信号控制块631响应于第一和第二选通信号STRB_1和STRB_2来产生第一和第二选通控制信号ST_1<1:4>和ST_2<1:4>以及多个第一和第二延迟选通信号STRBDD_1A<1:4>、STRBDD_1B<1:4>、STRBDD_1C<1:4>、STRBDD_2A<1:4>、STRBDD_2B<1:4>和STRBDD_2C<1:4>。
第一选通信号STRB_1的使能定时与第一选通信号ST_1<1:4>的使能定时相同。同时，由于相对于第一选通信号STRB_1而被延迟第二延迟量DD_2，所述多个第一和第二延迟选通信号STRBDD_1A<1:4>、STRBDD_1B<1:4>、STRBDD_1C<1:4>、STRBDD_2A<1:4>、STRBDD_2B<1:4>和STRBDD_2C<1:4>顺序地被使能。具体地，第一延迟选通信号STRBDD_1A<1:4>在相对于第一选通信号STRB_1而被延迟第二延迟量DD_2后被使能。延迟选通信号STRBDD_1B<1:4>在相对于第一延迟选通信号STRBDD_1A<1:4>而被延迟第二延迟量DD_2后被使能。第一延迟选通信号STRBDD_1C<1:4>在相对于延迟选通信号STRBDD_1B<1:4>而被延迟第二延迟量DD_2后被使能。像第一延迟选通信号STRBDD_1A<1:4>、STRBDD_1B<1:4>、STRBDD_1C<1:4>那样，第二延迟选通信号STRBDD_2A<1:4>、STRBDD_2B<1:4>和STRBDD_2C<1:4>也被顺序地使能。
第一输入/输出读出放大器603响应于第一选通控制信号ST_1<1>及第一延迟选通信号STRBDD_1A<1>、STRBDD_1B<1>和STRBDD_1C<1>。第二输入/输出读出放大器605响应于第一选通控制信号ST_1<2>及第一延迟选通信号STRBDD_1A<2>、STRBDD_1B<2>和STRBDD_1C<2>。第三输入/输出读出放大器607响应于第一选通控制信号ST_1<3>及第一延迟选通信号STRBDD_1A<3>、STRBDD_1B<3>和STRBDD_1C<3>。第四输入/输出读出放大器609响应于第一选通控制信号ST_1<4>及第一延迟选通信号STRBDD_1A<4>、STRBDD_1B<4>和STRBDD_1C<4>。
第一到第四通过门613、615、617和619以与第一到第四输入/输出读出放大器603、605、607和609接收第一选通控制信号ST_1<1:4>及第一延迟选通信号STRBDD_1A<1:4>、STRBDD_1B<1:4>和STRBDD_1C<1:4>的顺序对称的顺序来接收第二延迟选通信号STRBDD_2A<1:4>、STRBDD_2B<1:4>和STRBDD_2C<1:4>。
因此，第二并行数据信号D1和D2以数据信号的输出定时顺序而顺序地从输入/输出读出放大块601输出，并且第二并行数据信号D1和D2以数据信号的输出定时顺序被顺序地存储在存储块611内。
最后，因为本发明的数据输出电路可以防止第二并行数据信号D1到D4由于SSN而被延迟，直到第二并行数据信号D1到D4通过全局输入/输出线GIO_1到GIO_4被发送并且通过并行到串行转换块629被输出，因此，可以改善同步半导体存储器件的地址访问时间tAA，并且有能够将精确的数据信号与时钟CLK同步，并且输出所述数据信号。
同时，图6中所示的数据输出电路适用于使用像图4中所示的数据输出电路那样的预取方案的任何数据发送系统，因此，本发明适用于用于根据预设的输出顺序来输出数据的任何数据输出电路。
图7示出图6中所示的选通信号控制块631的详细图。
参见图7，选通信号控制块631包括解码单元701和延迟单元703。图7仅示出了用于延迟第一选通信号STRB_1的延迟单元703。选通信号控制块631还包括用于通过延迟第二选通信号STRB_2来产生第二延迟选通信号STRBDD_2A<1:4>、STRBDD_2B<1:4>和STRBDD_2C<1:4>的延迟单元。因为用于延迟第二选通信号STRB_2的延迟单元的结构类似于用于延迟第一选通信号STRB_1的延迟单元703的结构，因此，在此参考图7而主要说明延迟单元703。
解码单元701将2比特的输出控制信号ORDER_CTRL<1:2>解码为4比特的第二并行数据信号D1到D4。下文中，将说明下述情况：在输出控制信号ORDER_CTRL<1:2>为00的情况下，在并行到串行转换块629中以D1、D2、D3和D4的顺序来输出第二并行数据信号D1到D4，并且解码单元701的解码结果DCD<1:4>变为0001。而且，将说明下述情况：在输出控制信号ORDER_CTRL<1:2>为01的情况下，在并行到串行转换块629中以D4、D1、D2和D3的顺序来输出第二并行数据信号D1到D4，并且解码结果DCD<1:4>变为0010。
延迟单元703响应于解码结果DCD<1:4>而被接通/关断，并且包括多个延迟元件705、716，所述多个延迟元件705、716将第一选通信号STRB_1延迟第二延迟量DD 2的整数倍。多个延迟元件705到716中的每个延迟元件的大小表示延迟量。因此，第一延迟元件705、708、713、715的延迟量是第二延迟量DD_2；第二延迟元件706、709、711、716的延迟量是第二延迟量DD_2的二倍；第三延迟元件707、710、712、714的延迟量是第二延迟量DD_2的三倍。如果延迟元件705到716被关断，则延迟单元703输出第二选通控制信号ST_<1:4>，该第二选通控制信号ST_<1:4>具有与第一选通信号STRB_1的使能定时相同的使能定时。
如果解码结果DCD<1:4>是0001并且最低到最高比特分别以相同的顺序对应于DCD<1>到DCD<4>，则响应于解码结果DCD<1>的NMOS晶体管717、719、721和723被接通。因此，选通信号控制块631输出顺序地被使能的第一选通控制信号ST_1<1>及第一延迟选通信号STRBDD_1A<2>、STRBDD_1B<3>和STRBDD_1C<4>。
第一到第四输入/输出读出放大器603、605、607和609分别接收第一选通控制信号ST_1<1>及第一延迟选通信号STRBDD_1A<2>、STRBDD_1B<3>和STRBDD_1B<4>，并且以D1、D2、D3和D4的顺序来输出第二并行数据信号D1到D4。
如果解码结果DCD<1:4>是0010并且最低到最高比特分别以相同的顺序对应于DCD<1>到DCD<4>，则响应于解码结果DCD<2>的NMOS晶体管718、720、722和724被接通。因此，顺序地使能被输入到第四输入/输出读出放大器609的第一选通控制信号ST_1<4>和被输入到第一到第三输入/输出读出放大器603、605和607的第一延迟选通信号STRBDD_1A<1>、STRBDD_1B<2>和STRBDD_1C<3>。所述第一到第四输入/输出读出放大器603、605、607和609以D4、D1、D2和D3的顺序输出被使能的第二并行数据信号D1到D4。
用于延迟第二选通信号STRB_2的延迟单元响应于解码结果DCD<1:4>来产生第二选通控制信号ST_2<1:4>及第二延迟选通信号STRBDD_2A<1:4>、STRBDD_2B<1:4>和STRBDD_2C<1:4>，并且存储块611响应于第二选通控制信号ST_2<1:4>及第二延迟选通信号STRBDD_2A<1:4>、STRBDD_2B<1:4>和STRBDD_2C<1:4>而顺序地存储第二并行数据信号D1到D4。
按照一种器件设计方法，可以改变解码结果DCD<1:4>的比特数量、比特组合方法以及接收解码结果DCD<1:4>的延迟元件和晶体管的布置。
图8A和8B分别示出通过图4和6中所示的全局输入/输出线而发送的第二并行数据信号的波形图。
虽然图4和6仅示出了4条全局输入/输出线GIO_1到GIO_4，但是(例如)，在同步半导体存储器件具有16个输出引线并且使用4比特预取方案来处理数据的情况下，半导体存储器件包括16＊4条全局输入/输出线。
在图8A中，通过与全局输入/输出线GIO_1相邻的全局输入/输出线GIO_2和GIO_5而发送的数据信号在与通过全局输入/输出线GIO_1而发送的数据信号相比而被延迟了第二延迟量DD_2后，从逻辑低电平转变为逻辑高电平。因此，虽然通过全局输入/输出线GIO_1而发送的数据信号从逻辑高电平转变为逻辑低电平，但是其不会由于SSN而被延迟。
在图8B中，通过全局输入/输出线GIO_1到GIO_4发送的数据信号在被延迟了第二延迟量DD_2后而顺序地转变。因此，虽然通过与全局输入/输出线GIO_1相邻的全局输入/输出线GIO_2和GIO_5而发送的数据信号从逻辑低电平转变为逻辑高电平，并且通过全局输入/输出线GIO_1而发送的数据信号从逻辑高电平转变为逻辑低电平，但是，通过全局输入/输出线而发送的数据信号不会由于SSN而延迟。
图9示出图4中所示的数据输出电路的时序图，并且其示出了CAS等待CL为6并且在并行到串行转换块429中以D1、D2、D3和D4的顺序来输出第二并行信号D1到D4的情况。因为第一和第二选通信号STRB_1和STRB_2的使能定时与第一和第二选通控制信号ST_1和ST_2的使能定时相同，因此，图9描述了第一和第二选通信号STRB_1和STRB_2，以与图2相比较。
如果在输入读取命令后使能列选择信号YI，则当在位线读出放大器处感测并放大的第一并行数据信号DATA1/B到DATA4/B被加载到4对主/副本地输入/输出线LIO_1/B到LIO_4/B上时，在被预充电到逻辑高电平的主/副本地输入/输出线LIO_1/B到LIO_4/B之间出现电位差。输入/输出读出放大块401响应于第一选通信号STRB_1和第一延迟选通信号STRBDD_1而感测和放大在主/副局部输入/输出线LIO_1/B到LIO_4/B之间的电位差，并且向全局输入/输出线GIO_1到GIO_4上输出被延迟了第二延迟量DD_2的第二并行数据信号D1到D4。
存储块411响应于第二选通信号STRB_2和第二延迟选通信号STRBDD_2而锁存第二并行数据信号D1到D4。并行到串行转换块429响应于输出控制信号ORDER_CTRL在对应于为6的CAS等待CL的时钟周期后，以D1、D2、D3和D4的顺序而按顺序输出第二并行数据信号D1到D4。
虽然上述实施例是从设备的角度描述的，但是也可以从方法的角度来容易地理解构成根据本发明的数据输出电路的每个部件的操作。因此，可以将构成本发明的数据输出电路的每个部件的操作理解为构成根据本发明的原理的数据输出方法的每个步骤。下文中，将参考图4-9来说明所述数据输出方法。
通过根据响应于输出控制信号ORDER_CTRL而确定的数据信号的顺序将第一和第二选通信号STRB_1和STRB_2延迟特定的延迟量，产生第一和第二延迟选通信号STRBDD_1<1:4>和STRBDD_2<1:4>。然后，响应于第一和第二选通信号STRB_1和STRB_2以及第一和第二延迟选通信号STRBDD_1<1:4>和STRBDD_2<1:4>，放大第一并行数据信号DATA1/B到DATA4/B，并且产生具有与第一并行数据信号DATA1/B到DATA4/B相同的比特数量的第二并行数据信号D1到D4。响应于第一和第二选通信号STRB_1和STRB_2以及第一和第二延迟选通信号STRBDD_1<1:4>和STRBDD_2<1:4>，锁存第二并行数据信号D1到D4。响应于输出控制信号ORDER_CTRL，顺序地输出被锁存的第二并行数据信号D1到D4。
也就是说，第一和第二选通信号STRB_1和STRB_2用于输出首先在顺序地输出被锁存的第二并行数据信号D1到D4的步骤中输出的数据信号，并且第一和第二延迟选通信号STRBDD_1<1:4>和STRBDD_2<1:4>用于输出在首先输出的数据信号之后的其余的数据信号。
在产生第一和第二延迟选通信号STRBDD_1<1:4>和STRBDD_2<1:4>的步骤中，首先解码输出控制信号ORDER_CTRL，以确定第二并行数据信号D1到D4的输出顺序。然后，响应于解码结果，第一和第二选通信号STRB_1和STRB_2被延迟。
根据本发明的实施例，所述数据输出电路和方法以数据信号的输出顺序通过数据信号传输线来发送数据信号，以具有不同的发送定时。因此，本发明的数据输出电路和方法可以防止在数据信号之间的同步开关噪声，从而减少由于数据信号的延迟而导致的错误操作，并且改善地址访问时间tAA。
虽然已经相对于具体实施例而描述了本发明，但是对于本领域的技术人员显然的是，在不脱离在所附的权利要求中限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (17)

1.一种数据输出电路，包括：
选通信号控制块，所述选通信号控制块被配置成通过将第一选通信号延迟特定的延迟量而产生至少一个第一延迟选通信号；
读出放大块，所述读出放大块被配置成响应于所述第一选通信号和所述至少一个第一延迟选通信号而放大第一并行数据信号，以产生具有与所述第一并行数据信号的比特数量相同的比特数量的第二并行数据信号；
存储块，所述存储块被配置成响应于第二选通信号和通过延迟所述第二选通信号而产生的第二延迟选通信号来锁存所述第二并行数据信号；以及
并行到串行转换块，所述并行到串行转换块被配置成顺序地输出被锁存在所述存储块内的所述第二并行数据信号，其中，所述第一选通信号用于产生所述第二并行数据信号中首先被输出的数据信号。
2.根据权利要求1的数据输出电路，其中，所述至少一个第一延迟选通信号用于产生从所述并行到串行转换块输出的、除了所述首先被输出的数据信号之外的所有第二并行数据信号。
3.根据权利要求1的数据输出电路，其中，所述特定的延迟量等于或者大于所述第二并行数据信号的转变时段的宽度。
4.根据权利要求1的数据输出电路，还包括：
延迟块，所述延迟块被配置成：将所述第一选通信号进一步延迟一延迟量以生成所述第二选通信号，所述延迟量对应于在响应于所述第一选通信号和所述至少一个第一延迟选通信号而发送所述第二并行数据信号的过程中在所述读出放大块处的延迟量。
5.根据权利要求1的数据输出电路，其中，所述存储块包括：
多个通过门，所述多个通过门响应于所述第二选通信号和所述第二延迟选通信号而被接通或者关断；以及
多个锁存元件，用于存储从所述多个通过门输出的信号。
6.一种数据输出电路，包括：
选通信号控制块，所述选通信号控制块被配置成将第一选通信号延迟特定的延迟量，由此产生被顺序地使能的至少一个第一延迟选通信号；
读出放大块，所述读出放大块被配置成响应于所述第一选通信号和所述至少一个延迟选通信号而放大第一并行数据信号，以产生具有与所述第一并行数据信号的比特数量相同的比特数量的第二并行数据信号；
存储块，所述存储块被配置成响应于第二选通信号和至少一个第二延迟选通信号而锁存所述第二并行数据信号；以及
并行到串行转换块，所述并行到串行转换块被配置成以与所述第二并行数据信号被所述存储块锁存的顺序相同的顺序而顺序地输出被锁存在所述存储块内的所述第二并行数据信号。
7.根据权利要求6的数据输出电路，其中，所述第一选通信号用于产生所述第一并行数据信号中的从所述并行到串行转换块中首先被输出的数据信号，并且所述至少一个第一延迟选通信号用于产生从所述并行到串行转换块中输出的、除了所述首先被输出的数据信号之外的所有第二并行数据信号。
8.根据权利要求6的数据输出电路，其中，所述特定的延迟量等于或者大于所述第二并行数据信号的转变时段的宽度。
9.根据权利要求6的数据输出电路，还包括：
延迟块，所述延迟块被配置成：将所述选通信号进一步延迟一延迟量，以产生所述第二选通信号，所述延迟量对应于在响应于所述第一选通信号和所述至少一个第一延迟选通信号而发送所述第二并行数据信号的过程中在所述读出放大块处的延迟量。
10.根据权利要求6的数据输出方法，其中，所述存储块包括：
多个通过门，所述通过门响应于所述第二选通信号和所述至少一个第二延迟选通信号而被接通或者关断；以及
多个锁存元件，用于存储从所述多个通过门输出的信号。
11.根据权利要求1的数据输出电路，其中，所述至少一个第一延迟选通信号包括多个第一延迟选通信号。
12.根据权利要求1的数据输出电路，其中，所述选通信号控制块包括：
解码单元，所述解码单元被配置成解码所述输出控制信号，以确定所述第二并行数据信号的输出顺序；以及
延迟单元，所述延迟单元包括响应于由所述解码单元进行的确定而接通或者关断的延迟元件。
13.根据权利要求6的数据输出方法，其中，所述至少一个第一延迟选通信号包括多个第一延迟选通信号。
14.根据权利要求6的数据输出电路，其中，所述选通信号控制块包括：
解码单元，所述解码单元被配置成解码所述输出控制信号，以确定所述第二并行数据信号的输出顺序；以及
延迟单元，所述延迟单元包括响应于由所述解码单元进行的确定而接通或者关断的延迟元件。
15.一种数据输出方法，包括：
通过根据响应于输出控制信号而确定的数据信号的输出顺序而将第一选通信号延迟特定的延迟量，来产生至少一个第一延迟选通信号；
响应于所述第一选通信号和所述至少一个第一延迟选通信号而放大第一并行数据信号，由此产生具有与所述第一并行数据信号的比特数量相同的比特数量的第二并行数据信号；
响应于所述第一选通信号和所述至少一个第一延迟选通信号而锁存所述第二并行数据信号；以及
响应于所述输出控制信号而顺序地输出被锁存的所述第二并行数据信号。
16.根据权利要求15的方法，其中，所述第一选通信号用于产生所述第二并行数据信号中首先被输出的数据信号，并且所述至少一个延迟选通信号用于产生所述第二并行数据信号中的除了所述首先被输出的数据信号之外的所有数据信号。
17.根据权利要求15的方法，其中，产生所述至少一个延迟选通信号包括：
解码所述输出控制信号，以确定所述第二并行数据信号的输出顺序；及
响应于所述确定而延迟所述第一选通信号。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105390159A (zh) * 2010-10-29 2016-03-09 海力士半导体有限公司 半导体装置的输入/输出电路和方法及具有其的系统
CN109444914A (zh) * 2018-09-28 2019-03-08 裴庆会 一种非扫描激光成像系统及方法
CN112614523A (zh) * 2019-10-04 2021-04-06 钰创科技股份有限公司 存储系统、存储控制器和存储芯片
CN114064530A (zh) * 2020-08-05 2022-02-18 钰创科技股份有限公司 存储系统、存储控制器和存储芯片
WO2024021174A1 (zh) * 2022-07-28 2024-02-01 长鑫存储技术有限公司 脉冲产生器、错误检查与清除电路和存储器

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011149640A1 (en) 2010-05-28 2011-12-01 Exxonmobil Upstream Research Company Integrated adsorber head and valve design and swing adsorption methods related thereto
WO2012118757A1 (en) 2011-03-01 2012-09-07 Exxonmobil Upstream Research Company Apparatus and systems having a reciprocating valve head assembly and swing adsorption processes related thereto
EA201391255A1 (ru) 2011-03-01 2014-02-28 Эксонмобил Апстрим Рисерч Компани Устройства и системы, имеющие компактную конфигурацию многочисленных слоев для цикловой адсорбции, и связанные с этим способы
US9034078B2 (en) 2012-09-05 2015-05-19 Exxonmobil Upstream Research Company Apparatus and systems having an adsorbent contactor and swing adsorption processes related thereto
US10045427B2 (en) * 2014-09-29 2018-08-07 Philips Lighting Holding B.V. System and method of autonomous restore point creation and restoration for luminaire controllers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030147199A1 (en) * 2001-01-10 2003-08-07 Samsung Electronics Co., Ltd. Cylinder-type capacitor for a semiconductor device
KR20080001977A (ko) * 2006-06-30 2008-01-04 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003228979A (ja) * 2002-02-05 2003-08-15 Mitsubishi Electric Corp 半導体記憶装置
JP2003272382A (ja) * 2002-03-20 2003-09-26 Mitsubishi Electric Corp 半導体記憶装置
JP4434568B2 (ja) * 2002-11-14 2010-03-17 株式会社ルネサステクノロジ 半導体記憶装置
KR20070080455A (ko) * 2006-02-07 2007-08-10 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력 장치
US20080201588A1 (en) * 2007-02-16 2008-08-21 Mosaid Technologies Incorporated Semiconductor device and method for reducing power consumption in a system having interconnected devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030147199A1 (en) * 2001-01-10 2003-08-07 Samsung Electronics Co., Ltd. Cylinder-type capacitor for a semiconductor device
KR20080001977A (ko) * 2006-06-30 2008-01-04 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105390159A (zh) * 2010-10-29 2016-03-09 海力士半导体有限公司 半导体装置的输入/输出电路和方法及具有其的系统
CN105390159B (zh) * 2010-10-29 2018-08-14 海力士半导体有限公司 半导体装置的输入/输出电路和方法及具有其的系统
CN109444914A (zh) * 2018-09-28 2019-03-08 裴庆会 一种非扫描激光成像系统及方法
CN112614523A (zh) * 2019-10-04 2021-04-06 钰创科技股份有限公司 存储系统、存储控制器和存储芯片
CN114064530A (zh) * 2020-08-05 2022-02-18 钰创科技股份有限公司 存储系统、存储控制器和存储芯片
WO2024021174A1 (zh) * 2022-07-28 2024-02-01 长鑫存储技术有限公司 脉冲产生器、错误检查与清除电路和存储器

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