KR100523180B1 - 고속 랜덤 액세스 가능한 메모리 장치 - Google Patents

고속 랜덤 액세스 가능한 메모리 장치 Download PDF

Info

Publication number
KR100523180B1
KR100523180B1 KR10-1999-0035348A KR19990035348A KR100523180B1 KR 100523180 B1 KR100523180 B1 KR 100523180B1 KR 19990035348 A KR19990035348 A KR 19990035348A KR 100523180 B1 KR100523180 B1 KR 100523180B1
Authority
KR
South Korea
Prior art keywords
stage
sense amplifier
data
read
command
Prior art date
Application number
KR10-1999-0035348A
Other languages
English (en)
Other versions
KR20000017520A (ko
Inventor
스즈키다카아키
후지오카신야
사토야스하루
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20000017520A publication Critical patent/KR20000017520A/ko
Application granted granted Critical
Publication of KR100523180B1 publication Critical patent/KR100523180B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2281—Timing of a read operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/229—Timing of a write operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

랜덤 액세스 동작을 고속화한 FCRAM에 있어서, 동일 워드선상의 메모리 셀에 대하여 고속으로 독출 또는 기록을 행한다.
본 발명은 커맨드 디코드를 행하는 제1 스테이지와, 센스 앰프의 활성화를 행하는 제2 스테이지와, 데이터의 입출력을 행하는 제3 스테이지가 파이프 라인 구성을 이루고, 센스 앰프와 제3 스테이지 사이에서 복수의 데이터를 병렬로 전송하는 FCRAM에 있어서, 통상의 독출 또는 기록 커맨드에 응답하여, 센스 앰프와 제3 스테이지 사이에서 데이터를 병렬 전송한 후에, 센스 앰프를 비활성화하여 리셋 동작을 행한다. 그리고, 통상과는 다른 제2 독출 또는 기록 커맨드에 응답하여, 센스 앰프와 제3 스테이지 사이에서 데이터를 병렬 전송한 후에, 센스 앰프의 활성화를 계속하여 리셋 동작을 행하지 않는다. 그리고, 그 후의 독출 또는 기록에 있어서는 센스 앰프의 활성화를 생략하고, 활성화 상태가 계속중인 센스 앰프에 대하여 데이터의 전송을 행한다. 이와 같이 함으로써, 동일 워드선상의 메모리 셀에 독출 또는 기록을 계속하는 경우, 그 후의 센스 앰프의 활성화 동작을 생략할 수 있어서, 고속으로 복수 데이터의 병렬 전송을 행할 수 있고, 실질적인 사이클 타임을 짧게 할 수 있다.

Description

고속 랜덤 액세스 가능한 메모리 장치{HIGH-SPEED RANDOM ACCESS MEMORY DEVICE}
본 발명은 랜덤 어드레스 사이클을 짧게 할 수 있는 고속 사이클 RAM, 즉, FCRAM(Fast Cycle Random access Memory, 후지쓰 가부시키가이샤에 의해 상표 등록 출원중)에 관한 것이며, 특히 컬럼 액세스 모드와 랜덤 액세스 모드를 전환 가능하게 한 FCRAM에 관한 것이다.
종래의 DRAM은 로우 어드레스에 응답하여 로우계의 회로가 동작해서 워드선 및 센스 앰프가 활성화되어 메모리 셀로부터 센스 앰프로 데이터가 독출되고, 그 후 컬럼 어드레스에 응답하여 컬럼계의 회로가 동작해서 선택된 센스 앰프로부터의 데이터가 출력된다. 그리고, 데이터의 출력이 완료되고 나서, 로우계 회로, 컬럼계 회로의 리셋 동작이 행해진다. 따라서, 일반적으로, 필요한 데이터의 출력이 완료될 때까지 워드선과 센스 앰프의 활성화 상태를 유지할 필요가 있어서, 로우 어드레스의 변경을 수반하는 랜덤 액세스 동작의 사이클 타임(랜덤 어드레스 사이클 타임)을 짧게 할 수 없다.
도 20은 종래의 DRAM의 페이지 모드에서의 독출 동작을 나타내는 타이밍 챠트도이다. 종래의 DRAM의 페이지 모드에서는 로우 어드레스 스트로브 신호(RAS)에 동기하여 로우 어드레스가 공급되어, 로우 디코드 동작이 활성화되고 1개의 워드선이 활성화되어 센스 앰프가 데이터를 래치하고 있는 동안에, 컬럼 어드레스 스트로브 신호(CAS)의 토글 동작에 의해 복수의 데이터를 출력한다. 컬럼 어드레스 스트로브 신호(CAS)의 토글 동작마다 컬럼 어드레스가 내부에서 생성되어, 데이터가 연속해서 출력된다. 따라서, 동일 워드선에 접속되는 메모리 셀의 데이터를 활성화 상태에 있는 센스 앰프 열에서부터 연속적으로 출력함으로써, 외관상의 열 액세스 타임(tRAC)을 짧게 한다.
도 21은 종래의 싱크로너스 DRAM(SDRAM)의 버스트 모드에서의 독출 동작을 나타내는 타이밍 챠트도이다. 도 21은 버스트 길이가 2인 경우이다. 이 독출 동작에서는 클록(CLOCK)의 상승 에지에 동기하여 공급되는 액티브 커맨드(ACTV)에 응답하여, 로우 디코더가 활성화되어 1개의 워드선이 활성화된다. 그리고, 센스 앰프가 활성화되어 데이터를 래치하고 있는 동안에 독출 커맨드(READ)에 응답하여 컬럼 디코더가 활성화되고 CAS계 회로에 데이터가 래치되어, 그 데이터가 출력된다. 버스트 길이가 2이기 때문에, 1개의 독출 커맨드(READ)에 대하여 2개의 데이터가 연속해서 출력된다. 그리고, 다음의 독출 커맨드(READ)에 응답하여 더욱 그 컬럼 어드레스에 대한 컬럼 디코더의 활성화, 데이터의 래치, 데이터 출력이 연속해서 행해진다.
싱크로너스 DRAM의 경우는 컬럼계 회로내를 파이프 라인 구조로 함으로써 연속되는 독출 커맨드의 컬럼 디코드와 데이터 래치 동작이 중복 가능하게 되어 그 만큼 데이터 출력이 고속화된다.
상기한 2개의 독출 동작은 어느 쪽의 경우라도, 처음으로 로우 어드레스에 대하여 워드선을 활성화하고, 센스 앰프가 활성화하여 그 데이터를 유지하고 있는 동안에 동일 워드선상의 데이터를 CAS계의 동작을 반복함으로써 복수의 데이터를 고속으로 독출한다. 또, 기록 동작에 관해서도, 기본적으로는 1개의 워드선을 활성화하고 거기에 대하여 복수의 기록 데이터를 센스 앰프를 통해 기록한다.
따라서, 일반적인 시스템내의 캐쉬 메모리 등에 이용되는 경우는 상기한 종래의 독출 및 기록 동작으로도 고속화를 달성할 수 있다. 그러나, 슈퍼컴퓨터의 주기억이나 3차원 그래픽스용과 같이 데이터량이 방대한 상태에서 임의의 방향으로 어드레스가 변화되는 경우에는 메모리 장치는 빈번하게 랜덤 액세스 동작을 행할 필요가 있다. 이러한 랜덤 액세스 동작은 워드선의 활성화에서부터 데이터 독출 후의 워드선의 리셋 동작까지의 장시간의 동작이 필요하여, 고속화의 장애가 된다.
그래서, 본 출원인은 랜덤 액세스 동작에 대한 사이클 타임을 짧게 할 수 있는 고속 사이클 RAM(FCRAM)을 제안했다. 예컨대, 닛케이 일렉트로닉스 1998년 6월 15일호의 163-171 페이지, 또는 1998 SYMPOSIUM ON VLSI CIRCUITS DIGEST 0F TECHNICAL PAPERS의 22-25 페이지에서 발표했다. 또한, 본 출원인은 1998년 6월 3일자로 국제 특허 출원 JP98/02443을 행했다.
이러한 메모리 장치는 메모리·코어부의 구조가 변경되고, 랜덤·어드레스·사이클 시간이 큰폭으로 단축되고 있다. 그 기본적인 동작은 독출(READ) 또는 기록(WRITE) 등의 1개의 커맨드에 응답하여, 워드선의 활성화, 센스 앰프의 활성화, 데이터의 래치 및 출력, 그리고 리셋 동작의 일련의 동작을 연속해서 행하고, 버스트 길이분의 데이터를 출력한다. 또는 버스트 길이분의 데이터를 기록한다. 따라서, 종래예과 같이 워드선과 센스 앰프의 활성화 상태를 계속하는 일은 없다.
FCRAM에서는 랜덤 어드레스 사이클 시간을 단축하기 위해서, 센스 앰프로부터 1개의 출력 단자에 대하여 버스트 길이분의 복수의 데이터를 CAS계 회로에 한번에 전송하고, 또한 워드선의 활성화 및 센스 앰프의 활성화를 필요한 서브 셀 매트릭스 부분에만 한정하여 센스 앰프 활성화 및 리셋 기간을 짧게 했다. 그리고, 커맨드 디코드 부분과, 로우계 회로 부분과, 컬럼계 회로 부분을 파이프 라인 구조로 하여, 연속되는 랜덤 액세스 동작을 시간적으로 서로 중복해서 행하도록 했다.
그러나, 상기의 제안된 FCRAM에서는 독출(READ), 기록(WRITE) 및 리프레시(REFRESH)의 3개의 커맨드밖에 존재하지 않는다. 또한, 개개의 커맨드에 의한 로우계 동작과 컬럼계 동작의 분리도 없다. 따라서, 동일 워드선상의 데이터를 잇달아 독출하는 경우라도, 독출 커맨드에 의해 로우 디코드 동작에서 리셋 동작까지의 일련의 동작을 반복해서 행할 필요가 있다. 그 결과, 예컨대 데이터의 출력이나 데이터의 입력 비율(rate)이 높아지더라도, 액세스 타임 및 액세스 사이클 타임을 짧게 할 수 없다. 또, 상기한 랜덤 액세스 동작에서는 페이지 모드와 같이 센스 앰프에 유지되어 있는 데이터로부터 데이터 출력을 행하는 경우에 비해서 액세스 타임 및 액세스 사이클 타임이 지연된다.
둘째로, 독출 동작에는 1종류의 독출 커맨드밖에 존재하지 않기 때문에, 독출 동작에 있어서, 동일 워드선상의 데이터를 연속해서 독출할 것인지, 다른 워드선상의 데이터를 독출할 것인지를 그 독출 커맨드로부터 판별할 수 없다. 또한, 기록 동작에 있어서도 마찬가지이다.
그래서, 본 발명의 목적은 종래 제안되고 있는 FCRAM을 더욱 개량한 신규의 FCRAM을 제공하는 데에 있다.
또한, 본 발명의 목적은 종래의 FCRAM에 없는 신규의 독출 모드를 가지고, 액세스 타임 및 액세스 사이클 타임을 신속하게 할 수 있는 FCRAM을 제공하는 데에 있다.
또한, 본 발명의 목적은 종래의 FCRAM에 없는 신규의 기록 모드를 가지고, 액세스 타임 및 액세스 사이클 타임을 신속하게 할 수 있는 FCRAM을 제공하는 데에 있다.
상기한 목적을 달성하기 위하여, 본 발명은 커맨드 디코드를 행하는 제1 스테이지와, 센스 앰프의 활성화를 행하는 제2 스테이지와, 데이터의 입출력을 행하는 제3 스테이지가 파이프 라인 구성을 이루고, 센스 앰프와 제3 스테이지 사이에서 복수의 데이터를 병렬로 전송하는 FCRAM에 있어서, 통상의 독출 또는 기록 커맨드에 응답하여 센스 앰프와 제3 스테이지 사이에서 데이터를 병렬 전송한 후에 자동적으로 센스 앰프를 비활성화하여 리셋 동작을 행한다. 그리고, 통상과는 다른 제2 독출 또는 기록 커맨드에 응답하여 센스 앰프와 제3 스테이지 사이에서 데이터를 병렬 전송한 후에 센스 앰프의 활성화를 계속하여 리셋 동작을 행하지 않는다. 그리고, 그 후의 독출 또는 기록에 있어서는 센스 앰프의 활성화를 생략하여 활성화 상태를 계속중인 센스 앰프에 대하여 데이터의 전송을 행한다. 이렇게 함으로써, 동일 워드선상의 메모리 셀에 독출 또는 기록을 계속하는 경우, 그 후의 워드선과 센스 앰프의 활성화 동작을 생략할 수 있어서, 고속으로 복수 데이터의 병렬 전송을 행할 수 있고, 실질적인 사이클 타임을 짧게 할 수 있다.
또한, 본 발명의 다른 예에서는 통상과는 다른 제2 독출 또는 기록 커맨드에 응답하여 내부에서 컬럼 어드레스를 증분하는 기능을 갖는다. 그리고, 그 내부에서 증분된 컬럼 어드레스에 대응하는 센스 앰프에 대하여 복수 데이터의 병렬 전송을 행한다.
또한, 본 발명의 다른 예에서는 동일한 로우 어드레스를 갖는 독출 또는 기록 커맨드가 연속되어, 짧은 타이밍으로 공급되는 경우에 데이터 전송 후의 센스 앰프의 비활성화를 포함하는 리셋 동작을 행하지 않도록 한다. 이 방법에서는 특별한 제2 독출 또는 기록 커맨드를 설정할 필요가 없다.
상기한 목적을 달성하기 위해서, 본 발명은 커맨드 디코드를 행하는 제1 스테이지와, 센스 앰프의 활성화를 행하는 제2 스테이지와, 데이터의 입출력을 행하는 제3 스테이지가 파이프 라인 구성을 이루고, 상기 센스 앰프와 제3 스테이지 사이에서 복수의 데이터를 병렬로 전송하는 메모리 장치에 있어서,
제1 독출 또는 기록 커맨드에 응답하여 상기 제2 스테이지는 상기 센스 앰프와 상기 제3 스테이지 사이에서 데이터를 병렬 전송한 후에, 상기 센스 앰프를 비활성화하여 리셋 동작을 행하고,
제2 독출 또는 기록 커맨드에 응답하여 상기 제2 스테이지는 상기 센스 앰프와 상기 제3 스테이지 사이에서 데이터를 병렬 전송한 후에, 상기 센스 앰프의 활성화를 계속하여 상기 리셋 동작을 행하지 않는 것을 특징으로 한다.
상기한 발명에 따르면, 제2 독출 또는 기록 커맨드를 이용하여 그 후의 동일 워드선상의 메모리 셀에의 독출 또는 기록을 새로운 워드선과 센스 앰프의 활성화를 생략하고 행할 수 있어서 고속화를 도모할 수 있다.
상기한 목적을 달성하기 위해서, 본 발명은 커맨드 디코드를 행하는 제1 스테이지와, 센스 앰프의 활성화를 행하는 제2 스테이지와, 데이터의 입출력을 행하는 제3 스테이지가 파이프 라인 구성을 이루고, 상기 센스 앰프와 제3 스테이지 사이에서 복수의 데이터를 병렬로 전송하는 메모리 장치에 있어서,
제1 독출 또는 기록 커맨드에 응답하여 상기 제2 스테이지는 상기 센스 앰프와 상기 제3 스테이지 사이에서 데이터를 병렬 전송한 후에 상기 센스 앰프를 비활성화하여 리셋 동작을 행하고,
제2 독출 또는 기록 커맨드에 응답하여 상기 제2 스테이지는 상기 센스 앰프와 상기 제3 스테이지 사이에서 데이터를 병렬 전송한 후에 상기 센스 앰프의 활성화를 계속하여 상기 리셋 동작을 행하지 않고, 컬럼 어드레스를 증분하여 해당 증분된 컬럼 어드레스에 대응하는 센스 앰프와 상기 제3 스테이지 사이에서 데이터를 병렬 전송하는 것을 특징으로 한다.
상기한 발명에 따르면, 제2 독출 또는 기록 커맨드를 이용하여 컬럼 어드레스를 공급하지 않고서, 활성화 상태를 계속하고 있는 센스 앰프에 대하여 잇달아 독출 또는 기록 동작을 행할 수 있어서, 고속화를 도모할 수 있다.
상기한 목적을 달성하기 위해서, 본 발명은 커맨드 디코드를 행하는 제1 스테이지와, 센스 앰프의 활성화를 행하는 제2 스테이지와, 데이터의 입출력을 행하는 제3 스테이지가 파이프 라인 구성을 이루고, 상기 센스 앰프와 제3 스테이지 사이에서 복수의 데이터를 병렬로 전송하는 메모리 장치에 있어서,
독출 또는 기록 커맨드에 응답하여 상기 제2 스테이지는 상기 센스 앰프와 상기 제3 스테이지 사이에서 데이터를 병렬 전송한 후에, 상기 센스 앰프를 비활성화하여 리셋 동작을 행하고,
통상의 커맨드 사이클보다 짧은 타이밍으로, 동일한 로우 어드레스를 동반하여 독출 또는 기록 커맨드가 연속해서 공급되었을 때에, 상기 제2 스테이지는 상기 직전의 독출 또는 기록 커맨드에 상관없이 상기 센스 앰프의 활성화를 계속하여 상기 리셋 동작을 행하지 않는 것을 특징으로 한다.
상기한 발명에 따르면, 특별한 독출 또는 기록 커맨드를 이용하지 않고서 로우 어드레스를 같게 하여 통상과는 다른 타이밍으로 독출 또는 기록 커맨드를 공급함으로써, 센스 앰프의 활성화를 유지하여 고속의 컬럼 액세스 동작을 하도록 할 수 있다.
이하, 본 발명의 실시 형태에 관해서 도면에 따라서 설명한다. 그러나, 본 발명의 기술적 범위가 그 실시 형태에 한정되는 것은 아니다.
도 1은 FCRAM의 블럭도이다. 외부 클록(CLOCK)이 클록 입력 버퍼(10)에 공급되어 내부 클록(clk)이 출력된다. 이 내부 클록(clk)에 응답하여 컨트롤 신호(CNT), 로우 어드레스(Radd), 컬럼 어드레스(Cadd)가 각각의 입력 버퍼(11, 12, 13)에 입력되어 래치된다. 또, 같은 식으로 내부 클록(clk)에 응답하여 데이터 출력 단자(DQ)로부터 데이터가 출력되고, 데이터 입력 단자(Din)로부터 데이터가 입력된다.
컨트롤 신호(CNT)는 커맨드 디코더(14)에 공급되어 커맨드가 디코드된다. 또한, 초기 상태에 있어서, 컨트롤 신호(CNT)에 응답하여 로우 어드레스 단자(Radd)로부터 공급되는 각종의 모드 설정치가 모드 레지스터(15)에 래치된다. 통상 동작에 있어서, 컨트롤 신호(CNT)가 커맨드 디코더(14)로 디코드되고, 그 디코드 출력에 응답하여 RAS 발생기(16)에 의해 RAS 활성화가 검출되면, 제어 유닛(17)에 의해 디코더 등의 동작이 제어된다. 구체적으로는 워드 디코더(30), 비트선 트랜스퍼 게이트 디코더(31), 센스 앰프 활성화 회로(32), 1/4 디코더(33), 컬럼 디코더(34), 컬럼계 제어 유닛(35) 등이다.
로우 어드레스 신호(Radd)는 입력 버퍼(12)에 의해 래치되어 워드 프리디코더(19)에 의해 프리디코드된다. 그 프리디코드된 신호가, 워드 디코더(30), 비트선 트랜스퍼 게이트 디코더(31), 센스 앰프 활성화 회로(32), 1/4 디코더(33), 및 블록 디코더(20)에 공급된다. 또, 컬럼 어드레스(Cadd)는 입력 버퍼(13)에 의해 래치되어, 컬럼 프리디코더(22)에 의해 프리디코드된다. 그 프리디코드된 신호가, 센스 앰프 활성화 회로(32), 1/4 디코더(33), 컬럼 디코더(34), 컬럼계 제어 유닛(35) 및 독출측 병렬·직렬 변환 회로(37), 기록측 직렬·병렬 변환 회로(42)에 공급된다.
FCRAM은 컨트롤 신호(CNT)를 디코드하여 동작 모드를 검출하는 제1 스테이지(100)와, 로우 어드레스 신호(Radd)를 디코드하여 워드선 및 센스 앰프를 활성화하여 독출·기록용 버퍼 회로(36)에 데이터를 병렬로 출력할 때까지의 제2 스테이지(200)와, 독출·기록용 버퍼 회로(36)에 병렬로 출력된 데이터를 병렬·직렬 변환 회로(37)로 직렬 데이터로 변환하여 데이터 출력 버퍼(38)로부터 출력할 때까지의 제3 스테이지(300)로 나뉜다. 제3 스테이지(300)에는 기록용의 데이터를 데이터 입력 버퍼(44)에 입력하고, 직렬·병렬 변환하여 독출·기록용 버퍼 회로에 데이터를 병렬로 공급할 때까지의 회로도 포함된다. 제1, 제2 및 제3 스테이지(100, 200, 300)는 파이프 라인 구조를 지니며, 각각의 스테이지가 독립적으로 동작한다.
메모리 코어(40) 내에는 도시하지 않은 1트랜지스터와 1커패시터로 이루어지는 메모리 셀이 비트선과 서브 워드선(SWL)과의 교차 위치에 배치된다. 메모리 코어(40)는 후술하는 것과 같이, 로우 방향(도면 중 가로 방향)에 대해서 복수의 서브 셀 매트릭스로 분할되고, 센스 앰프(SA)도 각각의 서브 셀 매트릭스마다 설치된다. 따라서, 서브 셀 매트릭스의 선택에는 컬럼 어드레스가 이용된다. 그리고, 메인 워드 디코더(30)가 로우 어드레스에 따라서 메인 워드선을 선택하여 그 메인 워드선에 접속되는 서브 워드선 중 선택된 서브 셀 매트릭스내의 서브 워드선만이 활성화된다. 같은 식으로, 선택된 서브 셀 매트릭스내에 있어서, 선택된 서브 워드선에 대응하는 센스 앰프만이 센스 앰프 활성화 회로에 의해 활성화된다.
메모리 코어(40)내의 독출시의 동작은 일반적인 DRAM과 같다. 즉, 메인 워드선에 속해 선택된 서브 셀 매트릭스내의 서브 워드선이 활성화된다. 활성화된 서브 워드선상의 메모리의 데이터가 비트선에 독출되고, 센스 앰프의 활성화에 따라 증폭되어 래치된다. 센스 앰프에 래치된 데이터는 독출·기록용 버퍼(36)에 버스트 길이분만큼 병렬로 출력된다. 그 후에는 병렬·직렬 변환 회로(37)에 의해 직렬 데이터로 변환되어, 데이터 출력 버퍼(38)로부터 연속해서 출력된다. 병렬·직렬 변환 회로(37)는 데이터 레이턴시 카운터(24)에 의해 제어되는 타이밍으로, 변환동작을 행한다.
제2 스테이지(200), 메모리 코어(40) 및 독출 기록 버퍼(36)로 1개의 블록이 구성된다. 통상, 메모리 장치 내에는 복수의 블록이 설치된다. 따라서, 각 블록 내에는 블록 디코더(20)가 설치되어, 로우 어드레스 신호에 따라 선택되었는지 여부의 신호를 생성하여 워드 디코더(20), 비트선 트랜스퍼 게이트 디코더(31), 센스 앰프 활성화 회로(32), 1/4 디코더(33)에 공급한다.
도 2는 FCRAM의 메모리 코어(40)의 구성을 나타내는 회로도이다. 도 1에서 설명한 바와 같이, FCRAM의 메모리 코어(40)에서는 메인 셀 매트릭스(MCM)가 로우 방향에 대하여 복수의 서브 셀 매트릭스(SCM)로 분할된다. 도 2에는 2개의 서브 셀 매트릭스(SCM)가 나타내어진다. 그에 따라, 컬럼 어드레스를 기초로 서브 셀 매트릭스 선택 신호(??SCM)가 공급된다. 또한, 컬럼 방향(도면 중 세로 방향)에 관해서, 소정 개수의 메인 워드선(MWL)마다 센스 앰프(SAO, SAE)가 배치된다. 도 2의 예에서는 릴렉스 센스 앰프가 채용되어, 셀 매트릭스의 양측 센스 앰프(SAO, SAE)로 1개의 센스 앰프를 구성한다.
상기한 구성에 관해서, 도 2 중의 메모리 셀(MC)이 선택되었을 때의 선택 동작에 대해서 설명한다. 메인 워드 디코더(30)가 로우 어드레스를 디코드하여 메인 워드선(MWL)(S)을 활성화한다. 또한, 메인 1/4 워드 디코더(33)도 로우 어드레스를 디코드하여 메인 1/4 디코드선(ΦM1/4)을 활성화한다. 동시에, 컬럼 어드레스를 디코드하여 서브 셀 매트릭스 선택 신호(ΦSCM0)가 활성화된다. 메인 1/4 디코드선(ΦM1/4)은 활성화 상태의 서브 셀 매트릭스 선택 신호(ΦSCM0)가 공급되고 있는 서브 1/4 디코더(39)(S1/4)를 통해, 컬럼 방향(세로 방향)으로 배열되는 서브 워드 디코더(S1)에 공급된다. 그리고, 활성 상태의 메인 워드선(MWL)(S)이 공급되고 있는 서브 워드 디코더(S1)만이 그 서브 워드선(SWL)(S)을 활성화한다. 이와 같이, FCRAM의 메모리 코어에서는 메인 워드선(MWL)에 접속되는 복수의 서브 워드선(SWL) 중 일부의 서브 워드선만이 활성화된다. 그 결과, 워드선 활성화에 걸리는 시간을 짧게 할 수 있다.
서브 워드선(SWL)(S)이 활성화됨에 따라서 비트선 트랜스퍼 게이트 디코더(31)에 의해 비트선 트랜스퍼 선택 신호(BLTO0, BLTE0)가 활성화되고, 활성화된 서브 워드선(SWL)(S)과 교차하는 비트선쌍(BL)이 그 양측의 센스 앰프(SAO, SAE)에 접속된다. 또, 센스 앰프도 센스 앰프 활성화 신호(ΦLE)와 서브 셀 매트릭스 선택 신호(ΦSCM0)에 응답하여 도면 중 사선으로 표시한 일부의 센스 앰프(SAO, SAE)만이 활성화된다. 따라서, 센스 앰프의 활성화에 걸리는 시간도 줄어든다.
활성화된 서브 셀 매트릭스(SCMo)내의 센스 앰프의 데이터는 예컨대 4비트 단위로 독출·기록·버퍼(36)에 출력된다. 즉, 공급된 컬럼 어드레스가 컬럼 디코더(34)에서 디코드되어, 도시하지 않은 컬럼 선택 신호에 응답하여 4비트의 데이터가 독출·기록·버퍼(36)에 병렬 출력된다. 그리고, 독출·기록·버퍼(36)에 래치된 4비트의 데이터가, 또, 병렬·직렬 변환 회로(37)에 전송된다. 그리고, 설정된 버스트 길이에 따라서, 필요한 수의 데이터가 직렬로 변환되어, 데이터 출력 버퍼(38)로부터 출력된다.
즉, 1개의 데이터 출력 단자에 관해서, 적어도 버스트 길이분의 복수의 데이터가 병렬로 센스 앰프로부터 독출·기록·버퍼(36)에 출력된다. 따라서, 일괄해서 버스트 길이분의 복수 데이터가 독출·기록·버퍼(36)에 출력된 후에는 바로 서브 워드선을 비활성으로 하여 메모리 셀의 셀 트랜지스터를 닫고, 센스 앰프를 비활성으로 할 수 있어 다음 사이클의 랜덤 액세스 동작으로 이행할 수 있다. 그 결과, 제3 스테이지(300)에서의 병렬·직렬 변환, 데이터 출력 동작이 완료되는 것을 기다리지 않고서, 제2 스테이지(200)는 다음 워드선과 센스 앰프의 활성화 동작으로 이행할 수 있다. 그 결과, 제2 스테이지의 동작 사이클은 버스트 길이에 관계없이 일정 시간으로 되어 자동 리셋을 가능하게 한다.
도 3은 병렬·직렬 변환 회로의 구성도이다. 상기한 바와 같이, 병렬·직렬 변환 회로(37)는 설정된 버스트 길이에 따라서 필요한 수의 데이터를 직렬로 출력한다. 예컨대, 독출·기록·버퍼(36)로부터 병렬로 공급된 4비트의 데이터는 2비트의 컬럼 어드레스와 버스트 길이 1, 2, 4에 대응하여 각각 1비트, 2비트, 4비트를 직렬로 출력한다.
데이터 버스 스위치(440)는 4개의 데이터 버스(DB1∼4)의 데이터를 컬럼 어드레스와 버스트 길이에 따라서 노드(d1∼d4)에 전송한다. 마스터 플립플롭(450)은 제어 신호(Φ10)에 응답하여 노드(d1∼d4)의 데이터를 래치하고, 또한, 슬레이브 플립플롭(460)은 제어 신호(Φ11)에 응답하여 마스터 플립플롭(450)이 래치한 데이터를 래치한다. 4-2 변환부(470)는 4비트의 데이터를 컬럼 어드레스와 버스트 길이에 따라서 2비트씩 노드(dd1, dd2)에 출력한다. 그리고, 2-1 변환부(480)는 노드(dd1, dd2)의 2비트의 데이터를 버스트 길이에 따라서 순차로 1비트씩 래치·레벨 시프터 회로(430)에 공급한다.
버스트 길이가 4인 경우는 데이터 버스 스위치(440)의 스위치(SW) 1, 2, 3이 동시에 도통하여 4개의 데이터 버스(DB1∼DB4)가 그대로 노드(d1∼d4)에 공급된다. 그리고, 마스터 플립플롭(450), 슬레이브 플립플롭(460)에 래치된다. 그리고, 제어 신호(Φ21)에 응답하여 노드(d1)의 데이터가 출력 레지스터(420)에 래치되고, 노드(d2)의 데이터가 플립플롭(409)에 래치된다. 이어서, 제어 신호(Φ22)에 응답하여 플립플롭(409)의 데이터가 출력 레지스터(421)에 래치되고, 노드(d3)의 데이터가 플립플롭(410)에 래치된다. 이 때, 제어 신호(Φ31)에 응답하여 출력 레지스터(420)의 제1 데이터 출력이 노드(dd1)로부터 스위치(SW31)를 통해 래치·레벨 시프터 회로(430)에 공급된다.
또한, 제어 신호(Φ23)에 응답하여 플립플롭(410)의 데이터가 출력 레지스터(422)에 래치되고, 노드(d4)의 데이터가 플립플롭(411)에 래치된다. 그 때, 제어 신호(Φ32)에 응답하여 출력 레지스터(421)의 제2 데이터 출력이 노드(dd2)로부터 스위치(SW32)를 통해 래치·레벨 시프터 회로(430)에 공급된다. 다음에, 제어 신호(Φ24)에 응답하여 플립플롭(411)의 데이터가 출력 레지스터(423)에 래치된다. 그 때, 제어 신호(Φ31)에 응답하여 출력 레지스터(422)의 제3 출력이 노드(dd1)로부터 스위치(SW31)를 통해 래치·레벨 시프터 회로(430)에 출력된다. 그리고, 마지막으로, 제어 신호(Φ32)에 응답하여 출력 레지스터(423)의 제4 데이터가 노드(dd2)로부터 스위치(SW32)를 통해 래치·레벨 시프터 회로(430)에 출력된다.
다음에, 버스트 길이가 2인 경우에 관해서 설명한다. 버스트 길이가 2인 경우는 컬럼 어드레스에 의해 데이터 버스(DB) 1, 2 또는 데이터 버스(DB) 3, 4의 어느 하나가 노드(d1, d2)에 출력된다. 그 때문에, 컬럼 어드레스에 따라서 스위치(SW1, 2)가 도통되고, 스위치(SW3, SW14, SW24)가 비도통 되는 제1 상태나, 스위치(SW1, 2)가 비도통되고, 스위치(SW3, SW14, SW24)가 도통 되는 제2 상태의 어느 하나의 상태가 선택된다. 제1 상태라면, 데이터 버스(DB)1, 2의 데이터가 노드(d1, d2)에 공급되고, 제2 상태라면, 데이터 버스(DB) 3, 4의 데이터가 노드(d1, d2)에 공급된다.
그 후, 마스터 플립플롭(450), 슬레이브 플립플롭(460)에서 래치되어, 제어 신호(Φ21)에 응답하여 노드(d1)의 데이터가 출력 레지스터(420)에 래치되고, 노드(d2)의 데이터가 플립플롭(409)에 래치된다. 다음에, 제어 신호(Φ22)에 응답하여 플립플롭(409)의 데이터가 출력 레지스터(421)에 래치된다. 이 때, 제어 신호(Φ31)에 응답하여 출력 레지스터(420)의 제1 데이터가 노드(dd1)로부터 스위치(SW31)를 통해 래치·레벨 시프터 회로(430)에 출력된다. 그 후, 제어 신호(Φ32)에 응답하여 출력 레지스터(421)의 제2 데이터가 노드(dd2)로부터 스위치(SW32)를 통해 래치·레벨 시프터 회로(430)에 출력된다.
다음에, 버스트 길이가 1인 경우에 관해서 설명한다. 이 경우는 2비트의 컬럼 어드레스에 의해 선택된 데이터 버스(DB)의 데이터가 데이터 버스 스위치부(440)내의 스위치(SW12, SW13, SW14) 중 어느 하나를 통해 노드(d1)에 공급된다. 그 후에는 1비트의 데이터가 플립플롭(401, 405, 420)으로 전송되어 스위치(SW31)를 통해 래치·레벨 시프터 회로(430)에 공급된다.
또한, 도시하지 않았으나, 버스트 길이가 8인 경우는 2개의 블록에서 각각 4비트의 데이터를 출력함으로써 8비트의 데이터를 직렬로 출력할 수 있다.
도 4는 FCRAM의 독출 동작의 타이밍 챠트도이다. FCRAM의 특징적인 구성은 첫째, 로우 어드레스 및 컬럼 어드레스와 컨트롤 신호의 수신, 및 커맨드 디코드 동작을 행하는 제1 스테이지와, 워드선과 센스 앰프의 활성화 및 리셋을 행하는 제2 스테이지로 나누어 파이프 라인 동작시키도록 하고, 둘째로, 메모리 코어내를 복수의 서브 셀 매트릭스로 분할하여 컬럼 어드레스에서 선택된 서브 셀 매트릭스내의 서브 워드선과 센스 앰프만을 활성화하도록 하고, 셋째로, 버스트 길이분의 복수의 데이터를 일괄해서 센스 앰프와 제3 스테이지 사이에서 전송하는 데에 있다.
도 4에 따라서 독출 동작을 이하에 설명한다. 독출 커맨드(READ)에 동기하여 로우 어드레스(Radd)와 컬럼 어드레스(Cadd)가 비다중으로 동시에 또는 짧은 시간 동안에 연속해서 공급된다. 제1 스테이지(100)는 그들 어드레스와 제어 신호를 수신하여 제어 신호를 디코드한다. 디코드 결과에 따라서, 제2 스테이지는 로우 어드레스와 컬럼 어드레스를 디코드하여 워드선의 구동(활성화)과 센스 앰프의 구동(활성화)을 행한다. 상기한 제2 특징점에 의해, 워드선 및 센스 앰프의 활성화 동작은 고속화된다.
제3 스테이지에 있어서, 센스 앰프에 의해 증폭되어 래치된 데이터는 블록내의 데이터 버스를 경유하여 4비트 단위로 독출·기록·버퍼(37)에 출력되어 래치된다. 그리고, 그 4비트의 데이터는 병렬로 병렬·직렬 변환 회로(37)에 출력된다. 병렬·직렬 변환 회로(37)는 설정된 버스트 길이에 따라서 필요한 수의 데이터를 직렬로 출력한다. 도 4의 예에서는 버스트 길이가 2로 설정되어 있고, 2비트의 데이터가 데이터 출력 단자(DQ)로부터 출력된다.
각 블록내의 독출·기록·버퍼(37)로부터 4비트의 데이터가 블록에 공통으로 설치된 병렬·직렬 변환 회로(37)에 출력되면, 블록내에서는 자동적으로 리셋 동작(프리차지 동작)에 들어간다. 즉, 워드선을 비활성화하고, 센스 앰프를 비활성화하여 비트선이나 데이터 버스선의 전위를 리셋(프리차지)한다. 이러한 리셋(프리차지) 동작은 오토 리셋 회로(18)에 의해 시작된다. 복수 비트의 데이터가 병렬로 제3 스테이지의 컬럼계의 회로에 출력됨으로써 버스트 길이에 관계없이 센스 앰프의 활성화 기간을 짧게 할 수 있다. 따라서, 도 20 및 도 21에 나타낸 바와 같이, 버스트 길이분의 데이터가 전부 출력될 때까지 워드선이나 센스 앰프의 활성화를 계속할 필요 없이, 다음 독출 커맨드에 대한 워드선이나 센스 앰프의 활성화 동작에 들어갈 수 있다. 즉, 도 4에 나타낸 바와 같이, 최초의 독출 커맨드에 대한 워드선과 센스 앰프가 리셋된 직후에 다음 독출 커맨드에 대한 워드선과 센스 앰프의 활성화가 시작된다.
상기와 같이, FCRAM의 특징적인 구성에 의해 사이클 타임(tRC)은 액세스 타임(tRAC)보다도 짧아진다. 즉, 제1 스테이지와 제2 스테이지를 파이프 라인 구성으로 함으로써, 다음 사이클의 어드레스와 제어 신호의 수신과 디코드를 선행해서 시작할 수 있어 메모리 코어의 개량과 메모리 코어로부터의 복수 비트의 일괄 출력에 의해 워드선과 센스 앰프의 활성화 기간을 짧게 할 수 있다. 그 결과, 랜덤 액세스 동작에 대해서도 단시간에 행할 수 있게 된다.
[제1 실시 형태예]
도 5는 제1 실시 형태예의 FCRAM의 블럭도이다. 도 1의 FCRAM의 블럭도와 동일한 부분에는 동일한 인용 번호를 부여했다. 도 5의 FCRAM의 구성에서, 도 1과 다른 점은 로우 어드레스(Radd)를 래치하는 로우 어드레스 래치 회로(50)가 추가된 데에 있다.
제1 실시 형태예에서는 통상의 독출 커맨드에 더하여 자동 리셋 동작을 하지 않고서 워드선과 센스 앰프의 활성화 상태를 계속하는 제2 독출 커맨드를 설정한다. 여기서, 통상의 독출 커맨드를 독출 A라 하고, 제2 독출 커맨드를 독출 B라 정의한다. 독출 B 커맨드에서는 제2 스테이지에서의 오토 리셋 동작이 행해지지 않고 센스 앰프의 활성화 상태가 계속된다. 그리고, 다음에 공급되는 혹은 그 후 공급되는 독출 A 커맨드가 선행하는 독출 B 커맨드에 의해서 유지되고 있는 센스 앰프내의 데이터를 출력한 후에 자동으로 리셋 동작을 행한다. 이에 따라, 독출 B 커맨드에 계속되는 다음의 독출 커맨드에 의한 제2 스테이지에서의 동작 시간을 짧게 할 수 있다.
도 6은 제1 실시 형태예의 독출 동작의 타이밍 챠트도이다. 도 6에는 독출 A 커맨드(READA), 독출 B 커맨드(READB), 그리고 독출 A 커맨드(READA)가 공급된 경우의 동작이 나타내어진다. 독출 A 커맨드가 공급되면 통상의 독출 동작이 행해진다. 즉, 독출 A 커맨드(READA)가 공급되면 파이프 라인 구성의 제1 스테이지(100)에 있어서, 로우 어드레스 및 컬럼 어드레스가 수신되고 제어 신호가 수신되어 커맨드 디코더(14)에서 디코드된다. 다음에, 제2 스테이지(200)에 있어서, 로우 어드레스가 프리디코더(19)로, 컬럼 어드레스가 프리디코더(22)로 각각 프리디코드되고, 또, 메인 워드 디코더(30), 비트선 트랜스퍼 게이트 디코더(31), 센스 앰프 활성화 회로(32), 1/4 디코더 회로(33), 컬럼 디코더(24) 등에 의해 서브 워드선이 활성화되어 대응하는 센스 앰프가 활성화된다. 그리고, 제3 스테이지(300)에 있어서, 센스 앰프(SA)에서부터 데이터 버스를 통해 4비트분의 데이터가 독출·기록 버퍼(36)에 출력되고, 또 병렬·직렬 변환 회로(37)에 출력된다. 도 6의 예는 버스트 길이가 2인 예이다. 그리고, 마지막으로 2비트의 데이터가 데이터 출력 회로(38)로부터 출력된다. 그 때, 제2 스테이지(200)에서는 워드선과 센스 앰프의 비활성화 및 비트선, 데이터 버스선의 프리차지 등의 오토 리셋 동작이, 데이터를 제3 스테이지로 전송한 직후에 자동적으로 행해진다.
그에 대하여 독출 B 커맨드(READB)가 공급되면, 제1 스테이지는 독출 A 커맨드와 마찬가지로 제어 신호나 어드레스의 수신과 제어 신호의 디코드를 행한다. 그리고, 제2 스테이지는 워드선과 센스 앰프의 활성화, 데이터의 출력을 행하지만, 그 후의 오토 리셋 동작은 행하지 않고 워드선과 센스 앰프의 활성화를 계속한다. 제3 스테이지는 병렬로 출력된 데이터를 1비트씩 데이터 출력 회로(38)로부터 출력한다.
다음에 공급되는 독출 A 커맨드에 응답하여 제1 스테이지는 제어 신호나 어드레스의 수신과 제어 신호의 디코드를 행한다. 그리고, 제2 스테이지는 로우 어드레스에 관해서 로우 어드레스 래치 회로(50)에 래치되어 있는 1개 앞의 동일한 로우 어드레스를 이용한다. 즉, 앞의 사이클에서의 같은 워드선의 활성화 상태 및 센스 앰프의 활성화 상태가 이용된다. 그리고, 독출 A 커맨드와 동시에 공급되는 컬럼 어드레스(Cadd)가 프리디코드되고, 디코드되어 선택된 컬럼에 대응하는 센스 앰프의 래치 데이터가 독출·기록 버퍼 회로(36)에 병렬로 출력되어 래치된다. 메모리 코어로부터 데이터가 출력되면, 제2 스테이지는 자동적으로 오토 리셋 동작을 행한다. 그리고, 제3 스테이지는 출력된 2비트의 데이터를 1비트씩 출력한다.
독출 B 커맨드의 다음에 독출 B 커맨드를 공급하는 것도 가능하다. 그 경우는 다음의 독출 B 커맨드에서도 오토 리셋 동작은 행해지지 않고, 워드선과 센스 앰프의 활성화 상태가 계속된다. 따라서, 연속하여 출력하고 싶은 데이터의 수만큼 독출 B 커맨드를 계속함으로써 원하는 수의 데이터를 연속해서 출력할 수 있다.
상기한 바와 같이, 독출 A 커맨드에서는 제2 스테이지가 오토 리셋 동작을 행함으로써, 랜덤 액세스 동작의 경우의 사이클 타임(tRC)을 짧게 한다. 그러나, 독출 B 커맨드의 경우는 제2 스테이지가 오토 리셋 동작을 행하지 않는다. 따라서, 후속의 독출 커맨드에서는 동일 워드선의 데이터를 센스 앰프로부터 복수 비트병렬로 출력하는 컬럼 액세스 모드로 된다. 컬럼 액세스 모드에서는 제2 스테이지가 워드선과 센스 앰프의 활성화 동작을 새롭게 행하지 않는다. 그리고, 앞의 사이클로 활성화된 센스 앰프가 유지하는 데이터로부터 복수의 데이터가 병렬로 독출·기록 버퍼 회로(36)에 출력된다. 이로써, 제2 스테이지의 동작 기간이 짧아지는 것으로 이해된다.
여기서, 종래예에서 설명한 페이지 모드나 버스트 모드(도 20, 21)에서의 동작과의 차이를 설명한다. 종래의 페이지 모드나 버스트 모드에서는 센스 앰프에 유지된 데이터가 다음 사이클에 공급되는 컬럼 어드레스에 의해 선택되어 1비트 단위로 출력 회로에 전송된다. 이에 대하여 제1 실시 형태예에서는 독출 B 커맨드 후의 독출 커맨드에서는 센스 앰프에 유지된 데이터가 다음 사이클에 공급되는 컬럼 어드레스에 의해 선택되어 버스트 길이분의 복수 비트 단위로 출력 회로에 병렬로 전송된다. 즉, 상기한 컬럼 액세스 모드 동작으로 된다. 따라서, 독출 B 커맨드에 계속되는 독출 커맨드에서의 데이터 출력을 고속으로 행할 수 있다. 또한, 독출 B 커맨드에 계속되는 독출 A 커맨드 후의 랜덤 액세스 동작의 사이클 타임을 빠르게 할 수 있다.
도 18은 본 실시 형태예에 있어서의 타이밍 제어 회로군의 구성도이다. 또한, 도 19는 도 6의 동작을 행했을 때의 타이밍 제어 회로군의 동작 타이밍 챠트도이다. 도 18의 타이밍 제어 회로군의 대응하는 회로에는 도 5의 각 회로의 인용 번호가 주어진다. 도 18에서, WL 발생기(17A)와 CL 발생기(17B)는 도 5에 있어서의 제어 유닛(17)내의 회로이다.
커맨드 디코더(14)에는 외부로부터 제어 신호(CNT)가 공급된다. 제어 신호(CNT)로서, 상기한 독출 A 커맨드가 공급된 경우는 커맨드 디코더(14)에 의해 신호 A가 활성화된다. 또한, 상기한 독출 B 커맨드가 공급된 경우는 커맨드 디코더에 의해 신호 A에 더하여 신호 B도 활성화된다. 또한, 독출 B 커맨드 후에 공급되는 독출 커맨드에 대해서는 신호 C가 활성화되고, 독출 B 커맨드에 후속하는 독출 커맨드가 독출 A라면 신호 A만 활성화되고, 독출 B라면 신호 A, B가 활성화된다.
상기한 커맨드 디코더가 생성되는 내부 신호 A, B, C를 이용하여 RAS 발생기(16), 로우 어드레스 래치 회로(50) 등의 동작이 제어되어, 상기한 독출 A, 독출 B, 독출 A의 순서대로 커맨드가 공급된 경우의 동작이 행하여진다.
도 19의 타이밍 챠트를 참조하여 상기한 독출 A, 독출 B, 독출 A의 순서대로 커맨드가 공급된 경우의 동작을 설명한다. 처음에 독출 A 커맨드가 공급되면, 커맨드 디코더(14)가 신호 A를 활성화한다. 신호 A의 활성화에 응답하여 RAS 발생기(16)는 소정의 타이밍으로 메모리 코어의 동작 개시 신호(ΦST)를 H 레벨로 한다. 이 코어 동작 개시 신호(ΦST)에 응답하여 WL 발생기(17A)는 소정의 타이밍으로 워드선 활성화 신호(ΦWL)를 H 레벨로 한다. 워드선 활성화 신호(ΦWL)는 예컨대 메인 워드 디코더(30)에 공급되어, 워드선(WL)을 활성화하는 타이밍을 제어한다.
WL 발생기(17A)는 소정 타이밍으로 제어 신호(ΦWL1)를 LE 발생기(17B)에 부여한다. LE 발생기(17B)는 그 제어 신호(ΦWL1)에 응답하여 소정의 타이밍으로 센스 앰프의 활성화를 제어하는 센스 앰프 활성화 신호(ΦSA)를 H 레벨로 한다. 이 센스 앰프 활성화 신호(ΦSA)는 예컨대 센스 앰프 활성화 회로(32)에 공급되어, 센스 앰프를 활성화하는 타이밍을 제어한다.
LE 발생기(17B)는 센스 앰프 활성화의 타이밍에 맞추어 컬럼 게이트 제어 신호(ΦCL)를 H 레벨로 하여 센스 앰프를 데이터 버스에 접속하는 컬럼 게이트를 여는 타이밍을 제어한다. 컬럼 게이트 제어 신호(ΦCL)는 도 19에 나타낸 바와 같이, 일정한 펄스폭 신호이며, 예컨대 컬럼 디코더(34)에 공급된다.
본 실시 형태예가 적용되는 FCRAM에서는 메모리 코어가 설치된 제2 스테이지의 데이터가, 데이터 버스를 통해 병렬 직렬 변환 회로(37)에 공급되면, 메모리 코어는 자동적으로 프리차지 동작에 들어간다. 그 때문에, LE 발생기(17B)는 컬럼 게이트 제어 신호(ΦCL)를 발생한 후에, 메모리 코어 동작 종료 신호(ΦEND)를 H레벨로 하여 프리차지 발생기(정지)에 공급한다. 프리차지 발생기(18)는 그에 응답하여 RAS 발생기(16)에 공급하는 프리차지 제어 신호(ΦPRE)를 H 레벨로 한다.
RAS 발생기(16)는 이 프리차지 제어 신호(ΦPRE)에 응답하여 코어 동작 개시 신호(ΦST)를 L 레벨로 하여 메모리 코어에 대하여 프리차지 동작에 들어가도록 제어한다. WL 발생기(17A)는 그에 응답하여 워드선 활성화 신호(ΦWL)를 L 레벨로 하여 워드선을 비활성화 상태로 제어한다. 또 그에 이어서, LE 발생기(17B)는 센스 앰프 활성화 신호(ΦSA)를 L 레벨로 하여 센스 앰프의 프리차지 동작을 제어한다. 이상이 오토 프리차지 동작이다.
다음에, 독출 B 커맨드가 공급된다. 독출 B 커맨드에 응답하여 커맨드 디코더(14)는 신호 A, B를 함께 활성화한다. 신호 A에 응답하여 RAS 발생기(16), WL 발생기(17A) 및 LE 발생기(17B)는 독출 A 커맨드의 경우와 같이, 코어 동작 개시 신호(ΦST), 워드선 활성화 신호(ΦWL), 센스 앰프 활성화 신호(ΦSA), 컬럼 게이트 활성화 신호(ΦCL) 및 종료 신호(ΦEND)를 생성한다.
또, RAS 발생기(16)는 신호 B에 응답하여 제어 신호(ΦB1)를 프리차지 발생기(18)에 부여한다. 프리차지 발생기(18)는 이 제어 신호(ΦB1)의 수신에 기초하여 종료 신호(ΦEND)에 응답하여 발생하는 프리차지 제어 신호(ΦPRE)의 발생을 금지한다. 이에 따라, 독출 A 커맨드일 때의 오토 프리차지 동작은 행해지지 않는다. 즉, 도 19의 파선으로 나타낸 오토 프리차지 동작은 행해지지 않는다.
또한, 로우 어드레스 래치 회로(50)는 신호 B에 응답하여 로우 어드레스를 래치한다. 그리고, 로우 어드레스 래치 회로(50)는 신호 B에 응답하여 제어 신호(ΦB2)를 프리디코더(19)에 공급하고, 그 후에는 로우 어드레스 래치 회로(50)로부터의 로우 어드레스를 유효화하도록 지시한다. 상기한 오토 프리차지 동작의 금지와 더불어 메모리 코어의 워드선과 센스 앰프의 활성화 상태는 그대로 유지된다.
다음에, 독출 A 커맨드가 공급된다. 독출 B 커맨드 후의 독출 커맨드이기 때문에, 커맨드 디코더(14)는 신호 C를 활성화한다. 또한, 독출 A 커맨드에 대해서는 커맨드 디코더(14)는 신호 A를 활성화한다. 이 커맨드 사이클에서는 로우계 회로의 상태는 유지된 채이고, 워드선 활성화와 센스 앰프 활성화는 앞의 커맨드 사이클 상태가 유지되고 있다. 따라서, RAS 발생기(16)는 코어 동작 개시 신호(ΦST)를 생성하지 않고, 소정 타이밍으로 제어 신호(ΦC1)를 LE 발생기(17B)에 공급한다.
LE 발생기(17B)는 제어 신호(ΦC1)에 응답하여 통상보다도 빠른 타이밍으로 컬럼 게이트 활성화 신호(ΦCL)를 생성한다. 이에 따라, 활성화 상태에 있는 센스 앰프의 데이터 중, 독출 A 커맨드와 동시에 공급된 컬럼 어드레스에 대응하는 데이터가 독출 기록 버퍼(36)에 출력된다. 그 데이터는 제3 스테이지의 병렬·직렬 변환 회로(37)를 통해 출력 단자(DQ)로부터 클록에 동기하여 직렬로 출력된다.
그리고, LE 발생기(17B)가 종료 신호(ΦEND)를 생성하면, 프리차지 발생기(18)는 프리차지 제어 신호(ΦPRE)를 H 레벨로 한다. 독출 A 커맨드의 경우는 신호 B가 활성화되어 있지 않기 때문에, 제어 신호(ΦB1)는 활성화되어 있지 않고, 프리차지 발생기(18)는 프리차지 제어 신호(ΦPRE)를 생성한다. 이 프리차지 제어 신호(ΦPRE)에 응답하여 상기한 오토 프리차지 동작이 행해진다.
이상과 같이, 독출 B 커맨드 후의 독출 A 커맨드에서는 종래의 페이지 모드 동작과 같이, 워드선과 센스 앰프의 활성화 동작을 행하지 않고서 컬럼 어드레스에서 지정된 데이터의 독출 동작을 행할 수 있다. 따라서, 도 19에 나타낸 바와 같이, 독출 B 커맨드 후의 독출 A 커맨드에 대한, 커맨드의 공급에서부터 컬럼 게이트 제어 신호(ΦCL)의 발생까지의 시간(tB)은 통상의 독출 A 커맨드에 대한 시간(tA)보다도 짧아진다.
최후의 독출 A 커맨드를 대신해서 독출 B 커맨드가 재차 공급된 경우는 신호 A, B, C가 전부 활성화된다. 이 경우는 신호(ΦC)에 의해 워드선과 센스 앰프 활성화 동작을 행하는 일 없이, 제어 신호(ΦC1)에 의해, 컬럼 게이트 제어 신호(ΦCL)가 생성되어, 페이지 모드에 의한 고속 독출이 행해진다. 그리고, 신호 B에 의해 제어 신호(ΦB1)가 생성되어, 프리차지 발생기(18)에 의한 프리차지 제어 신호(ΦPRE)의 생성이 금지된다. 따라서, 오토 프리차지 동작은 행해지지 않고, 워드선과 센스 앰프의 활성화 상태가 다음 커맨드 사이클까지 유지된다. 이와 같이, 독출 B 커맨드를 계속해서 공급하는 한, 페이지 모드 동작을 반복할 수 있다.
도 4, 6의 예에서는 예컨대 10ns 주기의 클록(CLOCK)에 대하여 2클록 주기로 독출 커맨드가 공급된다. 이 2클록 주기의 20ns는 제2 스테이지가 워드선과 센스 앰프를 활성화하여 오토 리셋하는 경우에 필요한 사이클 타임이다. 그리고, 도 6의 예에서는 데이터 출력이 1클록 주기(10ns)로 행해진다. 그러나, 데이터 출력이 그것의 반의 주기(5ns)로 행해지는 경우는 도 6의 파선으로 나타내는 바와 같이, 데이터(D1, D2)가 최초의 10ns 동안에 출력되고, 다음 10ns 후에, 데이터(D3, D4)가 출력된다. 따라서, 데이터(Dl, D2)와 데이터(D3, D4) 사이에 10ns의 데이터 출력의 간극이 생기게 된다.
그러나, 상기한 독출 B 커맨드를 이용함으로써, 다음 사이클의 독출 커맨드에 있어서, 워드선과 센스 앰프의 활성화에 의한 메모리 셀로부터 센스 앰프에의 데이터의 독출 동작을 생략하는 컬럼 액세스 모드가 되기 때문에, 다음 사이클의 독출 커맨드를 20ns가 아니라 그보다 짧은 예컨대 10ns 후로 부여할 수 있게 된다. 즉, 메모리 코어(40)로부터 버스트 길이분의 데이터를 병렬로 출력함으로써, 센스 앰프로부터 입출력 회로(36, 37)에의 데이터 교환의 빈도가 1/버스트 길이로 적어졌다. 그에 따라, 데이터 출력용의 클록 주기를 1/버스트 길이로 함으로써, 데이터 출력을 버스트 길이배로 빠르게 할 수 있게 된다.
도 7은 제1 실시 형태예에 있어서의 고속 데이터 출력의 독출 동작의 타이밍 챠트도이다. 이 예는 버스트 길이가 2인 경우이다. 그리고, 외부 클록(CLOCK)이 도 6의 경우와 동일한 10ns의 주기인 데 대하여 데이터 출력용의 클록(ckd)은 그것의 1/버스트 길이=1/2배인 5ns의 주기로 설정된다. 그 결과, 데이터 출력 회로(38)로부터의 출력 비율은 도 6의 경우의 2배가 된다.
도 7에서는 독출 A 커맨드의 후에, 10ns 주기로 독출 B 커맨드, 독출 B 커맨드, 독출 B 커맨드 그리고 독출 A 커맨드가 계속해서 공급되어, 각각의 것이 2비트씩 데이터를 출력하여 합계 8비트의 데이터(D1∼D8)가 40ns 기간 동안에 출력된다. 독출 B 커맨드에 응답하여 제2 스테이지는 오토 리셋 동작을 행하지 않고서, 로우 어드레스를 래치하여 워드선과 센스 앰프의 활성화 상태를 계속한다. 따라서, 후속하는 2개의 독출 B 커맨드와 최후의 독출 A 커맨드에 대하여 제2 스테이지는 워드선의 구동과 센스 앰프의 활성화를 행할 필요가 없고, 컬럼 어드레스에 의해 선택된 센스 앰프의 데이터를 잇달아 전송한다. 그리고, 제3 스테이지는 전송된 데이터를 병렬 직렬 변환하여 데이터용 클록(ckd)에 응답하여 데이터 출력 회로(38)로부터 고속으로 데이터(D1∼D8)를 출력한다. 따라서, 도 7의 예에서는 도 6의 경우의 2배의 속도로 데이터가 출력된다.
최후의 독출 A 커맨드에 응답하여 데이터(D7, D8)가 출력되면, 제2 스테이지는 자동적으로 오토 리셋 동작을 행한다.
버스트 길이가 4로 설정되는 경우는 데이터 출력용 클록(ckd)을 외부 클록(CLOCK)의 1/4의 주기로 하는 것이 가능하다. 버스트 길이 4의 경우는 센스 앰프(SA)로부터, 메모리 코어(40)에서 독출·기록 버퍼 회로(36), 병렬 직렬 회로(37)로의 데이터 교환을 4비트 단위로 병렬로 행하게 된다. 따라서, 그 4비트의 데이터는 외부 클록(CLOCK)의 1/4 주기의 데이터 출력용 클록(ckd)에서 고속으로 출력하는 것이 가능하게 된다.
이상과 같이, 데이터 출력용 클록(ckd)의 주기를 짧게 하면, 도 7의 좌측의 독출 A 커맨드가 계속되는 경우는 기간(T1)에 나타내어지는 출력 데이터의 간극이 발생하는 데 반해, 독출 B 커맨드를 이용함으로써, 후속되는 독출 커맨드의 제2 스테이지의 동작을 짧게 하여 기간(T1)과 같은 출력 데이터의 간극을 없애, 보다 고속으로 데이터를 출력할 수 있다.
도 8은 제1 실시 형태예의 고속 데이터 출력의 독출 동작의 타이밍 챠트도이다. 이 예도, 버스트 길이가 2인 경우이다. 그리고, 외부 클록(CLOCK)이 도 6의 경우의 1/버스트 길이=1/2배인 5ns로 설정된다. 도 7의 경우와 같이, 독출 B 커맨드에 이어서, 독출 B 커맨드, 독출 B 커맨드 및 독출 A 커맨드가 공급된다. 이 경우도, 독출 B 커맨드에 계속되는 독출 커맨드는 10ns 간격으로 공급할 수 있어, 사이클 타임을 짧게 할 수 있다.
도 8의 예에서는 외부 클록(CLOCK)의 주기가 도 7의 예보다도 짧게 되어 있다. 따라서, 도 8의 경우는 클록에 동기하여 공급되는 어드레스나 데이터의 셋업 타임이나 홀드 타임을 짧게 할 수 있어, 메모리 제어 장치의 부담을 가볍게 할 수 있다. 한편, 도 7의 예에서는 외부 클록(CLOCK)의 주기가 길기 때문에, 셋업 타임이나 홀드 타임이 길고, 메모리 장치측의 부담을 가볍게 할 수 있다.
도 9는 제1 실시 형태예의 기록 동작의 타이밍 챠트도이다. 이 예는 상기한 독출의 경우와 같이, 통상의 기록 동작을 행하는 기록 커맨드에 더하여 제2 스테이지가 기록 후에 자동으로 행하는 오토 리셋(혹은 오토 프리차지) 동작을 행하지 않는 제2 기록 커맨드를 설정한다. 통상의 기록 동작을 행하게 하는 기록 커맨드를 기록 A 커맨드로, 제2 기록 커맨드를 기록 B 커맨드로 정의한다. 도 9는 버스트 길이가 2로 설정되어 있는 예이다.
도 9의 예에서는 우선, 통상의 기록 동작을 행하는 기록 A 커맨드가 공급된다. 이 커맨드의 경우는 우선 제3 스테이지(300)가 데이터 입력 회로(44)에서 버스트 길이분의 데이터를 직렬로 입력한다. 이들 2비트의 데이터가 독출·기록 버퍼 회로(36)에 래치되면, 미리 동작시켜 놓은 센스 앰프에 2비트의 데이터를 병렬로 전송한다. 또한, 제2 스테이지(200)의 동작전에, 제1 스테이지(100)가 제어 신호나 어드레스를 수신하여 커맨드 디코드를 완료한다. 그리고, 제2 스테이지(200)는 어드레스를 디코드하고, 워드선을 활성화하여 센스 앰프를 활성화한다. 즉, 기록이 행해지지 않는 메모리 셀에 대한 재기록의 준비가 완료한 상태가 된다. 그 후, 직렬·병렬 변환 회로(42)로부터 독출·기록 버퍼 회로(36)에 2비트의 입력 데이터가 병렬로 전송되고, 또 센스 앰프에 전송된다.
독출·기록 버퍼 회로(36)로부터 활성화 상태에 있는 센스 앰프에 대하여 컬럼 어드레스에 의한 선택에 따라서 2비트의 입력 데이터가 동시에 기록된다. 그리고, 2비트의 입력 데이터가 메모리 코어(40)에 전송되면, 제2 스테이지(200)는 자동적으로 워드선을 비활성화하고, 센스 앰프를 비활성화하여 프리차지 동작을 행한다.
FCRAM은 기록의 경우도, 로우측의 회로를 제1, 제2 스테이지와 파이프 라인구조로 하고, 메모리 코어내를 서브 셀 매트릭스로 분할하여 워드선이나 센스 앰프의 활성화를 고속으로 하고, 센스 앰프에의 데이터의 전송을 복수 비트로 병렬로 행하도록 하고, 그리고, 자동 리셋 기능을 갖게 함으로써 랜덤 액세스에 있어서의 기록의 사이클 타임을 짧게 한다.
제1 실시 형태예에서는 기록 B 커맨드(WRITEB)를 새롭게 설정하여 기록 B 커맨드의 경우는 제2 스테이지가 자동 리셋 동작을 행하지 않는다. 따라서, 워드선과 센스 앰프의 활성화 상태는 계속된다. 도 9에 나타내는 것과 같이, 기록 B 커맨드 후에 공급되는 기록 A 커맨드에서는 동일 워드선상의 메모리 셀에 기록이 행해진다. 그리고, 기록 B 커맨드에서의 워드선과 센스 앰프의 활성화 상태가 유지되고 있기 때문에, 제2 스테이지(200)에서는 워드선의 활성화와 센스 앰프의 활성화를 생략할 수 있고, 제3 스테이지(300)로부터의 복수 비트의 입력 데이터의 센스 앰프로의 전송을 기록 커맨드의 공급에서부터 단시간 후에 행할 수 있다. 구체적으로는 컬럼 어드레스(Cadd)의 디코드 동작 후에 복수의 입력 데이터의 센스 앰프로의 전송을 행할 수 있다.
독출 동작의 경우와 마찬가지로, 본 실시 형태예에 있어서의 기록 B 커맨드 후의 기록 커맨드에서의 컬럼 액세스 동작은 버스트 길이분의 복수의 입력 데이터가 메모리 코어(40)내의 센스 앰프에 병렬로 전송된다. 이 점에서, 종래의 페이지 모드나 버스트 모드에서의 기록 동작과는 다르다.
기록 B 커맨드에 있어서, 도 5에 나타낸 로우 어드레스 래치 회로(50)가 로우 어드레스를 래치하고, 다음 기록 커맨드시에 로우 프리디코더(19)에 래치한 로우 어드레스를 공급한다. 또한, 기록 B 커맨드가 검출되면, 오토 리셋 회로(18)에 의해 자동 프리차지 동작이 행해지지 않는다.
도 10은 제1 실시 형태예의 고속 데이터 입력의 기록 동작의 타이밍 챠트도이다. 이 예에서는 외부 클록(CLOCK)이 10ns의 주기인 데 반해, 데이터 입력용의 클록(ckd)이 그보다 1/버스트 길이=1/2배의 주기로 설정된다. 그 결과, 통상의 기록 커맨드인 기록 A를 연속해서 공급할 때에 발생하는 입력 데이터의 간극의 기간(T1)을 기록 B 커맨드를 이용함으로써 없앨 수 있다. FCRAM은 버스트 길이분의 데이터를 일괄해서 메모리 코어(40)내에 전송할 수 있기 때문에, 이러한 고속 데이터 입력용 클록(ckd)을 이용함으로써, 고속으로 입력 데이터를 입력하여 기록을 행할 수 있다.
기록 B 커맨드(WRITEB)에 계속되는 기록 커맨드로서, 기록 B 커맨드, 기록 B 커맨드 그리고 기록 A 커맨드(WRITEA)의 3가지가 외부 클록(CLOCK)의 10ns 주기의 간격으로 연속해서 공급된다. 그리고, 각각 기록 B 커맨드 후의 기록 사이클에서는 제2 스테이지(200)가 새롭게 워드선의 활성화와 센스 앰프의 활성화를 행하는 일 없이, 앞의 사이클에서 활성화 상태에 있는 센스 앰프로 버스트 길이분의 기록 데이터를 전송하고, 최후의 기록 A 커맨드에 응답하여 자동 리셋될 때에 센스 앰프내에 유지되어 있는 데이터가 대응하는 메모리 셀에 기록된다.
도 11은 제1 실시 형태예의 다른 고속 데이터 입력의 기록 동작의 타이밍 챠트도이다. 이 예는 외부 클록(CLOCK)이 도 10의 경우보다 1/버스트 길이=1/2배의 주기로 되어 있는 점에서, 도 10의 예와 다르다. 그 외에는 동일하다. 외부 클록(CLOCK)이 고속으로 되면, 입력 데이터나 어드레스의 셋업 타임 및 홀드 타임이 짧아져, 메모리 제어 장치의 부담이 가벼워지지만, 메모리 장치측의 부담은 커진다. 도 11의 경우도, 기록 B 커맨드를 이용함으로써 제2 스테이지(200)에서의 자동 리셋 동작이 행해지지 않고, 후속의 기록 커맨드에서는 고속으로 기록 데이터를 메모리 코어에 전송할 수 있다. 따라서, 통상의 기록 커맨드인 기록 A 커맨드를 계속하는 경우에 생기는 입력 데이터의 간극의 기간(T1)을 없앨 수 있다.
[제2 실시 형태예]
제2 실시 형태예에서는 통상의 독출 동작을 행하는 독출 커맨드에 더하여 버스트 독출 커맨드와 버스트 정지 커맨드를 설정한다. 버스트 독출 커맨드에 대하여 제2 스테이지는 워드선 및 센스 앰프의 활성화 상태를 그대로 유지하여 버스트 길이분의 클록마다 데이터를 메모리 코어의 센스 앰프에서 제3 스테이지로 계속 전송한다. 그 후, 버스트 정지 커맨드가 공급되면, 메모리 코어에서 제3 스테이지로 데이터를 전송한 후에 제2 스테이지의 자동 리셋 동작을 행하여 다음 동작을 받아들일 수 있는 상태로 된다. 따라서, 버스트 독출 커맨드에 응답하여 내부에서 컬럼 어드레스가 증분되어 프리디코더에 공급된다.
또한, 통상의 기록 동작을 행하는 기록 커맨드에 더하여 버스트 기록 커맨드와 버스트 정지 커맨드를 설정한다. 이 경우도, 버스트 기록 커맨드에 대하여 제2 스테이지는 워드선과 센스 앰프의 활성화 상태를 유지하고, 버스트 길이분의 클록마다 데이터를 제3 스테이지에서 메모리 코어로 계속 전송한다. 그 후, 버스트 정지 커맨드가 공급되면, 제3 스테이지에서 메모리 코어로 데이터를 전송한 후에, 제2 스테이지가 자동 리셋 동작을 행하여 버스트 길이분의 데이터의 기록이 종료된다.
도 12는 제2 실시 형태예의 FCRAM의 블럭도이다. 도 12의 블럭도는 도 1의 블럭도와 동일한 부분에는 동일한 인용 번호를 부여했다. 도 12의 블럭도는 도 1의 블록의 구성에 더하여 버스트 독출 또는 버스트 기록 커맨드가 공급되었을 때에 컬럼 어드레스를 내부에서 증분하여 프리디코더(22)에 부여하는 컬럼 어드레스 발생 회로(52)가 추가된다. 또한, 버스트 독출 또는 버스트 기록 커맨드에 응답하여 자동 리셋 회로(18)는 자동 리셋(프리차지) 동작을 행하지 않는다. 그리고, 그 후의 버스트 정지 커맨드에 응답하여 자동 리셋 회로(18)는 자동 리셋 동작을 행한다.
도 13은 제2 실시 형태예의 독출 동작의 타이밍 챠트도이다. 이 예도 버스트 길이는 2인 예이다. 통상의 독출 동작에 대응하는 독출 커맨드(READ)의 동작은 도 4의 경우와 동일하다. 그에 대하여 버스트 독출 커맨드(BurstREAD)가 공급되면, 처음에, 공급된 컬럼 어드레스에 따라서 센스 앰프가 선택되어 제3 스테이지로 독출 데이터가 전송된다. 그리고, 최초의 전송이 행해지는 시각 t10에서부터 버스트 길이분의 2클록 후의 시각 t11에, 다시 2비트의 독출 데이터가 전송된다. 이 때에는 내부의 컬럼 어드레스 발생 회로(52)에 의해 최초의 컬럼 어드레스를 증분하여 생성된 컬럼 어드레스에 의해서 센스 앰프의 유지 데이터가 선택된다. 따라서, 버스트 독출 커맨드에 응답하여 제2 스테이지(200)내의 자동 리셋 회로(18)는 자동 리셋 동작을 행하지 않고서 센스 앰프의 활성화 상태를 계속한다.
상기한 바와 같이, 일단 버스트 독출 커맨드가 공급되면, 워드선과 센스 앰프를 활성화한 채로 내부에서 컬럼 어드레스가 자동적으로 생성되고, 그 생성된 어드레스에 의해 선택되는 버스트 길이분의 복수의 데이터가 센스 앰프로부터 독출·기록 버퍼 회로(36)에 병렬로 전송된다. 이 복수 데이터의 전송은 버스트 정지 커맨드(BurstSTOP)가 공급되어, 데이터가 메모리 코어로부터 제3 스테이지(300)에 전송될 때까지 계속된다. 더구나, 그 전송 비율은 데이터 출력 회로의 제어 클록의 주기 버스트 길이배의 주기이다. 도 13의 예에서는 2클록(20ns)마다 이다. 그리고, 버스트 정지 커맨드에 응답하여 자동 리셋 회로(18)는 워드선과 센스 앰프를 비활성화하여 프리차지 동작을 행한다. 또한, 컬럼 어드레스 발생 회로(52)의 증분 동작도 정지한다.
제2 실시 형태예의 독출 동작에서는 버스트 독출 커맨드가 공급되면, 그 후에는 내부 발생의 컬럼 어드레스를 이용하여 동일 워드선상의 데이터가 센스 앰프로부터 잇달아 제3 스테이지의 회로에 전송된다. 제2 실시 형태예에서는 버스트 독출 커맨드가 공급되면, 제1 스테이지의 동작과 제2 스테이지의 워드선과 센스 앰프의 활성화 동작이 불필요하게 되어, 보다 빠른 비율로 데이터의 독출을 행할 수 있다. 도시하지 않았으나, 예컨대, 도 7, 8에서 나타낸 바와 같이, 데이터용의 클록의 주기를 짧게 하여 고속 독출을 행할 수 있다.
제2 실시 형태예에 있어서의 버스트 독출 커맨드와 버스트 정지 커맨드에 의한 동작은 제1 실시 형태예에서 나타낸 도 18의 타이밍 제어 회로군에 의해 제어된다. 즉, 버스트 독출 커맨드에 응답하여 커맨드 디코더(14)는 신호 A, B를 활성화한다. 이 신호 A에 응답하여 통상의 워드선과 센스 앰프의 활성화가 행해지고, 컬럼 제어 신호(ΦCL)에 의해 데이터의 독출이 행해진다. 그와 함께, 신호 B에 응답하여 컬럼 어드레스 래치 및 발생 회로(52)가 컬럼 어드레스를 래치한다. 그 후, 컬럼 어드레스 발생 회로(52)는 래치한 컬럼 어드레스를 증분하여 제어 신호(ΦB4)와 함께 증분한 컬럼 어드레스(C-Add)를 프리디코더(22)에 공급한다. 그리고, 증분할 때마다 증분 신호(ΦB3)를 LE 발생기(17B)에 공급하여 컬럼 게이트 제어 신호(ΦCL)의 발생을 재촉한다. 이에 따라, 센스 앰프로부터 잇달아 데이터가 출력되는 버스트 모드 동작이 행해진다.
상기한 버스트 동작 중, 신호 B에 응답하여 생성되는 제어 신호(ΦB1)에 의해, 프리차지 발생기(18)에 의한 프리차지 제어 신호(ΦPRE)의 생성은 금지되어, 워드선과 센스 앰프의 활성화가 유지된다.
이윽고, 버스트 정지 커맨드가 공급되어, 커맨드 디코더는 신호 A를 활성화한 채로 신호 B를 비활성화한다. 이에 따라, 활성화 상태의 센스 앰프로부터의 데이터의 독출이 행해진 후에, 프리차지 발생기(18)에 의해 프리차지 신호(ΦPRE)가 생성되어, 오토 프리차지 동작이 행해진다.
도 14는 제2 실시 형태예의 기록 동작의 타이밍 챠트도이다. 이 예도 버스트 길이는 2인 예이다. 통상의 기록 동작에 대응하는 기록 커맨드(WRITE)의 동작은 도 9의 기록 A 커맨드의 경우와 동일하다. 그에 대해, 버스트 기록 커맨드(BurstWRITE)가 공급되면, 최초의 제3 스테이지에서 메모리 코어내의 센스 앰프로의 기록 데이터의 전송은 공급된 컬럼 어드레스에 따라서 선택된 센스 앰프에 대하여 행해진다. 그리고, 최초의 전송이 행해지는 시각 t10에서부터 버스트 길이분의 2클록 후의 시각 tT11에, 다시 2비트의 기록 데이터가 전송된다. 이 데이터의 전송은 내부의 컬럼 어드레스 발생 회로(52)에 의해 최초의 컬럼 어드레스를 증분하여 생성된 컬럼 어드레스에 의해서, 선택된 센스 앰프에 대하여 행해진다. 또한, 버스트 기록 커맨드에 응답하여 제2 스테이지(200)내의 자동 리셋 회로(18)는 자동 리셋 동작을 행하지 않고서 센스 앰프의 활성화 상태를 계속한다.
상기한 바와 같이, 일단 버스트 기록 커맨드가 공급되면, 워드선과 센스 앰프를 활성화한 채로 내부에서 컬럼 어드레스가 자동적으로 생성되어, 그 생성된 어드레스에 의해 선택된 센스 앰프에, 버스트 길이분의 복수의 데이터가 독출·기록 버퍼 회로(36)로부터 활성화 상태의 센스 앰프에 병렬로 전송된다. 이 복수 데이터의 전송은 버스트 정지 커맨드(BurstSTOP)가 공급되어, 데이터가 제3 스테이지(300)로부터 메모리 코어(40)로 전송될 때까지 계속된다. 더구나, 그 전송 비율은 데이터 출력 회로의 제어 클록 주기의 버스트 길이배의 주기이다. 도 14의 예에서는 2클록(20ns)마다이다. 그리고, 버스트 정지 커맨드에 응답하여 자동 리셋 회로(18)는 워드선과 센스 앰프를 비활성화하여 프리차지 동작을 행한다. 또한, 컬럼 어드레스 발생 회로(52)의 증분 동작도 정지한다.
제2 실시 형태예의 기록 동작에서는 버스트 기록 커맨드가 공급되면, 그 후에는 내부 발생의 컬럼 어드레스를 이용하여 제3 스테이지의 회로에서부터 활성화 상태의 센스 앰프에 복수 데이터가 잇달아 전송된다. 제2 실시 형태예에서는 버스트 기록 커맨드가 공급되면, 제1 스테이지의 동작과 제2 스테이지의 워드선과 센스 앰프의 활성화 동작이 불필요하게 되어, 보다 빠른 비율로 데이터의 기록을 행할 수 있다. 도시하지 않았으나, 예컨대, 도 10, 11에서 나타낸 바와 같이 데이터용 클록의 주기를 짧게 하여 고속 기록을 행할 수 있다.
[제3 실시 형태예]
상기한 제1 및 제2 실시 형태예에서는 자동 리셋 동작을 행하지 않고서 센스 앰프의 활성화 상태를 계속하여 컬럼 액세스 모드로 하기 위해서, 특별한 커맨드를 설정했다. 그에 반해, 제3 실시 형태예에서는 특별한 커맨드를 이용하지 않고, 독출 커맨드 혹은 기록 커맨드에 계속해서 동일한 로우 어드레스를 동반하는 독출 커맨드 또는 기록 커맨드를 부여하고, 게다가, 그 커맨드를 부여하는 타이밍을 통상의 랜덤 액세스 동작의 사이클 타임보다 빠른 타이밍으로 행함으로써, 메모리 장치 내부에서 컬럼 액세스 모드로 이행하는 것을 판단시킨다. 그 때문에, 메모리 장치 내부에, 로우 어드레스를 래치하여 연속되는 로우 어드레스를 비교하는 회로를 설치한다.
도 15는 제3 실시 형태예의 FCRAM의 블럭도이다. 도 1과 동일한 부분에는 동일한 인용 번호를 부여했다. 도 15에 나타내는 바와 같이, 로우 어드레스(Radd)를 래치하는 로우 어드레스 래치 회로(54)와 연속되는 로우 어드레스를 비교하는 로우 어드레스 비교 회로(56)가 추가된다. 그리고, 로우 어드레스 비교 회로(56)의 비교 결과는 커맨드 디코더(14)에 공급되어, 커맨드 디코더(14)에서 그 비교 결과와 독출 커맨드 혹은 기록 커맨드가 연속되어 공급되었는가의 여부에 따라 자동 리셋 동작을 금지할지의 여부가 판정된다.
도 16은 제3 실시 형태예의 독출 동작의 타이밍 챠트도이다. 이 예도, 버스트 길이가 2인 예이다. 도면 중, 시각 t31에 어드레스 A를 동반하는 독출 커맨드(READ)가 공급된다. 그에 응답하여 제1 스테이지(100)에서는 커맨드 디코드가 행해지고, 제2 스테이지(200)가 워드선과 센스 앰프를 활성화한다. 그리고, 버스트 길이분(2비트)의 데이터(D1, D2)가 메모리 코어로부터 독출·기록 버퍼 회로(36)에 병렬로 전송된다.
그래서, 워드선이 비활성화되기 전의 빠른 타이밍 시각 t32로, 다음 독출 커맨드(READ)가 동일한 어드레스 A를 동반하여 공급된다. 그에 응답하여 로우 어드레스 비교 회로(56)가 동일한 로우 어드레스인 것을 검출하고, 또, 커맨드 디코더(14)가 동일한 독출 커맨드가 공급된 것을 검출한다. 그 결과, 시각 t31에서 공급된 커맨드에 대한 자동 리셋 동작이 금지되어, 워드선과 센스 앰프의 활성화 상태가 유지된다. 또한, 시각 t32의 독출 커맨드에 대응한 메모리 코어로부터 독출·기록 버퍼 회로(36)로의 데이터의 전송은 행해지지 않는다.
그리고, 최초의 독출 커맨드(t31)로부터 통상의 사이클 타임인 20ns 후의 시각 t33에 어드레스 B를 동반하여 독출 커맨드(READ)가 공급되면, 그 컬럼 어드레스에 대응하는 센스 앰프의 데이터(D1, D2)가 버스트 길이분(2비트)만큼 병렬로 독출·기록 버퍼 회로(36)에 전송된다. 이 경우에, 새로운 워드선의 활성화 및 센스 앰프의 활성화는 생략된다. 그리고, 독출 커맨드(t33)에 대응하는 자동 리셋 동작이 행해진다.
또, 도 16의 시각 t34에서 공급되는 독출 커맨드와 시각 t35에 공급되는 독출 커맨드가 동일한 로우 어드레스를 동반하는 경우는 로우 어드레스 비교 회로(56)에 의해 로우 어드레스가 일치된 판정 결과가 출력되지만, 독출 커맨드가 통상 간격보다 짧은 타이밍으로 공급되고 있지 않기 때문에, 각각의 독출 커맨드(t34, t35)에 대하여 자동 리셋 동작이 행해진다.
도 16의 독출 동작에서는 외부 클록(CLOCK)이 10ns 주기로 되어 있지만, 도 8의 예에서 나타낸 것과 같이 외부 클록(CLOCK)을 5ns 주기로 고속으로 하여 독출 커맨드도 5ns 사이클로 공급함으로써, 마찬가지로 고속 비율로 데이터를 출력하는 것이 가능하게 된다. 즉, 동일한 로우 어드레스를 갖는 독출 커맨드를 계속함으로써 제2 스테이지에서의 워드선과 센스 앰프의 활성화 시간을 절약하여 컬럼 액세스 동작에 의해 고속으로 데이터를 출력할 수 있다.
상기 제3 실시 형태예에 있어서의 동작은 도 18에 나타낸 타이밍 제어 회로군에 의해 제어된다. 어드레스 비교 회로(56)로부터 로우 어드레스가 일치하는 것을 검출하는 신호가 공급되면, 커맨드 디코더(14)는 신호 B를 활성화한다. 그에 따라, RAS 발생기(16)는 제어 신호(ΦB1)를 활성화하고, 그 후 오토 프리차지 동작을 금지한다.
이어서, 공급되는 커맨드에 응답하여 커맨드 디코더(14)는 신호 C를 활성화한다. 그리고, 그 독출 커맨드와 함께 공급되는 컬럼 어드레스(addB)에 대응하는 컬럼 게이트가 제어 신호(ΦC1)에 응답하여 생성되는 컬럼 게이트 제어 신호(ΦCL)의 타이밍으로 열려, 활성화 상태의 센스 앰프의 데이터가 독출 기록 버퍼(36)에 전송되어 출력된다. 이 컬럼 게이트를 여는 타이밍은 워드선이나 센스 앰프의 활성화를 동반하지 않기 때문에, 통상의 동작보다 빠른 타이밍으로 할 수 있다.
이 독출 커맨드에 있어서도 로우 어드레스가 일치한 경우는 커맨드 디코더(14)는 더욱 신호 B를 활성화한다. 이에 따라, 오토 프리차지 동작이 금지되어, 더욱 페이지 모드 동작이 계속된다. 로우 어드레스가 일치하지 않은 경우는 페이지 모드의 종료를 의미하고, 오토 프리차지 동작이 행하여진다.
도 17은 제3 실시 형태예에 있어서의 기록 동작의 타이밍 챠트도이다. 도 17에 나타내어진 기록 동작은 도 16의 독출 동작과 같은 식이다. 즉, 동일한 로우 어드레스를 동반하여 통상의 타이밍보다 빠른 타이밍으로 기록 커맨드(WRITE)가 연속해서 공급된 경우는 자동 리셋 동작을 행하지 않고서 워드선과 센스 앰프는 활성화 상태를 유지한다. 도 17 에서, 시각 t31에서 공급되는 어드레스 A를 동반하는 기록 커맨드(WRITE) 후에 시각 t31에서 공급되는 동일한 어드레스 A를 동반하는 기록 마스크(WRITE)가 공급되면, 도 16의 경우 같은 식으로 검출되어 시각 t31의 기록 커맨드에 대응하는 자동 리셋 동작이 행해지지 않는다. 그리고, 시각 t32의 기록 커맨드에 대응하는 기록은 행해지지 않고, 시각 t33의 기록 커맨드에 대응하는 기록이, 동일 워드선상의 다른 컬럼의 메모리 셀에 대하여 행해진다. 그리고, 그 후 자동 리셋이 행해진다.
시각 t34, t35에서 동일한 어드레스를 동반하는 기록 커맨드가 연속해서 공급되는 경우, 후속의 기록 커맨드가 통상과 같은 타이밍으로 공급되기 때문에 각각의 기록 커맨드에 대하여 자동 리셋 동작이 행해진다.
제3 실시 형태예의 기록 동작의 경우에도, 제2 스테이지의 동작이 단축된다. 따라서, 도 11에서 나타낸 것과 같이, 외부 클록을 고속 클록으로 하여 동일한 로우 어드레스를 동반하는 기록 커맨드를 5ns 후에 공급함으로써, 기록 데이터를 5ns 사이클로 공급하여 기록을 행할 수 있다.
또한, 시각 t33에서 또 동일한 로우 어드레스를 동반하는 기록 커맨드가 공급되는 경우는 또 자동 리셋이 행해지지 않고 센스 앰프의 활성화 상태가 유지되어, 더욱 컬럼 액세스 동작을 계속할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면 랜덤 어드레스 동작에 대하여 짧은 사이클 타임을 제공하는 FCRAM에 있어서, 독출 커맨드 또는 기록 커맨드에 대한 자동 리셋 동작을 행하지 않고, 다음 독출 커맨드 또는 기록 커맨드에 있어서 워드선과 센스 앰프의 활성화를 행하지 않고서 메모리 코어와 입출력 회로 사이의 데이터의 전송을 고속으로 행할 수 있다. 따라서, 동일 워드선상의 메모리 셀에 독출 또는 기록을 계속하는 경우에 고속 동작을 가능하게 한다. 그 경우, 센스 앰프의 활성화를 계속하여 버스트 길이분의 데이터를 한번에 병렬로 전송할 수 있어서, 종래의 페이지 모드나 버스트 모드와 비교하더라도, 보다 고속의 독출 및 기록을 행할 수 있다.
본 발명에 따르면, 랜덤 어드레스 동작을 고속화하고, 또한 동일 워드선상의 메모리 셀로의 독출 및 기록 동작도 더욱 고속화할 수 있는 FCRAM을 제공할 수 있다.
도 1은 FCRAM의 블럭도.
도 2는 FCRAM의 메모리 코어의 구성을 나타내는 회로도.
도 3은 병렬·직렬 변환 회로의 구성도.
도 4는 FCRAM의 독출 동작의 타이밍 챠트도.
도 5는 제1 실시 형태예의 FCRAM의 블럭도.
도 6은 제1 실시 형태예의 독출 동작의 타이밍 챠트도.
도 7은 제1 실시 형태예의 고속 데이터 출력의 독출 동작의 타이밍 챠트도.
도 8은 제1 실시 형태예의 다른 고속 데이터 출력의 독출 동작의 타이밍 챠트도.
도 9는 제1 실시 형태예의 기록 동작의 타이밍 챠트도.
도 10은 제1 실시 형태예의 고속 데이터 입력의 기록 동작의 타이밍 챠트도.
도 11은 제1 실시 형태예의 다른 고속 데이터 입력의 기록 동작의 타이밍 챠트도.
도 12는 제2 실시 형태예의 FCRAM의 블럭도.
도 13은 제2 실시 형태예의 독출 동작의 타이밍 챠트도.
도 14는 제2 실시 형태예의 기록 동작의 타이밍 챠트도.
도 15는 제3 실시 형태예의 FCRAM의 블럭도.
도 16은 제3 실시 형태예의 독출 동작의 타이밍 챠트도.
도 17은 제3 실시 형태예의 기록 동작의 타이밍 챠트도.
도 18은 타이밍 제어 회로군의 구성도.
도 19는 도 6의 동작을 행했을 때의 타이밍 제어 회로군의 동작 타이밍 챠트도.
도 20은 종래의 DRAM의 페이지 모드에서의 독출 동작을 나타내는 타이밍 챠트도.
도 21은 종래의 싱크로너스 DRAM(SDRAM)의 버스트(burst) 모드에서의 독출 동작을 나타내는 타이밍 챠트도.
〈도면의 주요부분에 대한 부호의 설명〉
100 : 제1 스테이지
200 : 제2 스테이지
300 : 제3 스테이지
SA : 센스 앰프
READA : 제1 독출 커맨드
READB : 제2 독출 커맨드
WRITEA : 제1 기록 커맨드
WRITEB : 제2 기록 커맨드
BurstREAD : 제2 독출 커맨드
BurstWRITE : 제2 기록 커맨드
BurstSTOP : 정지 커맨드
37 : 병렬 직렬 변환 회로
42 : 직렬 병렬 변환 회로
50 : 로우 어드레스 래치 회로
52 : 컬럼 어드레스 발생 회로
56 : 로우 어드레스 비교 회로

Claims (12)

  1. 커맨드 디코드를 행하는 제1 스테이지, 센스 앰프의 활성화를 행하는 제2 스테이지 및 데이터의 입출력을 행하는 제3 스테이지가 파이프 라인 구성을 이루고, 상기 센스 앰프와 제3 스테이지 사이에서 복수의 데이터를 병렬로 전송하는 메모리 장치에 있어서,
    제1 독출 또는 기록 커맨드에 응답하여 상기 제2 스테이지는 상기 센스 앰프와 상기 제3 스테이지 사이에서 데이터를 병렬 전송한 후에 상기 센스 앰프를 비활성화하여 리셋 동작을 행하고,
    제2 독출 또는 기록 커맨드에 응답하여 상기 제2 스테이지는 상기 센스 앰프와 상기 제3 스테이지 사이에서 데이터를 병렬 전송한 후에 상기 센스 앰프의 활성화를 계속하여 상기 리셋 동작을 행하지 않는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 제2 독출 또는 기록 커맨드 후에 공급되는 상기 제1 또는 제2 독출 또는 기록 커맨드에 응답하여, 상기 활성화 상태를 계속중인 센스 앰프와 상기 제3 스테이지 사이에서 데이터를 병렬 전송하는 것인 메모리 장치.
  3. 제1항에 있어서, 상기 제2 독출 또는 기록 커맨드 후에 공급되는 상기 제1 독출 또는 기록 커맨드에 응답하여 상기 활성화 상태를 계속중인 센스 앰프와 상기 제3 스테이지 사이에서 데이터가 병렬 전송된 후에, 상기 제2 스테이지는 상기 센스 앰프를 비활성화하여 상기 리셋 동작을 행하는 것인 메모리 장치.
  4. 삭제
  5. 제1항에 있어서, 상기 제1 독출 또는 기록 커맨드에 따라 공급된 로우 어드레스를 유지하는 로우 어드레스 래치 회로를 더 구비하는 것인 메모리 장치.
  6. 커맨드 디코드를 행하는 제1 스테이지, 센스 앰프의 활성화를 행하는 제2 스테이지 및 데이터의 입출력을 행하는 제3 스테이지가 파이프 라인 구성을 이루고, 상기 센스 앰프와 제3 스테이지 사이에서 복수의 데이터를 병렬로 전송하는 메모리 장치에 있어서,
    상기 제2 스테이지는 제1 독출 또는 기록 커맨드에 응답하여 데이터를 상기 센스 앰프와 상기 제3 스테이지 사이에서 병렬 전송한 후에, 상기 센스 앰프를 비활성화하여 리셋 동작을 행하고,
    상기 제2 스테이지는 제2 독출 또는 기록 커맨드에 응답하여 데이터를 상기 센스 앰프와 상기 제3 스테이지 사이에서 병렬 전송한 후에 상기 센스 앰프의 활성화를 계속하여 상기 리셋 동작을 행하지 않고, 컬럼 어드레스를 증분하여 데이터를 그 증분된 컬럼 어드레스에 대응하는 센스 앰프와 상기 제3 스테이지 사이에서 병렬 전송하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서, 상기 제2 독출 또는 기록 커맨드의 정지 커맨드에 응답하여 상기 제2 스테이지는 상기 증분된 컬럼 어드레스에 대응하는 센스 앰프와 상기 제3 스테이지 사이에서 데이터를 병렬 전송한 후에, 상기 센스 앰프를 비활성화하여 상기 리셋 동작을 행하는 것인 메모리 장치.
  8. 제6항에 있어서, 상기 제2 스테이지는 상기 컬럼 어드레스를 증분하는 컬럼 어드레스 발생 회로를 구비하는 것인 메모리 장치.
  9. 삭제
  10. 커맨드 디코드를 행하는 제1 스테이지, 센스 앰프의 활성화를 행하는 제2 스테이지 및 데이터의 입출력을 행하는 제3 스테이지가 파이프 라인 구성을 이루고, 상기 센스 앰프와 제3 스테이지 사이에서 복수의 데이터를 병렬로 전송하는 메모리 장치에 있어서,
    독출 또는 기록 커맨드에 응답하여 상기 제2 스테이지는 데이터를 상기 센스 앰프와 상기 제3 스테이지 사이에서 병렬 전송한 후에, 상기 센스 앰프를 비활성화하여 리셋 동작을 행하고,
    통상의 커맨드 사이클보다 짧은 타이밍으로 동일한 로우 어드레스를 동반하여 독출 또는 기록 커맨드가 연속해서 공급되었을 때, 상기 제2 스테이지는 상기 직전의 독출 또는 기록 커맨드에 상관없이 상기 센스 앰프의 활성화를 계속하여 상기 리셋 동작을 행하지 않는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서, 상기 제1 스테이지는 연속해서 공급되는 로우 어드레스를 비교하는 로우 어드레스 비교 회로를 구비하는 것인 메모리 장치.
  12. 삭제
KR10-1999-0035348A 1998-08-26 1999-08-25 고속 랜덤 액세스 가능한 메모리 장치 KR100523180B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP98-240722 1998-08-26
JP24072298 1998-08-26
JP99-221957 1999-08-05

Publications (2)

Publication Number Publication Date
KR20000017520A KR20000017520A (ko) 2000-03-25
KR100523180B1 true KR100523180B1 (ko) 2005-10-24

Family

ID=17063739

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0035348A KR100523180B1 (ko) 1998-08-26 1999-08-25 고속 랜덤 액세스 가능한 메모리 장치

Country Status (1)

Country Link
KR (1) KR100523180B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100872213B1 (ko) 2000-07-07 2008-12-05 모사이드 테크놀로지스, 인코포레이티드 메모리 소자에서의 읽기 명령 수행 방법
KR100510491B1 (ko) * 2002-10-07 2005-08-26 삼성전자주식회사 부분 활성화 구조를 가지고 페이지 모드 동작이 가능한반도체 메모리 장치 및 그 동작 방법

Also Published As

Publication number Publication date
KR20000017520A (ko) 2000-03-25

Similar Documents

Publication Publication Date Title
JP4043151B2 (ja) 高速ランダムアクセス可能なメモリデバイス
US6134169A (en) Semiconductor memory device
US6359813B1 (en) Semiconductor memory device having improved data transfer rate without providing a register for holding write data
US5754481A (en) Clock synchronous type DRAM with latch
KR20010040049A (ko) 리프레시를 자동으로 행하는 동적 메모리 회로
KR20000029407A (ko) 반도체 메모리 디바이스
US6337821B1 (en) Dynamic random access memory having continuous data line equalization except at address translation during data reading
KR20080036529A (ko) 저전력 디램 및 그 구동방법
KR20040022378A (ko) 리프레시 동작이 필요한 반도체 기억 장치
KR20020089990A (ko) 반도체 메모리 장치의 셀 데이타 보호회로
KR100438469B1 (ko) 반도체 집적 회로 메모리 및 버스 제어 방법
JPH11306758A (ja) 半導体記憶装置
KR100804875B1 (ko) 반도체 기억장치
JPH10162576A (ja) 半導体メモリ装置のカラム選択ラインイネーブル回路
US6535965B1 (en) Semiconductor memory device with fast masking process in burst write mode
KR100389750B1 (ko) 2개의 영역의 교번 액세스를 고속으로 실행할 수 있는반도체 기억 장치
KR100523180B1 (ko) 고속 랜덤 액세스 가능한 메모리 장치
US7027347B2 (en) Semiconductor memory device
US6973006B2 (en) Predecode column architecture and method
US7263026B2 (en) Semiconductor memory device and method for controlling the same
US6584027B2 (en) Semiconductor memory
JP4817477B2 (ja) 半導体記憶装置
KR20200119669A (ko) 반도체장치
US6845056B2 (en) Semiconductor memory device with reduced power consumption
KR100361862B1 (ko) 반도체 메모리장치 및 이의 센싱전류 감소방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130924

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150918

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160921

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee