KR20010040049A - 리프레시를 자동으로 행하는 동적 메모리 회로 - Google Patents

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KR20010040049A
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Abstract

본 발명은 메모리 컨트롤러에 의한 리프레시 관리를 불필요하게 한 동적 메모리 회로를 제공하는 것을 목적으로 한다.
본 발명의 동적 메모리 회로에서는, 커맨드에 따른 1개의 외부 동작 사이클(EOC)에 대하여, 제1 및 제2 내부 동작 사이클(IOC1, IOC2)을 할당하여 제1 내부 동작 사이클에서 상기 커맨드에 대응하는 내부 동작을 행하고, 제2 내부 동작 사이클에서 리프레시 신호에 응답하는 리프레시 동작을 행한다. 본 발명에 따르면, 리프레시 동작(REF)은 메모리 회로 내부에서 발생하는 리프레시 신호에 응답하여 행해지기 때문에, 메모리 컨트롤러는 메모리 회로에 대하여 리프레시 커맨드를 공급할 필요가 없어 리프레시 동작의 관리 부담을 없앨 수 있다. 더욱이, 리프레시 동작은 외부 동작 사이클(EOC)내의 한쪽 내부 동작 사이클(IOC2)에서 행해지고, 다른 쪽 내부 동작 사이클(IOC1)은 메모리 컨트롤러로부터의 커맨드에 응답하는 동작에 이용되기 때문에, 메모리 컨트롤러는 메모리 회로의 리프레시 타이밍을 고려하지 않고, 독출이나 기록 등의 커맨드를 공급할 수 있다.

Description

리프레시를 자동으로 행하는 동적 메모리 회로{DYNAMIC MEMORY CIRCUIT WITH AUTOMATIC REFRESH FUNCTION}
본 발명은 동적 RAM 등의 데이터의 기억 유지에 리프레시 동작을 필요로 하는 메모리 회로에 관한 것으로, 특히, 리프레시를 자동적으로 실시하고, 외부로부터의 리프레시 지시를 필요로 하지 않는 동적 메모리 회로에 관한 것이다.
동적 RAM(DRAM)은 대용량의 메모리 디바이스로서 널리 보급되고 있지만, 1트랜지스터와 1커패시터로 이루어지는 휘발성 메모리 셀을 이용하고 있기 때문에, 기억을 유지하기 위해서는 정기적인 리프레시가 필요하게 된다.
일반적으로, 리프레시에는 통상 모드에 있어서 외부로부터의 커맨드에 응답하여 실시되는 오토 리프레시와, 파워 다운 모드시에 메모리 디바이스가 자동적으로 실시하는 셀프 리프레시가 있다.
이들 리프레시를 설명하기 전에 종래의 동기형 동적 메모리 회로의 구성을 설명한다. 도 24는 종래의 동기형 동적 메모리 회로의 구성을 도시한 도면이다. 도 24에 도시된 메모리 회로는 메모리 코어인 2개의 메모리 뱅크(BANK0, BANK1)를 갖는다. 이들 메모리 뱅크에 공통으로, 주변 회로로서, 클록 인에이블 신호(CKE)의 상태에 따라 외부로부터의 클록(CLK)을 입력하고 내부의 블록으로 내부 클록(CLK1)을 공급하는 클록 입력 버퍼(10)와, 외부로부터의 커맨드 입력 CMD를 취입하여 디코드하는 커맨드 디코더(12)와, 외부로부터의 어드레스를 취입하는 어드레스 버퍼(14)와, 데이터 입출력 단자(DQ)에 데이터를 출력 또는 입력하는 데이터 입출력 버퍼/레지스터(16)와, 셀프 리프레시 커맨드(S-REF)에 응답하여 내부 셀프 리프레시 신호(S-REF1)를 생성하는 셀프 리프레시 제어부(18)와, 리프레시 어드레스 카운터(22)가 설치된다.
또한, 각 메모리 뱅크내에는 메모리 셀 어레이(MC)와, 로우 디코더(RDEC)와, 감지 증폭기(SA)와, 칼럼 디코더(CDEC)를 갖는 복수의 블록(BLK)과, 블록(BLK)에 공통으로 설치된 커맨드 래치(24)와, 커맨드 래치(24)로부터의 각종 커맨드(RD, WR, REF)에 응답하여 블록에 대응하는 제어 신호를 공급하는 제어 회로(26)와, 리프레시 어드레스 카운터(22)로부터의 리프레시 어드레스(Ref.Add)와 어드레스 버퍼(14)로부터의 외부 어드레스(E-Add) 중 어느 하나를 선택하는 셀렉터(28)가 설치된다. 또한, 블록(BLK)은 데이터 버스(DB), 감지 버퍼/기록 증폭기(SB/WA)를 통해 뱅크에 공통의 입출력 데이터 버스(I/ODB)에 접속된다.
오토 리프레시는 독출 또는 기록이 행해지는 통상 모드시에 있어서, 외부 커맨드에 응답하여 행해진다. 그 경우, 리프레시는 메모리 셀(MC)을 선택하고 감지 증폭기(SA)에서 그 정보를 증폭하여 메모리 셀에 재기록하는 순서이다. 따라서, 리프레시 중에는 그 메모리 셀 블록에 기록 또는 독출 동작을 지시하는 것은 불가능하다. 이 때문에, 통상 모드에 있어서는, 리프레시 동작과 독출 또는 기록 동작이 충돌하는 일이 없도록 외부로부터의 오토 리프레시 커맨드에 응답하여 리프레시 동작을 행한다. 단, 리프레시를 행하는 메모리 셀을 선택하는 어드레스는 메모리 디바이스 내부에서 자동적으로 발생된다. 이것이 오토 리프레시이다.
구체적으로는, 도 24의 종래예에 있어서, 외부로부터 오토 리프레시 커맨드(A-REF)가 들어오면 커맨드 래치(24)에 리프레시 신호(REF)가 래치되고, 그 리프레시 신호(REF)에 기초하여 제어 회로(26)가 리프레시 동작을 제어한다. 리프레시 어드레스는 리프레시 어드레스 카운터(22)에 의해 자동적으로 발생되고, 리프레시시에는 제어 회로(26)로부터 공급되는 선택 신호(SEL)에 응답하여 셀렉터(28)가 리프레시 어드레스를 선택하여 메모리 블록(BLK)에 공급한다. 리프레시 어드레스 카운터(22)는 리프레시할 때마다 카운트 업된다.
한편, 셀프 리프레시는 파워 다운 모드시에 있어서, 디바이스가 자동적으로 행하는 리프레시이다. 파워 다운 모드에 있어서는, 메모리 디바이스는 입력 버퍼(10, 12, 14)를 비활성화하고, 외부로부터의 입력 신호의 취입을 정지하는 동시에 내부로의 클록(CLK1)의 공급도 정지한다. 이 상태에 있어서, 정기적으로 리프레시할 필요가 있다. 그래서, 셀프 리프레시 제어부(18)는 파워 다운을 지시하는 클록 인에이블 신호(CKE)에 의해 디바이스가 파워 다운 상태가 되면, 그 동작을 개시한다. 셀프 리프레시 제어부(18)는 디바이스에 탑재된 발진기(20)가 소정의 주기로 발생하는 타이밍 신호에 응답하여 셀프 리프레시 지시 신호(S-REF1)를 발생하고, 그 신호(S-REF1)에 기초하여 제어 회로(26)가 리프레시 동작을 제어한다. 리프레시 어드레스 카운터(22) 및 셀렉터(28)의 동작은 오토 리프레시와 동일하다.
이러한 메모리 디바이스(DRAM)를 컴퓨터 시스템에 탑재하는 경우, 이 리프레시는 하나의 곤란성을 갖는다. 특히, 통상 동작 모드시에서의 오토 리프레시에 관해서는 메모리 디바이스를 제어하는 컨트롤러 디바이스가 메모리 디바이스의 리프레시 시기를 관리하고, 정기적으로 리프레시 커맨드를 공급해야 한다. 이러한 제어는 컨트롤러 디바이스에 있어서 부담이 된다.
더욱이, 메모리 컨트롤러는, 오토 리프레시 기간 중에는 독출 또는 기록 커맨드를 발행할 수 없기 때문에, 시스템에 있어서의 고속화의 하나의 폐해이기도 하였다.
이러한 과제를 해결하는 것으로서, 일본 특허 공개 공보 소화 61-71494에는 기록 또는 독출 동작의 1개의 사이클을 2개의 시간대로 분할하여, 그 한쪽 시간대에 기록 또는 독출 동작을 행하고, 나머지 다른 쪽 시간대에 리프레시 동작을 행하는 것이 개시되어 있다. 그러나, 여기에 기재되어 있는 반도체 기억 장치는 비교적 동작 속도가 느리고, 최근의 동기형 메모리 디바이스에 단순히 적용할 수는 없다.
공급되는 클록에 동기하여 커맨드 사이클이 제어되는 동기형의 메모리 디바이스(SDRAM)에서는, 메모리 코어의 활성화나 독출 또는 기록 동작은 전부 공급되는 커맨드에 의해 제어되고, 또 클록에 동기하여 행해진다. 또한, 그 동작 사이클은 고속이다. 따라서, 통상 동작 모드 기간에서는, 상기한 바와 같이, 임의의 타이밍으로 공급되는 독출이나 기록 커맨드에 응답할 수 있도록, 메모리 디바이스가 자발적으로 리프레시 동작을 행하는 것이 금지되어 있다. 그 결과, 메모리 컨트롤러측이 통상 동작 모드 기간 중의 리프레시의 제어를 행하고, 소정의 타이밍으로 오토 리프레시 커맨드를 공급하고 있다.
더욱이, 동기형 메모리 디바이스에서는 독출 동작과 기록 동작은 반드시 동일한 타이밍으로 제어되는 것은 아니다. 따라서, 상기 선행 기술과 같이, 2개의 시간대의 한쪽 시간대에서 독출 또는 기록 동작을 실행하고, 다른 쪽 시간대에서 리프레시 동작을 실행하는 것은 곤란하다.
그래서, 본 발명의 목적은 메모리 컨트롤러에 의한 리프레시 제어를 불필요하게 하는 동적 메모리 회로를 제공하는 것에 있다.
더욱이, 본 발명의 목적은 통상 동작 모드시에 있어서도, 리프레시 동작을 내부에서 자동적으로 행할 수 있는 동적 메모리 회로를 제공하는 것에 있다.
더욱이, 본 발명의 목적은 리프레시 동작에 의해 시스템상의 고속화가 방해되지 않는 동적 메모리 회로를 제공하는 것에 있다.
더욱이, 본 발명의 목적은 신규의 내부 동작 사이클을 가지며, 리프레시 동작을 내부에서 자동적으로 행할 수 있는 동적 메모리 회로를 제공하는 것에 있다.
도 1은 본 발명이 적용되는 바람직한 메모리 코어의 동작을 도시한 타이밍 차트도.
도 2는 제1 실시예에 있어서의 동작 개략도.
도 3은 제1 실시예에 있어서의 메모리 회로의 구성도.
도 4는 제1 실시예에 있어서의 내부 동작의 타이밍 차트도.
도 5는 제1 실시예에 있어서의 리프레시 커맨드 발생 회로의 회로도.
도 6은 제2 실시예의 동작도.
도 7은 제2 실시예에 있어서의 메모리 회로의 구성도.
도 8은 제2 실시예에 있어서의 내부 동작의 타이밍 차트도.
도 9는 제3 실시예의 동작도.
도 10은 제3 실시예에 있어서의 메모리 회로의 구성도.
도 11은 제3 실시예에 있어서의 내부 동작의 타이밍 차트도.
도 12는 제4 실시예에 있어서의 메모리 회로의 구성도.
도 13은 클록 체배 회로의 제1 회로예 및 그 동작을 도시한 도면.
도 14는 클록 체배 회로의 제2 회로예 및 동작을 도시한 도면.
도 15는 제5 실시예의 동작도.
도 16은 제5 실시예에 있어서의 메모리 회로의 구성도.
도 17은 제5 실시예에 있어서의 내부 동작의 타이밍 차트도.
도 18은 제5 실시예에 있어서의 리프레시 커맨드 발생 회로의 회로도.
도 19는 제6 실시예에 있어서의 메모리 회로의 구성도.
도 20은 제6 실시예에 있어서의 내부 동작의 타이밍 차트도.
도 21은 제7 실시예에 있어서의 리프레시 커맨드 발생 회로의 회로도.
도 22는 제7 실시예에 있어서의 메모리 회로의 구성도.
도 23은 제7 실시예에 있어서의 내부 동작의 타이밍 차트도.
도 24는 종래의 동기형 동적 메모리 회로의 구성을 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
EOC: 외부 동작 사이클
IOC1, IOC2: 제1, 제2 내부 동작 사이클
BANK: 메모리 코어, 뱅크
BLK: 블록
READ, WRITE: 독출 커맨드, 기록 커맨드
RD, WR: 독출 커맨드(신호), 기록 커맨드(신호)
REF1: 리프레시 타이머 신호
REF: 내부 리프레시 커맨드
상기 목적을 달성하기 위해 본 발명의 제1 측면에서는, 동적 메모리 회로에 있어서, 커맨드에 따른 1개의 외부 동작 사이클에 대하여 제1 및 제2 내부 동작 사이클을 할당하여 메모리 코어는 제1 내부 동작 사이클에서 상기 독출 커맨드에 대응하는 독출 동작을 행하고, 제2 내부 동작 사이클에서 리프레시 커맨드에 응답하는 리프레시 동작을 행한다. 또한, 제1 내부 동작 사이클에서 리프레시 커맨드에 응답하는 리프레시 동작을 행하고, 제2 내부 동작 사이클에서 기록 커맨드에 대응하는 기록 동작을 행한다. 더욱이, 보다 바람직하게는, 기록 및 독출 커맨드가 입력되어 있지 않은 경우는, 어느 빠른 쪽의 내부 동작 사이클에서 리프레시 동작을 행한다. 그리고, 메모리 회로내에, 리프레시 시기에 상기 리프레시 신호를 발생하는 리프레시 커맨드 발생 회로를 설치한다.
상기 제1 측면의 발명에 따르면, 리프레시 동작은 메모리 회로 내부에서 발생한 리프레시 신호에 응답하여 행해지기 때문에, 메모리 컨트롤러는 메모리 회로에 대하여 리프레시 커맨드를 공급할 필요가 없어 리프레시 동작의 관리 부담을 없앨 수 있다. 더욱이, 리프레시 동작은 외부 동작 사이클내의 한쪽 내부 동작 사이클에서 행해지고, 다른 쪽 내부 동작 사이클은 메모리 컨트롤러로부터의 커맨드에 응답하는 동작에 이용되기 때문에, 메모리 컨트롤러는 메모리 회로의 리프레시 타이밍을 고려하지 않고, 독출이나 기록 등의 커맨드를 공급할 수 있다. 또한, 리프레시 시기에 따라 커맨드에 대응하는 내부 동작이 지연되는 일은 없다.
그리고, 메모리 코어는 비교적 빠르게 실행할 수 있는 독출 동작을 제1 내부 동작 사이클에서 행하고, 기록 데이터의 입력후 비교적 느리게 밖에 실행할 수 없는 기록 동작을 제2 내부 동작 사이클에서 행하며, 더욱이, 독출 동작의 경우는 제2 내부 동작 사이클에서 리프레시 동작을 행하고, 기록 동작의 경우는 제1 내부 동작 사이클에서 리프레시 동작을 행한다.
본 발명의 제2 측면에서는, 동적 메모리 회로에 있어서, 메모리 코어를 논리적으로 복수의 블록, 예컨대, 제1 및 제2 블록으로 구성한다. 그리고, 커맨드에 따른 1개의 외부 동작 사이클에 대하여, 제1 및 제2 내부 동작 사이클을 할당한다. 외부로부터의 1개의 커맨드(독출이나 기록)에 응답하여 제1 내부 동작 사이클에서는 제1 블록에 대하여 그 커맨드를 실행하고, 제2 내부 동작 사이클에서는 제2 블록에 대하여 그 커맨드를 실행한다. 한편, 내부에서 발생하는 리프레시 신호에 응답하여 제2 내부 동작 사이클에서 제1 블록에 대한 리프레시를 실행하고, 제1 내부 동작 사이클에서 제2 블록에 대한 리프레시를 실행한다.
상기 제2 측면에 따르면, 외부 커맨드에 응답하여 제1 및 제2 내부 동작 사이클 각각으로 제1 및 제2 블록에서 커맨드를 실행하기 때문에, 고속성이 손상되는 일은 없다. 그리고, 제1 및 제2 블록에서는 커맨드에 대한 동작을 행하고 있지 않은 내부 동작 사이클을 이용하여 리프레시 신호에 응답하는 리프레시 동작을 실행하기 때문에, 커맨드에 대응하는 동작과 리프레시 동작이 충돌을 일으키는 일은 없다. 이 경우도, 메모리 컨트롤러는 메모리 회로의 리프레시를 관리할 필요가 없으며, 리프레시 동작을 고려하지 않고 통상의 커맨드를 발행할 수 있다.
본 발명의 제3 측면은, 휘발성 메모리 셀을 가지며, 소정의 타이밍으로 리프레시 동작이 행해지는 동적 메모리 회로에 있어서,
독출 커맨드와 기록 커맨드를 포함하는 동작 커맨드에 따른 1개의 외부 동작 사이클에 대하여, 제1 및 제2 내부 동작 사이클이 할당되고,
상기 메모리 셀을 갖는 메모리 코어와,
소정의 타이밍으로 발생하는 리프레시 신호에 응답하여 리프레시 커맨드를 발생하는 리프레시 커맨드 발생 회로를 가지며,
상기 메모리 코어는 상기 독출 커맨드에 응답하여 상기 제1 내부 동작 사이클에서 독출 동작을 행하고, 그것에 계속되는 상기 제2 내부 동작 사이클에서 상기 리프레시 커맨드에 응답하는 리프레시 동작을 행하며,
더욱이, 상기 메모리 코어는 상기 기록 커맨드에 응답하여 상기 제1 내부 동작 사이클에서 상기 리프레시 커맨드에 응답하는 리프레시 동작을 행하고, 상기 제2 내부 동작 사이클에서 기록 동작을 행하는 것을 특징으로 한다.
본 발명의 제4 측면은, 휘발성 메모리 셀을 가지며, 소정의 타이밍으로 리프레시 동작이 행해지는 동적 메모리 회로에 있어서,
동작 커맨드에 따른 1개의 외부 동작 사이클에 대하여 복수의 내부 동작 사이클이 할당되고,
상기 메모리 셀을 포함하는 복수의 메모리 블록을 갖는 메모리 코어와,
소정의 타이밍으로 발생하는 리프레시 신호에 응답하여 리프레시 커맨드를 발생하는 리프레시 커맨드 발생 회로를 가지며,
상기 메모리 코어는,
동작 커맨드에 응답하여 상기 복수의 메모리 블록에 있어서의 상기 동작 커맨드에 대응하는 내부 동작을 상기 복수의 내부 동작 사이클에서 각각 행하고,
상기 리프레시 커맨드에 대응하는 리프레시 동작을 상기 메모리 블록에 있어서, 대응하는 내부 동작이 행해지고 있지 않은 내부 동작 사이클에서 행하는 것을 특징으로 한다.
더욱이, 본 발명의 제5 측면은, 휘발성 메모리 셀을 가지며, 소정의 타이밍으로 리프레시 동작이 행해지는 동적 메모리 회로에 있어서,
동작 커맨드에 따른 1개의 외부 동작 사이클에 대하여 2N(N은 1이상의 정수)의 내부 동작 사이클이 할당되고,
상기 메모리 셀을 각각 포함하는 제1 및 제2 메모리 블록을 갖는 메모리 코어와,
소정의 타이밍으로 발생하는 리프레시 신호에 응답하여 리프레시 커맨드를 발생하는 리프레시 커맨드 발생 회로를 가지며,
상기 메모리 코어는,
동작 커맨드에 응답하여 상기 제1 및 제2 메모리 블록의 상기 동작 커맨드에 대응하는 내부 동작을 상기 2N의 내부 동작 사이클에서 각각 행하고,
상기 리프레시 커맨드에 대응하는 리프레시 동작을 상기 메모리 블록에 있어서, 대응하는 내부 동작이 행해지고 있지 않은 내부 동작 사이클에서 행하는 것을 특징으로 한다.
상기 본 발명의 제5 측면은 메모리 코어내에 2M개의 메모리 블록을 가져도 좋다.
상기 발명에 있어서, 보다 바람직한 실시예는, 상기 메모리 코어는 워드선과 그것에 교차하는 비트선과, 그 비트선에 접속되는 감지 증폭기와, 그 워드선 및 비트선의 교차 위치에 배치된 상기 메모리 셀을 가지며, 상기 메모리 코어는 상기 동작 커맨드에 응답하여 상기 내부 동작 사이클내에서 상기 워드선 및 감지 증폭기를 활성화하고 그 후 상기 비트선을 프리차지하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 이러한 실시예가 본 발명의 기술적 범위를 제한하지는 않는다.
도 1은 본 발명이 적용되는 바람직한 메모리 코어의 동작을 도시한 타이밍 차트도이다. 메모리 코어는 후술하는 바와 같이, 복수의 워드선과 그것에 교차하는 복수의 비트선과, 이들의 교차 위치에 배치되는 복수의 메모리 셀과, 비트선에 접속되는 감지 증폭기를 갖는다. 본 실시예의 메모리 회로는 외부로부터 공급되는 클록에 동기하여 커맨드에 대응하는 내부 동작이 실행되는 동기형 메모리 디바이스이다.
특히, 바람직한 메모리 회로는, 예컨대, 본 출원인이 별도 제안하고 있는 FCRAM(Fast Cycle RAM)이며, 국제 특허 출원 WO98/56004에 개시되어 있는 메모리 회로이다. 도 1은 이러한 메모리 회로의 메모리 코어의 동작을 도시한 도면이다.
도 1에 도시된 바와 같이, 외부 클록(CLK)에 동기하여 공급되는 독출이나 기록 등의 동작 커맨드에 응답하여 각 동작 커맨드에 대한 동작 사이클(Ts)내에 메모리 코어를 활성화하여 워드선(WL)이 상승되는 기간 T1과, 감지 증폭기를 활성화하여 동작 커맨드(CMD)에 대응하는 독출 또는 기록을 행하는 기간 T2와, 자동적으로 감지 증폭기를 비활성화하고 비트선(BL) 등의 프리차지를 행하는 기간 T3이 포함된다. 그리고, 독출 커맨드에 대한 독출 데이터(D-a, D-b)의 출력은 다음 동작 사이클 중에 행해진다. 이와 같이, 동작 커맨드에 응답하여 1개의 동작 사이클내에서 상기 3개의 기간이 종료함으로써, 커맨드 사이클을 짧게 할 수 있고, 랜덤 액세스에 대한 액세스 시간을 짧게 할 수 있다.
[제1 실시예]
도 2는 제1 실시예에 있어서의 동작 개략도이다. 제1 실시예에서는 커맨드(CMD)에 따른 1개의 외부 동작 사이클(EOC)에 대하여, 제1 및 제2 내부 동작 사이클(IOC1, IOC2)을 할당하여 제1 내부 동작 사이클(IOC1)에서 상기 커맨드에 대응하는 내부 동작(READ, WRITE)을 행하고, 제2 내부 동작 사이클(IOC2)에서 내부 리프레시 커맨드에 응답하는 리프레시 동작(REF)을 행한다. 그리고, 후술하는 바와 같이, 메모리 회로내에, 리프레시 시기에 내부 리프레시 커맨드를 발생하는 리프레시 커맨드 발생 회로를 설치한다.
더욱이, 제1 실시예에서는, 동작 커맨드가 공급되어 있지 않으면, 제1 및 제2 내부 동작 사이클(IOC1, IOC2) 중 어느 빠른 쪽의 내부 동작 사이클에서 리프레시 동작이 행해진다.
도 2에 도시된 예에서는, 커맨드(CMD)는 외부 클록(CLK)의 2 클록 사이클마다 공급된다. 따라서, 외부 동작 사이클(EOC)은 2 클록 사이클로 설정되어 있다. 더욱이, 제1 및 제2 내부 동작 사이클(IOC1, IOC2)은 1 클록 사이클로 설정되어 있다. 예컨대, 시간 t0의 클록(CLK)의 상승 에지에 동기하여 공급되는 독출 커맨드(READ-a)에 응답하여 그것에 계속되는 제1 내부 동작 사이클(IOC1)에서 독출 동작(READ-a)이 실행된다. 이 제1 내부 동작 사이클(IOC1)내에서, 도 1에서 설명한 바와 같이, 메모리 코어는 활성화되고, 독출 동작이 행해지며, 자동 프리차지가 행해진다. 그리고, 그것에 계속되는 제2 내부 동작 사이클(IOC2)에서 데이터 입출력 단자(DQ)로부터 데이터(Qa)가 출력된다. 따라서, 이 예에서는, 리드 레이턴시(Read Latency)는 2이다.
또한, 시간 t2의 클록(CLK)의 상승 에지에 동기하여 공급되는 독출 커맨드(READ-b)에 응답하여 제1 내부 동작 사이클(IOC1)에서 독출 동작(READ-b)이 실행되고, 그것에 계속되는 제2 내부 동작 사이클(IOC2)에서 독출 데이터(Qb)가 데이터 입출력 단자(DQ)로부터 출력된다. 더욱이, 시간 t4에서는 동작 커맨드는 공급되지 않는다. 그리고, 시간 t6의 클록(CLK)의 상승 에지에 동기하여 공급되는 기록 커맨드(WRITE-c)에 응답하여 제1 내부 동작 사이클(IOC1)에서 기록 동작(WRITE-c)이 기록 데이터(Dc)에 대하여 행해진다. 따라서, 이 예에서는 라이트 레이턴시는 1이다.
이상과 같이, 제1 내부 동작 사이클(IOC1)에서 동작 커맨드(CMD)에 대응하는 내부 동작이 실행된다.
한편, 제2 내부 동작 사이클(IOC2)에서는, 디바이스 내부에서 발생하는 리프레시 신호에 응답하는 리프레시 동작이 적절하게 행해진다. 도 2의 예에서는, 시간 t1에 계속되는 제2 내부 동작 사이클(IOC2)에서 최초의 리프레시 동작(REF-0)이 행해지고, 시간 t5에 계속되는 제2 내부 동작 사이클(IOC2)에서 2번째의 리프레시 동작(REF-1)이 행해진다.
또한, 라이트 레이턴시가 1이므로, 시간 t4에 있어서, 기록 커맨드(WRITE)를 부여할 수 없다. 즉, 시간 t4에서는, 아직 앞 사이클의 독출 데이터(Qb)가 데이터 입출력 단자(DQ)로부터 출력중이므로, 시간 t4의 타이밍으로 기록 데이터를 부여하면, 충돌을 일으키기 때문이다. 따라서, 시간 t6까지 대기하여 기록 커맨드(WIRTE-c)가 부여되고 있다.
도 3은 제1 실시예에 있어서의 메모리 회로의 구성도이다. 도 24의 종래예와 대응하는 부분에는 동일한 인용 번호를 부여하고 있다. 도 3에 있어서, 외부 클록(CLK)을 취입하는 입력 버퍼(10), 커맨드 디코더(12), 어드레스 버퍼(14), 데이터 입출력 버퍼/레지스터(16), 리프레시 어드레스 카운터(22)는 종래예와 같다. 또한, 메모리 코어인 메모리 뱅크(BANK0, BANK1)내의 구성에 대해서도 메모리 블록(BLK), 로우 디코더(RDEC), 메모리 셀 어레이(MC), 감지 증폭기(SA), 칼럼 디코더(CDEC), 데이터 버스(DB), 감지 버퍼/기록 증폭기(SB/WA), 셀렉터(28), 커맨드 래치(24) 등도 같다. 메모리 셀 어레이(MC)내에는 복수의 비트선(BL)과 복수의 워드선(WL)이 교차하도록 배치되고, 이들 교차 위치에 1트랜지스터와 1커패시터로 이루어지는 메모리 셀이 배치된다.
도 3에 도시된 메모리 회로는 리프레시 타이밍마다 리프레시 신호(REF1)를 생성하는 리프레시 타이머(21)와, 리프레시 커맨드 발생 회로(25)를 새롭게 갖는다. 리프레시 커맨드 발생 회로(25)는 통상 동작 모드시 및 파워 다운 모드시에 있어서, 리프레시 타이머(21)가 발생하는 리프레시 타이머 신호(REF1)에 응답하여 커맨드 래치(24)가 생성하는 독출 신호(RD)나 기록 신호(WR)의 상태를 확인하여 어느 쪽의 내부 동작도 행해지고 있지 않을 때에 내부 리프레시 커맨드(REF)를 발생한다. 이 내부 리프레시 커맨드(REF)에 응답하여 제어 회로(26)는 리프레시 어드레스가 지정하는 어드레스 메모리 블록(BLK)에 대하여, 리프레시 동작을 실행시킨다.
도 4는 제1 실시예에 있어서의 내부 동작의 타이밍 차트도이다. 도 4를 참조하면서, 내부 동작에 대해서 상술한다. 전제로서, 커맨드 래치(24)는 커맨드 디코더(12)가 생성하는 내부 커맨드(CMD1)를 제1 내부 동작 사이클(IOC1) 동안만큼 유지한다. 따라서, 독출 신호(RD)나 기록 신호(WR)는 제1 내부 동작 사이클(IOC1)의 기간만큼 H 레벨이 된다. 또한, 제어 회로(26)는 독출 신호(RD), 기록 신호(WR) 및 내부 리프레시 커맨드(REF)에 응답하여 메모리 블록(BLK)에 대하여 각각의 내부 동작을 행하게 한다. 또한, 리프레시 커맨드 발생 회로(25)는 내부 리프레시 커맨드(REF)를 발생할 때마다 카운트 업 신호(S1)를 발생하고, 그것에 응답하여 리프레시 어드레스 카운터(22)가 리프레시 어드레스(RAdd)를 인크리먼트한다.
도 4를 참조하여 독출 커맨드와 리프레시 시기가 중복된 경우의 케이스 1에 대해서 설명한다. 최초의 독출 커맨드(RDa)에 응답하여 커맨드 래치(24)는 뱅크 선택 어드레스(BAdd)가 자기 뱅크 어드레스의 경우에, 독출 신호(RD= H 레벨)를 제1 내부 동작 사이클에 대응하는 1 클록 주기만큼 유지한다. 이 독출 신호(RD)에 응답하여 제어 회로(26)에 의해 통상의 독출 동작(a)이 실행되고, 다음 클록 사이클(내부 동작 사이클)에서 데이터 입출력 단자(DQ)로부터 독출 데이터(Qa)가 출력된다.
상기 독출 동작(a)이 실행되고 있을 때에, 리프레시 타이머(21)가 리프레시해야 할 시기에 도달한 것을 검출하여 리프레시 타이머 신호(REF1)를 H 레벨로 한다. 그 리프레시 타이머 신호(REF1)의 H 레벨에 응답하여 리프레시 커맨드 발생 회로(25)는 내부의 리프레시 플래그(RFL)를 H 레벨로 하여 독출 동작이 종료할 때까지 대기한다. 리프레시 커맨드 발생 회로(25)는 그 리프레시 플래그(RFL)가 H 레벨이고, 또 커맨드 래치(24)가 유지하는 독출 신호(RD) 및 기록 신호(WR)가 모두 L 레벨인 것을 검출하면, 내부 리프레시 커맨드(REF)를 H 레벨로 한다. 단, 리프레시 커맨드 발생 회로(25)는 리프레시 커맨드(RAdd)가 자기 뱅크를 선택하고 있는 경우에만, 상기 내부 리프레시 커맨드(REF)를 H 레벨로 한다. 또한, 내부 리프레시 커맨드(REF)는 제2 내부 동작 사이클(1 클록 사이클) 기간만큼 H 레벨로 된다.
제어 회로(26)는 내부 리프레시 커맨드(REF)에 응답하여 리프레시 어드레스(RAdd0)에 대응하는 블록(BLK)에 리프레시 동작을 실행시킨다. 이 리프레시 동작은 제2 내부 동작 사이클(1 클록 사이클)내에 종료한다. 리프레시 동작이 종료하면, 카운트 업 신호(S1)가 발생하고, 그것에 응답하여 리프레시 어드레스 카운터(22)가 리프레시 어드레스(RAdd)를 인크리먼트한다.
다음에, 독출 커맨드(RDb, RDc) 각각에 대해서도 제1 내부 동작 사이클내에서 대응하는 독출 동작(b, c)이 실행되고, 그것에 계속되는 제2 내부 동작 사이클에서 데이터 입출력 단자(DQ)로부터 독출 데이터(Qb, Qc)가 출력된다.
케이스 2도 케이스 1과 같이 독출 커맨드와 리프레시 시기가 중복된 경우이며, 마찬가지로 하여 독출 커맨드(RDd)에 대응하는 독출 동작이 제1 내부 동작 사이클에서 실행된다. 이 실행중에 리프레시 타이머 신호(REF1)가 발생하면, 리프레시 커맨드 발생 회로(25)는 내부의 리프레시 플래그(RFL)를 H 레벨로 하고, 대기한다. 그리고, 독출 신호(RD)와 기록 신호(WR) 모두가 L 레벨이고, 리프레시 어드레스(RAdd1)가 자기 뱅크를 선택하고 있는 경우에, 다음 제2 내부 동작 사이클에서 리프레시 커맨드 발생 회로(25)가 내부 리프레시 커맨드(REF: H 레벨)를 발생한다. 그것에 응답하여 리프레시 동작이 실행된다.
케이스 3인 경우는 기록 커맨드(WRg)가 공급될 때에 리프레시 시기가 중복된 경우로서, 기록 커맨드가 공급되기 직전에 리프레시 타이머 신호(REF1)가 발생하고, 리프레시 플래그(RFL)가 H 레벨 상태로 되어 있다. 그러나, 커맨드 래치(24)가 기록 신호(WR)를 H 레벨로 하여 내부 기록 동작중인 것을 나타내고 있으므로, 리프레시 커맨드 발생 회로(25)는 기록 동작(g)이 종료하는 것을 대기하여 내부 리프레시 커맨드(REF: H 레벨)를 발생한다.
케이스 4의 경우는 아무런 동작 커맨드가 공급되어 있지 않은 경우로서, 리프레시 타이머 신호(REF1)의 발생에 응답하여, 즉, 리프레시 커맨드 발생 회로(25)가 내부 리프레시 커맨드(REF: H 레벨)를 발생하고, 리프레시를 실행한다. 동작 커맨드가 공급되지 않는 경우는, 커맨드 래치(24)가 내부의 독출 신호(RD)도 기록 신호(WR)도 H 레벨로 하지 않기 때문에, 제1 또는 제2 내부 동작 사이클 기간 중 어느 빠른 사이클에서 리프레시가 실행된다. 단, 독출 또는 기록 커맨드가 공급된 경우는, 그쪽이 우선되고, 리프레시 동작은 제2 내부 동작 사이클까지 대기된다.
도 5는 제1 실시예에 있어서의 리프레시 커맨드 발생 회로의 회로도이다. 도 5에는 커맨드 래치(24)와, 리프레시 타이머(21)와, 리프레시 커맨드 발생 회로(25)가 도시된다. 리프레시 타이머(21)는 매우 저속의 발진 회로(OSC)를 가지며, 이 발진 회로(OSC)가 리프레시 사이클에 대응하는 주파수의 클록(RCLK)을 발생한다. 그리고, 펄스 생성회로(30)에 의해 클록(RCLK)의 상승 에지에 동기한 리프레시 타이머 신호(REF1)가 생성된다.
리프레시 커맨드 발생 회로(25)는 뱅크 선택 어드레스(BAdd)와, 커맨드 래치(24)가 발생하는 독출 신호(RD), 기록 신호(WR), 리프레시 타이머 신호(REF1)를 공급받는다. 리프레시 타이머 신호(REF1)가 H 레벨이 되면, 트랜지스터(N2)가 도통하고, 도통 상태의 트랜지스터(N3)와 함께 래치 회로(31)를 반전하여 리프레시 플래그(RFL)를 H 레벨로 한다. 이 상태에서 리프레시 어드레스(RAdd)내의 뱅크 선택 어드레스(BAdd)가 H 레벨[뱅크(BANK0)를 선택]이고, 또 독출 신호(RD) 및 기록 신호(WR)가 모두 L 레벨일 때에 NOR 게이트(33)의 출력이 H 레벨이 되고, NAND 게이트(34), 인버터(35)를 통해 노드(N1)가 H 레벨이 된다.
지연 회로(36)는 커맨드 래치(24)와 게이트(33, 34, 35)의 지연 시간과 동일한 지연 시간을 클록(CLK1)에 부여하고, 노드(N1)의 레벨이 결정되는 타이밍으로, 플립플롭(F/F)(37)에 취입 클록을 부여한다. 따라서, H 레벨의 노드(N1)의 신호가 플립플롭(37)에 래치되고, 내부 리프레시 커맨드(REF)가 H 레벨이 된다. 이 내부 리프레시 커맨드(REF)의 H 레벨에 응답하여 제어 회로(26)가 리프레시 동작을 실행한다.
한편, 이 리프레시 커맨드(REF)에 응답하여 펄스 발생 회로(38)가 카운트 업 신호(S1)를 발생하고, 리프레시 어드레스 카운터(22)를 인크리먼트한다. 또한, 리프레시 커맨드(REF)에 응답하여 P 채널 트랜지스터(P1)가 도통하고, 래치 회로(31)를 반전시켜 리프레시 플래그(RFL)를 L 레벨로 복귀시킨다. 그것에 따라, 다음 클록(CLK1)의 타이밍으로 플립플롭(37)은 반전되고, 내부 리프레시 커맨드(REF)는 L 레벨로 복귀된다.
도 3으로 되돌아가서, 파워 다운 모드시에는 입력 버퍼(10), 커맨드 디코더(12), 어드레스 버퍼(14) 및 데이터 입출력 버퍼/레지스터(16)가 비활성 상태가 되고, 내부 클록도 휴지(休止) 상태가 된다. 그러나, 그 경우에서도, 리프레시 타이머(21)가 갖는 발진 회로(OSC)가 리프레시의 동작을 행하기 위한 메모리 블록의 동작 사이클의 클록을 발생하며, 셀프 리프레시가 행해진다. 파워 다운시에는 커맨드 래치(24)가 생성하는 독출 신호(RD) 및 기록 신호(WR)는 모두 L 레벨이기 때문에, 내부 리프레시 커맨드(REF)는 제1 또는 제2 내부 동작 사이클에 관계없이 생성되며, 리프레시 동작이 실행된다.
이상과 같이, 제1 실시예에서는, 통상 동작 모드에 있어서, 최단의 커맨드 사이클인 외부 동작 사이클 전반의 내부 동작 사이클에서 동작 커맨드에 대응하는 내부 동작을 실행하고, 후반의 내부 동작 사이클에서 리프레시 타이머 신호에 응답하여 리프레시 동작을 실행한다. 따라서, 메모리 컨트롤러는 리프레시 커맨드를 부여할 필요는 없고, 메모리 디바이스측은 통상 동작 커맨드로 조정하여 자동적으로 리프레시를 실행할 수 있다.
[제2 실시예]
제2 실시예에서는, 제1 실시예와 같이, 최단의 커맨드 사이클인 외부 동작 사이클(EOC)내에 2개의 내부 동작 사이클(IOC1, IOC2)을 설정한다. 단, 제2 실시예에서는, 독출 커맨드에 응답하여 전반의 제1 내부 동작 사이클(IOC1)내에서 독출 동작을 실행하고, 기록 커맨드에 응답하여 후반의 제2 내부 동작 사이클(IOC2)내에서 기록 동작을 실행한다. 즉, 리드 레이턴시는 2, 라이트 레이턴시도 2로 각각 설정된 예이다.
그리고, 메모리 디바이스 내부의 리프레시 타이머가 생성하는 리프레시 타이밍을 알리는 리프레시 타이머 신호에 응답하여 제1 또는 제2 내부 동작 사이클 중 독출 또는 기록의 어느 내부 동작도 행해지고 있지 않을 때에 리프레시 동작을 실행한다. 동작 커맨드와 리프레시 타이머 신호가 중복되어도 2개의 내부 동작 사이클 중 어느 한쪽이 비어 있기 때문에, 그 기간에 리프레시 동작이 실행된다.
도 6은 제2 실시예의 동작도이다. 시간 t0에서 공급된 독출 커맨드(READ-a)에 응답하여 메모리 코어에서는 제1 내부 동작 사이클(IOC1)에서 독출 동작(READ-a)을 실행한다. 그리고, 후속하는 내부 동작 사이클(IOC2)에서 독출 데이터(Qa)가 입출력 단자(DQ)로부터 출력된다. 즉, 리드 레이턴시는 2이다. 도 6의 예에서는, 시간 t1의 클록(CLK)의 상승 에지에 계속되는 제2 내부 동작 사이클(IOC2) 중에 리프레시 동작(REF)이 실행되고 있다.
마찬가지로, 시간 t2에서 공급된 독출 커맨드(READ-b)에 응답하여 전반의 내부 동작 사이클(IOC1) 중에 독출 동작(READ-b)이 실행된다. 그리고, 도 6의 예에서는, 후반의 내부 동작 사이클(IOC2)에서는 리프레시 동작은 행해지고 있지 않다.
더욱이, 시간 t4에서 공급된 기록 커맨드(WRITE-c)에 응답하여 1 클록 사이클 후의 제2 내부 동작 사이클 중에, 메모리 코어에서는 기록 동작(WRITE-c)이 실행된다. 따라서, 그 기록 동작을 위해, 기록 데이터는 시간 t5에 동기하여 입출력 단자(DQ)로부터 공급되면 좋다. 그 경우, 앞의 외부 동작 사이클에서의 독출 동작(READ-b)에 대응하는 독출 데이터(Qb)는 앞의 외부 동작 사이클에 있어서의 제2 내부 동작 사이클(IOC2) 중에 입출력 단자(DQ)로부터 출력되고 있기 때문에, 시간 t5에 있어서의 기록 데이터(Dc)는 독출 데이터(Qb)와 충돌하는 일은 없다. 따라서, 라이트 레이턴시를 2로 함으로써, 독출 커맨드와 기록 커맨드는 2 클록 사이클, 즉 외부 동작 사이클에서 연속하여 공급할 수 있게 된다. 즉, 독출 커맨드와 기록 커맨드를 등간격으로 넣을 수 있다. 그리고, 도 6의 예에서는, 시간 t4 후의 제1 내부 동작 사이클(IOC1)에서 내부의 리프레시 동작(REF)이 실행된다.
또한, 독출 데이터(Qb)의 출력과 기록 데이터(Qc)의 입력의 시간차는 입출력 데이터 버스(I/ODB)상에서의 양 데이터의 중복을 피하기 위해서 필요한 간격이다.
이상과 같이, 제2 실시예에서는, 독출 커맨드에 대한 내부 동작은 제1 내부 동작 사이클(IOC1)에서 실행하고, 기록 커맨드에 대한 내부 동작은 제2 내부 동작 사이클(IOC2)에서 실행한다. 그리고, 동작 커맨드와 리프레시 타이밍이 중복된 경우는, 독출 커맨드의 경우는 독출 동작을 행한 후의 제2 내부 동작 사이클(IOC2)에서 리프레시를 행하고, 기록 커맨드의 경우는 리프레시 동작을 행한 후의 제2 내부 동작 사이클(IOC2)에서 기록 동작을 행한다.
도 7은 제2 실시예에 있어서의 메모리 회로의 구성도이다. 도 3의 제1 실시예와 동일한 부분에는 동일한 인용 번호를 부여하였다. 도 7의 구성은 커맨드 래치(24)가 래치한 기록 신호(WR1)를 1 클록 사이클만큼 지연시키는 시프트 레지스터(shift register: 27)가 커맨드 래치(24)와 제어 회로(26) 사이에 설치되어 있는 것이 도 3의 예와 다르다. 이 시프트 레지스터(27)에 의해 기록 신호(WR)가 커맨드 공급으로부터 1 클록 사이클 지연되어 제어 회로(26)에 공급되고, 그 결과, 내부의 기록 동작을 제2 내부 동작 사이클에서 실행할 수 있다.
도 8은 제2 실시예에 있어서의 보다 상세한 내부 동작의 타이밍 차트이다. 도 4의 제1 실시예와 같이, 케이스 1, 2는 모두 독출 커맨드(RDa, RDd)와 리프레시 타이머 신호(REF1)가 중복된 경우이고, 케이스 3은 기록 커맨드(WRh)와 리프레시 타이머 신호(REF1)가 중복된 경우이며, 케이스 4는 어느 쪽의 동작 커맨드와도 리프레시 타이머 신호(REF1)가 중복되지 않은 경우이다. 따라서, 케이스 1과 2는 도 4와 동일하다.
케이스 3의 경우는, 리프레시 타이머 신호(REF1)의 발생에 응답하여 리프레시 커맨드 발생 회로(25)내의 리프레시 플래그(RFL)가 H 레벨이 된다. 거기서, 기록 커맨드(WRh)가 공급되지만, 시프트 레지스터(27)에 의해 기록 신호(WR)는 1 클록 사이클 지연되어 제어 회로(26)에 공급된다. 그리고, 기록 커맨드(WRh)가 공급된 후의 최초의 내부 동작 사이클(IOC1)에 있어서, 리프레시 어드레스(RAdd2)에 대응하는 리프레시 동작 2가 실행된다. 기록 커맨드에 대한 기록 동작(W/h)은 그 다음 내부 동작 사이클(IOC2)에서 실행된다.
도 8에서 밝혀진 바와 같이, 독출 커맨드(RD)와 기록 커맨드(WR)는 최단의 2 클록 사이클에서 연속하여 공급되고 있다.
케이스 4의 경우는, 동작 커맨드가 공급되어 있지 않기 때문에, 전반 또는 후반의 내부 동작 사이클 중, 빠른 쪽의 내부 동작 사이클에서 리프레시 동작이 실행된다.
제2 실시예에 있어서의 리프레시 커맨드 발생 회로(25)는 도 5에 기재한 제1 실시예의 회로와 동일한 구성이다.
[제3 실시예]
제3 실시예는 제1 또는 제2 실시예에 있어서, 데이터를 버스트 모드로 입출력함으로써, 데이터 전송 레이트를 향상시키는 것을 특징으로 한다.
도 9는 제3 실시예의 동작도이다. 시간 t0에서 공급된 독출 커맨드(READ-a)에 응답하여 메모리 코어에서는, 제1 내부 동작 사이클(IOC1)에서 독출 동작을 실행한다. 그리고, 제1 및 제2 실시예와 비교하여 2배의 독출 데이터(Qa0, Qa1)가 독출되고, 후속하는 시간 t1의 내부 동작 사이클(IOC2)과 시간 t2의 내부 동작 사이클(IOC1)에서 이들 독출 데이터(Qa0, Qa1)가 각각 입출력 단자(DQ)로부터 직렬로 출력된다. 시간 t2에 공급되는 독출 커맨드(READ-b)에 대한 독출 동작도 상기와 동일하다. 그리고, 시간 t3, t4의 내부 동작 사이클(IOC2, IOC1)에서 독출 데이터(Qb0, Qb1)가 각각 출력된다.
외부 동작 사이클(EOC) 전반의 내부 동작 사이클(IOC1)에서 독출 동작이 행해지므로, 메모리 코어는 후반의 내부 동작 사이클(IOC2)에서 리프레시(REF-0)를 실행할 수 있다.
이 실시예에서는, 버스트 모드이기 때문에, 시간 t4에서는 기록 커맨드를 공급하는 것을 불가능하다. 그리고, 시간 t6에서 공급된 기록 커맨드(WRITE-c)에 대한 기록 동작은 시간 t7의 제2 내부 동작 사이클에서 실행된다. 이 기록 동작에 대한 기록 데이터(Dc0, Dc1)는 시간 t6, t7에서 직렬로 공급되고, 동시에 기록된다. 따라서, 시간 t6의 내부 동작 사이클(IOC1)에서 리프레시를 실행할 수 있다. 또한, 시간 t4에서는 동작 커맨드가 공급되어 있지 않기 때문에, 도 9의 예에서는, 시간 t5의 제2 내부 동작 사이클(IOC2)에서 리프레시(REF-1)가 실행되고 있다.
더욱이, 이 리프레시(REF-1)는 시간 t4 또는 t6의 제1 내부 동작 사이클(IOC1)에서 실행할 수도 있다.
도 10은 제3 실시예에 있어서의 메모리 회로의 구성도이다. 도 7에 도시한 제2 실시예와 같이, 커맨드 래치(24)와 제어 회로(26) 사이에 기록 신호(WR)를 1 클록 사이클 지연지키는 시프트 레지스터(27)가 설치된다. 더욱이, 도 10의 예는 입출력 데이터 버스(I/ODB)의 버스폭이 도 7의 경우의 2배로 되어 있고, 그것에 따라, 병렬·직렬 변환 회로(29)가 입출력 데이터 버스(I/ODB)와 데이터 입출력 버퍼/레지스터(16) 사이에 설치된다.
이 병렬·직렬 변환 회로(29)는, 독출시에는 병렬 데이터를 직렬 데이터로 변환하여 출력하고, 기록시에는 직렬 데이터를 병력 데이터로 변환하여 입력한다.
도 11은 제3 실시예에 있어서의 내부 동작의 타이밍 차트도이다. 기록 커맨드(RDa∼RDf)에 응답하여 각각 2 세트의 데이터 출력(Qa0, Qa1∼Qf0, Qf1)이 내부 동작 사이클마다 연속하여 출력된다. 따라서, 데이터 출력 효율이 향상되고 있다. 그리고, 케이스 1, 2의 독출 커맨드와 리프레시 타이머 신호(REF1)가 중복되어 있는 경우는 메모리 블록에서 후반의 내부 동작 사이클에서 각각의 리프레시 동작이 행해진다. 또한, 기록 커맨드(WRg)와 리프레시 타이머 신호(REF1)가 중복되고 있는 케이스 3인 경우는, 메모리 블록에서, 전반의 내부 동작 사이클에서 리프레시 동작이 행해지고, 그 후반의 내부 동작 사이클에서 기록 동작(g)이 행해진다.
[제4 실시예]
제1 내지 제3 실시예에 있어서는, 외부로부터 공급되는 클록 신호(CLK)의 주파수는 내부 동작 사이클(IOC)과 같게 되어 있다. 이것에 대하여, 제4 실시예는 클록 신호(CLK, CLK1)를 외부 동작 사이클(EOC)과 같게 하여 내부 동작 사이클용 클록 신호(CLK2)를 메모리 디바이스 내부에서 발생한다.
도 12는 제4 실시예에 있어서의 메모리 회로의 구성도이다. 이 구성도는 제2 실시예의 도 7에 있어서, 클록 체배 회로(분주 회로: 11)를 추가한 예인, 단, 제4 실시예는, 제1 내지 제3 실시예 및 후술하는 제5 실시예 등의 어디에나 적용할 수 있다. 도 12에 도시된 바와 같이, 제4 실시예는 외부로부터 공급된 클록(CLK1)을 입력 회로 등의 인터페이스 회로(10, 12, 14, 16)에 공급하여 외부 클록에 동기한 입출력을 가능하게 하고, 한편, 클록(CLK1)을 분주하는 클록 체배 회로(11)를 구비하여 메모리 코어 등의 내부의 회로에는 주파수를 체배한 클록(CLK2)을 공급한다.
도 13은 클록 체배 회로의 제1 회로예 및 그 동작을 도시한 도면이다. 외부 클록과 동일한 주파수의 클록(CLK1)이 펄스 생성 회로(40)에 공급되고, 클록(CLK1)의 상승 에지에 동기한 펄스 신호(N1)가 생성된다. 클록 체배 회로(11)는 DLL (Delay Locked Loop) 회로로 구성되고, 펄스 신호(N1)를 지연하는 가변 지연 회로(41, 44)와, 펄스 신호(N1)와 지연된 신호의 위상을 비교하는 위상 비교기(45)와, 위상 비교 결과에 따라 입력 신호의 위상을 정합시키도록 가변 지연 회로(41, 44)의 지연량을 제어하는 가변 지연 제어 회로를 갖는다. 이 DLL 회로에 의해, 가변 지연 회로(41, 44)는 동일한 지연량을 갖기 때문에, 가변 지연 회로(41)의 출력(N2)은 클록(CLK1)의 위상으로부터 180°지연된 펄스 신호가 된다. 그래서, 펄스 신호(N1)와 180°지연된 펄스 신호(N2)가 N0R 게이트(42)에 의해 합성되어 주파수가 2배로 체배된 내부 클록(CLK2)이 생성된다.
또한, 도 14는 클록 체배 회로의 제2 회로예 및 동작을 도시한 도면이다. 이 회로예는 펄스 신호(N1)에 대하여 고정의 지연량을 갖는 고정 지연 회로(51)에 의해, 고정 지연량 지연시킨 펄스 신호(N2)를 생성하고, NAND 게이트(52)에서 합성하여 외부 동작 사이클(EOC)내에 2개의 내부 클록(CLK2)이 생성되도록 한다. 이 경우, 전반의 내부 동작 사이클(IOC1)과 후반의 내부 동작 사이클(IOC2)의 길이가 다르지만, 내부 동작 사이클(IOC1)의 2배 이상의 길이로 외부 동작 사이클(EOC)을 설정하면, 동작상 문제는 없다.
[제5 실시예]
제5 실시예는 제3 실시예와 같이, 데이터를 버스트 모드로 입출력함으로써 데이터 전송 레이트를 향상시킨 메모리 회로이다. 그 외부에서 본 동작은 제3 실시예와 동일하지만, 그 실현 방법이 크게 다르다. 도 15는 제5 실시예의 동작도이다. 또한, 도 16은 그 메모리 회로의 구성도이다.
도 16에 도시된 바와 같이, 제5 실시예에서는, 메모리 코어인 메모리 뱅크(BANK0, BANK1)내를 복수의 블록, 예컨대 BLOCK-A, BLOCK-B로 구성한다. 외부로부터 공급되는 동작 커맨드에 응답하여 커맨드 래치(24)는 BLOCK A, B로의 독출 신호(RD-A, RD-B) 또는 기록 신호(WR-A, WR-B)를 생성한다. 그리고, BLOCK A의 제어 회로(26)에는 커맨드 래치(24)로부터 독출 및 기록 커맨드(RD-A, WR-A)가 그대로 입력된다. 또한, BLOCK B의 제어 회로(26: 도시하지 않음)에는 시프트 레지스터(60)를 통해 1 클록 사이클 지연하여 커맨드(RD-B, WR-B)가 입력된다. 더욱이, 상기한 실시예와 같이, 메모리 회로의 내부 동작 사이클(IOC)의 2사이클분을 외부 동작 사이클(EOC)의 1사이클로 한다.
도시하지 않은 메모리 컨트롤러가 외부 동작 사이클(EOC)에서 메모리 디바이스에 대하여 독출 또는 기록 커맨드(READ, WRITE)를 발행하면, 제1 내부 동작 사이클(IOC1)에서 내부의 독출 또는 기록 신호(RD-A, WR-A)가 BLOCK-A에 입력되고, 그것에 계속되는 제2 내부 동작 사이클(IOC2)에서 내부의 독출 또는 기록 신호(RD-B, WR-B)가 BLOCK-B에 입력된다.
외부로부터의 1개의 커맨드에 대하여, BLOCK A, B로부터 각각 메모리 셀이 선택되고, 내부 동작 사이클(IOC1)에서 BLOCK A에 대하여 커맨드에 대한 독출 또는 기록 동작이 실시되며, 계속되는 내부 동작 사이클(IOC2)에서 BLOCK B에 대하여 커맨드에 대응하는 동작이 실시된다. 보다 구체적으로는, 내부 동작 사이클(IOC1)에서 BLOCK A로부터 선택된 서브 블록(SBLK)이 활성화되고, 그 서브 블록(SBLK)에 대하여 커맨드에 대응하는 동작이 실시되며, 내부 동작 사이클(IOC2)에서는 동일한 것이 BLOCK B에 대해서 반복된다.
또한, 메모리 디바이스는 리프레시 시기를 검출하는 리프레시 타이머(21)를 구비하고, 그것이 발생하는 리프레시 타이머 신호(REF1)에 응답하여 리프레시 커맨드 발생 회로(25)가 리프레시 어드레스 카운터(22)에서 발생한 리프레시 어드레스(RAdd)에 의해 선택되는 BLOCK A 또는 B에 대하여, 리프레시 커맨드(REF-A, REF-B)를 내부에서 자동적으로 발생한다. 보다 상세하게는, 리프레시 어드레스 카운터(22)는 BLOCK A 또는 B내의 서브 블록(SBLK)의 워드선을 선택한다.
상기한 바와 같이, 리프레시 시기는 리프레시 타이머(21)로부터 정기적으로 출력되는 신호(REF1)에 의해 검출된다. 이 리프레시 타이머 신호(REF1)에 응답하여 리프레시 커맨드 발생 회로(25)내에서 후술하는 리프레시 플래그 신호가 발생한다.
그리고, 리프레시 커맨드 발생 회로(25)는 (1) 리프레시 플래그 신호가 발생하고 있는, (2) BLOCK-A, BLOCK-B의 선택 어드레스가 H 레벨(BLOCK A가 선택)인, 또 (3) 동작 커맨드 RD-A=WR-A="L"의 조건으로, 클록(CLK1)에 동기하여 리프레시 커맨드(REF-A)를 발생한다.
또는, 리프레시 커맨드 발생 회로(25)는 (1) 리프레시 플래그 신호가 발생하고 있는, (2) BLOCK-A, BLOCK-B의 선택 어드레스가 L 레벨(BLOCK B가 선택), (3) 동작 커맨드 RD-B=WR-B="L"의 조건으로, 클록(CLK1)에 동기하여 리프레시 커맨드(REF-B)를 발생한다.
그리고, 각 블록내의 제어 회로(26)는 리프레시 커맨드[REF-A(또는 REF-B)]에 기초하여 BLOCK-A(또는 BLOCK-B)에서 리프레시 동작을 실행한다. 구체적으로는, BLOCK-A 또는 BLOCK-B 중에서 선택된 서브 블록(SBLK)에 대하여 리프레시 동작이 실행된다.
도 15에 도시된 바와 같이, 제5 실시예에서는, 시간 t0에서 공급되는 독출 커맨드(READ-a)에 응답하여 제1 내부 동작 사이클(IOC1)에 있어서, BLOCK-A내의 서브 블록(SBLK)에서 독출 동작(READ-Aa)이 실행되고, BLOCK-B내에 서브 블록(SBLK)에서 독출 동작(READ-Ba)이 실행된다. 각각의 독출 데이터(QAa, QBa)는 계속되는 내부 동작 사이클에서 입출력 단자(DQ)로부터 출력된다.
그리고, 내부 리프레시 동작(REF-A)이 제2 내부 동작 사이클(IOC2)내에, BLOCK-A내의 서브 블록(SBLK)에 대하여 행해진다. 이 사이클(IOC2)에서는 BLOCK-A내에서는 독출 동작은 행해지고 있지 않기 때문이다.
도 15에서는, 시간 t2에서 공급되는 독출 커맨드(READ-b)에 응답하여 상기 와 같이 BLOCK-A와 BLOCK-B에서 제1 및 제2 내부 동작 사이클(IOC1, IOC2) 각각에 있어서 독출 동작이 실행된다. 다음에, 시간 t4에서는, 버스트 모드 고로 기록 커맨드는 공급되지 않고, 시간 t6에서 기록 커맨드(WRITE-c)가 공급되고, 그것에 응답하여 제1 내부 동작 사이클(IOC1)에서 기록 데이터(DAc)가 BLOCK-A내의 서브 블록(SBLK)내의 셀에 기록된다. 더욱이, 제2 내부 동작 사이클(IOC2)에서 기록 데이터(DBc)가 BLOCK-B내의 서브 블록(SBLK)내의 셀에 기록된다. 이 경우는, 시간 t6의 제1 내부 동작 사이클(IOC1)에서 BLOCK-B내의 서브 블록(SBLK)에 대하여 내부 리프레시(REF-B)가 실행된다.
또한, 도 16의 구성예에서는, BLOCK-A와 BLOCK-B의 서브 블록(SBLK)은 각각 독립하여 구성되어 있도록 도시되어 있지만, 예를 들면 BLOCK-A와 BLOCK-B의 서브 블록(SBLK)이 물리적으로 일체로 구성되어도 좋고, 어드레스에 의해 논리적으로 분리되어 있으면 좋다.
도 17은 제5 실시예에 있어서의 메모리 회로의 내부 동작의 타이밍 차트이다. 이 예에서는, 리프레시 어드레스 카운터(22)는 BLOCK-A와 BLOCK-B를 교대로 선택한다.
케이스 1에서는, 독출 커맨드(RDa)에 응답하여 내부 동작 사이클(IOC2)에서 BLOCK-B로부터의 독출(Ba)과 동시에 BLOCK-A에서 리프레시(AO)가 실시되고 있다. 즉, BLOCK-A에서의 독출 동작(Aa) 중에 리프레시 타이머 신호(REF1)가 발생한 경우에, BLOCK A에서의 독출 동작이 종료한 후, 다음 내부 동작 사이클 중에 BLOCK A에서 리프레시가 실행된다.
케이스 2에서는 독출 커맨드(RDe)에 응답하여 내부 동작 사이클(IOC1)에 있어서, BLOCK-A로부터의 독출(Ae)과 동시에 BLOCK-B에서 리프레시(BO)가 실시되고 있다. 즉, 독출 커맨드(RDd)에 응답하여 BLOCK B에서 독출 동작(Bd)을 한창 행하고 있을 때에 리프레시의 타이밍이 되었을 경우는, 다음 외부 동작 사이클중의 제1 내부 동작 사이클에서, BLOCK B에서의 리프레시 동작이 실행된다.
케이스 3에서는, 기록 동작과 리프레시 타이밍이 중복된 경우로서, 기록 커맨드(WRg)에 응답하여 내부 동작 사이클(IOC2)에 있어서, BLOCK-B로의 기록(Bg)과 동시에 BLOCK-A에서 리프레시(A1)가 실시되고 있다.
그리고, 케이스 4는 외부로부터의 커맨드와 리프레시 타이밍이 중복되지 않는 경우로서, 그 경우는 커맨드 래치(24)로부터 출력되는 독출 신호(RD-A, RD-B) 및 기록 신호(WR-A, WR-B) 모두 H 레벨로 되어 있지 않기 때문에, 리프레시 타이밍에 응답하여 어느 한쪽 내부 동작 사이클 중에 리프레시 동작이 실행된다.
또한, 도 17의 예에서는, 리프레시 어드레스(RAdd)는 교대로 BLOCK A와 B의 어드레스가 되고 있지만, 반드시 그러할 필요는 없다. BLOCK A의 어드레스를 연속하여 발생한 후에, BLOCK B의 어드레스를 발생하여도 좋고, BLOCK A의 어드레스를 복수회 연속시킨 후에, BLOCK B의 어드레스를 복수회 연속시켜도 좋다. 상기 케이스 3에 있어서, 리프레시 어드레스(RAdd)가 BLOCK B의 어드레스라고 하면, 기록 커맨드(WRg)에 응답하는 BLOCK A의 기록 동작(Ag) 중에, BLOCK B에서 리프레시가 실행된다.
도 18은 제5 실시예에 있어서의 리프레시 커맨드 발생 회로의 예를 도시한 도면이다. 이 회로 구성은 도 5에 있어서 도시한 회로 구성의 내부 리프레시 커맨드(REF)를 생성하기 위한 게이트(33, 34, 35) 및 플립플롭(37)의 부분을, 2개의 내부 리프레시 커맨드(REF-A, REF-B)를 생성하기 위해서 이중으로 구성하고 있다. 그리고, 각각의 회로에 BLOCK-A, BLOCK-B의 선택 기능이 추가되어 있다. 그것에 따라, 도 18 중에서는, 이중으로 구성되어 있는 회로에는 인용 번호에 A, B를 부여하고 있다.
리프레시 커맨드 발생 회로(25)에는 뱅크 선택 어드레스(BAdd)에 부가하여 BLOCK A, B 선택 어드레스(BSAdd)가 공급되고, 게이트(39A)와 게이트(39B)에서 블록이 선택된다. 플립플롭(37A)은 (1) 리프레시 플래그 신호(RFL)가 H 레벨, (2) 블록 선택 어드레스(BSAdd)가 H 레벨(BLOCK A가 선택), 또 (3) 동작 커맨드 RD-A=WR-A="L"의 조건으로, 클록(CLK1)에 동기하여 H 레벨을 래치하고, 리프레시 커맨드(REF-A)를 발생한다.
또는, 플립플롭(37B)은 (1) 리프레시 플래그 신호(RFL)가 H 레벨, (2) 블록 선택 어드레스(BSAdd)가 L 레벨(BLOCK B가 선택), (3) 동작 커맨드 RD-B=WR-B="L"의 조건으로, 클록(CLK1)에 동기하여 H 레벨을 래치하고, 리프레시 커맨드(REF-B)를 발생한다.
제5 실시예는 제3 실시예와 동일하게 버스트 모드로 독출, 기록을 행하지만, 제3 실시예에 비하여 각 블록내의 메모리 셀 어레이(MC)로부터 1회에 독출하는(또는 기록하는) 데이터수가 적기 때문에, 입출력 데이터 버스(I/ODB)의 갯수를 적게 할 수 있다.
즉, 제3 실시예에서는, 예컨대, 외부로부터의 독출 커맨드(READ)에 대하여, 1클록 주기의 사이에 병렬로 독출한 데이터(예컨대, 32비트)를 2클록 주기에 걸쳐 직렬로 반씩의 데이터(예컨대, 16비트×2클록)를 출력한다. 그것에 대하여, 제5 실시예에서는, 1클록 주기로 독출한 데이터(예컨대, 16비트)를 다음의 1클록 주기로 출력(예컨대, 16비트)하는 동작을, 2클록 주기내(2내부 동작 사이클내)에 BLOCK A, B에서 연속하여 행한다. 따라서, 제3 실시예에 있어서는, 1클록 동안에 2클록분의 데이터를 메모리 코어로부터 병렬로 독출하기 때문에, 제5 실시예에 비하여 입출력 데이터 버스(I/ODB)의 갯수가 2배 필요하게 된다. 따라서, 제5 실시예는 칩 면적의 점에서 유리하다.
[제6 실시예]
제5 실시예는 메모리 코어(뱅크)내의 블록을 BLOCK-A, BLOCK-B의 2블록 구성으로 하고, 1개의 동작 커맨드에 대하여 양 블록을 동작시켜 2비트 버스트의 데이터 입출력을 가능하게 하고 있다. 그것에 대하여, 제6 실시예에서는, 메모리 코어(뱅크)내의 블록을, 예컨대 BLOCK-A, BLOCK-B, BLOCK-C, BLOCK-D의 4블록 구성으로 하고, 4비트 버스트의 데이터 입출력을 가능하게 하고 있다. 그리고, 제6 실시예에서는, 1개의 외부 동작 사이클내에, 4개의 내부 동작 사이클이 포함되어 4비트의 버스트 길이를 가능하게 하고 있다. 그리고, 4개의 내부 동작 사이클내, 동작 커맨드에 대응하는 동작이 행해지고 있지 않은 메모리 블록에서 적절하게 리프레시 동작이 행해진다.
도 19는 제6 실시예에 있어서의 메모리 회로의 구성도이다. 또한, 도 20은 그 내부 동작의 타이밍 차트도이다. 더욱이, 도 21은 제6 실시예에 적용하는 리프레시 커맨드 발생 회로의 예를 도시하는 도면이다.
도 19에 도시된 바와 같이, 메모리 뱅크(메모리 코어: BANK-0)내에는 논리적으로 분리된 4개의 메모리 블록 BLOCK-A, BLOCK-B, BLOCK-C, BLOCK-D가 형성되고, 각각의 블록은 복수의 서브 블록(SBLK)과, 제어 회로(26A)와, 셀렉터(28)와, 감지 버퍼/기록 증폭기(SB/WA)를 갖는다. 그리고, 뱅크내의 커맨드 래치(24)는 1개의 동작 커맨드에 응답하여 자기 뱅크가 선택되고 있는 경우에, 독출 신호(RD-A) 또는 기록 신호(WR-A)를 발생한다.
커맨드 래치(24)의 후단에는 3개의 시프트 레지스터(60B, 60C, 60D)가 직렬로 배열되고, 도 20에 도시된 바와 같이, 상기 커맨드 신호(RD-A, RD-B, RD-C, RD-D, WR-A, WR-B, WR-C, WR-D)가, 1클록(CLK1)씩 지연시키면서 BLOCK-A, BLOCK-B, BLOCK-C, BLOCK-D에 순서대로 보내어진다. 그리고, 각 블록은 이들 커맨드 신호에 응답하여 독출 동작 또는 기록 동작을 외부 동작 커맨드(예컨대, RDa)의 공급에 계속해서 4개의 내부 동작 사이클내에서 순서대로 실행한다. 각 블록에서의 독출 동작 후에, 입출력 단자(DQ)로부터 각각의 독출 데이터(예컨대, QAa, QBa, QCa, QDa)를 순서대로 출력한다. 따라서, 외부로부터의 커맨드 사이클은, 독출 커맨드(RD)에 대해서는 4 클록 사이클마다 공급되고, 독출 커맨드(RDc) 후의 기록 커맨드(WRg)는 6 클록 사이클 후에 공급된다.
도 21에 도시된 리프레시 커맨드 발생 회로(25)는 도 18의 회로와 비교하면, 더욱이 4개의 내부 리프레시 커맨드(REF-A, REF-B, REF-C, REF-D)를 생성하기 위한 회로 블록(62A, 62B, 62C, 62D)이 설치되어 있는 점에서 다르다. 각각의 회로 블록(62)은 뱅크 선택 어드레스(BAdd)와 블록 선택 어드레스(BCAdd)에 의해 리프레시해야 할 블록에 대한 내부 리프레시 커맨드(REF-A, REF-B, REF-C, REF-D)를 생성한다. 그 생성 조건은 도 18의 경우와 동일하고, 뱅크 선택 어드레스(BAdd)가 자기 뱅크를 선택(H 레벨)하고 있으며, 블록 선택 어드레스(BSAdd)가 H 레벨이고, 자기 블록에 대한 동작 커맨드 신호(RD, WR)가 모두 L 레벨일 때이다.
도 20의 타이밍 차트에 도시된 바와 같이, 케이스 1에서는, BLOCK A에서 독출 동작(Aa) 중에 BLOCK A에 리프레시 타이밍이 중복된 예이며, 독출 동작(Aa)이 종료된 후의 제2 내부 동작 사이클에서 리프레시(A0)가 실행된다. 케이스 2에서는, BLOCK C, D에서 독출 동작(Cb) 중에 BLOCK B의 리프레시 타이밍이 중복된 예로서, 독출 동작(Cb)이 종료된 후의 제4 내부 동작 사이클에서 리프레시(B0)가 실행된다. 케이스 3도 마찬가지이다. 그리고, 케이스 4에서는, 내부 동작이 행해지고 있지 않을 때에 BLOCK D로의 리프레시 타이밍이 발생한 예로서, 그 경우는, 즉, 다음 내부 동작 사이클에서 리프레시(D0)가 실행된다.
제6 실시예에 있어서도, 각 입출력 데이터 버스(I/ODB)는 제5 실시예와 마찬가지로 적은 버스 수이어도 좋다.
[제7 실시예]
제7 실시예는, 4비트 버스트로 입출력하는 별도의 예이다. 도 22는 제7 실시예에 있어서의 메모리 회로의 구성도이다. 또한, 도 23은 그 내부 동작의 타이밍 차트도이다.
도 22에 도시된 바와 같이, 이 실시예에서는, 메모리 코어인 뱅크내에 예컨대 2개의 블록 BLOCK-A, BLOCK-B를 논리적으로 나누어 설치하고, 1개의 커맨드에 대하여, BLOCK-A→BLOCK-B→BLOCK-A→BLOCK→B에서 대응하는 동작을 반복함으로써, 4비트 버스트를 실현한다. 그리고, 1번째 블록 BLOCK-A에서의 동작과 2번째 블록 BLOCK-A에서의 동작에서는, 선택되는 메모리 셀을 바꾼다. 그러기 위해 어드레스 버퍼(14)의 후단에 블록내의 어드레스를 인크리먼트하는 어드레스 카운터(62)가 설치된다.
또한, 뱅크내의 2개의 블록에 대한 동작 커맨드 신호(RD-A, RD-B, WR-A, WR-B)는 커맨드 래치(24)가 발생한 동작 커맨드 신호(RD-A0, WR-A0)를, 3개의 시프트 레지스터(60B, 60C, 60D)에 의해 1 클록 사이클씩 지연시켜, NOR 게이트(64, 65)를 통해 공급된다. 블록내의 제어 회로(26A)는 공급된 동작 커맨드(RD-A, RD-B, WR-A, WR-B)에 응답하여 대응하는 동작을 각각의 블록에서 실행한다.
도 23에 있어서, 독출 커맨드(RDa)가 들어가면, 어드레스 카운터(62)는 외부로부터 입력된 어드레스 신호에 기초하여 어드레스(a0)를 발생한다. 한편, 커맨드 래치(24)로부터의 독출 신호(RD-A0)와, 1클록 지연후에 시프트 레지스터(60B)로부터의 독출 신호(RD-B0)에 응답하여 블록 BLOCK-A, BLOCK-B에 있어서, 어드레스(a0)에 대응하는 메모리 셀이 각각 선택되고, BLOCK-A, BLOCK-B의 순서로 독출(Aa0, Ba0)이 실시된다. 다음에, 어드레스 카운터(62)가 2클록 후에 자동적으로 어드레스(a0)를 카운트 업하여 어드레스(a1)를 발생한다. 시프트 레지스터(60C)로부터의 독출 신호(RD-A1)와, 1클록 지연의 시프트 레지스터(60D)로부터의 독출 신호(RD-B1)에 응답하여 블록 BLOCK-A, BLOCK-B에 있어서, 어드레스(a1)에 대응하는 메모리 셀이 각각 선택되고, BLOCK-A, BLOCK-B의 순서로 독출(Aa1, Ba1)이 실시된다. 이상으로 4비트 버스트 독출이 종료된다.
제7 실시예에서는, 메모리 코어(뱅크)내에 2개의 메모리 블록이 설치되고, 외부로부터의 동작 커맨드에 응답하여 2개의 메모리 블록이 교대로 대응하는 동작을 반복한다. 따라서, 제5 실시예와 같이, 외부 동작 사이클내의 2개의 내부 동작 사이클에 있어서, 한쪽 메모리 블록에서 내부 동작이 실행되고 있는 사이클 안은 다른 쪽의 메모리 블록의 리프레시 동작을 실행한다.
이와 같이, 제7 실시예에서는 1개의 외부 동작 사이클내에 4개의 내부 동작 사이클이 포함되어 버스트 길이 4의 동작을 가능하게 하고 있다. 그리고, 4개의 내부 동작 사이클내의 내부 동작이 행해지고 있지 않은 블록에서, 리프레시 동작이 실행된다.
도 23의 케이스 1에서는, 리프레시 어드레스(RAdd)가 BLOCK A에 대한 어드레스(A0)이기 때문에, BLOCK B에서 독출 동작(Ba0)이 실행되고 있는 동안에, BLOCK A에 대하여 리프레시 동작(a0)이 실행된다. 반대로, 케이스 2에서는, 리프레시 어드레스(RAdd)가 BLOCK B에 대한 어드레스(B0)이기 때문에, BLOCK A에서 독출 동작(Ac0)이 실행되고 있는 동안에, BLOCK B에 대하여 리프레시 동작(B0)이 실행된다. 또한, 케이스 3에서는, BLOCK B에서 기록 동작(Bd0)이 실행되고 있는 동안에, BLOCK A에서 리프레시 동작(a1)이 실행된다. 케이스 4에서는, 어느 쪽의 블록도 내부 동작이 행해지고 있지 않기 때문에, 리프레시 타이밍 후에 즉 선택된 블록에서 리프레시 동작(B1)이 실행된다.
제7 실시예에 적용하는 리프레시 커맨드 발생 회로(25)는 도 18의 제5 실시예의 것과 동일하다.
제7 실시예에서는, 시프트 레지스터(60B, 60C, 60D)를 적절하게 제어함으로써, 2비트 버스트 모드, 4비트 버스트 모드를 적절하게 실행할 수 있다. 예컨대, 버스트 길이가 2비트인 경우는, 시프트 레지스터(60C, 60D)의 출력은 금지되고, 버스트 길이가 4비트인 경우는, 그 출력이 허가되도록 하면 좋다. 더욱이, 시프트 레지스터의 수를 7개로 하면, 버스트 길이가 8비트인 경우에도 대응할 수 있다. 버스트 길이가 2인 경우는, BLOCK A, B에서 1회씩 동작을 실행하고, 버스트 길이가 4인 경우는, BLOCK A, B에서 2회씩 동작을 실행하며, 버스트 길이가 8인 경우는, BLOCK A, B에서 4회씩 동작을 실행하면 좋다.
이상, 몇 개의 실시예에서는, 1개의 외부 동작 사이클에 대하여, 2개의 내부 동작 사이클을 할당하였다. 그러나, 본 발명은 그것에 한정되지 않고, 별도의 실시예와 같이, 1개의 외부 동작 사이클에 복수의 내부 동작 사이클을 할당하여 메모리 코어내에 있어서, 커맨드에 대응하는 내부 동작을 실행하지 않는 내부 동작 사이클 중에 리프레시를 실행하도록 하여도 좋다.
더욱이, 제7 실시예에 있어서, 메모리 코어내의 블록의 수는 2개로 한정되지 않고, 임의의 복수개이어도 좋다. 그 경우는, 그 복수의 블록에 대하여, 순서대로 내부 동작 사이클에 동기하여 소정의 동작이 실행된다.
더욱이, 상기 실시예에서는, 통상 동작 모드시나 파워 다운 모드시나 마찬가지로 내부에서 발생되는 리프레시 타이머 신호에 응답하여 소정의 내부 동작 사이클 중에 리프레시가 실행된다.
이상, 본 발명의 보호 범위는 상기 실시예에 한정되지 않고, 특허청구범위에 기재된 발명과 그 균등물에까지 미치는 것이다.
이상, 본 발명에 따르면, 메모리 컨트롤러는 동적 메모리 회로의 리프레시 동작을 관리할 필요가 없다. 또한, 메모리 회로 내부에서 발생하는 리프레시 타이밍에 응답하여 외부 커맨드에 대응하는 내부 동작이 실행되지 않는 내부 동작 사이클 중에 리프레시가 실행되기 때문에, 메모리 컨트롤러는 리프레시 타이밍을 고려하지 않고, 임의의 타이밍으로 동작 커맨드를 발행할 수 있다.

Claims (9)

  1. 휘발성 메모리 셀을 가지며 소정의 타이밍으로 리프레시 동작이 행해지는 동적 메모리 회로에 있어서,
    상기 메모리 셀을 갖는 메모리 코어와,
    소정의 타이밍으로 발생하는 리프레시 신호에 응답하여 리프레시 커맨드를 발생하는 리프레시 커맨드 발생 회로를 포함하며,
    독출 커맨드와 기록 커맨드를 포함하는 동작 커맨드에 따른 1개의 외부 동작 사이클에 대하여 제1 및 제2 내부 동작 사이클이 할당되고,
    상기 메모리 코어는 상기 독출 커맨드에 응답하여 상기 제1 내부 동작 사이클에서 독출 동작을 행하고, 그것에 계속되는 상기 제2 내부 동작 사이클에서 상기 리프레시 커맨드에 응답하는 리프레시 동작을 행하며,
    상기 메모리 코어는 상기 기록 커맨드에 응답하여 상기 제1 내부 동작 사이클에서 상기 리프레시 커맨드에 응답하는 리프레시 동작을 행하고, 상기 제2 내부 동작 사이클에서 기록 동작을 행하는 것을 특징으로 하는 동적 메모리 회로.
  2. 제1항에 있어서,
    상기 메모리 코어는 상기 리프레시 커맨드에 응답하여 상기 독출 커맨드 또는 기록 커맨드가 입력되어 있지 않을 때에는 상기 제1 또는 제2 내부 동작 사이클 중 어느 빠른 사이클에서 그 리프레시 동작을 행하는 것을 특징으로 하는 동적 메모리 회로.
  3. 제1항에 있어서,
    상기 메모리 코어는 상기 독출 커맨드에 대응하는 상기 제2 내부 동작 사이클에 있어서, 상기 리프레시 커맨드가 발생하고 있는 경우에 그 리프레시 동작을 행하고, 상기 리프레시 커맨드가 발생하지 않는 경우는 그 리프레시 동작을 행하지 않는 것을 특징으로 하는 동적 메모리 회로.
  4. 제1항에 있어서,
    데이터의 입출력이 행해지는 입출력 단자를 더 포함하며,
    상기 제1 내부 동작 사이클에 있어서의 독출 동작에 계속해서 상기 입출력 단자로부터 복수 비트의 독출 데이터가 직렬로 출력되고,
    상기 입출력 단자로부터 직렬로 입력된 복수 비트의 기록 데이터에 대하여 상기 제2 내부 동작 사이클에서 기록 동작이 행해지는 것을 특징으로 하는 동적 메모리 회로.
  5. 휘발성 메모리 셀을 가지며 소정의 타이밍으로 리프레시 동작이 행해지는 동적 메모리 회로에 있어서,
    상기 메모리 셀을 포함하는 복수의 메모리 블록을 갖는 메모리 코어와,
    소정의 타이밍으로 발생하는 리프레시 신호에 응답하여 리프레시 커맨드를 발생하는 리프레시 커맨드 발생 회로를 포함하며,
    동작 커맨드에 따른 1개의 외부 동작 사이클에 대하여 복수의 내부 동작 사이클이 할당되고,
    상기 메모리 코어는,
    동작 커맨드에 응답하여 상기 복수의 메모리 블록에 있어서의 상기 동작 커맨드에 대응하는 내부 동작을 상기 복수의 내부 동작 사이클에서 각각 행하고,
    상기 리프레시 커맨드에 대응하는 리프레시 동작을 상기 메모리 블록에 있어서 대응하는 내부 동작이 행해지고 있지 않은 내부 동작 사이클에서 행하는 것을 특징으로 하는 동적 메모리 회로.
  6. 제5항에 있어서,
    상기 복수의 메모리 블록의 제1 메모리 블록은 제1 내부 동작 사이클에서 동작 커맨드에 대응하는 내부 동작을 행하고, 제2 내부 동작 사이클에서 상기 리프레시 커맨드에 대응하는 리프레시 동작을 행하며,
    상기 복수의 메모리 블록의 제2 메모리 블록은 상기 제2 내부 동작 사이클에서 동작 커맨드에 대응하는 내부 동작을 행하고, 상기 제1 내부 동작 사이클에서 상기 리프레시 커맨드에 대응하는 리프레시 동작을 행하는 것을 특징으로 하는 동적 메모리 회로.
  7. 휘발성 메모리 셀을 가지며 소정의 타이밍으로 리프레시 동작이 행해지는 동적 메모리 회로에 있어서,
    상기 메모리 셀을 각각 포함하는 제1 및 제2 메모리 블록을 메모리 블록을 갖는 메모리 코어와,
    소정의 타이밍으로 발생하는 리프레시 신호에 응답하여 리프레시 커맨드를 발생하는 리프레시 커맨드 발생 회로를 포함하며,
    동작 커맨드에 따른 1개의 외부 동작 사이클에 대하여 2N(N은 1이상의 정수)의 내부 동작 사이클이 할당되고,
    상기 메모리 코어는,
    동작 커맨드에 응답하여 상기 제1 및 제2 메모리 블록의 상기 동작 커맨드에 대응하는 내부 동작을 상기 2N의 내부 동작 사이클에서 각각 행하고,
    상기 리프레시 커맨드에 대응하는 리프레시 동작을 상기 메모리 블록에 있어서 대응하는 내부 동작이 행해지고 있지 않은 내부 동작 사이클에서 행하는 것을 특징으로 하는 동적 메모리 회로.
  8. 휘발성 메모리 셀을 가지며 소정의 타이밍으로 리프레시 동작이 행해지는 동적 메모리 회로에 있어서,
    상기 메모리 셀을 각각 포함하는 2M(M은 1이상의 정수)의 메모리 블록을 갖는 메모리 코어와,
    소정의 타이밍으로 발생하는 리프레시 신호에 응답하여 리프레시 커맨드를 발생하는 리프레시 커맨드 발생 회로를 포함하며,
    동작 커맨드에 따른 1개의 외부 동작 사이클에 대하여 2N(N은 1이상의 정수)의 내부 동작 사이클이 할당되고,
    상기 메모리 코어는,
    동작 커맨드에 응답하여 상기 메모리 블록의 상기 동작 커맨드에 대응하는 내부 동작을 상기 2N의 내부 동작 사이클에서 각각 행하고,
    상기 리프레시 커맨드에 대응하는 리프레시 동작을 상기 메모리 블록에 있어서 대응하는 내부 동작이 행해지고 있지 않은 내부 동작 사이클에서 행하는 것을 특징으로 하는 동적 메모리 회로.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 메모리 코어는 워드선과, 그것에 교차하는 비트선과, 그 비트선에 접속되는 감지 증폭기와, 그 워드선 및 비트선의 교차 위치에 배치된 상기 메모리 셀을 포함하며,
    상기 메모리 코어는 상기 동작 커맨드에 응답하여 상기 내부 동작 사이클내에서 상기 워드선 및 감지 증폭기를 활성화하고 그 후 상기 비트선을 프리차지하는 것을 특징으로 하는 동적 메모리 회로.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7327625B2 (en) 2004-11-05 2008-02-05 Samsung Electronics Co., Ltd. Volatile memory devices with auto-refresh command unit and circuit for controlling auto-refresh operation thereof and related memory systems and operating methods
KR100843208B1 (ko) * 2006-11-02 2008-07-02 삼성전자주식회사 반도체 칩 패키지 및 그 테스트 방법
US8159885B2 (en) 2009-01-19 2012-04-17 Samsung Electronics, Co., Ltd. Refresh control circuit and semiconductor memory device and memory system including the same

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001357670A (ja) * 2000-04-14 2001-12-26 Mitsubishi Electric Corp 半導体記憶装置
JP4824180B2 (ja) * 2001-02-09 2011-11-30 富士通セミコンダクター株式会社 半導体記憶装置
GB2380035B (en) * 2001-09-19 2003-08-20 3Com Corp DRAM refresh command operation
US6771553B2 (en) 2001-10-18 2004-08-03 Micron Technology, Inc. Low power auto-refresh circuit and method for dynamic random access memories
US6829184B2 (en) * 2002-01-28 2004-12-07 Intel Corporation Apparatus and method for encoding auto-precharge
US6798711B2 (en) * 2002-03-19 2004-09-28 Micron Technology, Inc. Memory with address management
JP2003317471A (ja) * 2002-04-16 2003-11-07 Mitsubishi Electric Corp 半導体記憶装置
US6731548B2 (en) * 2002-06-07 2004-05-04 Micron Technology, Inc. Reduced power registered memory module and method
JP2004171678A (ja) * 2002-11-20 2004-06-17 Sony Corp 情報記憶装置、情報記憶方法、及び情報記憶プログラム
US6735140B1 (en) * 2002-12-19 2004-05-11 Cypress Semiconductor Corporation Method and system for performing memory operations of a memory device
KR100557590B1 (ko) * 2002-12-26 2006-03-03 주식회사 하이닉스반도체 반도체 메모리 장치의 오토 리프레시 제어회로
US6975556B2 (en) * 2003-10-09 2005-12-13 Micron Technology, Inc. Circuit and method for controlling a clock synchronizing circuit for low power refresh operation
JP4557527B2 (ja) * 2003-11-12 2010-10-06 パナソニック株式会社 半導体記憶装置
KR100626912B1 (ko) * 2004-04-23 2006-09-20 주식회사 하이닉스반도체 불휘발성 강유전체 수직 전극 셀과 수직 전극 셀을 이용한불휘발성 강유전체 메모리 장치 및 그 수직 전극 셀 제조방법
JP2006012357A (ja) 2004-06-29 2006-01-12 Fujitsu Ltd メモリ装置
US7433992B2 (en) * 2004-11-18 2008-10-07 Intel Corporation Command controlling different operations in different chips
KR100575004B1 (ko) * 2005-01-15 2006-04-28 삼성전자주식회사 버스트 동작이 가능한 에스램 메모리 장치
KR100776737B1 (ko) 2006-02-10 2007-11-19 주식회사 하이닉스반도체 반도체 메모리의 액티브 싸이클 제어장치 및 방법
US7313047B2 (en) 2006-02-23 2007-12-25 Hynix Semiconductor Inc. Dynamic semiconductor memory with improved refresh mechanism
JP2007226711A (ja) * 2006-02-27 2007-09-06 Hitachi Ltd 集積回路装置、集積回路装置の診断方法、および診断回路
JP4967452B2 (ja) * 2006-05-18 2012-07-04 富士通セミコンダクター株式会社 半導体メモリ
US7716510B2 (en) 2006-12-19 2010-05-11 Micron Technology, Inc. Timing synchronization circuit with loop counter
KR100834403B1 (ko) * 2007-01-03 2008-06-04 주식회사 하이닉스반도체 안정적인 셀프리프레쉬 동작을 수행하는 메모리장치 및셀프리프레쉬주기 제어신호 생성방법
US7656745B2 (en) 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
JP2010152957A (ja) * 2008-12-24 2010-07-08 Fujitsu Semiconductor Ltd インターフェース回路およびインターフェース方法
JP4723679B2 (ja) * 2009-01-14 2011-07-13 エルピーダメモリ株式会社 半導体記憶装置、メモリシステム、及び半導体記憶装置のリフレッシュ制御方法
JP5446384B2 (ja) * 2009-03-30 2014-03-19 富士通セミコンダクター株式会社 インターフェース回路、メモリシステム、およびアクセス制御方法
US7969813B2 (en) 2009-04-01 2011-06-28 Micron Technology, Inc. Write command and write data timing circuit and methods for timing the same
JP2011180713A (ja) * 2010-02-26 2011-09-15 Elpida Memory Inc 半導体メモリモジュール
US8369178B2 (en) * 2010-03-08 2013-02-05 Micron Technology, Inc. System and method for managing self-refresh in a multi-rank memory
US8942056B2 (en) 2011-02-23 2015-01-27 Rambus Inc. Protocol for memory power-mode control
US8984320B2 (en) 2011-03-29 2015-03-17 Micron Technology, Inc. Command paths, apparatuses and methods for providing a command to a data block
US8509011B2 (en) 2011-04-25 2013-08-13 Micron Technology, Inc. Command paths, apparatuses, memories, and methods for providing internal commands to a data path
CN102426850A (zh) * 2011-12-13 2012-04-25 曙光信息产业(北京)有限公司 一种减少ddr2初始化时间的方法
US8552776B2 (en) 2012-02-01 2013-10-08 Micron Technology, Inc. Apparatuses and methods for altering a forward path delay of a signal path
US9166579B2 (en) 2012-06-01 2015-10-20 Micron Technology, Inc. Methods and apparatuses for shifting data signals to match command signal delay
US9054675B2 (en) 2012-06-22 2015-06-09 Micron Technology, Inc. Apparatuses and methods for adjusting a minimum forward path delay of a signal path
KR101980162B1 (ko) * 2012-06-28 2019-08-28 에스케이하이닉스 주식회사 메모리
US9329623B2 (en) 2012-08-22 2016-05-03 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal
US8913448B2 (en) 2012-10-25 2014-12-16 Micron Technology, Inc. Apparatuses and methods for capturing data in a memory
US9734097B2 (en) 2013-03-15 2017-08-15 Micron Technology, Inc. Apparatuses and methods for variable latency memory operations
US9727493B2 (en) 2013-08-14 2017-08-08 Micron Technology, Inc. Apparatuses and methods for providing data to a configurable storage area
US9183904B2 (en) 2014-02-07 2015-11-10 Micron Technology, Inc. Apparatuses, memories, and methods for facilitating splitting of internal commands using a shared signal path
US9508417B2 (en) 2014-02-20 2016-11-29 Micron Technology, Inc. Methods and apparatuses for controlling timing paths and latency based on a loop delay
US9530473B2 (en) 2014-05-22 2016-12-27 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
US9531363B2 (en) 2015-04-28 2016-12-27 Micron Technology, Inc. Methods and apparatuses including command latency control circuit
US9813067B2 (en) 2015-06-10 2017-11-07 Micron Technology, Inc. Clock signal and supply voltage variation tracking
US9601170B1 (en) 2016-04-26 2017-03-21 Micron Technology, Inc. Apparatuses and methods for adjusting a delay of a command signal path
US9865317B2 (en) 2016-04-26 2018-01-09 Micron Technology, Inc. Methods and apparatuses including command delay adjustment circuit
US9997220B2 (en) 2016-08-22 2018-06-12 Micron Technology, Inc. Apparatuses and methods for adjusting delay of command signal path
KR102647421B1 (ko) * 2016-10-06 2024-03-14 에스케이하이닉스 주식회사 반도체장치
US10224938B2 (en) 2017-07-26 2019-03-05 Micron Technology, Inc. Apparatuses and methods for indirectly detecting phase variations
US10381064B1 (en) 2018-01-19 2019-08-13 Micron Technology, Inc. Apparatuses and methods for refreshing memory of a semiconductor device
US11417382B2 (en) 2020-12-17 2022-08-16 Micron Technology, Inc. Apparatuses and methods for skipping wordline activation of defective memory during refresh operations
KR20220121406A (ko) * 2021-02-25 2022-09-01 삼성전자주식회사 메모리 장치 및 그 동작방법
US11670356B2 (en) 2021-07-16 2023-06-06 Micron Technology, Inc. Apparatuses and methods for refresh address masking

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6171494A (ja) 1984-09-14 1986-04-12 Hitachi Ltd 半導体記憶装置
JPH08129882A (ja) 1994-10-31 1996-05-21 Mitsubishi Electric Corp 半導体記憶装置
US5636173A (en) * 1995-06-07 1997-06-03 Micron Technology, Inc. Auto-precharge during bank selection
JP3352577B2 (ja) 1995-12-21 2002-12-03 インターナショナル・ビジネス・マシーンズ・コーポレーション 記憶装置
US5818777A (en) * 1997-03-07 1998-10-06 Micron Technology, Inc. Circuit for implementing and method for initiating a self-refresh mode
US6075740A (en) 1998-10-27 2000-06-13 Monolithic System Technology, Inc. Method and apparatus for increasing the time available for refresh for 1-t SRAM compatible devices
US6208577B1 (en) * 1999-04-16 2001-03-27 Micron Technology, Inc. Circuit and method for refreshing data stored in a memory cell

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7327625B2 (en) 2004-11-05 2008-02-05 Samsung Electronics Co., Ltd. Volatile memory devices with auto-refresh command unit and circuit for controlling auto-refresh operation thereof and related memory systems and operating methods
KR100843208B1 (ko) * 2006-11-02 2008-07-02 삼성전자주식회사 반도체 칩 패키지 및 그 테스트 방법
US8159885B2 (en) 2009-01-19 2012-04-17 Samsung Electronics, Co., Ltd. Refresh control circuit and semiconductor memory device and memory system including the same

Also Published As

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TW501134B (en) 2002-09-01
KR100618070B1 (ko) 2006-08-30
US6438055B1 (en) 2002-08-20
JP2001118383A (ja) 2001-04-27

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