JP2006099877A - 同期型半導体記憶装置 - Google Patents

Abstract

【課題】同期型半導体記憶装置のリフレッシュ動作の高速化とデータバス効率の向上を図る。
【解決手段】複数のワード線ＷＬと複数のカラム選択線ＣＳＬをマトリックス状に配置した交差部にメモリセルを備えるメモリセルアレイを分割して構成された複数のバンク１８０〜１８３と、複数のバンクに共通に配置されたリフレッシュロウアドレスカウンタ６と、リフレッシュ実行回数をカウントするリフレッシュ動作実行回数検知回路１６を備え，リフレッシュロウアドレスカウンタ６に対して制御信号ＣＴを出力するリフレッシュコントローラ８と、リフレッシュコントローラ８に接続され、オートリフレッシュ動作において第１のオートリフレッシュコマンド入力の際にリフレッシュ選択するバンクアドレスを受け取り、受け取ったリフレッシュバンクアドレスに従ってバンク１８０〜１８３を選択するバンク選択回路１４０〜１４３とを備える同期型半導体記憶装置。
【選択図】図１

Description

本発明は、同期型半導体記憶装置に係り、特にリフレッシュ動作が必要なダイナミック型メモリセルであって、外部クロックに同期して動作する同期型半導体メモリのリフレッシュ動作の高速化とデータバス効率の向上化に関する。

従来のシンクロナス・ダイナミック・ランダムアクセスメモリ（ＳＤＲＡＭ）では、メモリセルアレイを複数バンクに分割して、バンクを切り替えながら外部からのクロックに同期してデータの読み書きを連続して行うことができる。更に２倍のデータ転送レートを実現するダブルデータレート型のＳＤＲＡＭ（ＤＤＲ-ＳＤＲＡＭ）など高速データレートを目的としたメモリが近年主流になっている。しかしながら、ネットワーク系などランダムサイクルが重要なアプリケーションでは、同一バンク自体の動作を速くする必要がある。この問題を解決するのがダブルデータレート型ファーストサイクル・ランダムアクセスメモリ（ＤＤＲ-ＦＣＲＡＭ）である。ＤＤＲ-ＦＣＲＡＭは、ＤＤＲ-ＳＤＲＡＭのようにメモリセルアレイを複数バンクに分割し、外部クロックに同期して連続的に高速で読み書き動作が実現できる。ＤＤＲ-ＦＣＲＡＭは、ダブルデータレートでデータ転送できるのみではなく、メモリセルアレイ動作の改良や新しいライトシステム方式によりランダムサイクルの高速化を実現しており、ネットワーク系などのアプリケーションで注目されている。

しかし、ＤＲＡＭセルの特性上リフレッシュ動作が必要であり、更なるシステム全体のバス効率を上げるには、リフレッシュサイクル時間を高速化し、リフレッシュによるディスターブ時間を低減することが重要となってきている。

オートリフレッシュサイクル時間の高速化を実現できる同期型半導体記憶装置としては、既に、リフレッシュコマンド体系を見直し、リフレッシュ動作の高速化ができる方法が提案されている（特許文献１参照）。

しかしながら、データバスに着目してみると、リフレッシュ動作によりデータバスはリードデータ乃至ライトデータを入出力できない期間が存在し、システムとしてのデータ転送効率を妨げてしまっている状態となっている。即ち、リフレッシュ動作の期間、データバスはディスターブされる結果となり、システムとしてデータ転送効率を上げることができない。又、バンク毎にリフレッシュ指定できるようにするためには、バンク毎に独立したリフレッシュロウアドレスカウンタ及びリフレッシュロウアドレスカウンタ制御信号等を設ける必要がある。更に、バンク数が増えていくと、リフレッシュ回路規模が飛躍的に増大し、チップサイズが大きくなる。

又、オートリフレッシュ動作は、内部で自動発生するバンク選択とリフレッシュロウアドレスカウンタによって自動的にリフレッシュを行う動作体系であるが、外部からはどのバンクをリフレッシュ動作しているか否かが判断できない。このため、オートリフレッシュ動作が終了までの期間はリード動作乃至リードライト動作中はオートリフレッシュ動作を行うことが出来ない。データバス効率を考慮すると、リフレッシュ動作によるディスターブ期間が存在し、システムとしてのデータバス稼働率を向上することができないという問題点が存在する。
特開２００４−１４５９５６号公報

本発明は、同期型半導体記憶装置において、リフレッシュ動作の高速化とデータバス効率の向上を図る。

本発明の実施の形態の特徴は、（イ）複数のワード線と複数のカラム選択線をマトリックス状に配置した交差部にメモリセルを備える複数のバンクと、（ロ）複数のバンクに共通に配置されたリフレッシュロウアドレスカウンタと、（ハ）リフレッシュ実行回数をカウントするリフレッシュ動作実行回数検知回路を備え，リフレッシュロウアドレスカウンタに制御信号を出力するリフレッシュコントローラと、（ニ）リフレッシュコントローラに接続され、オートリフレッシュ動作において第１のオートリフレッシュコマンド入力の際にリフレッシュ選択するバンクアドレスを受け取り、受け取ったリフレッシュバンクアドレスに従ってバンクを選択するバンク選択回路とを備える同期型半導体記憶装置であることを要旨とする。

本発明の同期型半導体記憶装置によれば、リフレッシュ動作の高速化とデータバス効率の向上を図ることができる。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各ブロックの平面寸法、各回路ブロックの平面寸法、各タイミングチャートの横軸の長さ等は現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各ブロックの構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

[第１の実施の形態]
以下、具体的に図を参照し、本発明の実施の形態に係る同期型半導体記憶装置のリフレッシュ動作を説明する。図１１はＦＣＲＡＭのライト動作，リード動作及びオートリフレッシュ動作のコマンドテーブルであり、図１２はＦＣＲＡＭのコマンド入力を説明するコマンド入力タイミング図、図１３は本発明の実施の形態に係る同期型半導体記憶装置のリフレッシュ動作に関係する模式的ブロック構成図、図１４は一例としてのリード動作とライト動作を組み合わせたオートリフレッシュ動作における動作タイミング図である。

（コマンドテーブル）
図１１に示すように、例えばリードコマンドの受付は図１２に示すクロック信号ＣＬＫの立上りエッジとクロック信号ＣＬＫに対して逆相のクロック信号 /ＣＬＫの立下りエッジのクロスポイント、即ち時刻ｔ１に対し、コマンドテーブルで定めた第１コマンドＲＤＡ、即ちチップセレクトピン（/ＣＳ）＝Ｌ（ローレベル）,ファンクションピン（ＦＮ）＝Ｈ（ハイレベル）,リフレッシュピン（/ＲＥＦ）＝Ｈを入力し、かつ、バンクアドレスＢＡとアドレスＵＡを入力する。

次の１クロック後の時刻ｔ２に第２コマンドＬＡＬ、即ち、/ＣＳ＝Ｈ，/ＰＤ=Ｈを入力し、カラムアドレスＬＡを入力することでリードコマンドを受け付ける。なお、第２コマンドテーブルのＦＮ＝Ｘは、ドントケア（不定状態）を意味する。上述のようにＦＣＲＡＭのコマンド体系は、第１コマンド入力と第２コマンド入力によって成り立っている。

ライトコマンドにおいても、上述のように第１コマンドでＷＲＡを、第２コマンドでＬＡＬを入力することで成立する。オートリフレッシュにおいては、第１コマンドでＲＥＦＲ、即ち、/ＣＳ＝Ｌ, ＦＮ＝Ｌ, /ＰＤ＝Ｌを入力し、第２コマンドでＲＥＦＡ、即ち/ＣＳ＝Ｈ, /ＰＤ＝Ｈを入力する。

（リフレッシュ動作に関係する模式的ブロック構成）
本発明の実施の形態に係るリフレッシュ動作に関係する模式的ブロック構成は、図１３に示すように、バンクアドレスバッファ２と、アドレスバッファ４と、バンクアドレスバッファ２及びアドレスバッファ４に接続され，メモリセルアレイを複数のバンクに分割して構成されたバンク（０）〜バンク（３）にそれぞれ対応するバンク選択回路１４０〜１４３と、バンク選択回路１４０〜１４３にそれぞれ接続されたロウデコーダ１６０〜１６３と、ロウデコーダ１６０〜１６３にそれぞれ接続されたバンク（０）〜バンク（３）を表示するバンク１８０〜１８３と、アドレスバッファ４に接続されたリフレッシュロウアドレスカウンタ６と、リフレッシュロウアドレスカウンタ６に接続され，かつバンク選択回路１４０〜１４３に接続されたリフレッシュコントローラ８と、リフレッシュコントローラ８に接続されたリフレッシュタイマ１０と、リフレッシュタイマ１０に接続されたコマンドデコーダ１２とを備える。

コマンドデコーダ１２にコマンドピンが接続され、オートリフレッシュの第１コマンドＲＥＦＲ（図１１参照）を受け付けると、図１４に示すように、クロック信号ＣＬＫに同期して第１コマンドＲＥＦＲを受けて、内部の第１コマンド検知出力信号ｂＲＥＦＲがコマンドデコーダ１２から出力される。

コマンドデコーダ１２から出力された第１コマンド検知出力信号ｂＲＥＦＲは、リフレッシュタイマ１０へ入力され、予め所定の時間を定めたリフレッシュパルス信号ＲＥＦＰＬＳを“Ｈ”出力する。リフレッシュパルス信号ＲＥＦＰＬＳはリフレッシュコントローラ８へ入力され、予めバンクに割り当てておいたリフレッシュ動作信号ＲＥＦＲＩ＜０＞もしくはＲＥＦＲＩ＜１＞のどちらか一方をリフレッシュパルス信号ＲＥＦＰＬＳに同期して出力する。

図１４中の表示では、バンク（０）とバンク（２）に割り当てているリフレッシュ動作信号ＲＥＦＲＩ＜０＞が選択されている。一方のバンク（１）とバンク（３）に割り当ててあるリフレッシュ動作信号ＲＥＦＲＩ＜１＞は、次のオートリフレッシュコマンドを受け付けると選択される。即ち、オートリフレッシュコマンドを受け付けると交互にバンク（０），バンク（２）とバンク（１），バンク（３）がリフレッシュされる。リフレッシュコントローラ８から出力されるリフレッシュロウアドレスカウンタ制御信号ＣＴはリフレッシュ動作信号ＲＥＦＲＩ＜０＞の立上りエッジに同期して“Ｈ”論理へと切り替わり、内蔵するリフレッシュロウアドレスカウンタ６の動作を制御する。

アドレスバッファ４は、リフレッシュロウアドレスカウンタ６からのリフレッシュアドレスＲＣ[０:１１]を受け取って、内部アドレス信号ＡＬＴＣ[０：１１]を出力し、リフレッシュ動作信号ＲＥＦＲＩ＜０＞もしくは、リフレッシュ動作信号ＲＥＦＲＩ＜１＞の論理に従って選択されるバンク選択回路１４０〜１４３を介して、ロウデコーダ１６０〜１６３へリフレッシュロウアドレスＸＡｎを出力し、所定のワード線ＷＬを選択してメモリセルのリフレッシュ動作を行う。

その後、リフレッシュ動作信号ＲＥＦＲＩ＜０＞もしくはＲＥＦＲＩ＜１＞の“Ｈ”パルス期間が終了すると、プリチャージ動作へ自動的に移行し、次のコマンド受付に備える。又、並行して、リフレッシュコントローラ８から出力されるリフレッシュロウアドレスカウンタ制御信号ＣＴはリフレッシュ動作信号ＲＥＦＲＩ＜０＞とＲＥＦＲＩ＜１＞の両方の動作を経て、リフレッシュ動作信号ＲＥＦＲＩ＜１＞の立下りエッジを受けて、リフレッシュロウアドレスカウンタ制御信号ＣＴを立下げ、リフレッシュロウアドレスカウンタ６をカウントアップし、次のリフレッシュロウアドレスとして備えておく。

なお、図１３に示す模式的ブロック構成の場合、リフレッシュアドレスＲＣ[０：１１]、即ち、２の１２乗＝４Ｋと、リフレッシュ動作信号ＲＥＦＲＩ＜０＞もしくはＲＥＦＲＩ＜１＞が交互に切り替わるため、リフレッシュサイクル数としては４Ｋ×２＝８Ｋ構成に相当する。つまり、８Ｋ回のリフレッシュ動作を、製品仕様で定めたセルのポーズ時間として例えば３２ｍｓとした場合、３２ｍｓ期間内に８Ｋ回以上のリフレッシュ動作を行う必要がある。ここで、図１４中、バンク動作制御信号ＢＮＫ＜２＞に示すようにバンク（２）に対してリードコマンドを入力し、その後ランダムサイクルタイム(ｔＲＣ)を経てから、オートリフレッシュコマンドを入力し、その後、リフレッシュサイクルタイム(ｔＲＥＦＣ)を経てから、バンク（２）にライトコマンドを入力している例が示されている。

以下、詳細に述べると、まず時刻ｔ０で、リード動作の第１コマンドＲＤＡと選択するバンク（２）を選択するバンクアドレスＢＡ２を入力し、次の１クロック後の時刻ｔ１に第２コマンドＬＡＬを入力しリード動作を行う。図１４中の例は、ＣＡＳレイテンシー＝４，バースト長ＢＬ＝４の場合を示しており、読み出しデータＤＱは時刻ｔ１の第２コマンドＬＡＬから数えて読み出しレイテンシーはＣＬ＋１であるので５クロック後のクロック信号ＣＬＫの立上りから立上りと立下りに同期するダブルデータレート（ＤＤＲ）としてバースト長ＢＬ＝４(Ｑ０，Ｑ１，Ｑ２，Ｑ３)分をＤＱピンへ出力する。

その後にオートリフレッシュ動作の第１コマンドＲＥＦＲを入力するには、最小リードライト動作タイムである，最小ランダムサイクル必要クロック数ｌＲＣを得てから入力する必要がある。これはリフレッシュ動作方式が内部で予め定めておいたバンクを自動的にリフレッシュするため、外部からはどのバンクがリフレッシュされているのか判断つかないため、確実にリフレッシュ前の動作が終了してからリフレッシュ動作を入力する必要があるからである。さもなければ、リード動作もしくはライト動作時に制御するバンク動作制御信号ＢＮＫ＜０＞〜ＢＮＫ＜３＞と次のリフレッシュ動作により制御されるバンク動作制御信号ＢＮＫ＜０＞〜ＢＮＫ＜３＞のパルスが重複することになりデータ破壊を起こす。

ＣＡＳレイテンシー＝４の場合の最小リードライト動作必要クロック回数はＣＬ＋１、即ち、最小ランダムサイクル必要クロック数ｌＲＣ＝５クロック後であるため、最小規定しているリフレッシュ動作の第１コマンドＲＥＦＲを入力して良い時刻は、先の第１リードコマンド入力時刻ｔ０から５クロック後のｔ２でオートリフレッシュ動作の第１コマンドＲＥＦＲを入力できる。即ち、図１４中、最小ランダムサイクル必要クロック数ｌＲＣ後の時刻ｔ２に第１コマンドＲＥＦＲを、次の１クロック後に第２コマンドＲＥＦＡを入力している。

リフレッシュ動作以降に次のコマンドを入力して良い時刻は、オートリフレッシュクロック数lＲＥＦＣを経てからと規定しており、図１４中は、オートリフレッシュクロック数lＲＥＦＣ＝１０クロックとして、時刻ｔ３にライト動作の第１コマンドＷＲＡを入力している。外部からのライトデータ入力タイミングはＣＬ＝４の場合、書き込みレイテンシーはＣＬと規定しているので書き込みレイテンシー＝４であるため、時刻ｔ４のライト動作の第２コマンドＬＡＬから数えて４クロック後にライトデータＷ０，Ｗ１，Ｗ２，Ｗ３をクロックに同期して入力する。その後、リードライト動作の，最小ランダムサイクル必要クロック数ｌＲＣを経てから次の第１コマンドＲＥＦＲを時刻ｔ５に入力している。

図１４のリフレッシュ動作は内部で自動的にリフレッシュするバンクの選択を行う点を、リフレッシュするバンクを外部からアドレス指定するように仕様変更すると、ある任意のバンクのリード動作乃至ライト動作中に、ある任意のバンクを並行してリフレッシュ動作を行えるようになる。即ち、リフレッシュ動作によるデータバスのディスターブを低減することが可能となる。

本発明の第１の実施の形態に係る同期型半導体記憶装置においては、外部からバンクアドレスでリフレッシュバンクを選択できるようにする。その際のリフレッシュ回路制御はバンク毎に独立にリフレッシュロウアドレスカウンタ６を設けるのではなく、一つのリフレッシュロウアドレスカウンタ６を用いて複数のバンクを制御する。これより、ある任意のバンクに対してリード動作乃至リードライト動作している間に、ある任意のバンクに対してオートリフレッシュ動作を行えるようになり、オートリフレッシュ動作によるデータバスのディスターブ時間を低減することができる。その結果、チップサイズの増加を防止できることにより、バス効率の高い同期型半導体記憶装置を提供することができる。

本発明の第１の実施の形態に係る同期型半導体記憶装置においては、オートリフレッシュコマンド入力の際に任意のバンク１８０〜１８３を選択するバンクアドレスを受け取ることにより、受け取ったバンクアドレスに従ったバンクをリフレッシュロウアドレスカウンタ６の状態に従ってリフレッシュ動作する。これにより、ある任意のバンク１８０〜１８３がリード動作及びライト動作している期間に、ある任意のバンク１８０〜１８３に対してリフレッシュ動作を行えることが可能となり、システムとしてのデータバス稼働率を飛躍的に向上することができる。

又、本発明の第１の実施の形態に係る同期型半導体記憶装置においては、リフレッシュロウアドレスカウンタ６の制御において、個数Ｎのバンクを有する場合、Ｎ回のオートリシュレッシュ動作を受け付けた後に、内蔵しているリフレッシュロウアドレスカウンタ６を自動的にカウントアップ制御を行い、次のオートリフレッシュ動作の際のリフレッシュアドレスに備えることができる。よって、オートリフレッシュコマンド体系を変えることなく、リフレッシュ動作の改良を図ることにより、システムのデータバス稼働率が飛躍的に向上する。

（全体構成）
図１は、本発明の第１の実施の形態に係る同期型半導体記憶装置について説明するためのもので、要部を抽出して示すブロック構成図を示す。

本発明の第１の実施の形態に係る同期型半導体記憶装置は、図１に示すように、複数のワード線ＷＬと複数のカラム選択線ＣＳＬをマトリックス状に配置した交差部にメモリセルを備えるメモリセルアレイを複数のバンクに分割して構成されたバンク０，１，２，３，…と、それぞれのバンクに対応して配置されるロウデコーダ及びカラム・デコーダ１０６と、カラム・デコーダ１０６に隣接して配置される第２センス・アンプ１０７と、第２センス・アンプ１０７にバス結合されたデータラッチコントローラ１０８と、データラッチコントローラ１０８にバス結合された入出力バッファ１１１と、データラッチコントローラ１０８に接続されたバーストカウンタ１０９と、ロウデコーダに接続されたアッパーアドレス・ラッチアドレス・コンパレータ１０４と、カラム・デコーダ１０６に接続されたロワ―アドレス・ラッチアドレス・コンパレータ１０５と、入出力バッファ１１１に接続された同期回路１１０と、同期回路１１０に接続されたコマンドデコーダ１２と、コマンドデコーダ１２に接続され，更にアッパーアドレス・ラッチアドレス・コンパレータ１０４，ロワ―アドレス・ラッチアドレス・コンパレータ１０５，第２センス・アンプ，バーストカウンタ１０９，データラッチコントローラ１０８及び入出力バッファ１１１に接続されたコントロール・ロジック１０１と、コントロール・ロジック１０１に接続されたモードレジスタ１０２と、コントロール・ロジック１０１に接続され，リフレッシュ動作実行回数検知回路１６を内蔵するリフレッシュコントローラ８と、リフレッシュコントローラ８に接続されたリフレッシュロウアドレスカウンタ６と、リフレッシュロウアドレスカウンタ６に接続され，更にモードレジスタ１０２，アッパーアドレス・ラッチアドレス・コンパレータ１０４及びロワ―アドレス・ラッチアドレス・コンパレータ１０５に接続されたアドレス・レシーバ１０３とを備える。

アドレス・レシーバ１０３には、バンクアドレスＢＡ０−Ｂ１，アドレスＡ１−Ａ１３が入力される。

コマンドデコーダ１２にコマンドピンが接続され、／ＣＳ，ＦＮ信号が入力される。

コントロール・ロジック１０１から、アッパーアドレス・ラッチアドレス・コンパレータ１０４，ロワ―アドレス・ラッチアドレス・コンパレータ１０５，第２センス・アンプ，バーストカウンタ１０９，データラッチコントローラ１０８，入出力バッファ１１１及びモードレジスタ１０２に対しては、コントロール信号ＣＳが供給されている。

リフレッシュコントローラ８内のリフレッシュ動作実行回数検知回路１６から出力されるリフレッシュロウアドレスカウンタ制御信号ＣＴはリフレッシュロウアドレスカウンタ６の動作を制御する。

（コマンドテーブル）
図２は本発明の第１の実施の形態に係る同期型半導体記憶装置に適用するコマンドテーブルである。図１１に示したコマンドテーブルに対して、オートリフレッシュの第１コマンドの際に、リフレッシュ選択するバンクアドレスを受け付けることが異なるのみである。このようにオートリフレッシュの第１コマンドの際にリフレッシュするバンクアドレスＢＡを受け付けるようにコマンドテーブルを変更することにより、外部からリフレッシュするバンクを選択できるようになる。

ＦＣＲＡＭ内部の動作としては、第１コマンドの入力タイミングにリードアクティブの第１コマンドＲＤＡを受け付けると、図１に示すように、内部のコマンドデコーダ１２によりリード動作を検知し、コントロール・ロジック１０１に検知信号を供給する。コントロール・ロジック１０１は、モードレジスタ１０２からの書き込み／読み込みのレイテンシー等の情報に応じて、内部回路の動作タイミングを定めてコントロール信号ＣＳを発生する。又、同時に与えられたバンクアドレスとアッパーアドレスをアドレス・レシーバ１０３に取り込み、与えられたアドレスのレベルを論理変換する。そして、コントロール・ロジック１０１から出力されたコントロール信号ＣＳによりアッパーアドレス・ラッチアドレス・コンパレータ１０４を制御し、バンク０，バンク１，バンク２，バンク３，…とワード線ＷＬを選択してメモリセルデータを読み出す。メモリセルデータを読み出すと、メモリセルに書き込まれていた電荷情報をカラム選択線ＣＳＬを介してビット線に転送し、ビット線センスアンプによりデータを増幅する動作を行う。

第２コマンドＬＡＬとしてロワ―アドレスラッチコマンドを受けると、同時に与えられたカラムアドレスであるロワ―アドレスＬＡをアドレス・レシーバ１０３によって論理変換し、ロワ―アドレス・ラッチアドレス・コンパレータ１０５でラッチして、内部のＹアドレスを発生する。又、カラム・デコーダ１０６によってカラム選択線ＣＳＬを選択し、ビット線のデータをデータ線に転送する。そして、第２センス・アンプ１０７により論理判定し、データラッチコントローラ１０８へ一時的に保持する。そして、バーストカウンタ１０９と同期回路１１０によってバーストデータと入出力バッファ１１１のタイミングを制御し、読み出しレイテンシーにしたがってデータを外部へ出力する。

この際、ＤＲＡＭセルは破壊読出しであるので、カラム選択線ＣＳＬを閉じた後もビット線センス・アンプによってメモリセルへ電荷を再書き込みする。その後、内部に設定されたバンクの動作を制御するバンクタイマによりワード線ＷＬをリセットし、ビット線をプリチャージする動作へ自動的に戻り、スタンドバイ状態となる。

次に、ＦＣＲＡＭのライトサイクルにおける内部動作について述べる。第１コマンドとしてライトアクティブ動作の第１コマンドＷＲＡを受け付けると、コマンドデコーダ１２によりライト動作を検知し、コントロール・ロジック１０１に供給する。コントロール・ロジック１０１はモードレジスタ１０２からの書き込み／読み込みのレイテンシー等の情報に応じて内部回路の動作タイミングを定め、コントロール信号ＣＳを発生する。又、同時に与えられたバンクアドレスＢＡとアドレスＵＡを取り込み、取り込んだアドレスのレベルをアドレス・レシーバ１０３によって論理変換する。そして、アッパーアドレス・ラッチアドレス・コンパレータ１０４で論理変換したアドレスを一時的に保持し、前ライトサイクルで保持していたアッパーアドレス情報を内部のＸアドレスとして出力し、バンク０，バンク１，バンク２，バンク３，…とワード線ＷＬを選択する。

一方、第２コマンドＬＡＬとしてカラム（ロワ―）アドレスラッチコマンドを受けると、同時に与えられたカラムアドレスであるロワ―アドレスＬＡをアドレス・レシーバ１０３によって論理変換する。そして、ロワ―アドレス・ラッチアドレス・コンパレータ１０５で一時的に保持し、前ライトサイクルで保持していたロワ―アドレスＬＡを内部のＹアドレスとして発生し、カラム・デコーダ１０６によってカラム選択線ＣＳＬを選択する。又、データラッチコントローラ１０８で受け取ったライトデータを一時的に保持する動作と、前ライトサイクルで保持していたライトデータをデータ線に出力し、カラム選択線ＣＳＬを介してビット線へ書き込み、ビット線センス・アンプによりメモリセルへ書き込む動作とを行う。その後、内部に設定されたバンクタイマによりワード線ＷＬをリセットし、ビット線をプリチャージする動作へ自動的に戻る。

（リフレッシュ動作に関係する模式的ブロック構成）
本発明の第１の実施の形態に係る同期型半導体記憶装置は、図１及び図３に示すように、複数のワード線ＷＬと複数のカラム選択線ＣＳＬをマトリックス状に配置した交差部にメモリセルを備える複数のバンク１８０〜１８３と、複数のバンク１８０〜１８３に共通に配置されたリフレッシュロウアドレスカウンタ６と、リフレッシュ実行回数をカウントするリフレッシュ動作実行回数検知回路１６を備え，リフレッシュロウアドレスカウンタ６にリフレッシュロウアドレスカウンタ制御信号ＣＴを出力するリフレッシュコントローラ８と、リフレッシュコントローラ８に接続され、オートリフレッシュ動作において第１のオートリフレッシュコマンド入力の際にリフレッシュ選択するバンクアドレスを受け取り、受け取ったリフレッシュバンクアドレスに従ってバンク１８０〜１８３を選択するバンク選択回路１４０〜１４３とを備える。

リフレッシュ動作実行回数検知回路１６は、複数のバンクの数と同じ回数をカウントした後に、リフレッシュロウアドレスカウンタ６の出力を制御する。

リフレッシュ動作実行回数検知回路１６は、第１のオートリフレッシュコマンドの際に受け取ったバンクアドレスの論理に従って、バンク毎にリフレッシュ選択されたか否かを判定し、すべてのバンクがリフレッシュされたことを検知する。

本発明の第１の実施の形態に係る同期型半導体記憶装置のリフレッシュ動作に関係する模式的ブロック構成は、図３に示すように、バンクアドレスバッファ２と、アドレスバッファ４と、バンクアドレスバッファ２及びアドレスバッファ４に接続されたバンク選択回路１４０〜１４３と、バンク選択回路１４０〜１４３にそれぞれ接続されたロウデコーダ１６０〜１６３と、ロウデコーダ１６０〜１６３にそれぞれ接続され，バンク（０）〜（３）に対応するバンク１８０〜１８３と、アドレスバッファ４に接続されたリフレッシュロウアドレスカウンタ６と、リフレッシュロウアドレスカウンタ６に接続され，かつバンク選択回路１４０〜１４３及びバンクアドレスバッファ２に接続されたリフレッシュコントローラ８と、リフレッシュコントローラ８に接続されたリフレッシュタイマ１０と、リフレッシュタイマ１０に接続されたコマンドデコーダ１２とを備える。

図１３に比較して、リフレッシュコントローラ８への入力信号として、バンクアドレスバッファ２から出力される内部バンクアドレスラッチ信号ＢＳＬＴＣ[０：１]が入力されている点と、リフレッシュコントローラ８からの出力としてバンク毎に割り当てるリフレッシュバンク選択制御信号ＲＥＦＢＡＮＫ[０:３]がバンク選択回路１４０〜１４３へ接続されている点、並びにリフレッシュロウアドレスカウンタ６の出力ビット数が図１３の１２ビットから１４ビットに変更されている点のみが異なる。

（動作タイミングチャート）
本発明の第１の実施の形態に係る同期型半導体記憶装置において、一例としてのオートリフレッシュとリードライト動作を組み合わせたオートリフレッシュ動作における動作タイミングチャート図を図４に示す。

図４に示すように、時刻ｔ０にバンク（２）に対してリード動作の第１コマンドＲＤＡを入力し、第２コマンドＬＡＬの次のクロックにバンク（０）に対してオートリフレッシュの第１コマンドＲＥＦＲを入力している。図１４においては、第１リードコマンドから数えて最小ランダムサイクル必要クロック数ｌＲＣ＝５クロック後に最速でオートリフレッシュの第１コマンドＲＥＦＲを入力することが可能であったが、本発明の第１の実施の形態に係る同期型半導体記憶装置により、リード動作の終了を待たずに、別のバンクに対してリード動作を行うことが可能となる。

その後、オートリフレッシュコマンドの次のクロックに対して、オートリフレッシュ動作させているバンク（０）とは異なるバンク（３）に対してライト動作の第１コマンドＷＲＡを入力し、次のクロックにバンク（２）に対してライト動作の第１コマンドＷＲＡを入力するように、バンクを切り換えながらライト動作するインターリーブ動作を行っている。又、その次のクロック、即ち時刻ｔ２に対して先のオートリフレッシュ動作を行ってバンク（２）とは異なるバンク（１）に対してオートリフレッシュ動作を行っている。

更に、時刻ｔ３にバンク（２）に対して、時刻ｔ４にバンク（３）に対してオートリフレッシュの第１コマンドＲＥＦＲを入力しており、リフレッシュロウアドレスカウンタ６のリフレッシュロウアドレスカウンタ制御信号ＣＴは、すべてのリフレッシュ動作実行検出信号ＦＬＡＧ＝“Ｈ”と、リフレッシュパルスとタイミングを制御するリフレッシュ動作信号ＲＥＦＲＩに同期して制御され、リフレッシュロウアドレスカウンタ制御信号ＣＴが“Ｈ”から”Ｌ”へ遷移した時に次のオートリフレッシュ動作のためのリフレッシュロウアドレスとしてリフレッシュロウアドレスカウンタ６を自動的にカウントアップする。図中、リフレッシュロウアドレスカウンタ６の出力の最下位ビットのリフレッシュアドレスＲＣ＜０＞が“Ｌ”から“Ｈ”遷移しているところが、カウントアップ動作しているところである。

このようにリードライト動作の隙間にオートリフレッシュコマンドを入れることにより、オートリフレッシュ動作によるディスターブを隠すことができ、又、６４Ｋリフレッシュ動作に変更することにより、オートリフレッシュサイクルタイム自体を高速化することが可能となる。

（リフレッシュコントローラ）
本発明の第１の実施の形態に係る同期型半導体記憶装置に適用するリフレッシュコントローラ８は、図１の模式的ブロック構成図に示すように、リフレッシュ動作実行回数検知回路１６を備える。リフレッシュコントローラ８の詳細な回路ブロックは、図５に示すように、バンクアドレスプリデコーダ２０と、リフレッシュパルス制御回路２２と、リフレッシュ動作実行回数検知回路１６とを備える。リフレッシュ動作実行回数検知回路１６は、図５に示すように、複数のバンクリフレッシュ制御回路２４０〜２４３と、アンド（ＡＮＤ）ゲート８１及び８２とから構成されている。

バンクアドレスバッファ２（図３参照）から出力された内部バンクアドレスラッチ信号ＢＳＬＴＣ[０:１]がバンクアドレスプリデコーダ２０に入力され、バンクアドレスプリデコーダ２０は内部バンクアドレスラッチ信号ＢＳＬＴＣ[０：１]の２ビットをデコードしたデコード信号ＢＳＥＬ[０:３]を出力する。ＢＳＥＬ[０]の真理値は外部入力のバンクアドレスＢＳ[０:１]＝“Ｌ”，即ち、バンク（０）の選択に対応する。以下、バンク（１）はＢＳ[０]=“Ｈ”,ＢＳ[１]＝“Ｌ”に対応してバンクアドレスプリデコーダ２０のデコード信号ＢＳＥＬ[１]＝“Ｈ”に対応する。バンク（２）はＢＳ[０]＝“Ｌ”,ＢＳ[１]=“Ｈ”に対応しＢＳＥＬ[２]＝“Ｈ”に、バンク（３）はＢＳ[０]＝“Ｈ”,ＢＳ[１]＝“Ｈ”に対応しＢＳＥＬ[３]＝“Ｈ”に対応する。バンクアドレスプリデコーダ２０から出力されたデコード信号ＢＳＥＬ[０:３]はバンク毎に設けるバンクリフレッシュ制御回路２４０〜２４３へ接続される。

一方、バンクリフレッシュ制御回路２４０〜２４３のその他の入力端子としては、オートリフレッシュの第１コマンドＲＥＦＲを検知してパルス動作する内部の第１コマンド検知出力信号ｂＲＥＦＲが接続される。又、第１コマンド検知出力信号ｂＲＥＦＲは、リフレッシュパルス制御回路２２に接続される。

更に、リフレッシュパルス制御回路２２の出力端子からは、リフレッシュパルス信号ＲＥＦＰＬＳが、バンクリフレッシュ制御回路２４０〜２４３及びアンドゲート８２に対して出力される。

又、バンクリフレッシュ制御回路２４０〜２４３の出力端子からはバンク毎に選択動作するリフレッシュバンク選択制御信号ＲＥＦＢＡＮＫ[０:３]が出力され、バンク毎に設けてあるバンク選択回路１４０〜１４３（図３参照）へと接続される。

又、バンクリフレッシュ制御回路２４０〜２４３からリフレッシュ実行制御信号ＢＡＮＫＦＬＡＧ＜０:３＞が出力され、アンドゲート８１の入力端子にそれぞれ接続される。

アンドゲート８１の出力信号ＦＬＡＧはアンドゲート８２の一方の入力端子へ、アンドゲート８２の他方の入力端子へはリフレッシュパルス信号ＲＥＦＰＬＳが接続され、アンドゲート８２の出力端子からリフレッシュロウアドレスカウンタ６の出力状態を制御するリフレッシュロウアドレスカウンタ制御信号ＣＴを出力する。リフレッシュロウアドレスカウンタ制御信号ＣＴは又、バンク毎に設けてあるバンクリフレッシュ制御回路２４０〜２４３の入力端子へ転送される。

（バンクリフレッシュ制御回路）
バンクリフレッシュ制御回路２４０〜２４３の具体的なロジック回路は、図６のバンクリフレッシュ制御回路２４に代表的に示すように、リフレッシュバンク検知回路部９０ａと、リフレッシュ出力制御部９０ｂと、リフレッシュ実行検出回路部９０ｃとから構成される。

リフレッシュバンク検知回路部９０ａにおいて、クロックドＣＭＯＳインバータ９１の入力にプリデコードされた内部バンク選択信号ＢＳＥＬ０が接続され、クロックドＣＭＯＳインバータ９１を制御するｐチャネルトランジスタ側のゲート端子にはオートリフレッシュの第１コマンド検知出力信号ｂＲＥＦＲが接続され、一方のｎチャネルトランジスタ側のゲート端子には逆相の第１コマンドＲＥＦＲが接続される。クロックドＣＭＯＳインバータ９１の出力ノード１（Ｎｏｄｅ１）はインバータ９２の入力端子とクロックドＣＭＯＳインバータ９３の出力端子に接続され、インバータ９２の出力端子と、クロックドＣＭＯＳインバータ９３の入力端子はノード２（Ｎｏｄｅ２）に接続されている。又、クロックドＣＭＯＳインバータ９３を制御するｐチャネルトランジスタ側のゲート端子には第１コマンドＲＥＦＲが、ｎチャネルトランジスタ側のゲート端子には第１コマンド検知出力信号ｂＲＥＦＲが接続されている。即ち、リフレッシュバンク検知回路部９０ａの動作はオートリフレッシュの第１コマンド検知出力信号ｂＲＥＦＲの“Ｌ”パルス信号によってプリデコードされたバンクアドレスの入力状態を取り込んでラッチ動作する。即ち、バンク０を選択するバンクアドレスが入力された場合、プリデコードされた内部バンク選択信号ＢＳＥＬ０は“Ｈ”に遷移し、オートリフレッシュの第１コマンド検知出力信号ｂＲＥＦＲの“Ｌ”パルスの期間でクロックドＣＭＯＳインバータ９１を介してノード１を“Ｌ”へ遷移し、インバータ９２とクロックドＣＭＯＳインバータ９３のラッチ回路によって状態をラッチし、リフレッシュバンクを確定させる。

リフレッシュ出力制御部９０ｂにおいて、リフレッシュバンク検知回路部９０ａの出力ノード２はアンド（ＡＮＤ）ゲート９４の入力端子へと接続され、アンドゲート９４の他方の入力端子へはリフレッシュパルス信号ＲＥＦＰＬＳが接続される。アンドゲート９４の出力として、リフレッシュバンク選択制御信号ＲＥＦＢＡＮＫ＜０＞を出力する。即ち、リフレッシュ出力制御部９０ｂは、リフレッシュバンク検知回路部９０ａによってリフレッシュ選択されたか否かを検出したノード２を予めセットしておき、リフレッシュパルス信号ＲＥＦＰＬＳによってタイミングを制御し、リフレッシュバンク選択制御信号ＲＥＦＢＡＮＫを出力する。

リフレッシュ実行検出回路部９０ｃにおいて、リフレッシュバンク検知回路部９０ａの出力ノード２が入力として接続され、リフレッシュバンク選択制御信号ＲＥＦＢＡＮＫによって動作を制御されるクロックドＣＭＯＳインバータ９５を介してインバータ９６とクロックドＣＭＯＳインバータ９７からなるラッチ回路で状態をラッチし、出力端子からリフレッシュ実行制御信号ＢＡＮＫＦＬＡＧ＜０＞を出力する。又、リフレッシュ実行制御信号ＢＡＮＫＦＬＡＧ＜０＞にはラッチ状態をリセットするｎチャネルＭＯＳトランジスタ９８が接続され、そのｎチャネルＭＯＳトランジスタ９８のゲート端子にはリフレッシュロウアドレスカウンタ制御信号ＣＴが接続されている。

即ち、リフレッシュ実行検出回路部９０ｃは、リフレッシュバンク検知回路部９０ａで検出した出力ノード２の状態を、リフレッシュ実行制御信号ＢＡＮＫＦＬＡＧ＜０＞によってリフレッシュ実行したか否かを検出する動作を行う。リフレッシュ実行した場合には、リフレッシュ実行制御信号ＢＡＮＫＦＬＡＧは“Ｈ”に遷移し、リフレッシュを実行したことを図５のアンドゲート８１，８２へ知らせる。

（オートリフレッシュ動作方法）
オートリフレッシュ動作方法として、オートリフレッシュ動作毎にバンクを変えるように仕様を定めるようにする。そうすることで、例えば、バンク構成が４の場合、バンク（０），バンク（１），バンク（２），バンク（３）と、オートリフレッシュ動作毎にバンクを切り替えてＦＣＲＡＭを制御すると、図５に示すようにバンク毎に設けてあるバンクリフレッシュ制御回路２４０〜２４３によって、それぞれのバンク（０），バンク（１），バンク（２），バンク（３）がオートリフレッシュ実行した際に、図５のアンドゲート８１の出力信号ＦＬＡＧの状態はすべてのバンクがリフレッシュしたことを検出する出力信号ＦＬＡＧを“Ｈ”へと遷移させて、リフレッシュパルス信号ＲＥＦＰＬＳのタイミングによってリフレッシュロウアドレスカウンタ制御信号ＣＴの状態を制御し、リフレッシュロウアドレスカウンタ６をカウントアップさせ、次のリフレッシュの際のリフレッシュアドレスとして出力状態をセットするとともに、図６のリフレッシュ実行検出回路部９０ｃのラッチ状態をリセットし、次のオートリフレッシュ動作に備えることができる。

これにより、バンク毎に独立したリフレッシュロウアドレスカウンタ６を設ける必要がなく、内部ですべてのリフレッシュが実行したことを検知して自動的にリフレッシュロウアドレスカウンタ６をカウントアップ動作させることが可能となり、チップサイズの増加を防止することができる。

又、本発明の第１の実施の形態に係る同期型半導体記憶装置では、リードライト動作の終了を待たずにオートリフレッシュできることから、オートリフレッシュ動作によるディスターブ時間を実質的に低減することができ、バス効率の高い同期型半導体記憶装置を提供することができる。オートリフレッシュクロック数lＲＥＦＣ自体の低減として、リフレッシュ回数を増やしている。図１３のリフレッシュ回数は８Ｋ回であったが、この場合、すべてのワード線数が６４Ｋであるのに対して、リフレッシュ回数は８Ｋであったため、リードライト動作時に選択されるワード線１本に対して、リフレッシュ動作時には６４Ｋ/８Ｋ，即ち８倍の８本のワード線が一括に選択されていたため、ワード線の“Ｈ”レベル電圧を供給する内部昇圧電源回路に負担が掛かる。又、ビット線充放電電流による内部電源ドロップの影響などを考慮すると、リフレッシュ動作の最小サイクルタイムは、リードライト動作の最小ランダムサイクルタイムに対して、十分にサイクルタイムを広ける必要がある。例えば、ＣＡＳレイテンシー＝４の場合、リードライト動作の，最小ランダムサイクル必要クロック数ｌＲＣは５クロックであるが、オートリフレッシュ動作のオートリフレッシュクロック数lＲＥＦＣは１０クロック程度必要となっている。

本発明の第１の実施の形態に係る同期型半導体記憶装置では、オートリフレッシュ動作のサイクルタイム自体の高速化としても、リードライト動作のワード線選択数に合わせるように、図１３の８Ｋリフレッシュ数を６４Ｋリフレッシュ数に設定変更することで、オートリフレッシュクロック数lＲＥＦＣをリードライト動作の，最小ランダムサイクル必要クロック数ｌＲＣと同等な仕様にすることが可能である。即ち、製品仕様で定めたセルのポーズ時間、例えば３２ｍｓの場合、３２ｍｓの期間に図１３は８Ｋ回リフレッシュ動作をする必要があるが、本発明の第１の実施の形態に係る同期型半導体記憶装置では、６４Ｋ回オートリフレッシュするように仕様変更する。具体的な回路変更点は、図３に示すリフレッシュロウアドレスカウンタ６のビット数を図１３の１２ビットから１４ビットのリフレッシュアドレスＲＣ[０:１３]に変更する点のみである。これによりバンク選択ＢＳ[０：１]の２ビットを加算して、２の１６乗となるので６４Ｋ回のリフレッシュ数に容易に変更することができる。

リフレッシュ必要回数は８Ｋから６４Ｋへと増加するものの、バンクアドレスによってリフレッシュするバンクを選択可能となることからリードライト動作の終了を待たずに、選択していないバンクに対してオートリフレッシュ動作が可能となる。又、オートリフレッシュ動作自体のサイクルタイムを高速化することが可能となる。したがって、オートリフレッシュ動作によるパスの効率のディスターブを低減することができ、高速な同期型半導体記憶装置を提供することができる。

本発明の第１の実施の形態に係る同期型半導体記憶装置によれば、第１のコマンドで、オートリフレッシュコマンドと同時に受け取るバンクアドレスにより、リフレッシュするバンク選択を行なうことができ、従来のオートリフレッシュコマンド体系を変えることなく、内部で自動的にリフレッシュロウアドレスカウンタの制御を行い、リフレッシュ動作が可能になる。したがって、外部からどのバンクをリフレッシュするか否かを選択することができることから、リード動作乃至ライト動作の終了を待たずに、オートリフレッシュコマンドを受け付けることが可能になり、システムとしてのデータバス効率が向上する。

[第２の実施の形態]
（リフレッシュコントローラ）
本発明の第２の実施の形態に係る同期型半導体記憶装置は、図５に示したリフレッシュコントローラ８の回路ブロック構成を、図７に示す回路ブロック構成に変更して構成することができる。

本発明の第２の実施の形態に係る同期型半導体記憶装置は、図１，図３及び図７に示すように、複数のワード線ＷＬと複数のカラム選択線ＣＳＬをマトリックス状に配置した交差部にメモリセルを備える複数のバンク１８０〜１８３と、複数のバンク１８０〜１８３に共通に配置されたリフレッシュロウアドレスカウンタ６と、リフレッシュ実行回数をカウントするリフレッシュ動作実行回数検知回路を備え，リフレッシュロウアドレスカウンタ６にリフレッシュロウアドレスカウンタ制御信号ＣＴを出力するリフレッシュコントローラ８と、リフレッシュコントローラ８に接続され、オートリフレッシュ動作において第１のオートリフレッシュコマンド入力の際にリフレッシュ選択するバンクアドレスを受け取り、受け取ったリフレッシュバンクアドレスに従ってバンク１８０〜１８３を選択するバンク選択回路１４０〜１４３とを備える。

リフレッシュ動作実行回数検知回路１６は、第１のオートリフレッシュコマンドの際に受け取ったバンクアドレスの論理に関係なく、オートリフレッシュ実行回数をカウントするリフレッシュ実行回数カウント回路２６を備え、カウント数は複数のバンクの数と同じ回数をカウントする。

リフレッシュ実行回数カウント回路２６は、少なくとも下位ビットカウンタ１２０ａと上位ビットカウンタ１２０ｂからなる２ビットカウンタを備え、上位ビットカウンタ１２０ｂからリフレッシュロウアドレスカウンタ制御信号ＣＴを出力する。

本発明の第２の実施の形態に係る同期型半導体記憶装置に適用するリフレッシュコントローラ８の詳細な回路ブロックは、図７に示すように、バンクアドレスプリデコーダ２０と、リフレッシュパルス制御回路２２と、リフレッシュ動作実行回数検知回路１６とを備える。リフレッシュ動作実行回数検知回路１６は、図７に示すように、複数のバンクリフレッシュ制御回路２５０〜２５３と、リフレッシュ実行回数カウント回路２６とから構成される。

図５におけるバンクリフレッシュ制御回路２４０〜２４３の出力端子からリフレッシュ実行制御信号ＢＡＮＫＦＬＡＧを削除し、入力端子からリフレッシュロウアドレスカウンタ制御信号ＣＴを削除して、図７に示すように、バンクリフレッシュ制御回路２５０〜２５３を構成している。更に、図７においては、リフレッシュパルス信号ＲＥＦＰＬＳを入力するリフレッシュ実行回数カウント回路２６を備え、リフレッシュ実行回数カウント回路２６の出力からリフレッシュロウアドレスカウンタ制御信号ＣＴが出力されている。

（バンクリフレッシュ制御回路）
本発明の第２の実施の形態に係る同期型半導体記憶装置に適用するバンクリフレッシュ制御回路２５０〜２５３の具体的な回路構成は、図８のバンクリフレッシュ制御回路２５に代表的に示すように、図６の回路構成からリフレッシュ実行検出回路部９０ｃを削除している点が異なる。図６のバンクリフレッシュ制御回路２４からリフレッシュ実行検出回路部９０ｃを削除した代替えとして、図７において、リフレッシュ実行回数カウント回路２６が配置されている。

（バンクリフレッシュ制御回路）
バンクリフレッシュ制御回路２５０〜２５３の具体的なロジック回路は、図８のバンクリフレッシュ制御回路２５に代表的に示すように、リフレッシュ検知回路部１５５と、リフレッシュ出力制御部１５６とから構成される。

リフレッシュ検知回路部１５５において、クロックドＣＭＯＳインバータ１５０の入力にプリデコードされた内部バンク選択信号ＢＳＥＬ０が接続され、クロックドＣＭＯＳインバータ１５０を制御するｐチャネルトランジスタ側のゲート端子にはオートリフレッシュの第１コマンド検知出力信号ｂＲＥＦＲが接続され、一方のｎチャネルトランジスタ側のゲート端子には逆相の第１コマンドＲＥＦＲが接続される。クロックドＣＭＯＳインバータ１５０の出力ノードはインバータ１５１の入力端子とクロックドＣＭＯＳインバータ１５２の出力端子に接続され、インバータ１５１の出力端子と、クロックドＣＭＯＳインバータ１５２の入力端子は互いに接続されている。又、クロックドＣＭＯＳインバータ１５２を制御するｐチャネルトランジスタ側のゲート端子には第１コマンドＲＥＦＲが、ｎチャネルトランジスタ側のゲート端子には第１コマンド検知出力信号ｂＲＥＦＲが接続されている。即ち、リフレッシュ検知回路部１５５の動作はオートリフレッシュの第１コマンド検知出力信号ｂＲＥＦＲの“Ｌ”パルス信号によってプリデコードされたバンクアドレスの入力状態を取り込んでラッチ動作する。即ち、バンク０を選択するバンクアドレスが入力された場合、プリデコードされた内部バンク選択信号ＢＳＥＬ０は“Ｈ”に遷移し、オートリフレッシュの第１コマンド検知出力信号ｂＲＥＦＲの“Ｌ”パルスの期間でクロックドＣＭＯＳインバータ１５１を介して出力端子を“Ｌ”へ遷移し、インバータ１５１とクロックドＣＭＯＳインバータ１５２のラッチ回路によって状態をラッチし、リフレッシュバンクを確定させる。

リフレッシュ出力制御部１５６において、リフレッシュ検知回路部１５５の出力端子はナンド（ＮＡＮＤ）ゲート１５３の入力端子へと接続され、ナンドゲート１５３の他方の入力端子へはリフレッシュパルス信号ＲＥＦＰＬＳが接続される。ナンドゲート１５３の出力はインバータ１５４に入力され、結果として、リフレッシュバンク選択制御信号ＲＥＦＢＡＮＫ＜０＞を出力する。即ち、リフレッシュ出力制御部１５６は、リフレッシュ検知回路部１５５によってリフレッシュ選択されたか否かを検出しておき、リフレッシュパルス信号ＲＥＦＰＬＳによってタイミングを制御し、リフレッシュバンク選択制御信号ＲＥＦＢＡＮＫを出力する。

（リフレッシュ実行回数カウント回路）
リフレッシュ実行回数カウント回路２６の具体的な回路構成は、図９に示すように、４バンク構成の場合、下位ビットカウンタ１２０ａと上位ビットカウンタ１２０ｂから構成された２ビットカウンタによって構成することができる。下位ビットカウンタ１２０ａの入力端子Ｃにはリフレッシュパルス信号ＲＥＦＰＬＳが接続され、出力端子Ｑは上位ビットカウンタ１２０ｂの入力端子Ｃに接続されている。上位ビットカウンタ１２０ｂの出力端子Ｑからは、リフレッシュロウアドレスカウンタ制御信号ＣＴを出力する。尚、下位ビットカウンタ１２０ａ及び上位ビットカウンタ１２０ｂのＲ端子はカウンタの初期状態を制御するリセット端子であり、電源投入時に一時的にＲＥＳＥＴ信号が“Ｌ”にセットされカウンタの状態を初期化し、その後、ＲＥＳＥＴ信号が“Ｈ”へと遷移し、初期化状態から遷移する。つまり、通常動作時はＲＥＳＥＴ信号＝“Ｈ”状態を保持している。

図９の下位ビットカウンタ１２０ａの具体的な回路構成は、図１０に示すように表される。図１０において、入力端子Ｃにインバータ１３１が接続され、出力端子から入力信号Ｃを反転させた反転信号ｂＣが出力される。入力信号Ｃと反転信号ｂＣによって、クロックドＣＭＯＳインバータ１３２,１３３,１３５,１３７の状態を制御する。

下位ビットカウンタ１２０ａの出力端子Ｑは、図１０に示すように、クロックドＣＭＯＳインバータ１３２の入力に接続され、クロックドＣＭＯＳインバータ１３２の出力ノード１（ｎｏｄｅ１）はクロックドＣＭＯＳインバータ１３５の入力に接続される。更に、クロックドＣＭＯＳインバータ１３５の出力ノードは、インバータ１３６の入力端子に接続され、インバータ１３６を介して出力Ｑが出力される。即ち、クロックドＣＭＯＳインバータ１３２，１３５及びインバータ１３６から構成される奇数段回路は、いわゆる発振回路を構成し、その動作はカウンタ制御信号Ｃが“Ｈ”の時、出力データＱをクロックドＣＭＯＳインバータ１３２を介してノード１へ反転データとして取り込んでおき、カウンタ制御信号Ｃが“Ｌ”の時、クロックドＣＭＯＳインバータ１３５を介し、又インバータ１３６を介して出力データＱとして出力する。つまり、下位ビットカウンタ１２０ａは、カウンタ制御信号Ｃの“Ｈ”で出力データＱを取り込み、カウンタ制御信号Ｃの“Ｌ”で先の出力データＱとは反転するデータとして出力するカウント回路である。

このようなカウンタ回路を２段接続して使うと、２ビットカウンタとして使用でき、２ビットカウンタの出力としては下位ビットカウンタ１２０ａの入力端子に入力されたパルスに同期して、２の２乗＝４回をカウントすることができる。なお、図１０中のクロックドＣＭＯＳインバータ１３３とナンド（ＮＡＮＤ）ゲート１３４からラッチ回路が構成され、カウンタ制御信号Ｃの“Ｌ”の時、クロックドＣＭＯＳインバータ１３２は動作しないのでノード１のフローティング保証としてラッチ動作する。同じくクロックドＣＭＯＳインバータ１３７とインバータ１３６からもラッチ回路が構成され、カウンタ制御信号Ｃの“Ｈ”の時、クロックドＣＭＯＳインバータ１３５は動作しないのでノード１のフローティング保証としてラッチ動作する。

上述のように４バンク構成の場合、オートリフレッシュ動作の入力をバンクを切り替えながら入力するように定めることから、オートリフレッシュコマンドを受けると、リフレッシュ実行回数カウント回路２６はバンク数と同じ回数、即ち４回をカウントする。リフレッシュ実行回数カウント回路２６においてカウントが終了すると、内部で自動的にリフレッシュロウアドレスカウンタ制御信号ＣＴが切り替わり、リフレッシュロウアドレスカウンタ６をカウントアップさせ、次のオートリフレッシュロウアドレスとして備えることができる。例えば、８バンク構成の場合、リフレッシュ実行回数カウント回路２６は３ビットカウンタ構成にすることで容易に対応でき、その際に６４Ｋリフレッシュ回数にそろえるにはリフレッシュロウアドレスカウンタ６のビット数を１４ビットから１３ビットへ変更することで容易に対応することができる。

オートリフレッシュコマンド体系は、図１４に比較してオートリフレッシュの第１のコマンドの際にバンクアドレスを入力する点が異なるのみであって、同期型半導体記憶装置内部のリフレッシュ動作実行回数検知回路１６乃至リフレッシュ実行回数カウント回路２６によって、リフレッシュロウアドレスカウンタ６の状態を制御することができる。

本発明の第２の実施の形態に係る同期型半導体記憶装置によれば、オートリフレッシュ動作は外部バンクアドレス指定に従ってリフレッシュすることが可能となり、リード動作乃至ライト動作の終了を待たずに、又は、オートリフレッシュ動作の終了を待たずに、他バンクに対して動作を受け付けることが可能となる。その結果、オートリフレッシュ動作によるバスのディスターブ期間を低減することが可能となり、高いデータバス効率を達成できる。

[その他の実施の形態]
上記のように、本発明の第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１の実施の形態に係る同期型半導体記憶装置の模式的全体構成図。 本発明の第１の実施の形態に係る同期型半導体記憶装置のライト動作，リード動作及びオートリフレッシュ動作のコマンドテーブル。 本発明の第１の実施の形態に係る同期型半導体記憶装置のリフレッシュ動作に関係する模式的ブロック構成図。 本発明の第１の実施の形態に係る同期型半導体記憶装置のオートリフレッシュ及びリードライト動作タイミングチャート図。 本発明の第１の実施の形態に係る同期型半導体記憶装置に適用するリフレッシュコントローラのブロック構成図。 本発明の第１の実施の形態に係る同期型半導体記憶装置に適用するバンクリフレッシュ制御回路の具体的な回路構成図。 本発明の第２の実施の形態に係る同期型半導体記憶装置に適用するリフレッシュコントローラのブロック構成図。 本発明の第２の実施の形態に係る同期型半導体記憶装置に適用するバンクリフレッシュ制御回路の具体的な回路構成図。 本発明の第２の実施の形態に係る同期型半導体記憶装置に適用するリフレッシュ実行回数カウント回路の構成図。 本発明の第２の実施の形態に係る同期型半導体記憶装置に適用する下位ビットカウンタの回路構成図。 本発明の実施の形態に係る同期型半導体記憶装置のライト動作，リード動作及びオートリフレッシュ動作のコマンドテーブル。 本発明の実施の形態に係る同期型半導体記憶装置のコマンド入力を説明するコマンド入力タイミング図。 本発明の実施の形態に係る同期型半導体記憶装置のリフレッシュ動作に関係する模式的ブロック構成図。 本発明の実施の形態に係る同期型半導体記憶装置の一例としてのリード動作とライト動作を組み合わせたオートリフレッシュ動作における動作タイミング図。

符号の説明

２…バンクアドレスバッファ
４…アドレスバッファ
６…リフレッシュロウアドレスカウンタ
８…リフレッシュコントローラ
１２…コマンドデコーダ
１４，１４０〜１４３…バンク選択回路
１６…リフレッシュ動作実行回数検知回路
２４，２５…バンクリフレッシュ制御回路
２６…リフレッシュ実行回数カウント回路

Claims (5)

1. 複数のワード線と複数のカラム選択線をマトリックス状に配置した交差部にメモリセルを備える複数のバンクと、
   前記複数のバンクに共通に配置されたリフレッシュロウアドレスカウンタと、
   リフレッシュ実行回数をカウントするリフレッシュ動作実行回数検知回路を備え，前記リフレッシュロウアドレスカウンタに制御信号を出力するリフレッシュコントローラと、
   前記リフレッシュコントローラに接続され、オートリフレッシュ動作において第１のオートリフレッシュコマンド入力の際にリフレッシュ選択するバンクアドレスを受け取り、受け取ったリフレッシュバンクアドレスに従って前記バンクを選択するバンク選択回路
   とを備えること特徴とする同期型半導体記憶装置。
2. 前記リフレッシュ動作実行回数検知回路は、前記複数のバンクの数と同じ回数をカウントした後に、前記リフレッシュロウアドレスカウンタの出力を制御することを特徴とする請求項１記載の同期型半導体記憶装置。
3. 前記リフレッシュ動作実行回数検知回路は、第１のオートリフレッシュコマンドの際に受け取ったバンクアドレスの論理に従って、バンク毎にリフレッシュ選択されたか否かを判定し、すべてのバンクがリフレッシュされたことを検知することを特徴とする請求項２記載の同期型半導体記憶装置。
4. 前記リフレッシュ動作実行回数検知回路は、第１のオートリフレッシュコマンドの際に受け取ったバンクアドレスの論理に関係なく、オートリフレッシュ実行回数をカウントするリフレッシュ実行回数カウント回路を備え、カウント数は前記複数のバンクの数と同じ回数をカウントすることを特徴とする請求項１記載の同期型半導体記憶装置。
5. 前記リフレッシュ実行回数カウント回路は、少なくとも下位ビットカウンタと上位ビットカウンタからなる２ビットカウンタを備え、前記上位ビットカウンタから前記制御信号を出力することを特徴とする請求項４記載の同期型半導体記憶装置。
   

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