KR100642759B1 - 선택적 리프레쉬가 가능한 반도체 메모리 디바이스 - Google Patents

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Abstract

선택적 리프레시가 가능한 반도체 메모리 디바이스는 다수의 워드 라인과 비트 라인에 의해 정의되는 다수의 메모리 셀이 매트릭스 형태로 배열되고, 다수의 워드 라인은 적어도 하나의 워드 라인을 포함하는 다수의 워드 라인 세트로 구분되는 메모리 셀 어레이와, 파워 업 전에는 다수의 워드 라인 세트와 연결되 다수의 메모리 셀의 리프레시를 제한하고, 파워 업 후에는 다수의 워드 라인 세트와 연결된 다수의 메모리 셀의 기입 여부에 따라 리프레시 여부를 결정하는 워드 라인 인에이블 신호를 제공하는 리프레시 제어부 및 워드 라인 인에이블 신호를 제공 받아 워드 라인 세트를 리프레시하는 워드 라인 드라이버를 포함한다.
DRAM, 리프레시, MRS, 래치, 워드 라인

Description

선택적 리프레쉬가 가능한 반도체 메모리 디바이스{Semiconductor memory device for selectively refreshing wordlines}
도 1은 본 발명의 일 실시예에 따른 선택적 리프레시가 가능한 반도체 메모리 디바이스의 블록도이다.
도 2는 도 1의 내부 제어 신호 발생부의 회로도이다.
도 3은 도 1의 활성화/리프레시 신호 발생부 및 리셋 신호 발생부의 회로도이다.
도 4는 도 1의 워드 라인 인에이블 신호 발생부 및 워드 라인 드라이버의 회로도이다.
도 5 내지 도 7은 도 1의 워드 라인 인에이블 신호 발생부의 동작 타이밍도이다.
도 8 내지 도 11은 도 1의 반도체 메모리 디바이스의 메모리 셀 어레이를 개념적으로 도시한 것이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 내부 제어 신호 발생부 150: 리프레시 제어부
200: 활성화/리프레시 신호 발생부 300: 리셋 신호 발생부
400: 디코더
500: 워드 라인 인에이블 신호 발생부
600: 워드 라인 드라이버
본 발명은 반도체 메모리 디바이스에 관한 것으로서, 더욱 상세하게는 선택적 리프레시가 가능한 반도체 메모리 디바이스에 관한 것이다.
일반적으로, DRAM(Dynamic Random Access Memory)의 셀은 하나의 레지스터와 캐패시터로 구성된다. 이와 같이 구성된 DRAM의 메모리 셀은 캐패시터에 전하가 충전되어 소정의 데이터가 저장된다. 예를 들어, DRAM의 메모리 셀의 캐패시터에 충전된 전하량이 일정량 이상이면 데이터가 저장되며 독출 동작 시, 그 전하량에 따른 전압을 측정하여 데이터 유무를 판별한다.
그런데 캐패시터 내에 충전된 전하는 시간이 지날수록 방전되기 때문에 그대로 방치해 두면 DRAM의 메모리 셀에 저장된 데이터가 소실되는 문제가 있다. 이러한 문제점을 방지하기 위해 DRAM은 일정 주기마다 메모리 셀의 캐패시터에 일정량의 전하를 공급하는 리프레시 동작이 요구된다. 그러나 현재 사용되는 DRAM에서의 리프레시 동작은 특정 워드 라인이 소정의 데이터를 저장하고 있는지 여부에 상관없이 모든 메모리 셀을 리프레시시키는 방식으로 동작되기 때문에 비효율적이다. 즉, DRAM의 리프레시 동작에 소요되는 시간이 많이 걸릴 뿐만 아니라 전력 소비가 많다.
따라서 소정의 데이터가 저장되지 않은 워드 라인에 대해서는 리프레시 동작을 수행하지 않음으로서 리프레시 시간을 줄이고 소비 전력의 불필요한 낭비를 막을 수 있는 DRAM이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 선택적 리프레시가 가능한 반도체 메모리 디바이스를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제들을 달성하기 위한 본 발명의 일 실시예에 따른 선택적 리프레시가 가능한 반도체 메모리 디바이스는 다수의 워드 라인과 비트 라인에 의해 정의되는 다수의 메모리 셀이 매트릭스 형태로 배열되고, 다수의 워드 라인은 적어도 하나의 워드 라인을 포함하는 다수의 워드 라인 세트로 구분되는 메모리 셀 어레이와, 파워 업 전에는 다수의 워드 라인 세트와 연결되 다수의 메모리 셀의 리프레시를 제한하고, 파워 업 후에는 다수의 워드 라인 세트와 연결된 다수의 메모리 셀의 기입 여부에 따라 리프레시 여부를 결정하는 워드 라인 인에이블 신호를 제공하는 리프레시 제어부 및 워드 라인 인에이블 신호를 제공 받아 워드 라인 세트를 리프레시하는 워드 라인 드라이버를 포함한다.
상기 기술적 과제들을 달성하기 위한 본 발명의 다른 실시예에 따른 선택적 리프레시가 가능한 반도체 메모리 디바이스는 다수의 워드 라인과 비트 라인에 의해 정의되는 다수의 메모리 셀이 메트릭스 형태로 배열되고, 상기 다수의 워드 라인은 적어도 하나의 워드 라인을 포함하는 다수의 워드 라인 세트로 구분되는 메모리 셀 어레이로 구성된 다수의 뱅크와, MRS 모드에서는 다수의 뱅크 중 비활성화된 뱅크의 리프레시는 제한하고 활성화된 뱅크의 리프레시는 가능하도록 하되, 활성화된 뱅크에서는 다수의 워드 라인 세트와 연결된 다수의 메모리 셀의 기입 여부에 따라 리프레시를 제어하는 워드 라인 인에이블 신호를 제공하는 리프레시 제어부 및 워드 라인 인에이블 신호를 제공 받아 워드 라인 세트를 리프레시하는 워드 라인 드라이버를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다
설명에 앞서, 본 발명의 일 실시예에 따른 반도체 메모리 디바이스는 다수의 워드 라인과 비트 라인에 의해 정의되는 다수의 메모리 셀이 매트릭스 형태로 배열 되고, 상기 다수의 워드 라인은 적어도 하나의 블록으로 나누어지며, 상기 블록은 적어도 하나의 워드 라인, 가령 4개의 워드 라인이 세트를 이루는 워드 라인 세트로 구분된다. 예를 들어, 반도체 메모리 디바이스는 워드 라인(WL)이 256개이고 워드 라인이 64개씩 4개의 블록으로 형성되며, 4개의 워드 라인이 세트를 이루고, 래치부가 상기 각 워드 라인 세트마다 하나씩 설치된 경우의 메모리 셀을 구비할 수 있을 것이다. 이 경우, A6, A7의 로우 어드레스는 디코딩되어 4개의 블록을 지정하기 위한 어드레스로 사용될 수 있고, A2, A3, A4, A5는 디코딩되어 상기 래치부를 지정하기 위한 어드레스로 사용될 수 있다. 또한 A0, A1은 디코딩되어 Pxi 어드레스를 지정하기 위해 사용할 수 있다.
이하, 도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 선택적 리프레시가 가능한 반도체 메모리 디바이스에 대해 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 메모리 디바이스의 블록도이고, 도 2는 도 1의 내부 제어 신호 발생부의 회로도이며, 도 3은 도 1의 활성화/리프레시 신호 발생부 및 리셋 신호 발생부의 회로도이며, 도 4는 도 1의 워드 라인 인에이블 신호 발생부 및 워드 라인 드라이버의 회로도이다.
먼저, 도 1을 참조하면, 반도체 메모리 디바이스는 내부 제어 신호 발생부(100), 리프레시 제어부(150), 디코더(400) 및 워드 라인 드라이버(600)를 포함한다.
도 1 및 도 2를 참조하면, 내부 제어 신호 발생부(100)는 워드 라인의 활성화 및 리프레시를 수행하기 위한 명령 신호들을 생성한다. 내부 제어 신호 발생부 (100)는 3개의 NOR 게이트로 구성될 수 있으며, 상기 각각의 NOR 게이트는 외부로부터의 다수의 제어 신호, 예를 들어 칩 선택 신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 라이트 인에이블 신호(/WE) 등을 수신하여 내부 동작 제어 신호, 예를 들어 활성화 명령 신호(PACT), 리프레시 명령 신호(PREF) 및 모드 레제스터 세트 신호(PMRS)를 제공한다. 여기서 활성화 명령 신호(PACT)는 소정의 워드 라인 세트(WLS)를 활성화 상태로 만들기 위한 명령 신호로 이용되고 리프레시 명령 신호(PREF)는 워드 라인 세트(WLS)를 리프레시시키기 위한 명령 신호로 사용된다.
한편, 모드 레지스터 세트 신호(PMRS)는 리프레시 범위 조절을 위한 신호, 즉 부분 에레이 셀프 리프레시 신호(PASR)로 사용된다. 이와 같은 부분 에레이 셀프 리프레시 신호(PASR)에 따라 다수의 뱅크로 이루어진 반도체 디바이스는 원하는 뱅크만 선택하여 동작시킬 수 있는 MRS 모드(Mode Resister Set Mode)로서 동작될 수 있다. MRS 모드로는 반도체 메모리 디바이스를 구성하는 다수의 뱅크들 중 반만 사용하는 모드(PASR HALF MRS), 모든 뱅크를 사용하는 모드(PASR FULL MRS)가 있다. 나중에 다시 설명되겠지만, 본 발명에서는 상기 MRS 모드가 상기 다수의 뱅크들 중 반만 사용하되 사용되지 않는 부분은 리프레시가 수행되지 않도록 한 모드(INVALIDATE HALF MRS)로서 으용되어 사용될 수 있다.
계속하여 도 1, 도 3 및 도 4를 참조하면, 리프레시 제어부(150)는 활성화/리프레시 신호 발생부(200), 리셋 신호 발생부(300) 및 워드 라인 인에이블 신호 발생부(500)를 포함한다.
활성화/리프레시 신호 발생부(200)는 NOR 래치로 구성되며, 활성화 명령 신호(PACT) 및 리프레시 명령 신호(PREF)를 수신하여 활성화/리프레시 신호(PACT_PREF)를 생성한다. 이와 같은 구조에서 활성화 명령 신호(PACT)가 수신되면 활성화/리프레시 신호(PACT_PREF)를 하이 레벨(H)로 제공하고 리프레시 명령 신호(PREF)가 수신되며 활성화/리프레시 신호(PACT_PREF)를 로우 레벨(L)로 제공한다.
리셋 신호 발생부(300)는 어드레스 비교부(310) 및 두 개의 NAND 게이트(320, 330)를 포함한다. 어드레스(ADDR)는 어드레스 비교부(310)에 입력되고, 어드레스 비교부(310)에서 출력된 신호는 모드 레지스터 리셋 신호와 함게 NAND 게이트(320)의 입력단에 입력된다. NAND 게이트(320)에서 출력된 신호는 파워 업 신호(PVCCH)와 함께 NAND 게이트(330)에 입력되어 리셋 신호(RESET)로 출력된다.
여기서 어드레스 비교부(310)는 반도체 메모리 디바이스가 MRS 모드인 경우 입력된 어드레스가 비활성화된 뱅크에 해당하는 어드레스인지를 비교 및 판단한다. 비교 결과 입력된 어드레스가 비활성화된 뱅크에 해당하면 소정의 신호를 생성 시켜 리셋 신호(RESET)를 하이 상태로 제공한다.
부연하면, 리셋 신호 발생부(300)에서 리셋 신호(RESET)는 회로 내에서 두 가지 목적을 위해 생성된다.
첫째, 리셋 신호(RESET)는 반도체 메모리 디바이스를 파워 업(power-up)시켰을 때 해당 워드 라인 세트(WLS)에 리프레시 동작이 일어나지 않도록 하기 위해 사용된다. 즉, 반도체 메모리 디바이스에 전원이 인가되면 디바이스 내에는 저장된 데이터가 없기 때문에 리프레시가 될 필요가 없기 때문에, 리셋 신호(RESET) 신호 가 생성되어 리프레시가 되지 않도록 영향을 미치게 된다.
둘째, 리셋 신호(RESET)는 반도체 메모리 디바이스가 다수개의 뱅크로 구성되어 MRS 모드로 사용될 경우, 원하는 뱅크에 대해 리프레시 동작이 수행되지 않도록 하는데 사용된다. 부연하면, 모드 레지스터 세트 신호(PMRS)가 앞서 언급한 바 있는 INVALIDATE HALF MRS 모드를 나타내고, 입력된 어드레스(ADDR)가 상기 모드에 따라 사용되지 않는 뱅크에 해당하는 어드레스(ADDR)이면 리셋 신호(RESET)가 생성되는 것이다. 여기서 어드레스 비교부(310)는 MRS 모드에 따른 뱅크 어드레스 등의 정보가 저장되어 있으며, 외부로부터 입력된 어드레스(ADDR)가 상기 뱅크 어드레스 등에 해당되면 리셋 신호(RESET)를 생성한다. 나중에 다시 설명되겠지만, 리셋 신호(RESET)는 후술될 래치를 리셋시키는데 사용되며, 이를 통해 워드 라인(WL) 또는 워드 라인 세트(WLS)에 대해 리프레시가 수행되지 않도록 한다.
워드 라인 인에이블 신호 발생부(500)는 워드 라인을 인에이블 상태로 만드는 신호를 생성한다. 워드 라인 인에이블 신호 발생부(500)는 활성화/리프레시 신호(PACT_PREF) 및 리셋 신호(RESET)를 입력 받고, 그 내부의 래치에 저장된 데이터 값을 바탕으로 해당 워드 라인 세트(WLS)을 활성화 또는 리프레시할지를 판단하며, 그 결과 신호로서 워드 라인 인에이블 신호(PNWE)로 출력한다. 또한, 워드 라인 인에이블 신호 발생부(500)는 상기 래치부를 리셋할 수 있는 기능을 포함한다. 워드 라인 인에이블 신호 발생부(500)는 래치부(510) 및 NAND 게이트(520)로 구성되며, 래치부(510)에서는 디코딩된 로우 어드레스 신호(DRAij, DRAkl DRAmn)와 리셋 신호(RESET) 또는 활성화/리프레시 신호(PACT_PREF)를 입력 받아 리프레시 판단 신호 (PNWR)를 생성한다.
래치부(510)는 다수의 인버터(512) 및 래치(514)를 포함한다. 래치부(510)는 로우 어드레스 디코딩 신호(DRAij, DRAkl, DRAmn), 리셋 신호(RESET), 활성화/리프레시 신호(PACT_PREF) 등의 신호를 입력받아 래치(514) 내에 로우 레벨(L) 또는 하이 레벨(H)의 데이터를 저장하며, 이를 바탕으로 워드 라인 세트(WLS) 별로 리프레시가 필요한지 여부에 대한 정보를 담은 리프레시 판단 신호(PNWR)를 출력한다. 또한, 리셋 신호(RESET)를 수신하여 워드 라인 세트(WLS)에 리프레시가 수행되지 않도록 하는 역할도 한다.
여기서 래치부(510)에 대한 동작을 좀 더 구체적으로 살펴보기로 한다. 먼저, 반도체 메모리 디바이스를 파워 업(power-up)시킨 경우를 살펴보면, 전력(PVCCH) 레벨이 로우(L)에서 하이(H)되어 리셋 신호(RESET)가 하이 레벨(H)로 출력될 것이다. 이는 인버터(512)의 NMOS의 게이트에 인가되어 NMOS를 온(ON) 상태로 만든다. 이때 PMOS는 오프(OFF) 상태이므로 그라운드(GND)의 전압이 래치(514)에 영향을 주어, 래치(514)가 리셋된다. 즉, 래치(514)에는 로우 레벨(L)의 데이터가 저장되며 동시에 로우 레벨(L)의 래치 데이터 신호(PREG)로 출력된다.
이후 로우 레벨(L)의 래치 데이터 신호(PREG)는 이후 설명될 비교부(520)에 인코딩 어드레스 신호(DRAij, DRAkl)과 함께 입력되며 워드 라인 인에이블 신호(PNWE)로 출력된다. 이 경우 워드 라인 인에이블 신호(PNWE)는 로우 레벨(L)로 출력되며, 그 결과 워드 라인 리프레시 명령이 입력되어도 리프레시 동작이 수행되지 않을 것이다.
다시 도 1을 참조하면, 디코더(400)는 로우 어드레스 디코더로서 어드레스 멀티플렉싱 방법에 따라 반도체 메모리 디바이스의 입출력 단자, 가령, A0, A1, ... An 또는 이들의 조합을 통해 들어오는 신호를 디코딩하여 적어도 하나의 로우 어드레스 디코딩 신호들(DRAij, DRAkl, DRAmn, Pxi)을 출력한다. 이와 같은 디코더(400)로는 통상의 프리 디코더가 사용될 수 있으며, 출력된 다수의 로우 어드레스 디코딩 신호들(DRAij, DRAkl, DRAmn, Pxi)은 메모리 셀 어레이의 설계 방법에 따라 다양하게 설정가능하다.
본 발명의 일 실시예에서는 4개의 워드 라인(WL)을 하나의 워드 라인 세트(WLS)으로 세팅하고, 리프레시도 워드 라인 세트(WLS) 단위로 수행되는 것으로 설계되어 있다. 따라서 워드 라인 세트(WLS)별로 리프레시 여부를 판단하며, 그 판단 결과에 따라 리프레시 수행 여부가 결정되도록 되어 있다. 이때 상기 판단을 위해 소정의 래치부가 설치되는데, 경우에 따라서는 하나의 워드 라인마다 래치가 설치될 수 있으며 이에 따라 하나의 워드 라인마다 리프레시 여부가 결정되도록 설계할 수도 있을 것이다.
이러한 구조적 특성 때문에 로우 어드레스 디코딩 신호들(DRAij, DRAkl, DRAmn, Pxi)은 워드 라인 세트(WLS)를 활성화 상태로 만들기 위한 목적으로 사용될 뿐만 아니라, 리프레시가 요구되는 워드 라인 세트(WLS)를 선별하기 위해서도 사용된다. 예를 들어, 반도체 메모리 디바이스의 입출력핀, 가령 A0~An 중 A0, A1은 워드 라인 세트(WLS)를 구성하는 4개의 워드 라인 중 하나를 선택하는데 사용됨과 동시에 해당 워드 라인에 인가되는 전압(Pxi)으로 사용될 수 있다. 또, A2~An 중 일 부 조합은 DRAij로, 또 다른 일부 조합은 DRAkl로 디코딩되어 리프레시가 요구되는 워드 라인 세트(WLS)의 묶음인 워드 라인 블록을 선별하기 위해 사용될 수 있으며, 그 외 나머지는 DRAmn로 디코딩되어 해당 워드 라인 세트(WLS)에 연결된 래치부를 선택하는데 사용될 수 있을 것이다.
계속하여 외부에서 활성화 명령이 수신된 경우를 살며보기로 한다. 외부에서 활성화 명령이 수신되면, 반도체 메모리 디바이스에는 하이 레벨(H)의 활성화 명령 신호(PACT)가 전송되고, 이에 따라 활성화/리프레시 신호(PACT_PREF)가 하이 레벨(H)로 출력되며, 이후 디코더(400)가 동작하여 해당 워드 라인 세트(WLS)가 인에이블 상태가 된다. 이때 활성화/리프레시 신호(PACT_PREF)가 하이 레벨(H)이므로 리프레시 판단 신호(PNWR)가 하이 레벨(H)로 출력된다.
한편, 하이 레벨(H)의 활성화/리프레시 신호(PACT_PREF)는 래치부(510) 내의 래치(514)에 하이 레벨(H)의 데이터, 가령 "1"이 저장되도록 하며, 그 결과 액세스 정보가 세팅된다. 이와 같이 저장된 정보는 이후 리프레시 동작 시, 해당 어드레스에 대한 리프레시 여부를 결정하는데 활용된다.
이어서, 래치 데이터 신호(PREG)가 하이 레벨(H)로 출력되어 비교부(520)에 인코딩 어드레스 신호(DRAij, DRAkl)와 함께 입력된다. 그 결과 인코딩 어드레스 신호(DRAij, DRAkl)에 해당하는 워드 라인 블록 내의 워드 라인 세트(WLS)가 활성화된다.
보다 구체적으로, 활성화/리프레시 신호(PACT_PREF)가 하이 레벨(H)이 경우에, 상기 활성화/리프레시 신호(PACT_PREF)는 NOR 게이트로 입력되어 하이 레벨(H) 의 리프레시 판단 신호(PNWR)로 출력된다.
한편, 하이 레벨(H)의 활성화/리프레시 신호(PACT_PREF)는 신호는 PMOS 및 NMOS로 구현된 인버터(512)의 PMOS로 입력된다. 이때 리셋 신호(RESET)는 로우 레벨(L)이므로 PMOS만 온(ON) 상태가 되며 래치(520)에는 하이 레벨(H)의 데이터가 저장된다. 이는 해당 워드 라인 세트(WLS)가 활성화된 상태라는 정보를 저장하고 있다는 의미이다.
이러한 정보는 리프레시 단계에서 해당 워드 라인 세트를 리프레시해야 할지 여부를 판단하는데 사용되는데, 이를 위해 래치(520)의 출력 신호, 즉 래치 데이터 신호(PREG)가 상기 활성화/리프레시 신호(PACT_PREF)가 입력된 NOR 게이트의 입력단에 연결되어 있다. 한편, NOR 게이트는 하이 레벨(H)인 활성화/리프레시 신호(PACT_PREF) 및 래치 데이터 신호(PREG)를 입력받아 하이 레벨(H)의 리프레시 판단 신호(PNWR)로 출력된다.
계속하여 상기와 같이 래치(514)에 액세스 정보가 세팅된 상황에서, 리프레시 동작을 살펴보기로 한다. 외부에서 리프레시 명령이 수신되면, 반도체 메모리 디바이스에는 활성화 명령에 따라 리프레시 명령 신호(PREF)가 전송되고, 이에 따라 활성화/리프레시 신호(PACT_PREF)가 로우 레벨(L)이 된다. 이때 디코더(도 1의 400 참고)가 동작하여 해당 워드 라인 블록 내의 워드 라인 세트(WLS)가이 인에이블된다. 여기서 로우 레벨(L)의 활성화/리프레시 신호(PACT_PREF)와 래치부(510) 내의 래치(514)에 하이 레벨(H)이 저장된 값이 출력된 래치 데이터 신호(PREG)는 NOR 게이트에 입력되며, 최종적으로 리프레시 판단 신호(PNWR)가 하이 레벨(H)로 출력된다.
이와 달리, 리프레시 명령이 수신되었지만, 래치(520)에 로우 레벨(L)이 저장된 경우에 대해 살펴보기로 한다. 이 경우에는 로우 레벨(L)의 활성화/리프레시 신호(PACT_PREF)와 로우 레벨(L)의 데이터 래치 신호(PREG)가 NOR 게이트에 입력된다. 이때 해당 워드 라인을 리프레시하기 위해 디코더가 동작하지만, 데이터 래치 신호(PREG)가 로우 레벨(L)이므로 PNWR도 로우 레벨(L)로 출력된다.
다음으로, 비교부(520)는 NAND 게이트로 간단하게 구성될 수 있으며, 로우 어드레스 디코딩 신호(DRAij, DRAkl) 및 리프레시 판단 신호(PNWR)를 입력 받아 로우 어드레스 디코딩 신호(DRAij, DRAkl)에 해당하는 워드 라인 블록 내의 워드 라인 세트(WLS)에 워드 라인 인에이블 신호(PNWE)를 최종적으로 출력한다.
워드 라인 드라이버(600)는 AND 게이트로 구성되며 앞서 워드 라인 세트(WLS)를 구성하는 각 워드 라인을 선택하여 전원을 인가하는 신호(Pxi) 및 워드 라인 인에이블 신호(PNWE)를 입력 받아 워드 라인 세트(WLS)을 리프레시시키거나 비활성화시킨다. 참고로, AND 게이트는 제조 편의상 NAND 게이트 및 인버터의 조합으로 이루질 수 있다. 한편, 리프레시 여부는 워드 라인 인에이블 신호(PNWE)에 담긴 정보에 따라 결정될 수 있을 것이다. 예를 들어, 해당 워드 라인 세트(WLS)에서 워드 라인 드라이버에 Pxi 및 워드 라인 인에이블 신호(PNWE)가 하이 레벨로 인가되면 리프레시가 수행될 것이다.
이하 도 1 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 선택적 리프레시가 가능한 반도체 메모리 디바이스의 동작에 대해 설명하기로 한다. 설명에 앞 서, 외부 어드레스(ADDR)에 따른 하나의 워드 라인 세트를 중심으로 설명하기로 한다. 여기서는 외부 어드레스(ADDR)에 따른 하나의 워드 라인 블록 내의 하나의 워드 라인 세트를 중심으로 설명하지만, 본 발명의 기술 분야에 종사하는 사람이라면, 그 외 다른 워드 라인 블록 및 워드 라인 세트에 대해서도 동일하게 적용될 수 있음을 알 것이다. 도 5 내지 도 7은 본 발명의 일 실시예에 따른 선택적 리프레시가 가능한 반도체 메모리 디바이스의 동작 타이밍도이다.
먼저 도 1 내지 도 5를 참조하여 활성화 명령에 따른 동작에 대해 살펴보기로 한다. 먼저, 외부에서 활성화 명령이 수신되면 내부 제어 신호 발생부(100)에서는 활성화 명령 신호(PACT)를 하이 레벨(H)로 출력한다. 출력된 하이 레벨(H)의 활성화 명령 신호(PACT)는 동작 신호 발생부(150) 내의 활성화/리프레시 신호 발생부(200)에 입력되어 하이 레벨(H)의 활성화/리프레시 신호(PACT_PREF)로 출력되며, 이는 하이 레벨(H) 상태로 계속 지속된다. 한편, 활성화 명령 신호(PACT)가 입력된 후에는 디코더(400)가 외부로부터 입력된 소정의 로우 어드레스를 디코딩하여 로우 어드레스 디코딩 신호(DRAij, DRAkl, DRAmn)를 하이 레벨(H)로 출력한다. 이에 따라 해당 워드 라인 세트(WLS)가 인에이블 상태가 된다.
계속하여, 로우 어드레스 디코딩 신호(DRAmn, DRAij, DRAkl) 및 활성화/리프레시 신호(PACT_PREF)는 워드 라인 인에이블 신호 발생부(500)에 입력되어 래치부(510) 내의 래치(514)에 하이 레벨(H)의 데이터가 저장되도록 한다. 저장된 데이터는 이후 리프레시 동작 시 해당 워드 라인 세트에 리프레시를 해야할 지를 판단하는데 이용된다. 여기서는 하이 레벨(H)로 저장되어 있으므로 이후 해당 워드 라인 세트(WLS)에는 리프레시 동작 시 리프레시가 수행될 것이다.
계속하여 하이 레벨(H)의 래치 데이터 신호(PREG)는 로우 어드레스 디코딩 신호(DRAmn)의 하이 레벨(H)의 활성화/리프레시 신호(PACT_PREF)와 함께 NOR 게이트에 입력되어 리프레시 판단 신호(PNWR)를 하이 레벨(H)로 출력되게 만든다. 여기서 로우 어드레스 디코딩 신호(DRAmn)가 하이 레벨(H) 상태에 있기 때문에 리프레시 판단 신호(PNWR)의 출력이 가능하다. 출력된 하이 레벨(H)의 리프레시 판단 신호(PNWR)는 비교기(520)에 로우 어드레스 디코딩 신호(DRAij, DRAkl)와 함께 입력되어 워드 라인 인에이블 신호(PNWE)를 하이 레벨(H)로 출력한다. 출력된 하이 레벨(H)의 워드 라인 인에이블 신호(PNWE)는 하이 레벨로 인가되는 전압 신호(Pxi)와 함께 워드 라인 드라이버(600)의 각 AND 게이트에 입력되어 워드 라인 세트(WLS) 내 적어도 하나의 워드 라인(WL)을 활성화시키게 된다. 이와 같이 워드 라인이 활성화된 후 소정의 데이터가 각 워드 라인에 형성된 메모리 셀에 저장되고 나면, 디코더(400)는 로우 어드레스 디코딩 신호(DRAmn, DRAij, DRAkl)들을 반전시켜 출력하며, 그 결과 워드 라인 세트(WLS)의 활성화 상태가 종료된다.
다음으로, 도 1 내지 도 4 및 도 6을 참조하여, 리프레시 명령에 따른 동작에 대해 살펴보기로 한다. 여기서 해당 워드 라인 세트(WLS)는 활성화되어 이미 소정의 데이터가 저장된 워드 라인 세트(WLS)이고, 이에 따라 래치(514)에 하이 레벨(H)의 데이터가 저장되어 있는 경우를 상정하고 설명하기로 한다. 이에 따라 래치 데이터 신호(PREG)는 하이 상태(H)로 천이되어 있다. 또, 활성화/리프레시 신호(PACT_PREF)도 하이 레벨(H) 상태로 존재할 것이다.
먼저, 이와 같은 상황에서, 외부의 리프레시 명령 신호에 따라 내부 제어 신호 발생부(100)는 리프레시 명령 신호(PREF)를 하이 레벨(H)로 출력한다. 출력된 하이 레벨(H)의 리프레시 명령 신호(PREF)는 활성화/리프레시 신호 발생부(200)에 입력되며, 이때 활성화/리프레시 신호(PACT_PREF)가 로우 레벨(L)로 출력된다.
이어서 디코더(400)가 외부 어드레스(ADDR)을 수신받아 디코딩한 로우 어드레스 디코딩 신호(DRAmn, DRAij, DRAkl)를 하이 레벨(H)로 출력하여 해당 로우 어드레스를 인에이블 상태로 만든다.
이와 같은 상황에서, 하이 레벨(H)인 래치 데이터 신호(PREG)는 리프레시 판단 신호(PNWR)로 하이 레벨(H)로 천이시킨다. 이에 따라 워드 라인 인에이블 신호(PNWR)도 하이 레벨(H)로 된다. 이에 따라, 해당 워드 라인 세트는 리프레시가 수행된다.
다음으로, 도 1 내지 도 4 및 도 7을 참조하여, 리프레시 명령에 따른 동작에 대해 살펴보기로 한다. 여기서 해당 워드 라인 세트(WLS)는 액세스 된 적이 없는 라인 블록(WLB)이다. 이에 따라 래치(514)에 로우 레벨(L)의 데이터가 저장되어 있는 경우를 상정하고 설명하기로 한다. 참고로, 이 경우는 래치(514)가 리셋 된 후의 리프레시 동작과 동일하다.
먼저, 이와 같은 상황에서, 외부의 리프레시 명령 신호에 따라 내부 제어 신호 발생부(100)는 리프레시 명령 신호(PREF)를 하이 레벨(H)로 출력한다. 출력된 하이 레벨(H)의 리프레시 명령 신호(PREF)는 활성화/리프레시 신호 발생부(200)에 입력되며, 이때 활성화/리프레시 신호(PACT_PREF)가 로우 레벨(L)로 출력된다.
이어서 디코더(400)가 외부 어드레스(ADDR)을 수신받아 디코딩한 로우 어드레스 디코딩 신호(DRAmn, DRAij, DRAkl)를 하이 레벨(H)로 출력하여 해당 로우 어드레스를 인에이블 상태로 만든다.
그러나, 래치(514)에는 로우 레벨(L)의 데이터가 저장되어있고, 이는 래치 데이터 신호(PREG)가 로우 레벨(L)로 출력됨을 의미한다. 따라서, 리프레시 제어 신호(PNWR)도 로우 레벨(L)로 출력되며, 비교부(520)에서 출력되는 워드 라인 인에이블 신호(PNWE)를 로우 레벨로 되어 출력된다. 따라서 워드 라인 세트(WLS)는 리프레시 동작이 수행되지 않는다.
이하 도 8 내지 도 11을 참조하여 본 발명의 일 실시예에 따른 선택적 리프레시가 가능한 반도체 메모리 디바이스의 효율성에 대해 살펴보기로 한다. 도 8 내지 도 11은 도 1의 반도체 메모리 디바이스의 메모리 셀 어레이를 개념적으로 도시한 것이다.
먼저 도 8을 참조하면, 4개의 뱅크로 반도체 메모리 디바이스가 도시되어 있다. 각 뱅크에는 8개의 워드 라인이 형성되어 있는데, 각 뱅크의 워드 라인 상에는 저장된 데이터가 없다. 종래에는 이러한 경우, 1 리프레시 사이클(refresh cycle)에 총 28번의 리프레시 동작이 수행되어야 했다. 그러나 본 발명에 의하면 워드 라인에 저장된 데이터가 없기 때문에 워드 라인에 리프레시 동작이 수행되지 않는다.
다음으로 도 9를 참조하면, 4개의 뱅크로 반도체 메모리 디바이스가 도시되어 있다. 각 뱅크(bank)에는 8개의 워드 라인이 형성되어 있는데, 뱅크 A의 2번 워드 라인, 뱅크 B의 4번 및 6번 워드 라인, 뱅크 C의 0번 및 1번 워드 라인, 뱅크 D 의 4번 워드 라인에 데이터가 각각 저장되어 있다. 종래에는 이러한 경우, 1 리프레시 사이클에 총 28번의 리프레시 동작이 수행되어야 했다. 그러나 본 발명에 의하면 데이터가 저장된 워드 라인만 리프레시가 수행되므로 1 리프레시 사이클에 총 6번의 리프레시만 수행된다.
다음으로 도 10를 참조하면, 4개의 뱅크로 반도체 메모리 디바이스가 도시되어 있다. 여기서 반도체 메모리 디바이스는 하프 어레이, 즉 뱅크 A 및 뱅크 B만을 사용하는 경우이다. 종래에는 이러한 경우 1 리프레시 사이클에 총 16번의 리프레시 동작이 수행되어야 했다. 그러나 본 발명에 의하면, 사용하지 않는 뱅크 C 및 뱅크 D에는 "INVALIDATE HALF"라는 MRS를 이용하여 리프레시가 되지 않 도록 하고, 뱅크 A 및 뱅크 B에 대해서만 리프레시가 수행되도록 할 수 있다. 뱅크 A 및 뱅크 B에 있어서도 데이터가 존재하는 워드 라인에 대해서만 리프레시가 수행되므로 여기서는 1 리프레시 사이클에 총 3회의 리프레시만 수행되면 된다. 한편, 뱅크 C 및 뱅크 D 내에 미리 저장되어 있던 데이터들은 소실될 것이다.
다음으로 도 11을 참조하면, 4개의 뱅크로 반도체 메모리 디바이스가 도시되어 있다. 여기서 반도체 메모리 디바이스는 도 10에서와 같이 하프 어레이를 사용하다가 다시 풀 어레이를 사용하도록 모드 전환한 경우이다. 종래에는 다시 풀 어레이를 사용하고자 할 경우 "PASR FULL MRS"가 필요했지만, 본 발명에서는 별도의 MRS 명령 없이도 나머지 어레이, 즉 뱅크 C 및 뱅크 D를 액세스하면 자동으로 액세스한 워드 라인을 리프레시하게 되므로 보다 종래 기술에 비해 보다 효율적이다. 도 10에서, 뱅크 A 및 뱅크 B의 데이터들은 리프레시가 수행되었기 때문에 그대로 보존되어 있으며, 뱅크 C 및 뱅크 D에는 이전의 데이터들이 소실되고 새로운 데이터들이 기입되어 있음을 알 수 있다.
이상과 같이 본 발명에 따른 선택적 리프레시가 가능한 반도체 메모리 디바이스를 예시된 도면을 참조로 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명은 한정되지 않으며 그 발명의 기술사상 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
상기한 바와 같은 본 발명의 반도체 메모리 디바이스를 사용하면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 본 발명에 따른 반도체 메모리 디바이스를 사용하면, 데이터가 저장된 워드 라인에 대해서만 리프레시를 수행하기 때문에 리프레시 사이클을 줄일 수 있다.
둘째, 본 발명에 따른 반도체 메모리 디바이스를 사용하면, 데이터가 저장된 워드 라인에 대해서만 리프레시를 수행하기 때문에 반도체 메모리 디바이스에 사용되는 소비 전력을 줄일 수 있다.

Claims (13)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 다수의 워드 라인과 비트 라인에 의해 정의되는 다수의 메모리 셀이 매트릭스 형태로 배열되고, 상기 다수의 워드 라인은 적어도 하나의 워드 라인을 포함하는 다수의 워드 라인 세트로 구분되는 메모리 셀 어레이로 구성된 다수의 뱅크;
    외부에서 제공된 MRS 명령에 따라 MRS 모드에 진입하여, 상기 다수의 뱅크 중 비활성화된 뱅크는 리프레시하지 않고 활성화된 뱅크의 리프레시는 가능하도록 하되, 상기 활성화된 뱅크에서는 상기 다수의 워드 라인 세트와 연결된 다수의 메모리 셀의 기입 여부에 따라 리프레시 여부를 결정하는 워드 라인 인에이블 신호를 제공하는 리프레시 제어부; 및
    상기 워드 라인 인에이블 신호를 제공 받아 상기 워드 라인 세트를 리프레시하는 워드 라인 드라이버를 포함하고,
    상기 다수의 뱅크 중 비활성화된 뱅크를 사용하고자 할 경우 별도의 MRS 모드 종료 명령 없이 상기 비활성화된 뱅크에 액세스할 수 있고,
    상기 리프레시 제어부는 상기 액세스된 뱅크에서 상기 다수의 워드 라인 세트와 연결된 다수의 메모리 셀의 기입 여부에 따라 리프레시 여부를 결정하는 워드 라인 인에이블 신호를 제공하는 선택적 리프레시가 가능한 반도체 메모리 디바이스.
  9. 제8 항에 있어서,
    상기 리프레시 제어부는 상기 다수의 메모리 셀의 기입 여부를 판단하기 위한 정보가 저장되는 래치부를 포함하는 선택적 리프레시가 가능한 반도체 메모리 디바이스.
  10. 제9 항에 있어서,
    상기 래치부에 저장된 정보가 제1 레벨의 정보이면 워드 라인 인에이블 신호를 제공하는 선택적 리프레시가 가능한 반도체 메모리 디바이스.
  11. 제10 항에 있어서,
    상기 리프레시 제어부는 외부에서 입력된 어드레스가 상기 비활성화된 뱅크 또는 상기 활성화된 뱅크에 해당하는 어드레스인지를 판단하는 어드레스 비교부를 포함하는 선택적 리프레시가 가능한 반도체 메모리 디바이스.
  12. 제11 항에 있어서,
    상기 외부에서 입력된 어드레스가 상기 비활성화된 뱅크에 해당하는 어드레스이면 상기 래치부에 저장된 정보가 상기 제1 레벨과 다른 상기 제2 레벨의 정보가 되도록 리셋시키는 선택적 리프레시가 가능한 반도체 메모리 디바이스.
  13. 제11 항에 있어서,
    상기 외부에서 입력된 어드레스가 상기 활성화된 뱅크에 해당하는 어드레스이면 상기 다수의 워드 라인 세트와 연결된 다수의 메모리 셀이 기입되어 상기 래치부에 저장된 정보가 상기 제1 레벨의 정보인 경우에만 상기 워드 라인 인에이블 신호를 제공하는 선택적 리프레시가 가능한 반도체 메모리 디바이스.
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