JP2004030738A - ダイナミック型半導体メモリ装置 - Google Patents
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Abstract
【課題】無駄なリフレッシュ電流を削減できるようにしたダイナミック型半導体メモリ装置を提供する。
【解決手段】ＤＲＡＭは、ワード線により駆動されてビット線との間でデータ授受が行われるＤＲＡＭセルが配列されたセルアレイ１、セルアレイ１のワード線及びビット線を選択するロウデコーダ３及びカラムデコーダ４、セルアレイ１のビット線データを増幅するセンスアンプ２を備え、更にセルアレイ１の複数の領域のうち、外部からアクセスされた領域に限定してリフレッシュ動作を行わせるリフレッシュ制御回路を有する。リフレッシュ制御回路は、セルアレイ１のリフレッシュのために順次インクリメントされる内部アドレス信号を発生するリフレッシュカウンタ７と、セルアレイ１の複数の領域毎に設けられて、その領域へのアクセスの有無の情報を保持するレジスタ１０と、このレジスタ１０の情報に基づいてセルアレイ１のアクセスされていない領域のリフレッシュ動作を禁止するリフレッシュ制限回路３を有する
【選択図】 図１
【解決手段】ＤＲＡＭは、ワード線により駆動されてビット線との間でデータ授受が行われるＤＲＡＭセルが配列されたセルアレイ１、セルアレイ１のワード線及びビット線を選択するロウデコーダ３及びカラムデコーダ４、セルアレイ１のビット線データを増幅するセンスアンプ２を備え、更にセルアレイ１の複数の領域のうち、外部からアクセスされた領域に限定してリフレッシュ動作を行わせるリフレッシュ制御回路を有する。リフレッシュ制御回路は、セルアレイ１のリフレッシュのために順次インクリメントされる内部アドレス信号を発生するリフレッシュカウンタ７と、セルアレイ１の複数の領域毎に設けられて、その領域へのアクセスの有無の情報を保持するレジスタ１０と、このレジスタ１０の情報に基づいてセルアレイ１のアクセスされていない領域のリフレッシュ動作を禁止するリフレッシュ制限回路３を有する
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、ダイナミック型半導体メモリ装置（ＤＲＡＭ）に係り、特にそのリフレッシュ動作制御に関する。
【０００２】
【従来の技術】
ＤＲＡＭセルは、データを電荷の形で保持するが、その電荷は接合リーク等により次第に減少する。従ってＤＲＡＭでは、あるサイクルでセルデータの読み出し，再書き込みを行うリフレッシュ動作が必要になる。ＤＲＡＭのリフレッシュ方式には種々あるが、大きく分けると、（ａ）外部からアドレスを入力してリフレッシュ動作を行わせる方式と、（ｂ）外部からのアドレス入力は行わず、チップ内蔵のアドレスカウンタでリフレッシュのための内部アドレスを発生させる方式とがある。
【０００３】
（ａ）の方式には、ロウアドレスストローブ（／ＲＡＳ）に同期してロウアドレスを入力して順次ワード線を選択駆動する“ＲＡＳオンリーリフレッシュ”や、／ＲＡＳとカラムアドレスストローブ（／ＣＡＳ）のタイミングを通常動作と異ならせ、リフレッシュ時には／ＲＡＳに先行して／ＣＡＳを“Ｌ”にする、“ＣＡＳビフォアＲＡＳリフレッシュ”等が知られている。
【０００４】
（ｂ）の方式には、／ＲＡＳの“Ｈ”期間（非活性期間）を利用して、リフレッシュ制御端子からのコントロール信号に同期して内部ロウアドレスを発生させてリフレッシュを行う“オートリフレッシュ”や、内部タイマを備えて一定時間毎に自動的に内部ロウアドレスを発生させてリフレッシュを行う“セルフリフレッシュ”がある。
【０００５】
【発明が解決しようとする課題】
以上のようなリフレッシュ方式のうち、外部アドレスを入力する（ａ）の方式は、セルアレイのリフレッシュ領域を任意に選択することができるが、（ｂ）の方式は、リフレッシュ領域を指定することができない。このため、（ｂ）の方式では、ＤＲＡＭチップ内の実際にはデータが書き込まれていない領域も全てリフレッシュを行うことになり、無駄な電力を消費するという問題があった。
【０００６】
この発明は、無駄なリフレッシュ電流を削減できるようにしたダイナミック型半導体メモリ装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明に係るダイナミック型半導体メモリ装置は、ワード線により駆動されてビット線との間でデータ授受が行われるＤＲＡＭセルが配列されたセルアレイと、前記セルアレイのワード線及びビット線を選択するデコード回路と、前記セルアレイのビット線データを増幅するセンスアンプと、前記セルアレイの複数の領域のうち、外部からアクセスされた領域に限定してリフレッシュ動作を行わせるリフレッシュ制御回路と、を有することを特徴とする。
【０００８】
この発明によると、外部からアクセスされたことのある領域のみについてリフレッシュ動作が行われるようにすることで、ＤＲＡＭの無駄な消費電力を削減することができる。
【０００９】
この発明において具体的に、リフレッシュ制御回路は、セルアレイのリフレッシュのために順次インクリメントされる内部アドレス信号を発生するリフレッシュカウンタと、セルアレイの複数の領域毎に設けられて、その領域へのアクセスの有無の情報を保持するレジスタと、このレジスタの情報に基づいてセルアレイのアクセスされていない領域のリフレッシュ動作を禁止するリフレッシュ制限回路とを備えて構成することができる。
【００１０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の一実施の形態によるＤＲＡＭのブロック構成を示している。セルアレイ１は、互いに交差するワード線ＷＬとビット線ＢＬの交差部にＤＲＡＭセルＭＣを配置して構成される。セルアレイ１のビット線ＢＬには、ビット線データを増幅するセンスアンプ２が接続されている。ロウデコーダ３は、ロウアドレス信号をデコードしてセルアレイ１のワード線選択を行い、カラムデコーダ４は、カラムアドレス信号をデコードしてセルアレイのビット線選択を行う。
【００１１】
外部からのアドレス信号ＡＤＤは、／ＲＡＳ，／ＣＡＳに同期してアドレスバッファ５に取り込まれ、内部ロウアドレス信号がロウデコーダ３に、内部カラムアドレス信号がカラムデコーダ４に供給される。センスアンプ２はカラムデコーダ４を介してデータバッファ６に選択的に接続され、外部端子とのデータの授受が行われる。
【００１２】
この実施の形態では、セルフリフレッシュ方式を採用しており、ＤＲＡＭチップが書き込みや読み出しモードにない期間に自動的にセルアレイ１のリフレッシュを行うために、リフレッシュカウンタ７を備え、タイマ８を備えている。リフレッシュカウンタ７は、／ＲＡＳの“Ｈ”（非活性）とリフレッシュ制御信号ＲＥＦにより制御されて、タイマ８により決まる一定時間毎にインクリメントされる内部ロウアドレスを発生するアドレスカウンタである。
【００１３】
リフレッシュカウンタ７が出力するロウアドレス信号は、ロウデコーダ３に送られてデコードされる。これによりワード線が選択され、そのワード線に沿うＤＲＡＭセルのデータがリフレッシュされる。即ちセルデータはビット線に読み出され、センスアンプ２で増幅されて再書き込みされる。
【００１４】
この様にセルフリフレッシュ方式では、外部アクセスのない期間を利用して、セレアレイ１の全領域を順次リフレッシュするが、この実施の形態では、セルアレイ１のなかの外部からアクセスがあった領域に限定してリフレッシュを行うように、リフレッシュ動作を制限する。そのようなリフレッシュ制御ために、セルアレイ１の複数の領域毎に設けられて、その領域へのアクセスの有無の情報を保持するレジスタ１０と、このレジスタ１０の情報に基づいてセルアレイ１の未だアクセスされていない領域のリフレッシュ動作を禁止する信号を出力するリフレッシュ制限回路９を備えている。
【００１５】
具体的にセルアレイ１は、複数本のワード線毎にｎ個のブロックＢＬＫ０，ＢＬＫ１，…，ＢＬＫｎ−１に分けられる。そして、これらのブロック毎のリフレッシュの可否を指示するように、ＲＥＧ０，ＲＥＧ１，…，ＲＥＧｎ−１からなるｎ個のレジスタ１０が用意される。レジスタ１０は初期状態でオール“０”である。外部からのアクセスがあると、そのロウアドレスをアクセス判定回路１３が判定し、対応するブロックのレジスタ１０に“１”をセットする。従ってアクセス判定回路１３は具体的には、ロウアドレス信号のうち、セルアレイ１のブロックアドレスをデコードするブロックデコーダである。
【００１６】
これにより、レジスタ１０は、未だアクセスないのブロックについて“０”，アクセスがあったブロックについて“１”を保持する。このアクセスの有無情報に基づいてリフレッシュ制限回路９は、リフレッシュ動作時に、未だアクセスがないブロック対応のロウアドレスデコーダ３を非活性にする制御を行う。具体的には例えば、リフレッシュ制限回路９を／ＲＡＳにより制御して、リフレッシュ動作が行われる／ＲＡＳ＝“Ｈ”の期間のみ、リフレッシュ制限回路９の出力を活性にして、レジスタ１０の情報に基づいてロウデコーダ３の活性，非活性を制御する。通常の読み出し，書き込み動作が行われる／ＲＡＳ＝“Ｌ”の期間は、リフレッシュ制限回路９の出力を非活性にすれば、レジスタ１０の情報は、リフレッシュサイクルでのみ有効に利用されることになる。
【００１７】
以上により、過去のアクセスの有無に応じて、セルアレイ１のリフレッシュ動作を省略することができ、無用な消費電力を削減することができる。具体的に、レジスタ１０に保持するアクセスの有無情報としては、書き込みアクセスの有無情報に限定することができる。これにより、書き込みがなされていないセルアレイ１の領域での無駄なリフレッシュが省略されることになる。
【００１８】
図１では、リフレッシュ制御のためのアクセスの有無情報を保持するレジスタ１０に、各領域毎にその情報をリセットするための外部リセット端子ＲＥＳＥＴＢ０，ＲＥＳＥＴＢ１，…，ＲＥＳＥＴＢｎ−１を設けた例を示している。これらのリセット端子を利用すれば、“１”（アクセス有り）がセットされたレジスタ１０を、ユーザーが適宜“０”にリセットすることで、任意の領域のリフレッシュ動作を、次にアクセスされるまで停止することができる。
【００１９】
更に図１では、レジスタ１０を一括して初期化するためのリセット回路１１を設けている。リセット回路１１は具体的にはレジスタである。これは、次のような場合に有効になる。即ちテストモードにおいてレジスタ１０が全領域について“１”（アクセス有り）がセットされると、その後実際にデータ書き込みがなされなくても、リフレッシュの省略動作が行われないという事態が生じ得る。これに対して、テストモードで“１”がセットされたレジスタ１０を、リセット信号ＲＥＳＥＴＡを入力して、リセット回路１１で一括初期化する。この様にすれば、その後、書き込みアクセスのあった領域のみ、リフレッシュを行うようなリフレッシュ制限動作が可能になる。
なおリセット回路１１は、レジスタ１０の複数領域毎に分けて、初期化制御するように、複数個用意してもよい。
【００２０】
以上のように、セルアレイ１を複数領域に分けて、アクセスの有無に応じてリフレッシュ動作を省略することにより、電力削減ができるが、セルアレイ１の全領域にアクセスが行われる場合には、リフレッシュ動作の省略はない。そしてこの様にセルアレイの全領域がアクセスされるような用途の場合にも、リフレッシュ動作を省略するか否かをアクセスの度に判断する動作を行ったのでは、逆に消費電力が従来より増大する事態も考えられる。
【００２１】
この様な事態に対処するためには、用途によっては、リフレッシュ動作を省略するリフレッシュ制限の機能を、プログラムによって解除できるようにすることが望ましい。図１では、レジスタ１０及びリフレッシュ制限回路９によりリフレッシュ制限動作を解除するための解除回路１２を設けている。このリフレッシュ制限解除回路１２は、データをプログラムすることによって、レジスタ１０、リフレッシュ制限回路９及びアクセス判定回路１３を全て、非活性にする動作停止信号ａ，ｂ，ｃを発生するものとする。これにより、リフレッシュ動作省略のためのレジスタ１０、リフレッシュ制限回路９及びアクセス判定回路１３の動作による消費電力をなくして、通常通りのセルフリフレッシュを行わせることができる。
【００２２】
リフレッシュ動作省略に伴う電力消費を削減するには、上述のように、リフレッシュ制限解除回路１２がレジスタ１０、リフレッシュ制限回路９及びアクセス判定回路１３を全て非活性にすることが好ましい。しかし、リフレッシュ動作省略の機能を停止させるには、例えばリフレッシュ制限回路９を非活性にするだけでもよい。或いは、リフレッシュ制限回路９は活性状態に保って実質的にリフレッシュ省略を行われないためには、アクセス判定回路１３をオフにして、レジスタ１０を強制的にオール“１”にセットするようにしてもよい。
【００２３】
リフレッシュ制限解除回路１２は、ウェハ状態でデータをプログラムできるように、例えば図２（ａ）に示すフューズ回路や図２（ｂ）に示すボンディングオプションを用いて構成することができる。プログラムされたデータは、不揮発に記憶されればよいので、不揮発性メモリセルを用いることもできる。或いはまた、外部からセット，リセットできるレジスタであってもよい。
【００２４】
【発明の効果】
以上述べたようにこの発明によれば、アクセスのない領域に対するリフレッシュを行わないように制御することで、ＤＲＡＭの消費電力を削減することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＤＲＡＭの構成を示す図である。
【図２】リフレッシュ制限解除回路の構成要素例を示す図である。
【符号の説明】
１…セルアレイ、２…センスアンプ、３…ロウデコーダ、４…カラムデコーダ、５…アドレスバッファ、６…データバッファ、７…リフレッシュカウンタ、８…タイマ、９…リフレッシュ制限回路、１０…レジスタ、１１…リセット回路、１２…リフレッシュ制限解除回路、１３…アクセス判定回路。
【発明の属する技術分野】
この発明は、ダイナミック型半導体メモリ装置（ＤＲＡＭ）に係り、特にそのリフレッシュ動作制御に関する。
【０００２】
【従来の技術】
ＤＲＡＭセルは、データを電荷の形で保持するが、その電荷は接合リーク等により次第に減少する。従ってＤＲＡＭでは、あるサイクルでセルデータの読み出し，再書き込みを行うリフレッシュ動作が必要になる。ＤＲＡＭのリフレッシュ方式には種々あるが、大きく分けると、（ａ）外部からアドレスを入力してリフレッシュ動作を行わせる方式と、（ｂ）外部からのアドレス入力は行わず、チップ内蔵のアドレスカウンタでリフレッシュのための内部アドレスを発生させる方式とがある。
【０００３】
（ａ）の方式には、ロウアドレスストローブ（／ＲＡＳ）に同期してロウアドレスを入力して順次ワード線を選択駆動する“ＲＡＳオンリーリフレッシュ”や、／ＲＡＳとカラムアドレスストローブ（／ＣＡＳ）のタイミングを通常動作と異ならせ、リフレッシュ時には／ＲＡＳに先行して／ＣＡＳを“Ｌ”にする、“ＣＡＳビフォアＲＡＳリフレッシュ”等が知られている。
【０００４】
（ｂ）の方式には、／ＲＡＳの“Ｈ”期間（非活性期間）を利用して、リフレッシュ制御端子からのコントロール信号に同期して内部ロウアドレスを発生させてリフレッシュを行う“オートリフレッシュ”や、内部タイマを備えて一定時間毎に自動的に内部ロウアドレスを発生させてリフレッシュを行う“セルフリフレッシュ”がある。
【０００５】
【発明が解決しようとする課題】
以上のようなリフレッシュ方式のうち、外部アドレスを入力する（ａ）の方式は、セルアレイのリフレッシュ領域を任意に選択することができるが、（ｂ）の方式は、リフレッシュ領域を指定することができない。このため、（ｂ）の方式では、ＤＲＡＭチップ内の実際にはデータが書き込まれていない領域も全てリフレッシュを行うことになり、無駄な電力を消費するという問題があった。
【０００６】
この発明は、無駄なリフレッシュ電流を削減できるようにしたダイナミック型半導体メモリ装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明に係るダイナミック型半導体メモリ装置は、ワード線により駆動されてビット線との間でデータ授受が行われるＤＲＡＭセルが配列されたセルアレイと、前記セルアレイのワード線及びビット線を選択するデコード回路と、前記セルアレイのビット線データを増幅するセンスアンプと、前記セルアレイの複数の領域のうち、外部からアクセスされた領域に限定してリフレッシュ動作を行わせるリフレッシュ制御回路と、を有することを特徴とする。
【０００８】
この発明によると、外部からアクセスされたことのある領域のみについてリフレッシュ動作が行われるようにすることで、ＤＲＡＭの無駄な消費電力を削減することができる。
【０００９】
この発明において具体的に、リフレッシュ制御回路は、セルアレイのリフレッシュのために順次インクリメントされる内部アドレス信号を発生するリフレッシュカウンタと、セルアレイの複数の領域毎に設けられて、その領域へのアクセスの有無の情報を保持するレジスタと、このレジスタの情報に基づいてセルアレイのアクセスされていない領域のリフレッシュ動作を禁止するリフレッシュ制限回路とを備えて構成することができる。
【００１０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の一実施の形態によるＤＲＡＭのブロック構成を示している。セルアレイ１は、互いに交差するワード線ＷＬとビット線ＢＬの交差部にＤＲＡＭセルＭＣを配置して構成される。セルアレイ１のビット線ＢＬには、ビット線データを増幅するセンスアンプ２が接続されている。ロウデコーダ３は、ロウアドレス信号をデコードしてセルアレイ１のワード線選択を行い、カラムデコーダ４は、カラムアドレス信号をデコードしてセルアレイのビット線選択を行う。
【００１１】
外部からのアドレス信号ＡＤＤは、／ＲＡＳ，／ＣＡＳに同期してアドレスバッファ５に取り込まれ、内部ロウアドレス信号がロウデコーダ３に、内部カラムアドレス信号がカラムデコーダ４に供給される。センスアンプ２はカラムデコーダ４を介してデータバッファ６に選択的に接続され、外部端子とのデータの授受が行われる。
【００１２】
この実施の形態では、セルフリフレッシュ方式を採用しており、ＤＲＡＭチップが書き込みや読み出しモードにない期間に自動的にセルアレイ１のリフレッシュを行うために、リフレッシュカウンタ７を備え、タイマ８を備えている。リフレッシュカウンタ７は、／ＲＡＳの“Ｈ”（非活性）とリフレッシュ制御信号ＲＥＦにより制御されて、タイマ８により決まる一定時間毎にインクリメントされる内部ロウアドレスを発生するアドレスカウンタである。
【００１３】
リフレッシュカウンタ７が出力するロウアドレス信号は、ロウデコーダ３に送られてデコードされる。これによりワード線が選択され、そのワード線に沿うＤＲＡＭセルのデータがリフレッシュされる。即ちセルデータはビット線に読み出され、センスアンプ２で増幅されて再書き込みされる。
【００１４】
この様にセルフリフレッシュ方式では、外部アクセスのない期間を利用して、セレアレイ１の全領域を順次リフレッシュするが、この実施の形態では、セルアレイ１のなかの外部からアクセスがあった領域に限定してリフレッシュを行うように、リフレッシュ動作を制限する。そのようなリフレッシュ制御ために、セルアレイ１の複数の領域毎に設けられて、その領域へのアクセスの有無の情報を保持するレジスタ１０と、このレジスタ１０の情報に基づいてセルアレイ１の未だアクセスされていない領域のリフレッシュ動作を禁止する信号を出力するリフレッシュ制限回路９を備えている。
【００１５】
具体的にセルアレイ１は、複数本のワード線毎にｎ個のブロックＢＬＫ０，ＢＬＫ１，…，ＢＬＫｎ−１に分けられる。そして、これらのブロック毎のリフレッシュの可否を指示するように、ＲＥＧ０，ＲＥＧ１，…，ＲＥＧｎ−１からなるｎ個のレジスタ１０が用意される。レジスタ１０は初期状態でオール“０”である。外部からのアクセスがあると、そのロウアドレスをアクセス判定回路１３が判定し、対応するブロックのレジスタ１０に“１”をセットする。従ってアクセス判定回路１３は具体的には、ロウアドレス信号のうち、セルアレイ１のブロックアドレスをデコードするブロックデコーダである。
【００１６】
これにより、レジスタ１０は、未だアクセスないのブロックについて“０”，アクセスがあったブロックについて“１”を保持する。このアクセスの有無情報に基づいてリフレッシュ制限回路９は、リフレッシュ動作時に、未だアクセスがないブロック対応のロウアドレスデコーダ３を非活性にする制御を行う。具体的には例えば、リフレッシュ制限回路９を／ＲＡＳにより制御して、リフレッシュ動作が行われる／ＲＡＳ＝“Ｈ”の期間のみ、リフレッシュ制限回路９の出力を活性にして、レジスタ１０の情報に基づいてロウデコーダ３の活性，非活性を制御する。通常の読み出し，書き込み動作が行われる／ＲＡＳ＝“Ｌ”の期間は、リフレッシュ制限回路９の出力を非活性にすれば、レジスタ１０の情報は、リフレッシュサイクルでのみ有効に利用されることになる。
【００１７】
以上により、過去のアクセスの有無に応じて、セルアレイ１のリフレッシュ動作を省略することができ、無用な消費電力を削減することができる。具体的に、レジスタ１０に保持するアクセスの有無情報としては、書き込みアクセスの有無情報に限定することができる。これにより、書き込みがなされていないセルアレイ１の領域での無駄なリフレッシュが省略されることになる。
【００１８】
図１では、リフレッシュ制御のためのアクセスの有無情報を保持するレジスタ１０に、各領域毎にその情報をリセットするための外部リセット端子ＲＥＳＥＴＢ０，ＲＥＳＥＴＢ１，…，ＲＥＳＥＴＢｎ−１を設けた例を示している。これらのリセット端子を利用すれば、“１”（アクセス有り）がセットされたレジスタ１０を、ユーザーが適宜“０”にリセットすることで、任意の領域のリフレッシュ動作を、次にアクセスされるまで停止することができる。
【００１９】
更に図１では、レジスタ１０を一括して初期化するためのリセット回路１１を設けている。リセット回路１１は具体的にはレジスタである。これは、次のような場合に有効になる。即ちテストモードにおいてレジスタ１０が全領域について“１”（アクセス有り）がセットされると、その後実際にデータ書き込みがなされなくても、リフレッシュの省略動作が行われないという事態が生じ得る。これに対して、テストモードで“１”がセットされたレジスタ１０を、リセット信号ＲＥＳＥＴＡを入力して、リセット回路１１で一括初期化する。この様にすれば、その後、書き込みアクセスのあった領域のみ、リフレッシュを行うようなリフレッシュ制限動作が可能になる。
なおリセット回路１１は、レジスタ１０の複数領域毎に分けて、初期化制御するように、複数個用意してもよい。
【００２０】
以上のように、セルアレイ１を複数領域に分けて、アクセスの有無に応じてリフレッシュ動作を省略することにより、電力削減ができるが、セルアレイ１の全領域にアクセスが行われる場合には、リフレッシュ動作の省略はない。そしてこの様にセルアレイの全領域がアクセスされるような用途の場合にも、リフレッシュ動作を省略するか否かをアクセスの度に判断する動作を行ったのでは、逆に消費電力が従来より増大する事態も考えられる。
【００２１】
この様な事態に対処するためには、用途によっては、リフレッシュ動作を省略するリフレッシュ制限の機能を、プログラムによって解除できるようにすることが望ましい。図１では、レジスタ１０及びリフレッシュ制限回路９によりリフレッシュ制限動作を解除するための解除回路１２を設けている。このリフレッシュ制限解除回路１２は、データをプログラムすることによって、レジスタ１０、リフレッシュ制限回路９及びアクセス判定回路１３を全て、非活性にする動作停止信号ａ，ｂ，ｃを発生するものとする。これにより、リフレッシュ動作省略のためのレジスタ１０、リフレッシュ制限回路９及びアクセス判定回路１３の動作による消費電力をなくして、通常通りのセルフリフレッシュを行わせることができる。
【００２２】
リフレッシュ動作省略に伴う電力消費を削減するには、上述のように、リフレッシュ制限解除回路１２がレジスタ１０、リフレッシュ制限回路９及びアクセス判定回路１３を全て非活性にすることが好ましい。しかし、リフレッシュ動作省略の機能を停止させるには、例えばリフレッシュ制限回路９を非活性にするだけでもよい。或いは、リフレッシュ制限回路９は活性状態に保って実質的にリフレッシュ省略を行われないためには、アクセス判定回路１３をオフにして、レジスタ１０を強制的にオール“１”にセットするようにしてもよい。
【００２３】
リフレッシュ制限解除回路１２は、ウェハ状態でデータをプログラムできるように、例えば図２（ａ）に示すフューズ回路や図２（ｂ）に示すボンディングオプションを用いて構成することができる。プログラムされたデータは、不揮発に記憶されればよいので、不揮発性メモリセルを用いることもできる。或いはまた、外部からセット，リセットできるレジスタであってもよい。
【００２４】
【発明の効果】
以上述べたようにこの発明によれば、アクセスのない領域に対するリフレッシュを行わないように制御することで、ＤＲＡＭの消費電力を削減することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＤＲＡＭの構成を示す図である。
【図２】リフレッシュ制限解除回路の構成要素例を示す図である。
【符号の説明】
１…セルアレイ、２…センスアンプ、３…ロウデコーダ、４…カラムデコーダ、５…アドレスバッファ、６…データバッファ、７…リフレッシュカウンタ、８…タイマ、９…リフレッシュ制限回路、１０…レジスタ、１１…リセット回路、１２…リフレッシュ制限解除回路、１３…アクセス判定回路。
Claims (8)
- ワード線により駆動されてビット線との間でデータ授受が行われるＤＲＡＭセルが配列されたセルアレイと、
前記セルアレイのワード線及びビット線を選択するデコード回路と、
前記セルアレイのビット線データを増幅するセンスアンプと、
前記セルアレイの複数の領域のうち、外部からアクセスされた領域に限定してリフレッシュ動作を行わせるリフレッシュ制御回路と、
を有することを特徴とするダイナミック型半導体メモリ装置。 - 前記リフレッシュ制御回路は、
前記セルアレイのリフレッシュのために順次インクリメントされる内部アドレス信号を発生するリフレッシュカウンタと、
前記セルアレイの複数の領域毎に設けられて、その領域へのアクセスの有無の情報を保持するレジスタと、
このレジスタの情報に基づいて前記セルアレイのアクセスされていない領域のリフレッシュ動作を禁止するリフレッシュ制限回路と、
を有することを特徴とする請求項１記載のダイナミック型半導体メモリ装置。 - 前記レジスタは、書き込みアクセスの有無の情報を保持するものである
ことを特徴とする請求項２記載のダイナミック型半導体メモリ装置。 - 前記レジスタの情報をセルアレイの領域毎に初期化するための外部リセット端子を有する
ことを特徴とする請求項２記載のダイナミック型半導体メモリ装置。 - 前記レジスタの情報を初期化するリセット回路を有する
ことを特徴とする請求項２記載のダイナミック型半導体メモリ装置。 - 前記リフレッシュ制限回路によるリフレッシュ動作省略の機能を停止させるためのデータをプログラムできるリフレッシュ制限解除回路を有する
ことを特徴とする請求項１記載のダイナミック型半導体メモリ装置。 - 前記リフレッシュ制限解除回路は、フューズ回路により構成されている
ことを特徴とする請求項６記載のダイナミック型半導体メモリ装置。 - 前記リフレッシュ制限解除回路は、ボンディングオプションにより構成されている
ことを特徴とする請求項６記載のダイナミック型半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002182556A JP2004030738A (ja) | 2002-06-24 | 2002-06-24 | ダイナミック型半導体メモリ装置 |
| US10/602,117 US6934211B2 (en) | 2002-06-24 | 2003-06-23 | DRAM with refresh control function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002182556A JP2004030738A (ja) | 2002-06-24 | 2002-06-24 | ダイナミック型半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004030738A true JP2004030738A (ja) | 2004-01-29 |
Family
ID=31179023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002182556A Pending JP2004030738A (ja) | 2002-06-24 | 2002-06-24 | ダイナミック型半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6934211B2 (ja) |
| JP (1) | JP2004030738A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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2002
- 2002-06-24 JP JP2002182556A patent/JP2004030738A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US6934211B2 (en) | 2005-08-23 |
| US20040047205A1 (en) | 2004-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060920 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061003 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070904 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080108 |