JP2742481B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JP2742481B2 JP2742481B2 JP3264802A JP26480291A JP2742481B2 JP 2742481 B2 JP2742481 B2 JP 2742481B2 JP 3264802 A JP3264802 A JP 3264802A JP 26480291 A JP26480291 A JP 26480291A JP 2742481 B2 JP2742481 B2 JP 2742481B2
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- cycle
- memory
- refresh cycle
- circuit
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Landscapes
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、メモリセルの記憶デー
タを保持するために定期的なリフレッシュ操作を必要と
するダイナミック型半導体記憶装置（擬似スタティック
ＲＡＭを含み、以下「ＤＲＡＭ」という）に関する。
タを保持するために定期的なリフレッシュ操作を必要と
するダイナミック型半導体記憶装置（擬似スタティック
ＲＡＭを含み、以下「ＤＲＡＭ」という）に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の各メモリセル１１
０は、図４に示すように（ここでは１トランジスタセル
の場合を示す）、１個のキャパシタ１１０ａと１個のト
ランジスタ１１０ｂによって構成されている。トランジ
スタ１１０ｂは、ＭＯＳＦＥＴからなるスイッチングト
ランジスタであり、ゲート端子に接続されたワード線Ｗ
がロウアドレスによって選択されるとソース・ドレイン
端子間がＯＮとなり、キャパシタ１１０ａとビット線Ｂ
とを接続するようになっている。従って、キャパシタ１
１０ａは、このトランジスタ１１０ｂを介してビット線
Ｂから電荷を送り込まれることにより記憶データの書き
込みが行われ、また、このトランジスタ１１０ｂを介し
てビット線Ｂに電荷を送り出すことにより記憶データの
読み出しが行われる。
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の各メモリセル１１
０は、図４に示すように（ここでは１トランジスタセル
の場合を示す）、１個のキャパシタ１１０ａと１個のト
ランジスタ１１０ｂによって構成されている。トランジ
スタ１１０ｂは、ＭＯＳＦＥＴからなるスイッチングト
ランジスタであり、ゲート端子に接続されたワード線Ｗ
がロウアドレスによって選択されるとソース・ドレイン
端子間がＯＮとなり、キャパシタ１１０ａとビット線Ｂ
とを接続するようになっている。従って、キャパシタ１
１０ａは、このトランジスタ１１０ｂを介してビット線
Ｂから電荷を送り込まれることにより記憶データの書き
込みが行われ、また、このトランジスタ１１０ｂを介し
てビット線Ｂに電荷を送り出すことにより記憶データの
読み出しが行われる。
【０００３】ここで、トランジスタ１１０ｂがＯＦＦの
場合には、キャパシタ１１０ａが記憶データを電荷とし
て保持することができる。しかしながら、キャパシタ１
１０ａが保持する電荷は、実際にはリーク電流として徐
々に流出し、時間と共に記憶データが失われる。従っ
て、ＤＲＡＭは、各メモリセル１１０のキャパシタ１１
０ａから記憶データが失われる前に、この記憶データを
一旦読み出し増幅して再度書き戻すリフレッシュ操作を
行う必要がある。
場合には、キャパシタ１１０ａが記憶データを電荷とし
て保持することができる。しかしながら、キャパシタ１
１０ａが保持する電荷は、実際にはリーク電流として徐
々に流出し、時間と共に記憶データが失われる。従っ
て、ＤＲＡＭは、各メモリセル１１０のキャパシタ１１
０ａから記憶データが失われる前に、この記憶データを
一旦読み出し増幅して再度書き戻すリフレッシュ操作を
行う必要がある。
【０００４】メモリセルアレイにおけるリフレッシュ操
作を図５に基づいて説明する。
作を図５に基づいて説明する。
【０００５】このメモリセルアレイには（ここでは折り
返し型ビット線方式の場合を示す）、（ｍ＋１）本のワ
ード線Ｗと（ｎ＋１）組のビット線対Ｂ、Ｂバーとが直
交して形成されている。そして、各メモリセル１１０
は、これら各ワード線Ｗとビット線対Ｂ、Ｂバーとの交
差部に１つおきに接続されている。
返し型ビット線方式の場合を示す）、（ｍ＋１）本のワ
ード線Ｗと（ｎ＋１）組のビット線対Ｂ、Ｂバーとが直
交して形成されている。そして、各メモリセル１１０
は、これら各ワード線Ｗとビット線対Ｂ、Ｂバーとの交
差部に１つおきに接続されている。
【０００６】まず、デコーダ回路１１１がロウアドレス
をデコードして１本のワード線Ｗi（ｉ＝０〜ｍ）を選
択すると、このワード線Ｗiに接続された１行のメモリ
セル１１０の記憶データが各ビット線対Ｂ、Ｂバーに読
み出される。すると、これらのビット線対Ｂ、Ｂバーに
接続されたｎ個のセンスアンプ１１２がこの記憶データ
をそれぞれ増幅し再び各ビット線対Ｂ、Ｂバーに送り返
し、各メモリセル１１０に再書き込みを行わせる。
をデコードして１本のワード線Ｗi（ｉ＝０〜ｍ）を選
択すると、このワード線Ｗiに接続された１行のメモリ
セル１１０の記憶データが各ビット線対Ｂ、Ｂバーに読
み出される。すると、これらのビット線対Ｂ、Ｂバーに
接続されたｎ個のセンスアンプ１１２がこの記憶データ
をそれぞれ増幅し再び各ビット線対Ｂ、Ｂバーに送り返
し、各メモリセル１１０に再書き込みを行わせる。
【０００７】このようにして１行のメモリセル１１０が
リフレッシュされると、通常は引き続いてデコーダ回路
１１１が次のワード線Ｗi+1を選択し、以降同様の動作
を繰り返してメモリセルアレイの全てのメモリセル１１
０をリフレッシュし、これによって一連のリフレッシュ
操作が完了する。
リフレッシュされると、通常は引き続いてデコーダ回路
１１１が次のワード線Ｗi+1を選択し、以降同様の動作
を繰り返してメモリセルアレイの全てのメモリセル１１
０をリフレッシュし、これによって一連のリフレッシュ
操作が完了する。
【０００８】また、上記全てのメモリセル１１０に対す
る一連のリフレッシュ操作は、各メモリセル１１０の記
憶データが失われる前に実行する必要がある。従って、
先のリフレッシュ操作から次のリフレッシュ操作までの
繰り返し周期（以下「リフレッシュ周期」という。）
は、各メモリセル１１０の最長リフレッシュ周期（リフ
レッシュ操作を行わない状態で各メモリセル１１０が記
憶データを保持し得る最長の時間）以内の時間でなけれ
ばならない。しかも、各メモリセル１１０の最長リフレ
ッシュ周期は、半導体製造時のバラツキによりメモリセ
ルごとに異なっているのが通常であるため、一括して複
数のメモリセル１１０のリフレッシュ操作を行う場合に
は、これら複数のメモリセル１１０のうちの最も短い最
長リフレッシュ周期をそのアレイ全体の最長リフレッシ
ュ周期として、実際にリフレッシュ操作を行うためのリ
フレッシュ周期を定める必要がある。
る一連のリフレッシュ操作は、各メモリセル１１０の記
憶データが失われる前に実行する必要がある。従って、
先のリフレッシュ操作から次のリフレッシュ操作までの
繰り返し周期（以下「リフレッシュ周期」という。）
は、各メモリセル１１０の最長リフレッシュ周期（リフ
レッシュ操作を行わない状態で各メモリセル１１０が記
憶データを保持し得る最長の時間）以内の時間でなけれ
ばならない。しかも、各メモリセル１１０の最長リフレ
ッシュ周期は、半導体製造時のバラツキによりメモリセ
ルごとに異なっているのが通常であるため、一括して複
数のメモリセル１１０のリフレッシュ操作を行う場合に
は、これら複数のメモリセル１１０のうちの最も短い最
長リフレッシュ周期をそのアレイ全体の最長リフレッシ
ュ周期として、実際にリフレッシュ操作を行うためのリ
フレッシュ周期を定める必要がある。
【０００９】
【発明が解決しようとする課題】ところで、近年の大容
量ＤＲＡＭは、アクセスの高速化のためにメモリセルア
レイを複数のメモリサブアレイに分割するのが通常であ
り、例えば図６に示す従来のＤＲＡＭでは、４個のメモ
リサブアレイ１０１〜１０４に分割している。そして、
これらの各メモリサブアレイ１０１〜１０４は、リフレ
ッシュ制御回路１０５によってそれぞれリフレッシュ操
作が行われるようになっている。
量ＤＲＡＭは、アクセスの高速化のためにメモリセルア
レイを複数のメモリサブアレイに分割するのが通常であ
り、例えば図６に示す従来のＤＲＡＭでは、４個のメモ
リサブアレイ１０１〜１０４に分割している。そして、
これらの各メモリサブアレイ１０１〜１０４は、リフレ
ッシュ制御回路１０５によってそれぞれリフレッシュ操
作が行われるようになっている。
【００１０】また、これらの各メモリサブアレイ１０１
〜１０４は、上記のようにそれぞれを構成するメモリセ
ルの最長リフレッシュ周期のうちで最も短いものがその
メモリサブアレイ１０１〜１０４全体の最長リフレッシ
ュ周期となるため、各メモリサブアレイ１０１〜１０４
ごとに最長リフレッシュ周期が異なるようになる。しか
しながら、従来のＤＲＡＭでは、これらのメモリサブア
レイ１０１〜１０４の最長リフレッシュ周期のうちでさ
らに最も短い最長リフレッシュ周期を基準としてリフレ
ッシュ制御回路１０５によるリフレッシュ周期Ｔを一律
に設定していた。
〜１０４は、上記のようにそれぞれを構成するメモリセ
ルの最長リフレッシュ周期のうちで最も短いものがその
メモリサブアレイ１０１〜１０４全体の最長リフレッシ
ュ周期となるため、各メモリサブアレイ１０１〜１０４
ごとに最長リフレッシュ周期が異なるようになる。しか
しながら、従来のＤＲＡＭでは、これらのメモリサブア
レイ１０１〜１０４の最長リフレッシュ周期のうちでさ
らに最も短い最長リフレッシュ周期を基準としてリフレ
ッシュ制御回路１０５によるリフレッシュ周期Ｔを一律
に設定していた。
【００１１】ところが、リフレッシュ操作は、ワード線
やビット線の充放電を繰り返す処理であるため、できる
だけリフレッシュ周期が長い方が消費電力は少なくな
る。
やビット線の充放電を繰り返す処理であるため、できる
だけリフレッシュ周期が長い方が消費電力は少なくな
る。
【００１２】このため、従来のＤＲＡＭでは、長い最長
リフレッシュ周期を有するメモリサブアレイ１０１〜１
０４に対しても、最も短い最長リフレッシュ周期を有す
るものに合わせて過剰なリフレッシュ操作が行われるの
で、電力を無駄に消費するという問題が発生していた。
リフレッシュ周期を有するメモリサブアレイ１０１〜１
０４に対しても、最も短い最長リフレッシュ周期を有す
るものに合わせて過剰なリフレッシュ操作が行われるの
で、電力を無駄に消費するという問題が発生していた。
【００１３】本発明は、上記事情に鑑み、分割された各
メモリサブアレイごとに個別にリフレッシュ周期を設定
することにより、過剰なリフレッシュ操作により無駄な
電力を消費することのないダイナミック型半導体記憶装
置を提供することを目的としている。
メモリサブアレイごとに個別にリフレッシュ周期を設定
することにより、過剰なリフレッシュ操作により無駄な
電力を消費することのないダイナミック型半導体記憶装
置を提供することを目的としている。
【００１４】
【課題を解決するための手段】本発明のダイナミック型
半導体記憶装置は、メモリセルアレイが複数のメモリサ
ブアレイに分割され、各メモリサブアレイについてリフ
レッシュ周期内にリフレッシュ操作を行うリフレッシュ
手段を有するダイナミック型半導体記憶装置であって、
該リフレッシュ手段は、各メモリサブアレイ毎に個別の
リフレッシュ周期を設定するリフレッシュ周期設定手段
と、該リフレッシュ周期設定手段により設定されたリフ
レッシュ周期に基づき、メモリサブアレイ毎にリフレッ
シュ操作を行うリフレッシュ制御手段とを備えており、
そのことにより上記目的が達成される。
半導体記憶装置は、メモリセルアレイが複数のメモリサ
ブアレイに分割され、各メモリサブアレイについてリフ
レッシュ周期内にリフレッシュ操作を行うリフレッシュ
手段を有するダイナミック型半導体記憶装置であって、
該リフレッシュ手段は、各メモリサブアレイ毎に個別の
リフレッシュ周期を設定するリフレッシュ周期設定手段
と、該リフレッシュ周期設定手段により設定されたリフ
レッシュ周期に基づき、メモリサブアレイ毎にリフレッ
シュ操作を行うリフレッシュ制御手段とを備えており、
そのことにより上記目的が達成される。
【００１５】
【作用】複数のメモリサブアレイは、通常それぞれの最
長リフレッシュ周期が異なる。そして、上記構成によれ
ば、リフレッシュ手段のリフレッシュ周期設定手段によ
り、各メモリサブアレイのリフレッシュ周期をそれぞれ
の最長リフレッシュ周期以内に個別に設定することがで
きる。すると、各メモリサブアレイは、リフレッシュ制
御手段によってそれぞれの最長リフレッシュ周期に応じ
た異なるリフレッシュ周期でリフレッシュ操作が行われ
るようになる。
長リフレッシュ周期が異なる。そして、上記構成によれ
ば、リフレッシュ手段のリフレッシュ周期設定手段によ
り、各メモリサブアレイのリフレッシュ周期をそれぞれ
の最長リフレッシュ周期以内に個別に設定することがで
きる。すると、各メモリサブアレイは、リフレッシュ制
御手段によってそれぞれの最長リフレッシュ周期に応じ
た異なるリフレッシュ周期でリフレッシュ操作が行われ
るようになる。
【００１６】この結果、分割されたメモリサブアレイの
中で最も短い最長リフレッシュ周期を有するものは従来
の場合と同じリフレッシュ周期によるリフレッシュ操作
が行われるが、これよりも長い最長リフレッシュ周期を
有する他のメモリサブアレイについては、この最長リフ
レッシュ周期に応じたより長いリフレッシュ周期でリフ
レッシュ操作が行われるようになる。このため、より長
い最長リフレッシュ周期を有するメモリサブアレイにつ
いては、必要以上のリフレッシュ操作を繰り返すことが
なくなるので、過剰なリフレッシュ操作による無駄な電
力消費を抑制することができる。
中で最も短い最長リフレッシュ周期を有するものは従来
の場合と同じリフレッシュ周期によるリフレッシュ操作
が行われるが、これよりも長い最長リフレッシュ周期を
有する他のメモリサブアレイについては、この最長リフ
レッシュ周期に応じたより長いリフレッシュ周期でリフ
レッシュ操作が行われるようになる。このため、より長
い最長リフレッシュ周期を有するメモリサブアレイにつ
いては、必要以上のリフレッシュ操作を繰り返すことが
なくなるので、過剰なリフレッシュ操作による無駄な電
力消費を抑制することができる。
【００１７】
【実施例】本発明を実施例について以下に説明する。
【００１８】図１に本発明の一実施例を示す。本実施例
のＤＲＡＭは、図１に示すように、メモリセルアレイを
４個のメモリサブアレイ１〜４に分割した場合について
説明する。各メモリサブアレイ１〜４は、リフレッシュ
制御回路５によってそれぞれリフレッシュ操作が行われ
るようになっている。リフレッシュ制御回路５は、各メ
モリサブアレイ１〜４ごとに、順次リフレッシュ用のア
ドレスを生成してワード線を選択すると共に、各ワード
線に接続するメモリセルから読み出した記憶データを再
度書き戻させることによりリフレッシュ操作を行う回路
である。また、リフレッシュ制御回路５は、リフレッシ
ュ周期設定回路６で設定されたリフレッシュ周期ＴA1〜
ＴA4に基づいて下記数１の関係を満足するようにそれぞ
れリフレッシュ周期Ｔ1〜Ｔ4を定め、これに基づいて各
メモリサブアレイ１〜４のリフレッシュ操作を異なる周
期で実行するようなっている。
のＤＲＡＭは、図１に示すように、メモリセルアレイを
４個のメモリサブアレイ１〜４に分割した場合について
説明する。各メモリサブアレイ１〜４は、リフレッシュ
制御回路５によってそれぞれリフレッシュ操作が行われ
るようになっている。リフレッシュ制御回路５は、各メ
モリサブアレイ１〜４ごとに、順次リフレッシュ用のア
ドレスを生成してワード線を選択すると共に、各ワード
線に接続するメモリセルから読み出した記憶データを再
度書き戻させることによりリフレッシュ操作を行う回路
である。また、リフレッシュ制御回路５は、リフレッシ
ュ周期設定回路６で設定されたリフレッシュ周期ＴA1〜
ＴA4に基づいて下記数１の関係を満足するようにそれぞ
れリフレッシュ周期Ｔ1〜Ｔ4を定め、これに基づいて各
メモリサブアレイ１〜４のリフレッシュ操作を異なる周
期で実行するようなっている。
【００１９】
【数１】
【００２０】リフレッシュ周期設定回路６では、図２に
示すように、基準パルスφをカウンタ回路６１に入力さ
れる。カウンタ回路６１は、（ｎ＋１）段の分周回路で
あり、基準パスルφを１段ごとに２倍の周期のパスルφ
0〜φnに分周する。カウンタ回路６１の最後の５段の出
力（φn-4〜φn）は、それぞれＴA1発生回路６２、ＴA2
発生回路６３、ＴA3発生回路６４及びＴA4発生回路６５
に送られる。
示すように、基準パルスφをカウンタ回路６１に入力さ
れる。カウンタ回路６１は、（ｎ＋１）段の分周回路で
あり、基準パスルφを１段ごとに２倍の周期のパスルφ
0〜φnに分周する。カウンタ回路６１の最後の５段の出
力（φn-4〜φn）は、それぞれＴA1発生回路６２、ＴA2
発生回路６３、ＴA3発生回路６４及びＴA4発生回路６５
に送られる。
【００２１】ＴA1発生回路６２は、カウンタ回路６１の
５段の出力をそれぞれフューズ６２ａ〜６２ｅを介して
ＮＡＮＤ回路６２ｆに入力するようになっている。ま
た、各フューズ６２ａ〜６２ｅとＮＡＮＤ回路６２ｆの
入力との間は、それぞれ抵抗Ｒを介して電源ＶCCにプル
アップされている。各フューズ６２ａ〜６２ｅは、最も
後段の出力φnを通すフューズ６２ａから順に必要に応
じて適宜個数をレーザ光等により切断されるようになっ
ている。そして、フューズ６２ａ〜６２ｅが切断された
場合には、ＮＡＮＤ回路６２ｆの対応する入力が電源Ｖ
CCによってＨレベルに固定される。このＮＡＮＤ回路６
２ｆの出力は、フリップフロップ６２ｇに接続され、フ
リップフロップ６２ｇの出力がＴA1発生回路６２からの
リフレッシュ周期ＴA1を示す信号としてリフレッシュ制
御回路５に送られる。ＴA2発生回路６３、ＴA3発生回路
６４及びＴA4発生回路６５も、このＴA1発生回路６２と
同様の構成であり、それぞれリフレッシュ周期ＴA2〜Ｔ
A4を示す信号をリフレッシュ制御回路５に送る。
５段の出力をそれぞれフューズ６２ａ〜６２ｅを介して
ＮＡＮＤ回路６２ｆに入力するようになっている。ま
た、各フューズ６２ａ〜６２ｅとＮＡＮＤ回路６２ｆの
入力との間は、それぞれ抵抗Ｒを介して電源ＶCCにプル
アップされている。各フューズ６２ａ〜６２ｅは、最も
後段の出力φnを通すフューズ６２ａから順に必要に応
じて適宜個数をレーザ光等により切断されるようになっ
ている。そして、フューズ６２ａ〜６２ｅが切断された
場合には、ＮＡＮＤ回路６２ｆの対応する入力が電源Ｖ
CCによってＨレベルに固定される。このＮＡＮＤ回路６
２ｆの出力は、フリップフロップ６２ｇに接続され、フ
リップフロップ６２ｇの出力がＴA1発生回路６２からの
リフレッシュ周期ＴA1を示す信号としてリフレッシュ制
御回路５に送られる。ＴA2発生回路６３、ＴA3発生回路
６４及びＴA4発生回路６５も、このＴA1発生回路６２と
同様の構成であり、それぞれリフレッシュ周期ＴA2〜Ｔ
A4を示す信号をリフレッシュ制御回路５に送る。
【００２２】リフレッシュ制御回路５による各メモリサ
ブアレイ１〜４のリフレッシュ操作を説明する。
ブアレイ１〜４のリフレッシュ操作を説明する。
【００２３】カウンタ回路６１は、基準パルスφを順次
分周することにより、最後の５段からそれぞれパルスφ
n-4〜φnを出力する。これらのパルスφn-4〜φnは、図
３に示すように、パルスφn-4が最も周期が短く、より
後段になるに従ってこの周期が順次倍となる。このた
め、ＴA1発生回路６２において、フューズ６２ａ〜６２
ｅが全て切断されていないとすると、ＮＡＮＤ回路６２
ｆは、パルスφn-4と同じパルス幅だけＬレベルとなる
パルスをパルスφnの周期で出力することになる。ま
た、１個のフューズ６２ａのみが切断されている場合に
は、パルスφn-4と同じパルス幅だけＬレベルとなるパ
ルスをパルスφn-1の周期で出力することになり、２個
のフューズ６２ａ、６２ｂが切断されている場合には、
このパルスをパルスφn-2の周期で出力することにな
る。従って、フリップフロップ６２ｇは、切断されたフ
ューズ６２ａ〜６２ｅの個数に応じて順次周期が倍とな
るパルスによってセットされ、この出力をリフレッシュ
周期ＴA1を示す信号としてリフレッシュ制御回路５に送
ることになる。また、ＴA2発生回路６３、ＴA3発生回路
６４及びＴA4発生回路６５についても、それぞれ同様に
フューズの切断個数に応じたリフレッシュ周期ＴA2〜Ｔ
A4を示す信号をリフレッシュ制御回路５に送ることにな
る。
分周することにより、最後の５段からそれぞれパルスφ
n-4〜φnを出力する。これらのパルスφn-4〜φnは、図
３に示すように、パルスφn-4が最も周期が短く、より
後段になるに従ってこの周期が順次倍となる。このた
め、ＴA1発生回路６２において、フューズ６２ａ〜６２
ｅが全て切断されていないとすると、ＮＡＮＤ回路６２
ｆは、パルスφn-4と同じパルス幅だけＬレベルとなる
パルスをパルスφnの周期で出力することになる。ま
た、１個のフューズ６２ａのみが切断されている場合に
は、パルスφn-4と同じパルス幅だけＬレベルとなるパ
ルスをパルスφn-1の周期で出力することになり、２個
のフューズ６２ａ、６２ｂが切断されている場合には、
このパルスをパルスφn-2の周期で出力することにな
る。従って、フリップフロップ６２ｇは、切断されたフ
ューズ６２ａ〜６２ｅの個数に応じて順次周期が倍とな
るパルスによってセットされ、この出力をリフレッシュ
周期ＴA1を示す信号としてリフレッシュ制御回路５に送
ることになる。また、ＴA2発生回路６３、ＴA3発生回路
６４及びＴA4発生回路６５についても、それぞれ同様に
フューズの切断個数に応じたリフレッシュ周期ＴA2〜Ｔ
A4を示す信号をリフレッシュ制御回路５に送ることにな
る。
【００２４】ここで、各ＴA1発生回路６２、ＴA2発生回
路６３、ＴA3発生回路６４及びＴA4発生回路６５におけ
るフューズの切断個数は、それぞれが対応する各メモリ
サブアレイ１〜４の最長リフレッシュ周期Ｔref1〜Ｔ
ref4に応じて定められる。即ち、各リフレッシュ周期Ｔ
A1〜ＴA4が下記数２をそれぞれ満足する最大値となるよ
うにフューズが切断される。
路６３、ＴA3発生回路６４及びＴA4発生回路６５におけ
るフューズの切断個数は、それぞれが対応する各メモリ
サブアレイ１〜４の最長リフレッシュ周期Ｔref1〜Ｔ
ref4に応じて定められる。即ち、各リフレッシュ周期Ｔ
A1〜ＴA4が下記数２をそれぞれ満足する最大値となるよ
うにフューズが切断される。
【００２５】
【数２】
【００２６】従って、リフレッシュ制御回路５は、各メ
モリサブアレイ１〜４の最長リフレッシュ周期Ｔref1〜
Ｔref4に応じたリフレッシュ周期ＴA1〜ＴA4を受け取
り、これらに基づくリフレッシュ周期Ｔ1〜Ｔ4によりそ
れぞれのメモリサブアレイ１〜４のリフレッシュ操作を
個別に行うことができる。
モリサブアレイ１〜４の最長リフレッシュ周期Ｔref1〜
Ｔref4に応じたリフレッシュ周期ＴA1〜ＴA4を受け取
り、これらに基づくリフレッシュ周期Ｔ1〜Ｔ4によりそ
れぞれのメモリサブアレイ１〜４のリフレッシュ操作を
個別に行うことができる。
【００２７】この結果、本実施例のＤＲＡＭでは、例え
ばメモリサブアレイ１の最長リフレッシュ周期Ｔref1が
最も短かったとすると、他のメモリサブアレイ２〜４に
ついては、このメモリサブアレイ１が２回、４回又は８
回等の複数回のリフレッシュ操作を行う間に１回のリフ
レッシュ操作を行うだけとなる。従って、最長リフレッ
シュ周期Ｔrefが長いメモリサブアレイ１〜４について
は、必要以上のリフレッシュ操作を行うことがなくな
り、無駄な電力の消費を抑制することができるようにな
る。
ばメモリサブアレイ１の最長リフレッシュ周期Ｔref1が
最も短かったとすると、他のメモリサブアレイ２〜４に
ついては、このメモリサブアレイ１が２回、４回又は８
回等の複数回のリフレッシュ操作を行う間に１回のリフ
レッシュ操作を行うだけとなる。従って、最長リフレッ
シュ周期Ｔrefが長いメモリサブアレイ１〜４について
は、必要以上のリフレッシュ操作を行うことがなくな
り、無駄な電力の消費を抑制することができるようにな
る。
【００２８】
【発明の効果】以上の説明から明らかなように、本発明
のダイナミック型半導体記憶装置は、リフレッシュ周期
設定手段により、分割された各メモリサブアレイ毎に低
消費電力化を図る上で最適なリフレッシュ周期を個別に
設定することができる。そして、この設定されたリフレ
ッシュ周期に基づき、リフレッシュ制御手段によりメモ
リサブアレイ毎にリフレッシュ操作を行うことができ
る。このため、最も短い最長リフレッシュ周期を有する
メモリサブアレイ以外のものについては過剰なリフレッ
シュ操作を行う必要がなくなり、半導体記憶装置の消費
電力削減に貢献することができるようになる。しかも、
外部からデバイスに入力されるリフレッシュ周期をデバ
イスの消費電力とは無関係に独立して決められるので、
デバイス毎にリフレッシュ周期を変えることなく低消費
電力化を図ることができる。このため、低消費電力のダ
イナミック型半導体記憶装置を量産する上においても優
れている。
のダイナミック型半導体記憶装置は、リフレッシュ周期
設定手段により、分割された各メモリサブアレイ毎に低
消費電力化を図る上で最適なリフレッシュ周期を個別に
設定することができる。そして、この設定されたリフレ
ッシュ周期に基づき、リフレッシュ制御手段によりメモ
リサブアレイ毎にリフレッシュ操作を行うことができ
る。このため、最も短い最長リフレッシュ周期を有する
メモリサブアレイ以外のものについては過剰なリフレッ
シュ操作を行う必要がなくなり、半導体記憶装置の消費
電力削減に貢献することができるようになる。しかも、
外部からデバイスに入力されるリフレッシュ周期をデバ
イスの消費電力とは無関係に独立して決められるので、
デバイス毎にリフレッシュ周期を変えることなく低消費
電力化を図ることができる。このため、低消費電力のダ
イナミック型半導体記憶装置を量産する上においても優
れている。
【図１】本発明の一実施例のリフレッシュ操作を行うた
めの回路を示すブロック図である。
めの回路を示すブロック図である。
【図２】図１の実施例におけるリフレッシュ周期設定回
路のブロック図である。
路のブロック図である。
【図３】図１の実施例におけるリフレッシュ周期設定回
路の動作を説明するためのタイムチャートである。
路の動作を説明するためのタイムチャートである。
【図４】ＤＲＡＭのメモリセルの構成を示す回路図であ
る。
る。
【図５】ＤＲＡＭの各メモリセルにアクセスを行うため
の回路構成を示すブロック図である。
の回路構成を示すブロック図である。
【図６】従来のＤＲＡＭにおけるリフレッシュ操作を行
うための回路を示すブロック図である。
うための回路を示すブロック図である。
１〜４ メモリサブアレイ ５ リフレッシュ制御回路 ６ リフレッシュ周期設定回路
Claims (1)
- 【請求項１】 メモリセルアレイが複数のメモリサブア
レイに分割され、各メモリサブアレイについてリフレッ
シュ周期内にリフレッシュ操作を行うリフレッシュ手段
を有するダイナミック型半導体記憶装置であって、 該リフレッシュ手段は、各メモリサブアレイ毎に個別の
リフレッシュ周期を設定するリフレッシュ周期設定手段
と、該リフレッシュ周期設定手段により設定されたリフレッ
シュ周期に基づき、メモリサブアレイ毎にリフレッシュ
操作を行うリフレッシュ制御手段と を備えているダイナ
ミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264802A JP2742481B2 (ja) | 1991-10-14 | 1991-10-14 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264802A JP2742481B2 (ja) | 1991-10-14 | 1991-10-14 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05109268A JPH05109268A (ja) | 1993-04-30 |
| JP2742481B2 true JP2742481B2 (ja) | 1998-04-22 |
Family
ID=17408421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3264802A Expired - Fee Related JP2742481B2 (ja) | 1991-10-14 | 1991-10-14 | ダイナミック型半導体記憶装置 |
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| Country | Link |
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| JP (1) | JP2742481B2 (ja) |
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-
1991
- 1991-10-14 JP JP3264802A patent/JP2742481B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH05109268A (ja) | 1993-04-30 |
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