JP2546161B2 - ダイナミック型メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はダイナミック型メモリ装
置に関し、特にダイナミック型ＲＡＭのリフレッシュ回
路に関する。

【０００２】

【従来の技術】ダイナミック型ＲＡＭは汎用コンピュー
タのみならず、パーソナルコンピュータやワードプロセ
ッサ，更にはハンディタイプのターミナル装置やテレビ
ジョンント等の家庭電化製品にも使用されている。この
様な広い範囲の用途においては、ダイナミック型ＲＡＭ
のローパワー化は極めて重要なものである。このダイナ
ミック型ＲＡＭは、そのメモリセルの構造上、大容量化
には適しているが、メモリ情報をＭＯＳコンデンサの電
荷量として蓄えるため、リーク電流による情報消滅は避
けられず、再電流のための定期的なリフレッシュサイク
ルがどうしても必要である。このリフレッシュサイクル
は、通常の読出し／書込みサイクルのない状態（スタン
ドバイ状態）でも行う必要があり、リフレッシュサイク
ル自身通常の読出し／書込みサイクル並のパワー消費が
あるため、ダイナミック型ＲＡＭのローパワー化にとっ
て重大な障害となっている。

【０００３】ダイナミック型ＲＡＭをローパワー化する
ための一つの方法は、メモリセルのリーク電流を減ら
し、リフレッシュサイクルの周期を延ばすことである。
そのために従来は図９における様な擬似ＳＲＡＭ（セル
はダイナミック型ＲＡＭ）という形で実現されている。
これは、通常のダイナミック型ＲＡＭで使われている基
板バイアスジェネレータの機能を制限することにより、
リーク電流を減らしてリフレッシュサイクルの周期を延
ばすものである。

【０００４】図９において、本メモリ１への書込みは、
行アドレス入力と列アドレス入力を反転チップイネーブ
ルクロックＣＥによって夫々のアドレスインバータバッ
ファ２，３に蓄え、夫々のデコーダ４，５により、メモ
リセルアレイ１内の各１本ずつのワード線、ビット線が
選択され１個のセルが選択される。更に反転ライトイネ
ーブルクロックＷＥにより、データ入力がデータ入力バ
ッファ６にラッチされ、このデータが前述の選択された
セルのデータとして与えられることによって書込みが完
了する。

【０００５】また、読出しは、書込みと同様にワード
線，ビット線が選択されることにより、ビット線上にそ
のデータが与えられ、データバスアンプ７及び出力バッ
ファ８を経てデータ読出しが行われる。

【０００６】一方、本擬似スタティック型ＲＡＭは、セ
ル自身はダイナミック型ＲＡＭのセルと同一であるの
で、リフレッシュが必要である。このリフレッシュは、
反転リフレッシュクロックＲＦＳＨの入力によって、リ
フレッシュアドレスカウンタ９内に、全ワードアドレス
情報が、順次カウントアップにより発生し、そのワード
アドレス情報が行デコーダ４を通じて、全ワードアドレ
スを選択（読出し及び再書込み）することによって達成
される。反転リフレッシュクロックＲＦＳＨが入力され
た場合、外部からの行アドレス入力は無効となり、リフ
レッシュアドレスカウンタ９からのリフレッシュアドレ
ス入力のみが有効となる。

【０００７】反転リフレッシュクロックＲＦＳＨの周期
は、最短のリフレッシュ間隔のメモリセルを満足する様
に一定の値に決定される。例えば本例における、１メガ
ビット擬似スタティック型ＲＡＭでは、５１２本のワー
ド線に対して８ｍｓ以内に全数アクセスできるように決
められるから、８ｍｓ÷５１２＝１６μｓ毎に反転リフ
レッシュクロックＲＦＳＨを入力しなければならない。

【０００８】以上のリフレッシュ方式は、パルスリフレ
ッシュと称されるが、本擬似スタティック型ＲＡＭにお
いては、他のリフレッシュ方式が存在する。これは、Ｒ
ＦＳＨの反転端子にパルスを与えるのではなく、イネー
ブルのレベル（本メモリでは０Ｖ）をＤＣ的に与えるこ
とによって達成される。これは、反転リフレッシュクロ
ックＲＦＳＨにイネーブルのレベルを与えた後、一定時
間後に内部リフレッシュクロック発生回路１０が自動的
にリフレッシュクロック（セルリフレッシュクロック）
を発生させる方式である。

【０００９】この時もパルスリフレッシュと同様に、外
部からの行アドレス入力は無効となり、リフレッシュア
ドレスカウンタ９をカウントアップさせて全ワードアド
レスを発生し、リフレッシュ作業を行う（セルリフレッ
シュ）。この場合のリフレッシュサイクル（セルリフレ
ッシュサイクル）のクロック周期は、外部コントロール
不可のため、パルスリフレッシュよりは幾分短か目に設
定される。

【００１０】尚、図９においては、以上の構成の他に、
入力バッファコントロールロジック１１，クロック発生
器１２，ライトコントロール１３，出力コントロール１
４が夫々設けられている。

【００１１】

【発明が解決しようとする課題】この従来のローパワー
化を目指したダイナミック型ＲＡＭ（擬似スタティック
型ＲＡＭ）では、ＤＣ的なスタンバイ電流を減らした
り、メリモセルのリーク電流を減らすために、基板バイ
アス発生器の能力を落して使用している。しかしなが
ら、これは逆にＲＡＭの性能（アクセスタイム等）にと
っては悪影響となり、性能ダウンが避けられないという
問題がある。

【００１２】本発明の目的はリフレッシュを伴うスタン
バイ電流（バッテリバックアップ電流）を極めて小さく
することができるダイナミック型メモリ装置を提供する
ことである。

【００１３】本発明の他の目的は、メモリセルのリフレ
ッシュ周期をできるだけ長くすることによりローパワー
化を図ったダイナミック型メモリ装置を提供することで
ある。

【００１４】

【課題を解決するための手段】本発明によるダイナミッ
ク型メモリ装置は、行選択のための行アドレス信号と列
選択のための列アドレス信号とにより選択されたメモリ
セルの読出し書込みが可能で、かつリフレッシュ信号に
同期して生成されるリフレッシュ行アドレスにより選択
された行のメモリセルのリフレッシュが可能なダイナミ
ック型メモリ装置であって、前記リフレッシュ行アドレ
ス信号が第１グループに属する行を指定するものである
とき、前記リフレッシュ信号の入力毎に前記リフレッシ
ュ行アドレス信号により指定される行を活性化する第１
の活性化手段と、前記リフレッシュ行アドレス信号が第
２グループに属する行を指定するものであるとき、前記
リフレッシュ信号が複数の所定回数与えられたときに前
記リフレッシュ行アドレス信号により指定される行を活
性化する第２の活性化手段とを含み、 前記第１の活性化
手段は、前記メモリセルの各行の夫々に対応して設けら
れ前記リフレッシュ行アドレス信号をデコードするデコ
ード手段と、これ等デコード出力に応答して直接対応行
の活性化を夫々行う手段とを有し、 前記第２の活性化手
段は、前記メモリセルの各行に夫々対応して設けられ前
記リフレッシュ行アドレス信号をデコードするデコード
手段と、これ等デコード出力を夫々計数し前記所定回数
と等しい数のビット数からなるカウンタと、前記カウン
タの各桁上げ出力に応答して対応行の活性化を夫々行う
手段とを有することを特徴とする。

【００１５】本発明による他のダイナミック型メモリ装
置は、行選択のための行アドレス信号と列選択のための
列アドレス信号とにより選択されたメモリセルの読出し
書込みが可能で、かつリフレッシュ信号に同期して生成
されるリフレッシュ行アドレスにより選択された行のメ
モリセルのリフレッシュが可能なダイナミック型メモリ
装置であって、前記リフレッシュ信号の複数倍の周期の
タイミング信号を生成するタイミング生成手段と、前記
リフレッシュ行アドレス信号が第１グループに属する行
を指定するものであるか第２のグループに属する行を指
定するものであるかを判定する判定手段と、この判定手
段により前記リフレッシュ行アドレス信号が第１グルー
プに属する行を指定するものであると判定されたとき、
前記リフレッシュ信号と同一周期のタイミング信号に応
答してそのときの前記リフレッシュ行アドレス信号によ
り指定される行を活性化する手段と、前記判定手段によ
り前記リフレッシュ行アドレス信号が第２グループに属
する行を指定するものであると判定されたとき、前記リ
フレッシュ信号の複数倍の周期のタイミング信号に応答
してそのときの前記リフレッシュ行アドレス信号により
指定される行を活性化する手段と、を含むことを特徴と
する。

【００１６】

【実施例】先ず、図８により、本発明の原理について説
明する。本図は、ダイナミック型ＲＡＭのリフレッシュ
間隔に対するフェイルセル数の分布を示す一つのデータ
例である。横軸はリフレッシュ間隔を表し、縦軸はエラ
ーするメモリセルの数を表している。図から明らかなよ
うに、リフレッシュ間隔が短い時はエラーするセルはほ
とんどなく、リフレッシュ間隔が充分大きければ全メモ
リセルはエラーする。

【００１７】その中間では、非常に少数のメモリセルが
エラーする領域がしばらく続いた後、急に大多数のメモ
リセルがエラーする傾向が見られる。このことは、本来
のメモリセルのリフレッシュ間隔のマージンは、大多数
のメモリセルがエラーするポイントであるが、何等かの
製造上のバラツキにより少数のメモリセルがエラーする
領域が生じていることを暗示していると考えられる。

【００１８】少数のメモリセルがエラーし始めるポイン
トをＡ、大多数のメモルセルがエラーするポイントをＢ
とすれば、従来のダイナミック型ＲＡＭでは、全メモリ
セルの情報を保障するために、ポイントＡを満足するよ
うにリフレッシュ間隔を定めてきた。一方本発明で意図
する点は、ポイントＡ，ポイントＢ，又は更にポイント
Ａ及びポイントＢの間のポイントを満たす様な、複数種
類のリフレッシュ間隔を適用して、全メモリセルの情報
を保障することである。

【００１９】この技法の大きなメリットは、リフレッシ
ュ間隔のほとんどを、大多数のメモリセルの情報保障の
ための時間ポイントＢ付近に設定してやればよいため、
従来のダイナミック型ＲＡＭ（これは、ポイントＡ付近
に設定）に比べリフレッシュ間隔が大幅に長くなるの
で、顕著なローパワー化が達成できる点である。通常ポ
イントＡの値とポイントＢの値は１０倍ないしそれ以上
の開きがある。これは本発明におけるダイナミック型Ｒ
ＡＭは、従来のダイナミック型ＲＡＭに比べ１／１０以
下のパワー消費に抑えられることを示している。

【００２０】次に本発明の第１の実施例を図１によって
説明する。図１（Ａ）は全体の構成を示す。本図は図９
に示した従来例との差異を明らかにするため、重複した
部分については一部省略している。主な差異は行デコー
ダにある。図１（Ｂ）は図１（Ａ）における行デコーダ
４内の長方形で示す部分４１の構造を示している。図９
における従来のダイナミック型ＲＡＭ（擬似スタティッ
ク型ＲＡＭ）では、図１（Ｂ）におけるデコーダ回路及
びワードドライバのみであった。

【００２１】しかし本発明におけるダイナミック型ＲＡ
Ｍでは、図１（Ｂ）に示す様に、デコーダ回路４１０，
ワードドライバ４１３の他に更に３ビットカウンタ４１
２及びセレクタ４１１の回路が付加されている。そして
この３ビットカウンタ４１２は、何らかの外部プログラ
ム手段により、「スルー接続」、「１ビットカウン
タ」、「２ビットカウンタ」、「３ビットカウンタ」の
いずれかの状態にプログラムできる構造を持つ。

【００２２】このプログラム可能な３ビットカウンタの
構造の一例を図２（Ａ）〜図２（Ｄ）に示す。本図にお
いて、２０１，２０２及び２０３は、夫々１ビットのフ
リップフロップを示し、三段接続により３ビットカウン
タを構成する。但し、これ等のフリップフロップ２０
１，２０２，２０３はＦ／Ｆプログラム端子２１１，２
１２，２１３をレーザー切断することにより、非活性化
できる様に設計されているものとする。更に、カウンタ
として通路を決めるため、配線プログラム端子２２１，
２２２及び２２３があり、レーザー切断により導通から
非導通へのプログラムを可能にしている。

【００２３】さて、図２（Ａ）は全くプログラムされて
いない状態を表している。このとき左からのデコードさ
れた信号はフリップフロップ２０１，２０２，２０３を
経由するため、８回分のデコード信号が与えられて始め
て右側のワード線へ信号が伝わる。

【００２４】次に図２（Ｂ）は１ビット分を非活性化し
た状態を示す。この時左からのデコード信号は４回分与
えられて始めて右側のワード線へ伝わる。同様にして、
図２（Ｃ）は３ビット全部非活性化された状態を示して
いる。この時は、左からのデコード信号は、右側のワー
ド線側へ全くスルー接続されている。

【００２５】上記３ビットカウンタのプログラムは、ウ
ェハ段階のダイナミック型ＲＡＭのプロービングテスト
において、自動的に実施される様にする。即ち、ウェハ
プロービングテストの項目に、４段階のリフレッシュ時
間を実施する。それらの時間は、（１）ワーストリフレ
ッシュ時間（Ｔ0 ）、（２）２×ｔ0 、（３）４×ｔ0
、（４）８×ｔ0 とする。そしてそれら４つのテスト
のＰＡＳＳ／ＦＡＩＬ情報及びＦＡＩＬワード線情報を
記録する。

【００２６】プログラム作業は（１）でＰＡＳＳ、
（２）でＦＡＩＬのワード線は図２（Ｄ）、（２）でＰ
ＡＳＳ、（３）でＦＡＩＬのワード線については図２
（Ｃ），（３）でＰＡＳＳ、（４）でＦＡＩＬのワード
線については図２（Ｂ）の様に行い、そして（４）でＰ
ＡＳＳのワード線については、図２（Ａ）、すなわち何
のプログラムも施さない処理を行う。

【００２７】ここで、図２（Ｂ）〜図２（Ｄ）の実際の
プログラム作業が行われるワード線の数は、再び図８を
見ればわかる様に、高々１０本前後であろうと予測され
る。残ったほとんどのワード線（例えば１メガビットの
メモリなら５００本程度）は非プログラム状態にある。
この様にプログラム処理されたメモリのメリットを以下
に述べる。

【００２８】本メモリのダイナミック信号は、ワースト
リフレッシュ時間ｔ0 （例えば８ｍｓ）を満足する様に
与えられる。しかしながら、実際に８ｍｓ間隔でリフレ
ッシュ動作が行われるワード線は、図２（Ｄ）のプログ
ラム処理されたワード線のみである。図２（Ｃ）でプロ
グラムされたワード線は８ｍｓ×２＝１６ｍｓ、図２
（Ｂ）でプログラムされたワード線は８ｍｓ×４＝３２
ｍｓ、そして図２（Ａ）の非プログラムワード線は８ｍ
ｓ×８＝６４ｍｓ間隔でリフレッシュが行われることに
なる。

【００２９】先にも述べた様に、ダイナミックＲＡＭの
ローパワー化（特にバッテリアップ時のローパワー化）
にとって、リフレッシュ時間間隔を伸ばすことは、非常
に有効である。特にＣＭＯＳ化されたダイナミック型Ｒ
ＡＭにおいては、リフレッシュ間隔とバッテリバックア
ップ時の電流は、ほぼ反比例に近い。すなわち、本発明
の様な９８％（５００／５１２）近くのワード線が８倍
のリフレッシュ時間を有している場合、メモリ全体とし
てのバッテリバックアップ時の電流は、ほぼ１／８にな
ったと考えてさしつかえないことになる。

【００３０】次に本発明の第２の実施例を図３により説
明する。本図におけるプログラマブルＲＯＭ３０には、
全ワードアドレスに対して各１ビットの情報が記憶され
ており、本ＲＯＭの出力はＴＲＵＥ（Ｄ）とＣＯＭＰＬ
ＥＭＥＮＴ（反転Ｄ）に分けて出力される。

【００３１】一方、本図におけるカウンタ３１は（ワー
ドアドレスビット数）＋（３ビット）のビット数で構成
されており、その構造は図４に示す様になっており、ｎ
ビット（全ワード数ビット）カウンタ３１１と、３ビッ
トカウンタ３１２とを有している。そして、３ビットカ
ウンタ３１２の桁上げ出力がアンドゲート３１３により
発生された時だけ、リフレッシュ信号がアンドゲート３
１４により抽出されて出力される（出力ｂに相当）。図
５は本実施例のタイムチャートであり、ワードアドレス
ビットが３ビット（ワードアドレス８本）のメモリに対
する出力例を示した。

【００３２】プログラマブルＲＯＭ３０に書込まれる内
容は、第１の実施例の個々の行デコーダ部のプログラマ
ブルな３ビットカウンタ４１２に書込まれる内容に相当
する。即ち第２の実施例は、第１の実施例の行デコーダ
部のプログラマブルな３ビットカウンタ４１２を、全ワ
ード分一ケ所に集結して、プログラマブルＲＯＭとして
書換えたものである。

【００３３】従って、本プログラマブルＲＯＭには、ワ
ード線のリフレッシュ時間の大小に合わせ、”１”又
は、“０”が記憶される。例えば８ｍｓ以上８ｍｓ×８
＝６４ｍｓ以下のワード線に対しては、“１”が書込ま
れ、６４ｍｓ以上のワード線については、“０”が書込
まれる。第１の実施例の時において述べた様に、ダイナ
ミック型ＲＡＭのメモリセルのリフレッシュ時間分布
（図８）から、圧倒的に多くのワードアドレスについて
は“０”の書込み、即ち書込み不要となる。

【００３４】本実施例は、外部からリフレッシュ信号及
びリフレッシュアドレス信号が与えられてリフレッシュ
が行われるダイナミック型ＲＡＭについてのものであ
る。

【００３５】本ＲＡＭの動作は以下のとおりである。リ
フレッシュサイクルにおいては、リフレッシュ信号が入
力されると同時に、読出し／書込みに使用される行アド
レス入力からリフレッシュアドレス入力が与えられる。
リフレッシュアドレス入力は直ぐプログラマブルＲＯＭ
３０を参照し、そのアドレスが６４ｍｓ以下のリフレッ
シュグループに属するものであればＤが、それより大な
るリフレッシュグループに属するものであれば反転Ｄが
夫々出力される。

【００３６】一方、リフレッシュ信号はカウンタ３１に
与えられ、出力ａ又は出力ｂを出力する。この出力ａ又
は出力ｂのいずれか（これが実際のＲＡＭに対するリフ
レッシュ信号となる）を選択するかが、Ｄ，反転Ｄによ
って決められる。つまり、８ｍｓ以上６４ｍｓ以下のワ
ード線（ワードアドレス）グループについては出力ａの
リフレッシュ信号、６４ｍｓ以上のワードアドレスグル
ープについては出力ｂ（出力ａの８倍の周期でリフレッ
シュ）が、ゲート回路３２〜３４から発生されることに
なる。

【００３７】これにより、外部からのリフレッシュ信号
が、最悪のリフレッシュ時間（例えば８ｍｓ）を満たす
様に与えられても、ＲＡＭ内部においては、ほとんどの
ワードアドレスに対しては、その８倍の周期（例えば８
ｍｓ×８＝６４ｍｓ）でリフレッシュ動作が行われるこ
とになり、リフレッシュ時の顕著なローパワー化が期待
されることになる。

【００３８】次に本発明の第３の実施例を図６に示す。
本実施例は、リフレッシュアドレスカウンタ３５をＲＡ
Ｍに内蔵したタイプのダイナミック型ＲＡＭに対するも
のである。本ＲＡＭでは、外部リフレッシュ信号によ
り、内蔵するリフレッシュアドレスカウンタ３５により
リフレッシュアドレスを発生させる（パルスリフレッシ
ュに相当）。

【００３９】本図におけるプログラマブルＲＯＭ３０及
びカウンタ３１は、図３におけるものと同一のものであ
る。従って、リフレッシュアドレスを内部で発生するだ
けであり、その動作も図３におけるものとほぼ同じと考
えることができる。

【００４０】次に本発明の第４の実施例を図７に示す。
本例は、外部リフレッシュ信号をなくしたタイプのダイ
ナミック型ＲＡＭ（これは外見的には、ほとんどスタテ
ィック型ＲＡＭに見える）に対するものである。本図に
おけるプログラマブルＲＯＭ３０及びカウンタ３１は、
やはり図３のものと同一のものである。

【００４１】本例においては、外部リフレッシュ信号が
ないため、カウンタ３１に与えられる信号は、リフレッ
シュアドレスカウンタ３５が自動発生し（セルリフレッ
シュに相当）、それがリフレッシュ信号として、カウン
タ３１に与えられる。動作については、本ＲＡＭに対し
ては、外部よりリフレッシュコントロールが不可能なた
め、外部から読出し／書込みの可能／不可を示す、ビジ
ー信号出力３６を設けている。これにより、本ＲＡＭを
使用する場合、ほとんど通常のスタティック型ＲＡＭと
して使用し、ビジー信号発生時のみＲＡＭアクセスをや
める様制御すればよいことになる。

【００４２】さらに本実施例のメリットとしては、ほと
んどのワードアドレスのリフレッシュ周期が８倍になる
ため、ＲＡＭの使用効率（全アクセス中にリフレッシュ
サイクルの占める割合）も８倍アップが期待できる点で
ある。さらに、バッテリバックアップ時の消費電力が低
減するので、バッテリバックアップ時にも通常のスタテ
ィック型ＲＡＭとほとんど同じように扱うことができ
る。

【００４３】

【発明の効果】以上述べた様に、本発明によれば、メモ
リセルの全行について、リフレッシュ間隔が短いグルー
プと長いグループとの２つのグループに分け、各行がど
のグループに属するかを予め決定しておくことにより、
リフレッシュ時の行アドレスがどのグループに属する行
を指定するものであるかをその都度自動判断するように
し、長いグループに属するものであれば、リフレッシュ
間隔を長くするようにしたので、リフレッシュ時のロー
パワー化が可能となる。

【図面の簡単な説明】

【図１】（Ａ）は本発明の第１の実施例を示すブロック
図、（Ｂ）はローデコーダの具体例を示す回路図であ
る。

【図２】図１に示した実施例における３ビットカウンタ
の詳細図である。

【図３】本発明の第２の実施例を示すブロック図であ
る。

【図４】図３に示した実施例におけるカウンタの詳細図
である。

【図５】図３に示した実施例のタイムチャートである。

【図６】本発明の第３の実施例を示すブロック図であ
る。

【図７】本発明の第４の実施例を示すブロックである。

【図８】ダイナミック型ＲＡＭのリフレッシュ間隔に対
するフェイルセル数の分布を示す１データ例である。

【図９】従来のダイナミック型メモリ装置の概略ブロッ
ク図である。

【符号の説明】

１ メモリセルアレイ ２ 行アドレスインバータバッファ ３ 列アドレスインバータバッファ ４ 行デコーダ ５ 列デコーダ／データバス ３０ Ｐ−ＲＯＭ ３１ カウンタ ３２〜３４ ゲート ２０１〜２０３ フリップフロップ ２１１〜２１３ Ｆ／Ｆプログラム端子 ２２１〜２２３ 配線プログラム端子 ３１１ ｎビットカウンタ ３１２ ３ビットカウンタ ３１３，３１４ アンドゲート ４１０ デコーダ回路 ４１１ セレクタ ４１２ ３ビットカウンタ ４１３ ドライバ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 行選択のための行アドレス信号と列選択
   のための列アドレス信号とにより選択されたメモリセル
   の読出し書込みが可能で、かつリフレッシュ信号に同期
   して生成されるリフレッシュ行アドレスにより選択され
   た行のメモリセルのリフレッシュが可能なダイナミック
   型メモリ装置であって、 前記リフレッシュ行アドレス信号が第１グループに属す
   る行を指定するものであるとき、前記リフレッシュ信号
   の入力毎に前記リフレッシュ行アドレス信号により指定
   される行を活性化する第１の活性化手段と、 前記リフレッシュ行アドレス信号が第２グループに属す
   る行を指定するものであるとき、前記リフレッシュ信号
   が複数の所定回数与えられたときに前記リフレッシュ行
   アドレス信号により指定される行を活性化する第２の活
   性化手段とを含み、 前記第１の活性化手段は、前記メモリセルの各行の夫々
   に対応して設けられ前記リフレッシュ行アドレス信号を
   デコードするデコード手段と、これ等デコード出力に応
   答して直接対応行の活性化を夫々行う手段とを有し、 前記第２の活性化手段は、前記メモリセルの各行に夫々
   対応して設けられ前記リフレッシュ行アドレス信号をデ
   コードするデコード手段と、これ等デコード出力を夫々
   計数し前記所定回数と等しい数のビット数からなるカウ
   ンタと、前記カウンタの各桁上げ出力に応答して対応行
   の活性化を夫々行う手段とを有する ことを特徴とするダ
   イナミック型メモリ装置。
2. 【請求項２】 行選択のための行アドレス信号と列選択
   のための列アドレス信号とにより選択されたメモリ読出
   し書込みが可能で、かつリフレッシュ信号に同期して生
   成されるリフレッシュ行アドレスにより選択された行の
   メモリセルのリフレッシュが可能なダイナミック型メモ
   リ装置であって、 前記リフレッシュ信号の複数倍の周期のタイミング信号
   を生成するタイミング生成手段と、 前記リフレッシュ行アドレス信号が第１グループに属す
   る行を指定するものであるか第２のグループに属する行
   を指定するものであるかを判定する判定手段と、 この判定手段により前記リフレッシュ行アドレス信号が
   第１グループに属する行を指定するものであると判定さ
   れたとき、前記リフレッシュ信号と同一周期のタイミン
   グ信号に応答してそのときの前記リフレッシュ行アドレ
   ス信号により指定される行を活性化する手段と、 前記判定手段により前記リフレッシュ行アドレス信号が
   第２グループに属する行を指定するものであると判定さ
   れたとき、前記リフレッシュ信号の複数倍の周期のタイ
   ミング信号に応答してそのときの前記リフレッシュ行ア
   ドレス信号により指定される行を活性化する手段と、 を含むことを特徴とするダイナミック型メモリ装置。
3. 【請求項３】 前記判定手段は、前記リフレッシュ行ア
   ドレス信号を入力として、これ等各アドレスに対応して
   対応アドレスが前記第１及び第２グループのいずれに属
   するかを示すグループ情報が予め格納された記憶手段で
   あることを特徴とする請求項２記載のダイナミック型メ
   モリ装置。