KR100238236B1 - 반도체 메모리장치의 셀프 리프레쉬 방법 - Google Patents

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Abstract

피크 전류를 감소시킬 수 있는 반도체 메모리 장치의 셀프 리프레쉬 방법이 개시되어 있다. 다수의 메모리 셀들을 포함하는 반도체 메모리 장치에서 메모리셀들을 리프레쉬 시키는 방법에 있어서, 리프레쉬 모드를 설정하는 단계; 상기 메모리 셀들을 복수의 리프레쉬 그룹들로 분할하는 단계; 상기 리프레쉬 그룹들중 적어도 2 이상의 리프레쉬 그룹들을 선택하는 단계; 및 상기 선택된 리프레쉬 그룹에 속하는 메모리 셀들에 대하여 리프레쉬 동작을 수행하되, 리프레쉬 그룹 마다 액티브 시점들을 서로 다르게 하여 리프레쉬 동작을 수행하는 단계를 구비한다.

Description

반도체 메모리 장치의 셀프 리프레쉬 방법
본 발명은 반도체 메모리 장치의 셀프 리프레쉬 방법에 관한 것으로, 특히 셀프 리프레쉬 모드에서의 전력 소모를 감소시키기 위한 동작 모드를 가지는 반도체 메모리 장치의 셀프 리프레쉬 방법에 관한 것이다.
반도체 메모리 장치는 데이터 읽기/쓰기 동작의 고속화와 더불어 저전력 소모가 요구되고 있다. 그리하여, 반도체 메모리 장치가 정상 모드인 경우에는 동작 속도를 증가시키는 것에 주력하고, 정상 모드가 아닌 경우 즉 데이터 읽기 또는 쓰기 동작이 아닌 경우에는 그 안에 저장되어 있는 데이터를 유지하기 위한 필요 최소한의 동작만이 수행되도록 할 필요가 있다.
한편, 다이내믹 랜덤 액세스 메모리 장치에 있어서, 메모리 셀에 저장되어 있는 데이터는 주기적으로 리프레쉬되지 않으면 잃어버리게 된다. 따라서, 일정 주기로 메모리 셀에 저장되어 있는 데이터가 리프레쉬되어야 하는데, 현재까지 제안되어온 리프레쉬 방식으로는 ROR, CBR, 히든(Hidden), 셀프 리프레쉬 등이 있다. 셀프 리프레쉬 모드는 리프레쉬를 위한 어드레스가 반도체 메모리 장치의 내부에서 자체적으로 발생되는 것으로, 저전력 소모를 위하여 동시에 여러개의 워드 라인에 결합된 메모리 셀들에 대하여 리프레쉬 동작을 수행한다(이하 복수 워드 라인 리프레쉬 방법이라 하기로 한다).
도 1은 종래의 복수 워드 라인 리프레쉬 방법의 일 예를 설명하기 위한 도면이다. 도 1을 참조하면, 반도체 메모리 장치는 2개의 뱅크를 포함하여 구성되어 있다. 즉, 반도체 메모리 장치에는 A 뱅크(110) 및 B 뱅크(120)가 제공되어 있다. 각각의 뱅크에는 8개의 블록들, 뱅크 구동 회로, 로우 디코더 및 칼럼 디코더가 제공되어있다. 각 블록들에는 다수의 워드 라인들, 예를 들면 512개의 워드 라인들이 형성되어 있다. 이와 같은 반도체 메모리 장치에서, A 뱅크(110)의 블록 0에 속하는 워드 라인 및 블록 4에 속하는 워드 라인이 각각 하나씩 선택되어 그들에 결합되어 있는 메모리 셀들에 대한 리프레쉬 동작이 수행된다. 리프레쉬 동작은 선택된 워드 라인을 액티브시키고 비트 라인 센싱 및 액티브 리스토어 과정을 통하여 이루어진다. 여기서, 선택된 워드라인들을 액티브시키는 과정은 다시 선택된 워드 라인들이 속하는 뱅크를 액티브시키는 과정, 선택된 워드 라인들이 속하는 블록을 액티브시키는 과정 및 블록에 속하는 다수의 워드 라인들중 어느 하나를 선택하여 액티브시키는 과정으로 나누어볼 수 있다. 즉, 도 1에 도시된 복수 워드 라인 리프레쉬 방법은 하나의 뱅크에 속하는 복수의 워드 라인들에 대하여 리프레쉬 동작을 수행하는 것이다.
도 2는 종래 기술에 따른 복수 워드 라인 리프레쉬 방법의 다른 실시예를 나타낸 것으로, 서로 다른 뱅크에 속하는 복수의 워드 라인들이 동시에 선택되어 리프레쉬 동작이 수행된다. 즉, A 뱅크(110)의 블록 0, 블록 2, 블록 4 및 블록 6과 B 뱅크(120)의 블록 0, 블록 2, 블록 4 및 블록 6에 속하는 워드 라인들이 블록별로 하나씩의 워드 라인이 선택되어 그에 결합되어 있는 메모리 셀들에 대한 리프레쉬 동작이 수행된다. 도 1 및 도 2에 도시된 바와 같이, 동시에 여러개의 워드 라인에 관련된 메모리 셀들에 대한 리프레쉬를 수행하게 되면, 메모리 셀의 리프레쉬를 위하여 구동 회로가 동작되어야하는 빈도가 낮아지기 때문에 전력 소모가 감소되는 점이 있다. 예를 들어, 도 1 및 도 2에 도시된 반도체 메모리 장치에 있어서, 한 번에 하나씩에 워드 라인에 대하여 리프레쉬를 수행하게 되면, 8K 리프레쉬 사이클(2[뱅크의 수]×8[뱅크당 블록수]×512[블럭당 워드 라인수])이 요구된다. 하지만, 도 1에 도시한 바와 같이 한 번에 두 개의 워드 라인들을 동시에 리프레쉬하면, 4K 리프레쉬 사이클(8K/2=4K)이 요구되며, 도 2에 도시한 바와 같이 한 번에 8개의 워드 라인들을 동시에 리프레쉬하면, 1K 리프레쉬 사이클(8K/8=1K)이 요구되어, 메모리 셀 어레이의 주변 구동 회로가 리프레쉬 동작을 위하여 액티브되어야 하는 횟수가 각각 1/2 및 1/8로 줄어들게 된다. 이상에서 설명한 복수 워드 라인 리프레쉬 방법은 반드시 셀프 리프레쉬 동작에서만 수행될 수 있는 것은 아니나, 정상 리프레쉬에 비하여 셀프 리프레쉬에서 한 번에 리프레쉬되는 워드 라인들의 수를 배가시킬 필요가 있다. 예를 들어, 정상 리프레쉬 모드에서는 도 1에서와 같이 한 번에 2개의 워드 라인들에 대하여 리프레쉬를 수행하고, 셀프 리프레쉬 모드에서는 도 2에서와 같이 한 번에 8개의 워드 라인들에 대하여 리프레쉬를 수행하도록 할 필요가 있다.
그러나, 동시에 여러개의 워드 라인들을 한꺼번에 액세스하는 경우에는 주변 구동 회로에서의 전력 소모는 줄어들지만, 액티브되는 워드 라인들의 수가 많기 때문에 피크 전류가 커지는 문제점이 있다. 이와 같은 피크 전류가 시스템에서 허용하는 최대 피크 전류를 넘는 경우에는 시스템의 장애를 일으키는 문제점이 있다. 또한, 실제 반도체 메모리 장치에 설정되어 있는 셀프 리프레쉬 모드에서 한꺼번에 구동되는 워드 라인들의 수가 충분히 낮게 설정되어 있는 경우에도 반도체 메모리 장치의 테스트 단계에서도 칩 테스트 타임을 단축시키기 위하여 한꺼번에 많은 블록을 액티베이션시키는 시도를 하고 있으므로 테스트 시스템의 최대 허용 피크 전류를 넘지 않도록 해야될 필요가 있다.
따라서, 본 발명의 목적은 주변 구동 회로에 의한 전력 소모를 낮추면서도 순간적인 피크 전류의 크기를 감소시킬 수 있는 반도체 메모리 장치의 셀프 리프레쉬 방법을 제공하는 것이다.
도 1은 종래의 복수 워드 라인 리프레쉬 방법의 일 예를 설명하기 위한 도면이다.
도 2는 종래 기술에 따른 복수 워드 라인 리프레쉬 방법의 다른 실시예를 나타낸 것이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 방법에서의 각 신호들의 파형들을 나타낸 것이다.
도 4a 및 도 4b는 종래 기술에 따른 A 뱅크 마스터 신호(PRD_a) 발생부 및 B 뱅크 마스터 신호 발생부를 각각 도시한 것이다.
도 5a 및 도 5b는 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 방법을 수행하기 위한 A 뱅크 마스터 신호(PRD_a) 발생부 및 B 뱅크 마스터 신호 발생부를 각각 도시한 것이다.
도 6은 셀프 리프레쉬 마스터 신호(PSELF)의 발생부를 도시한 것이다.
도 7은 신호(POSC) 발생부를 나타낸 것이다.
도 8은 셀프 리프레쉬 셀프 펄스(SRSP) 발생부를 도시한 것이다.
상기 목적을 달성하기 위하여 본 발명은 다수의 메모리 셀들을 포함하는 반도체 메모리 장치의 메모리 셀들을 리프레쉬 시키는 방법에 있어서, 리프레쉬 모드를 설정하는 단계; 상기 메모리 셀들을 복수의 리프레쉬 그룹들로 분할하는 단계; 상기 리프레쉬 그룹들중 적어도 2 이상의 리프레쉬 그룹들을 선택하는 단계; 및 상기 선택된 리프레쉬 그룹에 속하는 메모리 셀들에 대하여 리프레쉬 동작을 수행하되, 리프레쉬 그룹 마다 액티브 시점들을 서로 다르게 하여 리프레쉬 동작을 수행하는 단계를 구비한다. 리프레쉬 동작을 수행하는 단계는 상기 선택된 리프레쉬 그룹들에 속하는 메모리 셀들에 대하여 리프레쉬 동작을 수행하되, 리프레쉬 그룹 마다 액티브 시점 및 프리차지 시점이 서로 다르도록 리프레쉬 동작을 수행한다.
실시예에 따르면, 반도체 메모리 장치의 셀프 리프레쉬 방법은 내부 클럭을 발생하는 단계를 더 구비하며, 상기 리프레쉬 그룹들을 선택하는 단계에서는 2개의 리프레쉬 그룹들이 선택되고, 상기 리프레쉬 동작을 수행하는 단계는 상기 선택된 2개의 리프레쉬 그룹들중 어느 하나의 그룹에 속하는 메모리 셀들을 상기 내부 클럭의 제1 트리거 엣지에서 액티브시키어 리프레쉬 동작을 수행하는 단계; 및 상기 선택된 2개의 리프레쉬 그룹들중 나머지 하나의 그룹에 속하는 메모리 셀들을 상기 내부 클럭의 제2 트리거 엣지에서 액티브시키어 리프레쉬 동작을 수행하는 단계를 구비한다. 내부 클럭의 제1 트리거 엣지가 발생된 후 제2 트리거 엣지가 발생되기 전에 리프레쉬 모드 탈출 명령이 인가되는 경우에, 상기 리프레쉬 동작을 수행하는 단계는 상기 선택된 리프레쉬 그룹들중 어느 하나의 그룹에 속하는 메모리 셀들을 상기 내부 클럭에 제1 트리거 엣지에서 액티브시키고 이후 리프레쉬 모드 탈출 명령이 인가되더라도 수행하고 있는 리프레쉬 동작을 완료하도록 하고; 상기 선택된 리프레쉬 그룹들중 나머지 하나의 그룹에 속하는 메모리 셀들에 대하여는 리프레쉬 동작을 수행하지 않도록 하며; 상기 어느 하나의 그룹에 대한 리프레쉬 동작이 완료된 시점에서 리프레쉬 모드를 벗어나게 된다. 한편, 상기 내부 클럭의 제1 및 제2 트리거 엣지가 발생된 후 리프레쉬 모드 탈출 명령이 인가되는 경우에, 상기 리프레쉬 동작을 수행하는 단계는 수행중인 리프레쉬 동작이 완료된 시점에서 리프레쉬 모드를 벗어나게 된다.
다른 실시예에 따르면, 상기 메모리 셀들을 복수의 리프레쉬 그룹들로 분할하는 단계는 서로 독립적으로 액세스가 가능한 워드 라인들에 결합되어 있는 메모리 셀들이 동일한 리프레쉬 그룹에 속할 수 있도록 분할된다. 여기에서, 상기 반도체 메모리 장치는 A 뱅크 및 B 뱅크로 구성되어 있고, 각 뱅크마다 8개의 블럭들(블럭 0 내지 블럭 7)이 포함되어 있으며, 각 블럭들에는 512개의 워드 라인들(워드 라인 0 내지 워드 라인 511)이 포함되어 있는 경우에, 상기 메모리 셀들을 복수의 리프레쉬 그룹들로 분할하는 단계는 상기 메모리 셀들을 2048개의 리프레쉬 그룹으로 분할하는 것으로, 상기 A 뱅크가 1024개의 리프레쉬 그룹들로 분할되는데, 그 중에서 512개의 리프레쉬 그룹들은 각각 블럭 번호가 홀수이고 워드 라인 번호가 동일한 메모리 셀들로 구성되어 있으며, 나머지 512개의 리프레쉬 그룹들은 각각 블럭 번호가 짝수이고 워드 라인 번호가 동일한 메모리 셀들로 구성되며; 상기 B뱅크가 512개의 리프레쉬 그룹들로 분할되는데, 그 중에서 512개의 리프레쉬 그룹들은 각각 블럭 번호가 홀수이고 워드 라인 번호가 동일한 메모리 셀들로 구성되어 있으며, 나머지 512개의 리프레쉬 그룹들은 각각 블럭 번호가 짝수이고 워드 라인 번호가 동일한 메모리 셀들로 구성된다. 또한, 상기 리프레쉬 그룹들중 적어도 2 이상의 리프레쉬 그룹들을 선택하는 단계는 상기 A 뱅크에서 하나의 리프레쉬 그룹을 선택하고 상기 B 뱅크에서 하나의 리프레쉬 그룹을 선택한다.
상기 반도체 메모리 장치의 셀프 리프레쉬 방법에서 상기 리프레쉬 모드를 설정하는 단계는 셀프 리프레쉬 모드를 설정하는 단계이며, 정상 리프레쉬 모드에서는, 상기 셀프 리프레쉬 모드에서와는 달리, 그룹마다 액티브 시점들이 분산되지 않도록 한다.
이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 2에서와 같은 복수 워드 라인 리프레쉬 방식에서 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 방법을 설명하기로 한다.
도 2에서 반도체 메모리 장치는 A 뱅크(110) 및 B 뱅크(120)를 포함하여 구성되어 있다. A 뱅크(110)에는 A 뱅크 구동회로, 로우 디코더, 칼럼 디코더 및 8개의 블록들(블럭 0 내지 블록 7)이 포함되어 있다. 마찬가지로, B 뱅크(120)에는 B 뱅크 구동 회로, 로우 디코더, 칼럼 디코더 및 8개의 블록들(블럭 0 내지 블록 7)이 포함되어 있다. 셀프 리프레쉬 모드에서 각 뱅크마다 2개의 워드 라인들이 선택되어 그에 대한 리프레쉬 동작이 수행된다. 리프레쉬동작은 위에서 언급한 바와 같이 워드 라인 액티브, 비트 라인 센싱 및 액티브 리스토어 과정을 통하여 수행된다. 여기서, 다수의 워드라인들은 다수의 리프레쉬 그룹들로 분할된다. 구체적인 예를 들어 설명하면, 도 2에 속하는 워드 라인들은 A 뱅크 및 B 뱅크가 각각 1024개의 리프레쉬 그룹으로 분할되며, 각 리프레쉬 그룹들은 4개의 워드 라인들로 구성된다. A 뱅크에서 512개의 리프레쉬 그룹들은 각각 블럭 번호가 홀수이고 워드 라인 번호가 동일한 메모리 셀들로 구성되어 있으며, 나머지 512개의 리프레쉬 그룹들은 각각 블럭 번호가 짝수이고 워드 라인 번호가 동일한 메모리 셀들로 구성된다. 마찬가지로, B 뱅크에서 512개의 리프레쉬 그룹들은 각각 블럭 번호가 홀수이고 워드 라인 번호가 동일한 메모리 셀들로 구성되어 있으며, 나머지 512개의 리프레쉬 그룹들은 각각 블럭 번호가 짝수이고 워드 라인 번호가 동일한 메모리 셀들로 구성된다. A 뱅크에서 제1 리프레쉬 그룹은 블록0의 워드 라인 0, 블록 2의 워드 라인 0, 블록 4의 워드 라인 0 및 블록 6의 워드 라인 0에 결합되어 있는 메모리 셀들로 구성되고, A 뱅크에서 제2 리프레쉬 그룹은 블록 0의 워드 라인 1, 블록 2의 워드 라인 1, 블록 4의 워드 라인 1, 블록 6의 워드 라인 1로 이루어지며, 나머지도 이와 같은 방식으로 이루어진다. 마찬가지로, B 뱅크에서 제1 리프레쉬 그룹은 블록0의 워드 라인 0, 블록 2의 워드 라인 0, 블록 4의 워드 라인 0 및 블록 6의 워드 라인 0에 결합되어 있는 메모리 셀들로 구성되고, B 뱅크에서 제2 리프레쉬 그룹은 블록 0의 워드 라인 1, 블록 2의 워드 라인 1, 블록 4의 워드 라인 1, 블록 6의 워드 라인 1로 이루어지며, 나머지도 이와 같은 방식으로 이루어진다.
하나의 리프레쉬 사이클에서 위와 같이 분류된 리프레쉬 그룹들중 적어도 2개 이상의 리프레쉬 그룹들이 선택되어 리프레쉬 된다. 2개의 리프레쉬 그룹이 하나의 리프레쉬 사이클동안 리프레쉬되는 경우에는 한 번에 8개의 워드 라인들이 액티브되는 것이다. 본 발명에서는 주변 구동 회로의 구동 빈도의 감소에 따른 전력 소모의 감소를 이룩하기 위하여 복수 워드 라인 리프레쉬 방식을 채택하면서도 피크 전류의 크기를 감소시키기 위하여, 동일한 리프레쉬 사이클에서 리프레쉬되어야 할 복수의 리프레쉬 그룹들의 액티브 시점들을 분산한 것이다. A 뱅크에 속하는 하나의 리프레쉬 그룹과 B 뱅크에 속하는 하나의 리프레쉬 그룹이 동일한 리프레쉬 사이클동안 리프레쉬되는 경우에, A 뱅크에 속하는 워드 라인들을 먼저 액티브시키고, 소정 기간 지연시킨 후 B 뱅크에 속하는 워드 라인들을 액티브시키도록 한다. 이와 같이 하면, 복수의 워드 라인들이 액티브되는 시점들이 분산되기 때문에 피크 전류의 크기가 낮아지게 된다.
도 3은 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 방법에서의 각 신호들의 파형들을 나타낸 것이다. 먼저, 정상 모드에서 A 뱅크 액티브 명령이 인가되면 A 뱅크 신호(PRB_a)가 "로우" 레벨로 액티브되고 이어서 A 뱅크 마스터 신호(PRD_a)가 "하이" 레벨로 액티브된다. A 뱅크 마스터 신호(PRD_a)가 "하이" 레벨로 액티브된 후 A 뱅크에 속하는 워드라인들중 선택된 워드 라인들(word line_a)이 "하이" 레벨로 되고, 이어서 그에 결합되어 있는 비트 라인(bit line_a)이 차지 쉐어링 및 센스 증폭에 의하여 전개된다. A 뱅크 프리차지 명령이 인가되면, 신호(PRB_a)가 "하이" 레벨이 되고, 이어서 A 뱅크의 마스터 신호(PRD_a)가 "로우" 레벨이 된다. 그에 따라 선택된 워드 라인(word line_a)이 "로우" 레벨이 되고 해당되는 비트 라인이 프리차지된다. 정상 모드에서는 A 뱅크 액티브 명령과 B 뱅크 액티브 명령이 독립적으로 인가된다. B 뱅크 명령이 인가되면, 신호(PRB_b)가 "로우" 레벨이 되고 이어서 B 뱅크 마스터 신호(PRD_b)가 "하이" 레벨이 된다. 그에 의하여, B 뱅크에 속하는 선택된 워드 라인(word line_b)이 "하이" 레벨로 액티브되고 그에 관련된 비트 라인들의 전위가 전개된다. 이와 같이, 셀프 리프레쉬 모드가 아닌 경우에는 뱅크 별로 액티브 시점들을 분산시키지 않음에 반하여 도 3에 우측편에 나타낸 셀프 리프레쉬 모드에서는 액티브 시점들이 분산되어 있다.
이를 좀 더 구체적으로 살펴보면, 셀프 리프레쉬 명령이 인가되면, 신호(PRB_a)가 소정 기간 동안 "로우" 레벨로 액티브되는 펄스를 나타낸다. 그에 따라 A 뱅크 마스터 신호(PRD_a)가 소정 기간 "하이" 레벨 펄스를 나타내며, A 뱅크 마스터 신호(PRD_a)의 하강 엣지(falling edge)에 트리거되어 셀프 리프레쉬 마스터 신호(PSELF)가 "하이" 레벨로 액티브된다. 셀프 리프레쉬 마스터 신호(PSELF)가 "하이" 레벨로 액티브되면, 내부 오실레이터 등에 의하여 발생되는 내부 클럭(POSC)이 일정 주기를 가지고 반복적으로 발생된다. 내부 클럭(POSC)에 따라 셀프 리프레쉬 셀프 펄스(SRSP)가 주기적으로 발생된다. 여기서, 셀프 리프레쉬 셀프 펄스(SRSP)의 한 주기는 1 리프레쉬 사이클에 대응된다. 셀프 리프레쉬 셀프 펄스(SRSP)에 따라 A 뱅크 마스터 신호(PRD_a)가 액티브되고, 이어서 선택된 워드 라인(word line_a)이 액티브되며, 그에 관련된 비트 라인(bit line_a)의 전위가 차지 쉐어링 및 비트 라인 센스 증폭에 의하여 전개된다. 셀프 리프레쉬 셀프 펄스(SRSP)의 하강 엣지(falling edge)에 트리거되어 B 뱅크 마스터 신호(PRD_b)가 소정 기간 동안 "하이" 레벨로 액티브된다. 그에 따라 B 뱅크에서 선택된 워드 라인(word line_b)이 "하이" 레벨로 액티브되고, 그에 관련된 비트 라인이 차지 쉐어링 및 비트 라인 센스 증폭에 따라 전위차가 전개된다. 여기서, B 뱅크 마스터 신호(PRD_b)는 액티브되는 주기가 일정하게 조절되는 자동 펄스(auto pulse)이다.
이와 같이, 하나의 리프레쉬 사이클에서 리프레쉬 되어야 할 복수의 워드 라인들은 뱅크 별로 구별하여 서로 다른 시점에서 액티브되도록 함으로써 피크 전류의 크기를 감소시켰다.
도 4a 및 도 4b는 종래 기술에 따른 A 뱅크 마스터 신호(PRD_a) 발생부 및 B 뱅크 마스터 신호 발생부를 각각 도시한 것이다. 도 4a를 참조하면, 인버터(302)는 셀프 리프레쉬 셀프 펄스(SRSP)를 반전하며, NAND 게이트(304)는 신호(PRB_a)와 인버터(302)의 출력을 논리곱하고 반전하여 출력한다. 따라서, A 뱅크 마스터 신호(PRD_a)는 정상 모드에서는 셀프 리프레쉬 셀프 펄스(SRSP)가 "로우" 레벨이므로 신호(PRB_a)가 반전되어 발생된 것이며, 셀프 리프레쉬 모드에서는 셀프 리프레쉬 셀프 펄스(SRSP)가 소정 지연되어 발생된 것이다. 도 4b도 도 4a에서와 유사하게 인버터(306) 및 NAND 게이트(308)로 구성되어 있다. 그리하여, B 뱅크 마스터 신호(PRD_b)는 정상 모드에서는 신호(PRB_b)가 반전된 것이되고, 셀프 리프레쉬 모드에서는 셀프 리프레쉬 셀프 펄스(SRSP)가 소정 지연되어 발생된 것이된다.
도 5a 및 도 5b는 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 방법을 수행하기 위한 A 뱅크 마스터 신호(PRD_a) 발생부 및 B 뱅크 마스터 신호 발생부를 각각 도시한 것이다. 도 5a에서, A 뱅크 마스터 신호 발생부는 도 4a에서와 같이 인버터(302) 및 NAND 게이트(304)로 이루어져 있다. 도 5b에서, B 뱅크 마스터 신호 발생부는 지연부(310), 인버터(340) 및 NAND 게이트(342)로 이루어져 있다. 지연부(310)는 복수의 인버터들(312, 313, 324, 326, 338), 복수의 저항들(316, 320, 328), 복수의 캐패시턴스들(318, 322, 330), NAND 게이트(332) 및 NOR 게이트들(334, 336)로 구성되어 있다. 인버터(312)는 셀프 리프레쉬 셀프 펄스(SRSP)를 반전하여 출력한다. 소자들(314, 316, 318, 322, 324, 326, 328, 330)은 RC 지연기능을 수행하여 지연된 셀프 리프레쉬 셀프 펄스(SRSP)를 NAND 게이트(332)로 인가한다. NAND 게이트(332)는 인버터(312)의 출력 및 인버터(326)의 출력을 논리곱하고 반전하여 출력하므로, 결국 셀프 리프레쉬 셀프 펄스(SRSP)가 "로우" 레벨이 되는 것에 트리거되어 일정기간 "로우" 레벨이 되는 펄스를 나타낸다. 인버터(338)는 신호(PCKEBPU)를 반전하여 출력한다. NOR 게이트들(334, 336)은 래치를 구성하는 것으로, NOR 게이트(334)의 출력은 NAND 게이트(332)의 출력이 "하이" 레벨일 때 "로우" 레벨로 리세트되고, NAND 게이트(332)의 출력이 "로우" 레벨이고 인버터(338)의 출력이 "하이" 레벨일 때 "하이" 레벨로 세트된다. 신호(PCKEBPU)는 셀프 리프레쉬 모드 탈출 명령이 인가되면 "하이" 레벨로 변환되는 신호이다. 따라서, NAND 게이트(334)의 출력은 셀프 리프레쉬 마스터 신호(PSELF)가 "로우" 레벨이 되는 것에 트리거되어 일정 기간 "하이" 레벨로 액티브되는 펄스(자동 펄스)를 나타내며, "하이" 레벨로 액티브중에 셀프 리프레쉬 모드 탈출 명령이 인가되는 경우에도 자동 펄스의 액티브기간이 끝난 후에 비로소 셀프 리프레쉬 모드 탈출 명령을 인식하게 된다.
인버터(340)는 NOR 게이트(334)의 출력을 반전하며, NAND 게이트(342)는 인버터(340)의 출력과 신호(PRB_b)를 논리곱하고 반전하여 B 뱅크 마스터 신호(PRD_b)를 출력한다.
도 5b에 도시된 실시예와는 달리, 피크 전류의 감소를 위하여 뱅크 구동 시점을 분산시키는 다른 방법으로는, 셀프 리프레쉬 셀프 펄스(SRSP)의 상승 엣지에서 A 뱅크 마스터 신호(PRD_a)를 액티브시키고, 셀프 리프레쉬 셀프 펄스(SRSP)의 상승 셋지에서 소정 기간 지연 후 B 뱅크 마스터 신호(PRD_b)를 액티브시키는 것이 또한 가능하다.
도 6은 셀프 리프레쉬 마스터 신호(PSELF)의 발생부를 도시한 것이다. 도 6을 참조하면, 자동 펄스 발생부(350)는 신호(PRFHB)가 "로우" 레벨이 되는 것에 트리거되어 일정 기간 "로우" 레벨이 되는 자동 펄스 신호를 출력하는 것으로, 인버터들(352, 354, 362, 364, 366), 저항들(356, 360) 및 캐패시터(358)로 이루어져 있다. 신호(PRFHB)는 셀프 리프레쉬 모드이면 "로우" 레벨로 액티브되는 신호이다. 래치(370)는 NAND 게이트들(374, 376) 및 인버터(372)로 구성된 것으로, 신호(CKEBPU)가 "하이" 레벨이면 "하이" 레벨로 세트되고, NAND 게이트(366)의 출력이 "로우" 레벨이고 인버터(372)의 출력이 "하이" 레벨일 때 "로우" 레벨로 리세트된다. 래치(370)의 출력은 지연부(380)에 속하는 복수의 인버터들(382, 384, 386)에의하여 지연되며, 셀프 리프레쉬 마스터 신호(PSELF)는 인버터(386)에서 출력된다. 따라서, 셀프 리프레쉬 마스터 신호(PSELF)는 셀프 리프레쉬 모드 명령이 인가된 후 소정 기간 경과후 "하이" 레벨로 액티브된다.
도 7은 신호(POSC) 발생부를 나타낸 것이다. 도 7을 참조하면, 셀프 리프레쉬 마스터 신호(PSELF)는 인버터(520)에 의하여 반전되어 PMOS 트랜지스터(480)의 게이트 및 NMOS 트랜지스터(510)의 게이트로 인가된다. 따라서, 셀프 리프레쉬 마스터 신호(PSELF)가 "로우" 레벨이면 NMOS 트랜지스터(510)가 턴온되고 "하이" 레벨이면 PMOS 트랜지스터(480)가 턴온된다. 셀프 리프레쉬 마스터 신호(PSELF)가 "하이" 레벨인 경우를 살펴보면, NMOS 트랜지스터(510)이 턴-오프되고 그 드레인은 "하이" 레벨이 된다. 따라서, NMOS 트랜지스터(510)의 드레인에 결합되어 있는 풀업부(410)에 포함되어 있는 PMOS 트랜지스터들은 턴-오프되고 풀 다운부(420)에 포함되어 있는 NMOS 트랜지스터들은 턴-온된다. 또한, PMOS 트랜지스터(431)는 턴-오프되고, NMOS 트랜지스터(432)는 턴-온된다. 그리하여 PMOS 트랜지스터(431)와 NMOS 트랜지스터(432)의 공통 드레인 단자는 "로우" 레벨이 된다. 한편, 셀프 리프레쉬 마스터 신호(PSELF)가 "로우" 레벨이면 NMOS 트랜지스터(510)가 턴-온되고 그 드레인은 "로우" 레벨이 된다. 따라서, PMOS 트랜지스터(431)와 NMOS 트랜지스터(432)의 공통 드레인 단자는 "하이" 레벨이 된다. "로우" 레벨 안정화부(440) 및 "하이" 레벨 안정화부(450)는 각각 PMOS 트랜지스터(431)와 NMOS 트랜지스터(432)의 공통 드레인 단자의 레벨을 안정화시키는 기능을 한다. 인버터(460)는 PMOS 트랜지스터(461) 및 NMOS 트랜지스터들(462, 463, 464)로 구성된 것으로, PMOS 트랜지스터(431)와 NMOS 트랜지스터(432)의 공통 드레인 단자의 레벨을 반전한다. 인버터들(471, 472)은 구동 및 버퍼링 역할을 한다. 인버터(490)는 셀프 리프레쉬 마스터 신호(PSELF)가 "하이" 레벨인 경우에 인에이블되는 것으로, 인버터(472)의 출력을 반전한다. 지연부(500)는 저항(501) 및 캐패시터(502)에 의한 RC 지연 기능을 수행하는 것으로 인버터(490)의 출력을 NMOS 트랜지스터(510)의 드레인으로 피드백시킨다. 인버터들(473, 474)은 인버터(472)의 출력을 버퍼링하여 신호(POSC)를 출력한다. 따라서, 신호(POSC)는 셀프 리프레쉬 마스터 신호(PSELF)가 "하이" 레벨인 경우에 일정 주기를 가지고 소정 기간 액티브되는 펄스 신호가 된다.
도 8은 셀프 리프레쉬 셀프 펄스(SRSP) 발생부를 도시한 것이다. NAND 게이트(532)는 신호(PRFH) 및 셀프 리프레쉬 마스터 신호(PSELF)를 논리곱하고 반전하며, 인버터(534)는 NAND 게이트(534)의 출력을 반전하여 셀프 리프레쉬 셀프 펄스(SRSP)를 발생한다. 신호(PRFH)는 셀프 리프레쉬모드 명령이 인가되면 "하이" 레벨로 액티브되는 신호이다.
본 발명은 셀프 리프레쉬 모드에 한정되어 설명되었으나, 한 번에 다수의 워드 라인들을 액티브시키는 동작에는 모두 적용가능하다. 예를 들어, 반도체 메모리 장치의 테스트 단계에서 테스트타임을 단축시키기 위하여 복수개의 워드 라인을 액티브시키고자 하는 경우에는 이와 같이 액티브 시점들을 분산시킴으로써 피크 전류의 크기를 낮출 수 있게 된다. 이와 같이, 본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
상술한 바와 같이 본 발명은 복수 워드 라인 리프레쉬 방식에서 피크 전류를 감소시키기 위하여 뱅크별로 액티브되는 시점들을 분산시킨 것이다. 피크 전류가 감소되기 때문에 시스템에 장애를 일으키지 않게 되고 그에 수반되는 고장을 방지할 수 있는 이점이 있다.

Claims (9)

  1. 다수의 메모리 셀들을 포함하는 반도체 메모리 장치의 메모리 셀들을 리프레쉬 시키는 방법에 있어서,
    리프레쉬 모드를 설정하는 단계;
    상기 메모리 셀들을 복수의 리프레쉬 그룹들로 분할하는 단계;
    상기 리프레쉬 그룹들중 적어도 2 이상의 리프레쉬 그룹들을 선택하는 단계; 및
    상기 선택된 리프레쉬 그룹에 속하는 메모리 셀들에 대하여 리프레쉬 동작을 수행하되, 리프레쉬 그룹 마다 액티브 시점들을 서로 다르게 하여 리프레쉬 동작을 수행하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 방법.
  2. 제1항에 있어서, 상기 리프레쉬 동작을 수행하는 단계는
    상기 선택된 리프레쉬 그룹들에 속하는 메모리 셀들에 대하여 리프레쉬 동작을 수행하되, 리프레쉬 그룹 마다 액티브 시점 및 프리차지 시점이 서로 다르도록 리프레쉬 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 방법.
  3. 제1항에 있어서, 상기 반도체 메모리 장치의 셀프 리프레쉬 방법은 내부 클럭을 발생하는 단계를 더 구비하며,
    상기 리프레쉬 그룹들을 선택하는 단계에서는 2개의 리프레쉬 그룹들이 선택되고,
    상기 리프레쉬 동작을 수행하는 단계는
    상기 선택된 2개의 리프레쉬 그룹들중 어느 하나의 그룹에 속하는 메모리 셀들을 상기 내부 클럭의 제1 트리거 엣지에서 액티브시키어 리프레쉬 동작을 수행하는 단계; 및
    상기 선택된 2개의 리프레쉬 그룹들중 나머지 하나의 그룹에 속하는 메모리 셀들을 상기 내부 클럭의 제2 트리거 엣지에서 액티브시키어 리프레쉬 동작을 수행하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  4. 제3항에 있어서, 상기 내부 클럭의 제1 트리거 엣지가 발생된 후 제2 트리거 엣지가 발생되기 전에 리프레쉬 모드 탈출 명령이 인가되는 경우에,
    상기 리프레쉬 동작을 수행하는 단계는
    상기 선택된 리프레쉬 그룹들중 어느 하나의 그룹에 속하는 메모리 셀들을 상기 내부 클럭에 제1 트리거 엣지에서 액티브시키고 이후 리프레쉬 모드 탈출 명령이 인가되더라도 수행하고 있는 리프레쉬 동작을 완료하도록 하고;
    상기 선택된 리프레쉬 그룹들중 나머지 하나의 그룹에 속하는 메모리 셀들에 대하여는 리프레쉬 동작을 수행하지 않도록 하며;
    상기 어느 하나의 그룹에 대한 리프레쉬 동작이 완료된 시점에서 리프레쉬 모드를 벗어나게 되는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  5. 제3항에 있어서, 상기 내부 클럭의 제1 및 제2 트리거 엣지가 발생된 후 리프레쉬 모드 탈출 명령이 인가되는 경우에,
    상기 리프레쉬 동작을 수행하는 단계는 수행중인 리프레쉬 동작이 완료된 시점에서 리프레쉬 모드를 벗어나도록 하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  6. 제1항에 있어서, 상기 메모리 셀들을 복수의 리프레쉬 그룹들로 분할하는 단계는 서로 독립적으로 액세스가 가능한 워드 라인들에 결합되어 있는 메모리 셀들이 동일한 리프레쉬 그룹에 속할 수 있도록 분할되는 것을 특징으로 반도체 메모리 장치의 리프레쉬 방법.
  7. 제6항에 있어서, 상기 반도체 메모리 장치는 A 뱅크 및 B 뱅크로 구성되어 있고, 각 뱅크마다 8개의 블럭들(블럭 0 내지 블럭 7)이 포함되어 있으며, 각 블럭들에는 512개의 워드 라인들(워드 라인 0 내지 워드 라인 511)이 포함되어 있는 경우에,
    상기 메모리 셀들을 복수의 리프레쉬 그룹들로 분할하는 단계는 상기 메모리 셀들을 2048개의 리프레쉬 그룹으로 분할하는 것으로,
    상기 A 뱅크가 1024개의 리프레쉬 그룹들로 분할되는데, 그 중에서 512개의 리프레쉬 그룹들은 각각 블럭 번호가 홀수이고 워드 라인 번호가 동일한 메모리 셀들로 구성되어 있으며, 나머지 512개의 리프레쉬 그룹들은 각각 블럭 번호가 짝수이고 워드 라인 번호가 동일한 메모리 셀들로 구성되며;
    상기 B뱅크가 512개의 리프레쉬 그룹들로 분할되는데, 그 중에서 512개의 리프레쉬 그룹들은 각각 블럭 번호가 홀수이고 워드 라인 번호가 동일한 메모리 셀들로 구성되어 있으며, 나머지 512개의 리프레쉬 그룹들은 각각 블럭 번호가 짝수이고 워드 라인 번호가 동일한 메모리 셀들로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  8. 제7항에 있어서, 상기 리프레쉬 그룹들중 적어도 2 이상의 리프레쉬 그룹들을 선택하는 단계는 상기 A 뱅크에서 하나의 리프레쉬 그룹을 선택하고 상기 B 뱅크에서 하나의 리프레쉬 그룹을 선택하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 방법.
  9. 제1항에 있어서, 상기 리프레쉬 모드를 설정하는 단계는 셀프 리프레쉬 모드를 설정하는 단계이며,
    정상 리프레쉬 모드에서는, 상기 셀프 리프레쉬 모드에서와는 달리, 그룹마다 액티브 시점들이 분산되지 않는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 방법.
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