JP4246812B2 - 半導体回路及びその制御方法 - Google Patents
半導体回路及びその制御方法 Download PDFInfo
- Publication number
- JP4246812B2 JP4246812B2 JP15803398A JP15803398A JP4246812B2 JP 4246812 B2 JP4246812 B2 JP 4246812B2 JP 15803398 A JP15803398 A JP 15803398A JP 15803398 A JP15803398 A JP 15803398A JP 4246812 B2 JP4246812 B2 JP 4246812B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- dram
- row
- refresh
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Memory System (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体回路及びその制御方法に関し、特に、ＤＲＡＭのリフレッシュの間隔を長くできるようにした半導体回路及びその制御方法に関するものである。
【０００２】
【従来の技術】
半導体の高集積化に伴い、プロセッサやメモリ、その他の回路を１チップに集積することが可能になってきた。また、プロセッサ等のロジックとＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）とを１チップに混載可能なプロセスの技術が進歩し、メモリとしてＤＲＡＭを実装することが可能になってきた。
【０００３】
ＤＲＡＭの記憶素子(メモリセル)はコンデンサで作られており、個々の記憶素子(メモリセル)が小さく、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）を実装するのに対してチップの面積を大幅に削減できる長所を持つ一方で、データとして記憶している電荷が、時間が経過するにつれて放電し、データが失われる短所がある。そこで、記憶を保持する作業が必要になる。一般にＤＲＡＭの各メモリセルはマトリクス状に配置されており、各メモリセルに記憶しているデータを、ロー(行)毎に一斉に読み出してセンスアンプで検出し、その値を読み出したメモリセルに書き込む、一連の動作をリフレッシュと呼ぶ。
【０００４】
また、リフレッシュ動作中は、ＤＲＡＭ外部からの読み出し／書き込みを行うことはできない。このリフレッシュの制御は、ＤＲＡＭ外部から読み出し／書き込みが可能な通常動作モードではＤＲＡＭ外部のＤＲＡＭコントローラが行い、バッテリバックアップ時などのデータ保持モードではＤＲＡＭ内部のリフレッシュ制御回路が行う。このデータ保持モードでは、ＤＲＡＭ外部からの読み出し／書き込みは受け付けられない。
【０００５】
ここで、ロジックとメモリとを混載することで新たに問題が生じる。
それは、従来ロジックとメモリとが別個であったためＤＲＡＭ単体としての発熱は小さかったものが、１チップ化することによりチップ単体の消費電力がロジックとメモリの総和となり、チップの発熱が大きくなる点である。例えば、周囲温度が２５°Ｃから７０°Ｃに上昇するとＤＲＡＭのメモリセルに蓄えた電荷のリーク電流が３０倍になるために、リフレッシュも１／３０の時間間隔で行う必要がある（伊藤、”超ＬＳＩメモリ”、培風館）。汎用ＤＲＡＭを用いるシステムでは、最悪の動作環境条件を想定して、短い周期でリフレッシュを行うために、通常の温度では過剰な頻度でリフレッシュを行っている。
【０００６】
また、ＤＲＡＭ内の各メモリセルのデータ保持時間の間には大きなバラツキがあり、個々のＤＲＡＭに含まれるデータ保持時間の短いメモリセルの数は非常に少ない（岩田他、”超低保持電流ＤＲＡＭを実現するための回路技術”、電子情報通信学会技術報告、ＩＣＤ９５−５０）にも関わらず、リフレッシュは全てのローに対し同じ周期で行われている。これは、データ保持時間の実力が小さいメモリセルを含まない、多くのローに対して過剰な頻度のリフレッシュを行うことになる。
【０００７】
さらに、保持しているデータがロジックにとって必要であるか否かに関わらず、全てのローがリフレッシュの対象となっている。しかし、必要なデータのみを記憶出来れば良く、不要なデータに対するリフレッシュを行う必要もない。
【０００８】
このようにリフレッシュを過剰に行うことは、電力を無駄に消費する問題を引き起こす。
そこで、リフレッシュの回数を削減する手段が検討されている。汎用ＤＲＡＭのデータ保持モードにおいて低消費電力化を図る技術として、温度に応じたリフレッシュ周期でセルフリフレッシュを行う手法１（特開平６−２１５５６１号）がある。また汎用ＤＲＡＭの通常動作モードで低消費電力化を図る技術として、メモリ領域毎に存在するフラグにより、電源の供給やリフレッシュ動作の有無を制御する手法２（特開平５−３２４１４０号公報、米国特許第５４６９５５９号明細書）などがある。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述した手法１は、通常動作モード時ではＤＲＡＭ内で最短のデータ保持時間を持つメモリセルにリフレッシュの周期を合わせるため、通常動作モードでは消費電力の問題が解決されない。また、手法２はデータ保持時間のバラツキには対応していない。
【００１０】
さらに重要な点は、ＤＲＡＭ／ロジック混載ＬＳＩでは、ＤＲＡＭとロジックとを１チップ上で高メモリバンド幅で結合することで、ロジック部の処理性能を飛躍的に向上させる狙いを持つことである。このようなＬＳＩにおいて、リフレッシュと、ロジックが行うＤＲＡＭアクセスとが競合することで、ＤＲＡＭアクセスに要する時間が長くなるためにロジックの処理能力が抑制される問題を解決することは、低消費電力化と並ぶ重要な課題である。
【００１１】
本発明の第１の目的は、半導体回路、特にＤＲＡＭとロジックとを混載したＬＳＩにおいて、必要なデータを記憶しているローのみをリフレッシュすることでリフレッシュの回数を削減し、低消費電力化と、リフレッシュとＤＲＡＭアクセスとの競合によるアクセス時間増大が原因となるロジックの性能低下の抑制を両立することである。
【００１２】
本発明の第２の目的は、データの重要度に応じてデータを記憶するローを決定することにより、リフレッシュ周期を過度に短くすることなく重要なデータの保持を確実に行うことができるようにすることである。
【００１３】
本発明の第３の目的は、温度に応じた適切な周期でリフレッシュを行い、低消費電力化とロジックの処理性能低下の抑制を両立することである。
【００１４】
【課題を解決するための手段】
前記第１の目的を達成するため、本発明は、ＤＲＡＭのメモリセルアレイと、前記ＤＲＡＭのメモリセルアレイの各ロー毎にリフレッシュの実行の有無を設定するフラグと、前記ＤＲＡＭのメモリセルアレイに対するリフレッシュを制御するＤＲＡＭコントローラと、を有する半導体回路の制御方法において、複数のデータが同一のロー上で重ならないようにデータ間の組み合わせでデータを記憶するローの数が少なくなるようにコンパイラ又はオペレーティング・システムでメモリ割り当てを行う最適化処理により記憶したデータを前記ＤＲＡＭのローに配置してフラグを設定し、前記フラグが設定されたローに対してリフレッシュを行うことを特徴とする。
【００１５】
前記第１の目的を達成するための他の方法は、ＤＲＡＭのメモリセルアレイと、前記ＤＲＡＭのメモリセルアレイの各ロー毎にリフレッシュの実行の有無を設定するフラグと、前記ＤＲＡＭのメモリセルアレイに対するリフレッシュを制御するＤＲＡＭコントローラと、を有する半導体回路の制御方法において、任意のデータについての最初の書き込みから最後の読み出しまでの生存期間がオーバーラップまたは近接しているデータ同士をコンパイラ又はオペレーティング・システムでメモリ割り当てを行う最適化処理により前記ＤＲＡＭの同一のローに配置して、データが最初に書き込まれてから最後に読み出されるまでの間だけ前記ローをリフレッシュすることを特徴とする。
【００１６】
前記第１および第２の目的を達成するための方法は、ＤＲＡＭのメモリセルアレイと、前記ＤＲＡＭのメモリセルアレイの各ロー毎のデータ保持時間を記憶するデータ保持時間記憶テーブルと、前記ＤＲＡＭのメモリセルアレイの各ロー毎にリフレッシュの実行の有無を設定するフラグと、前記ＤＲＡＭのメモリセルアレイに対するリフレッシュを制御するＤＲＡＭコントローラと、を有する半導体回路の制御方法において、前記ＤＲＡＭを使用するアプリケーションが必要とするメモリ容量を求め、予め求めた前記ＤＲＡＭの各ロー毎のデータ保持時間を記憶したテーブルを参照してデータ保持時間の長いローから順にコンパイラ又はオペレーティング・システムでメモリ割り当てを行う最適化処理により前記ＤＲＡＭにデータを記憶させ、データを記憶している前記ローの中の最もデータ保持時間の短いローに合わせてリフレッシュの周期を設定することを特徴とする。
【００１７】
この方法において、前記ＤＲＡＭにデータ記憶する際に、データの重要度に応じてデータを所定のローに配置することができる。
【００１８】
前記第３の目的を達成するための方法は、前記の各方法において、半導体回路の温度を検出し、温度に応じてＤＲＡＭに対するリフレッシュの周期を設定することを特徴とする。
【００１９】
前記第１の目的を達成するための半導体回路は、ＤＲＡＭのメモリセルアレイと、前記ＤＲＡＭのメモリセルアレイの各ロー毎にリフレッシュの実行の有無を設定するフラグと、前記ＤＲＡＭのメモリセルアレイに対するリフレッシュを制御するＤＲＡＭコントローラと、を有する半導体回路において、複数のデータが同一のロー上で重ならないようにデータ間の組み合わせでデータを記憶するローの数が少なくなるようにコンパイラ又はオペレーティング・システムでメモリ割り当てを行う最適化処理により記憶したデータを前記ＤＲＡＭのローに配置する手段と、前記データを記憶した前記各ローに対してリフレッシュを行う手段とを備えたことを特徴とする。
【００２０】
前記第１の目的を達成するための他の半導体回路は、ＤＲＡＭのメモリセルアレイと、前記ＤＲＡＭのメモリセルアレイの各ロー毎にリフレッシュの実行の有無を設定するフラグと、前記ＤＲＡＭのメモリセルアレイに対するリフレッシュを制御するＤＲＡＭコントローラと、を有する半導体回路において、任意のデータについての最初の書き込みから最後の読み出しまでの生存期間がオーバーラップまたは近接しているデータ同士をコンパイラ又はオペレーティング・システムでメモリ割り当てを行う最適化処理により前記ＤＲＡＭの同一のローに配置する手段と、データが最初に書き込まれてから最後に読み出されるまでの間だけ前記ローをリフレッシュする手段とを備えたことを特徴とする。
【００２１】
前記第１および第２の目的を達成するための他の半導体回路は、ＤＲＡＭのメモリセルアレイと、前記ＤＲＡＭのメモリセルアレイの各ロー毎にリフレッシュの実行の有無を設定するフラグと、前記ＤＲＡＭのメモリセルアレイに対するリフレッシュを制御するＤＲＡＭコントローラと、を有する半導体回路において、前記ＤＲＡＭを使用するアプリケーションが必要とするメモリ容量を求め、予め求めた前記ＤＲＡＭの各ロー毎のデータ保持時間を記憶したテーブルを参照してデータ保持時間の長いローから順にコンパイラ又はオペレーティング・システムでメモリ割り当てを行う最適化処理により前記ＤＲＡＭにデータを記憶させる手段と、データを記憶している前記ローの中の最もデータ保持時間の短いローに合わせてリフレッシュの周期を設定する手段とを備えたことを特徴とする。
【００２２】
この半導体回路において、前記ＤＲＡＭに記憶する際に、データの重要度に応じてデータを所定のローに配置する手段を備えることができる。
【００２３】
前記第３の目的を達成するための半導体回路は、前記各半導体回路において、半導体回路の温度を検出し、温度に応じてＤＲＡＭに対するリフレッシュの周期を設定する手段を備えたことを特徴とする。
【００２４】
【発明の実施の形態】
図１は、本発明の半導体回路が適用された情報処理装置全体の構成を示すブロック図である。バス２を介して、プロセッサ１、ＲＯＭ３、主記憶ユニット４、温度検出手段５、Ｉ／Ｏ（入出力インターフェース）６等が接続している。主記憶ユニット４には、データを格納するためのＤＲＡＭ７、ＤＲＡＭ７に対する書き込み及び読み出しの制御を行うＤＲＡＭコントローラ８、ＤＲＡＭ７の各ローにおけるデータ保持時間を記憶するデータ保持時間記憶手段９が含まれている。ここで、ロジック部３３は論理回路等の非メモリ回路を指し、その中には、前記プロセッサ１やＩ／Ｏ６等が含まれる。
【００２５】
図２は、図１に示す主記憶ユニット４の内部構成を示すブロックである。主記憶ユニット４内のＤＲＡＭコントローラ８には、ＤＲＡＭ７の行アドレスを発生する行アドレス発生手段１０、行アドレスを発生するタイミングを決定するためのタイマ１１、ＤＲＡＭ７の中でリフレッシュを行う対象となる行を設定する行フラグ記憶部１２を備えている。このＤＲＡＭ７は、インターフェース（ｉ／ｆ）１３を介してバス２に接続されている。
ＤＲＡＭコントローラ８は、ＤＲＡＭ／ロジック混載ＬＳＩではチップ内に１つ実装され、ＤＲＡＭの動作モードに依らず、常にリフレッシュ等の制御を行う。
【００２６】
従来のロジックとＤＲＡＭとがプリント基板上で結合されたシステムでは、ＤＲＡＭの外部と内部に別個にリフレッシュを行う回路が存在し、ＤＲＡＭの動作モード（通常動作モード／スリープモード）に応じて、それぞれの稼働する時期が異なる点が、ＤＲＡＭ／ロジック混載ＬＳＩにおけるＤＲＡＭコントローラとの差異である。
【００２７】
この、ＤＲＡＭコントローラ８の構成要素であるタイマ１１が所定の時間を計時する毎に、行アドレス発生手段１０は出力するローのアドレスを更新する。行フラグ１２はＤＲＡＭの各ローに対応したフラグを持っており、タイマ１１が所定の時間を計時する毎に、ＤＲＡＭコントローラ８は行アドレス発生手段１０が指すローに対応するフラグの値を参照して、そのフラグの値がリフレッシュを行うように設定されている時に限りリフレッシュを実行し、そうでない場合は何も行わない。
【００２８】
この、ＤＲＡＭコントローラ８は、バス２を介して行われるＤＲＡＭへのアクセスとリフレッシュとの競合を調停する機能も持つ。なお、プロセッサ１と主記憶ユニット４内のＤＲＡＭ７とがバス２を介さずに接続する経路を持っても良い。この場合は、この経路によるＤＲＡＭへのアクセスとリフレッシュとの競合の調停もＤＲＡＭコントローラ８が行う。
【００２９】
図３は、ＤＲＡＭ７の内部構成を示すブロック図である。書き込み・読み出しを制御する制御信号が供給される制御信号線１４、（Ａ＋Ｂ）ビットのアドレス信号が供給されるアドレス線１５、及び、データが供給されるデータ線１６が入出力インターフェース１７に接続される。（Ａ＋Ｂ）ビットのアドレスは、入出力インターフェース１７において、Ａビットの行アドレス（ローアドレス）とＢビットの列アドレス（カラムアドレス）に分離され、Ａビットの行アドレスは行デコーダ１８に供給され、Ｂビットの列アドレスは列デコーダ１９に供給される。メモリセル２４はワード線２１とビット線２３の交点付近に配置される。行デコーダ１８の出力は、メモリセル・アレイ２０中の選択されたワード線２１に供給され、選択された行のメモリセルのデータは２Ｂ本のビット線２３に出力され、さらに、センスアンプ２２で増幅されて、列デコーダ１９で選択されたビット線上のデータが主記憶ユニット４の外部に出力される。
【００３０】
なお、ここまでの説明では、列アドレスの持つ空間の大きさとビット線の数とが一致しており、一度にアクセスできるデータの最小サイズは１ビットである。一度にアクセスできるデータのサイズは、予め定められた値か、制御信号１４中に含まれるサイズ指定のための信号によってアクセスの度に定められた値の、いずれでも良い。また、列アドレスの持つ空間の大きさがビット線の数より少なくても良い。この場合、一度にアクセスできるデータの最小サイズは、ビット線の数を列アドレスの持つ空間の大きさで割った値である。
【００３１】
【実施例】
次に上述した半導体回路におけるいくつかの制御方法について説明する。
【００３２】
［第１実施例］
まず、本発明における制御方法の基本的な考え方について従来の制御方法と対比しながら説明する。
図４（ａ）は、データ配置の最適化を行わない場合のデータの記憶位置とローの関係を示している。図４（ａ）において、丸印で示された位置はデータが書き込まれた位置を示し、長円は個々のデータのまとまりを示す。
図４（ａ）は、アドレス空間中におけるデータの割り当て位置を無作為に決定した場合の例を示す。この例では、連続する５本のローにそれぞれデータが書き込まれている。
【００３３】
ここで本実施例においては、ＤＲＡＭに対するデータの配置に着目する。各ローにおけるデータのメモリセルへの配置に関して、ビット線２３の方向から見てデータの重なり状態を調べると、図４（ａ）に示す例においては、ロー２１ａとロー２１ｂとロー２１ｃでデータの重なりがなく、ロー２１ｄとロー２１ｅでデータの重なりがない。
【００３４】
そこで、図４（ｂ）に示すように、複数のデータが同一のロー上で重ならないようにしながら、データを記憶するローの数を削減するようにデータの配置を決定する。ローの数を最小化することを目的とし、各ローに割り当てるデータ間の組み合わせを決定する方法は、組み合わせ最適化問題として解くことができる。図４（ｂ）においては、データを割り当てるロー２１ａ、２１ｄを太線で示し、データを割り当てないロー２１ｂ，２１ｃ，２１ｅを細線で示す。
このようにデータの配置を行った後に、リフレッシュの実行を制御する設定をロー毎に行う。
【００３５】
行フラグ１２の各フィールドはＤＲＡＭの各ローに対応しており、ＤＲＡＭコントローラ８は、行フラグ１２に設定されたフラグの値によってロー毎にリフレッシュを行うか否かを判断し、リフレッシュを行うようにフラグが設定されたローに対してリフレッシュの制御を行う。行フラグ１２の各フラグは１ビット（オン／オフ）で実現することができる。
【００３６】
このデータ配置の決定方法は、コンパイラが行う方法とオペレーティング・システムが行う方法とがある。
前者のコンパイラが行う方法としては、図５に示すように、コンパイラの一機能であるメモリ割り当て手段４１において、中間表記４２に対してメモリ割り当ての最適化処理を行う。メモリの構造としての、ローの数と、ロー当たりのメモリセル数とを制約として、実際にデータを割り付けるローの数を最小とするように、データ間の組み合わせの最適化処理を行い、個々のデータの相対アドレスを決定する。さらに、データを記憶させるローに対応するフラグの設定を行うオペレーションを挿入し、中間表記４３を出力する。この中間表記４３は、コンパイル処理の最後の過程で命令列に変換される。実際にフラグの設定を行う方法としては、アクセスしたローのフラグを自動的にセット／リセットする命令を用いる方法や、即値命令やデータ転送命令で値を設定する方法などがある。
【００３７】
一方、後者のオペレーティング・システムが行う方法としては、図６に示すように、アドレス変換手段４４において、仮想アドレス４５で表現されたページを物理アドレス４６にマッピングする際に、メモリの構造としての、ローの数と、ロー当たりのメモリセル数とを制約として、ページすなわちデータを配置するローの数が最小になるようにページの配置を決定する。行フラグ１２の設定は、実際にデータをマッピングするローのフラグを設定するように、前述したフラグを設定する命令、即値命令またはデータ転送命令等をアドレス変換手段４３に組み込むことで実現できる。
【００３８】
このようにしてデータの配置を行った後に、データを配置しているローに対してのみリフレッシュを行うことで、不必要なリフレッシュの実行を削減し、消費電力の削減と、リフレッシュとメモリアクセスとの競合によるメモリアクセス時間の増大を防ぐことができる。
【００３９】
なお、これらのコンパイラやオペレーティング・システムが動作する場所は、メモリの構造を知ることが可能である限り、この半導体回路の内部でも外部でも良い。
【００４０】
［第２実施例］
次に、データの生存期間、すなわち、任意の変数についての最初の書き込みから最後の読み出しまでの期間に着目してデータの配置を決定する制御方法について説明する。
【００４１】
図７（ａ）は、ＤＲＡＭに記憶する各データＡ〜Ｈの生存期間を示すグラフである。
図７（ｂ）に示すようにデータの生存期間を考慮せずにマッピングすると、生存期間が離れたデータ同士が同一のローに割り当てられる場合が発生する。
図７（ｃ）は、図７（ａ）の各データの生存期間をロー毎に整理した図である。例えば、ローＲ１はデータＢ、Ｃ、Ｆを記憶しているので、データＢ、Ｃ、Ｆの少なくとも一つのデータが生存している期間中はローＲ１を常にリフレッシュする必要がある。
【００４２】
そこで本実施例においては、図７（ｄ）に示すように、各データＡ〜Ｈの生存期間に着目して、生存期間がオーバーラップまたは近接しているデータ同士を同一のローに配置してＤＲＡＭに記憶させる。各ロー毎の、生存しているデータを記憶している期間の総和を最小化することを目的とし、各ローに割り当てるデータ間の組み合わせを決定する方法は、組み合わせ最適化問題として解くことができる。
【００４３】
図７（ｄ）に示す例においては、データＡ，ＣをローＲ０に、データＢ，ＤをローＲ１に、データＦ，ＧをローＲ２に、データＥをローＲ３に配置している。
図７（ｅ）は、各データＡ〜Ｈの書き込み位置を変更した後のロー毎のデータの生存期間を示すグラフである。
このように、生存期間がオーバーラップまたは近接しているデータ同士を同一のローに割り当てた後に、リフレッシュの実行を制御する設定をロー毎に行う。
【００４４】
行フラグ１２の各フィールドはＤＲＡＭの各ローに対応しており、ＤＲＡＭコントローラ８は、リフレッシュを行うようにフラグが設定された期間に限り、該当するローに対するリフレッシュの制御を行う。行フラグ１２の各フラグは１ビット（オン／オフ）で実現することができる。
【００４５】
このデータ配置の決定方法は、コンパイラが行う方法とオペレーティング・システムが行う方法とがある。
前者のコンパイラが行う方法としては、図８に示すように、コンパイラの一機能であるメモリ割り当て手段４７において、中間表記４８に対してメモリ割り当ての最適化処理を行う。メモリ割り当て手段４７が、中間表記４９である流れグラフを基に個々のデータの生存期間を求める。次に、メモリの構造としての、ローの数と、ロー当たりのメモリセル数とを制約として、少なくとも一つのデータが生存している各ロー毎の生存期間の、全てのローにおける総和を最短化するように、データ間の組み合わせの最適化処理を行い、個々のデータの相対アドレスを決定する。さらに、データの生存期間の開始時に、データを記憶させるローのフラグをセットするオペレーションを挿入し、データの生存期間の終了時に、データを記憶していたローのフラグをリセットするオペレーションを挿入して、中間表記４９を出力する。この中間表記４９は、コンパイル処理の最後の過程で命令列に変換される。実際にフラグの設定を行う方法としては、アクセスしたローのフラグを自動的にセット／リセットする命令を用いる方法や、即値命令やデータ転送命令で値を設定する方法などがある。
【００４６】
一方、後者のオペレーティング・システムが行う方法としては、図９に示すように、アドレス変換手段５０において、仮想アドレス５１で表現されたページを物理アドレス５２にマッピングする際に、メモリの構造としての、ローの数と、ロー当たりのメモリセル数とを制約として、少なくとも一つのページが生存している各ロー毎の生存期間の、全てのローについての総和を最短化するようにページの配置を決定する。各ページの生存期間は、各ページに内包するデータが一つでも生存している期間で与えられ、コンパイラが各ページにデータを割り当てる際に、個々のデータの生存期間を解析することで求めることができる。さらに、ページを物理メモリ上に配置する時にフラグをセットし、物理メモリを解放する時にフラグをリセットするように、第１実施例で前述したフラグをセットする命令、即値命令、データ転送命令等をアドレス変換手段５０に組み込むことで実現できる。
【００４７】
このようにしてデータの配置を行った後に、データを記憶しているローを、データが生存している期間だけリフレッシュすることで、不必要なリフレッシュの実行を削減し、消費電力の削減と、リフレッシュとメモリアクセスとの競合によるメモリアクセス時間の増大を防ぐことができる。
【００４８】
なお、以上の第２実施例に示すような、時間領域で最適化する方法を、前記第１実施例の、空間領域で最適化する方法に併用することもできる。
なお、これらのコンパイラやオペレーティング・システムが動作する場所は、メモリの構造を知ることが可能である限り、この半導体回路の内部でも外部でも良い。
【００４９】
［第３実施例］
次に、ＤＲＡＭのロー毎のデータ保持時間に着目して、データの配置を決定する制御方法について説明する。
この例においては、図１０に模式的に示すように、ＤＲＡＭ７の複数のローＲ０〜Ｒ７の各ロー毎にデータ保持時間ｔｒ０〜ｔｒ７を記憶するデータ保持時間記憶テーブル９ａを設けている。
【００５０】
記憶テーブル９ａは、図１に示されるデータ保持時間記憶手段９に対応するものであり、ＰＲＯＭ、ＥＰＲＯＭ、ＦＬＡＳＨメモリ、ＦＰＧＡ等の書き込み可能なデバイスにより実現することができる。テーブル９ａには、各ロー毎に、各ローに含まれる全メモリセルの中で最もデータ保持時間が短いメモリセルのデータ保持時間を記憶する。
【００５１】
データ保持時間の測定はＤＲＡＭのテスト時に行う。この測定結果を記憶テーブル９ａに記憶させる。なお、データ保持時間記憶テーブル９ａに記憶させる情報は、時間そのものでも、時間をランク分けしコード化した値でも良い。
ランク分けした場合にはテーブルのサイズが減るという利点がある。
【００５２】
このような主記憶ユニット４にデータを記憶させるに際して、記憶テーブル９ａに記憶されているロー毎のデータ保持時間を参照し、データ保持時間が長いローから順にデータを記憶させるようにする。次に、実際にデータを記憶させたローの中で最も短いデータ保持時間に合わせてリフレッシュ周期をタイマ１１に設定する。
このようにタイマ１１の設定を行うとともに、リフレッシュの実行を制御する設定をロー毎に行う。
【００５３】
行フラグ１２の各フィールドはＤＲＡＭの各ローに対応しており、ＤＲＡＭコントローラ８は、行フラグ１２に設定されたフラグの値によってロー毎にリフレッシュを行うか否かを判断し、リフレッシュを行うようにフラグが設定されたローに対してリフレッシュの制御を行う。行フラグ１２の各フラグは１ビット（オン／オフ）で実現することができる。
【００５４】
このデータ配置の決定方法は、コンパイラが行う方法とオペレーティング・システムが行う方法とがある。
前者のコンパイラが行う方法としては、図１１に示すように、コンパイラの一機能であるメモリ割り当て手段５３において、中間表記５４に対してメモリ割り当ての最適化処理を行う。データのメモリ割り付けを行う際に記憶テーブル９ａに保持した値を参照し、メモリの構造としての、ローの数と、ロー当たりのメモリセル数とを制約として、データ保持時間の長いローに対応する物理アドレスを優先的にデータ割り付けの対象とする。次に、最後に割り付けの対象となったローのデータ保持時間を参照して、タイマ８に設定するリフレッシュ周期を決定する。最後に、実際のデータを記憶させるローのフラグをセットするオペレーションと、リフレッシュ周期を設定するオペレーションとを含む中間表記５５を出力する。この中間表記５５は、コンパイル処理の最後の過程で命令列に変換される。実際にフラグおよびリフレッシュ周期の設定を行う方法としては、アクセスしたローのフラグを自動的にセット／リセットする命令を用いる方法や、即値命令やデータ転送命令で値を設定する方法などがある。
【００５５】
一方、後者のオペレーティング・システムが行う方法としては、図１２に示すように、アドレス変換手段５６において、仮想アドレス５７で表現されたページを物理アドレス５８にマッピングする際に、メモリの構造としての、ローの数と、ロー当たりのメモリセル数とを制約として、ページすなわちデータを配置する対象としてデータ保持時間の長いローに優先的に割り付ける。次に、最後に割り付けの対象となったローのデータ保持時間を参照して、タイマ８にリフレッシュ周期を設定することで実現できる。フラグおよびリフレッシュ周期の設定は、第１実施例で前述したフラグをセットする命令、即値命令、データ転送命令等をアドレス変換手段５６に組み込むことで実現できる。
【００５６】
このように、データ保持時時間の長いローから優先的に使用することでリフレッシュの回数を削減し、消費電力の削減と、リフレッシュとメモリアクセスとの競合によるメモリアクセス時間の増大を防ぐことができる。
【００５７】
なお、以上の第３実施例に示すような、ロー毎のデータ保持時間に着目して、データの配置を決定する方法を、前記第１実施例の、空間領域で最適化する方法、第２実施例の、時間領域で最適化する方法に併用することもできる。
なお、これらのコンパイラやオペレーティング・システムが動作する場所は、メモリの構造を知ることが可能である限り、この半導体回路の内部でも外部でも良い。
【００５８】
［第４実施例］
ＤＲＡＭにデータを記憶させる際に、データの重要度に応じてデータの配置を決定する方法について説明する。
たとえば、ＤＲＡＭに記憶させるデータとしては、通信パケットのような誤り訂正が可能なデータと、誤り訂正が不可能なデータとがある。
また、数値演算や制御用のデータのような値の誤りが許されないデータと、画像／音声データのような若干の値の誤りがあっても重大な不都合を引き起こすことがないデータとがある。
【００５９】
そこで、データの重要度に応じて記憶させるローを決定する。すなわち、誤り訂正が可能なデータや、値の誤りが許容されるデータをデータ保持時間が短いローに割り当てる。また、誤り訂正が不可能なデータや、値の誤りが許されないデータをデータ保持時間が長いローに割り当てる。このように、データの重要度に応じてデータを配置し、リフレッシュの周期を適度に長くすることで、リフレッシュの頻度を低下させることができる。
【００６０】
このデータの重要度に応じた配置の決定は、図１３に示すように、データの重要度を示す機能を持つ中間表記６０に対応したコンパイラによって実現できる。データの重要度は、例えば、重要度を示す型を設けるなどの手段で、プログラム中に記述できる。図１３に示すコンパイラのメモリ割り当て手段５９は、データ保持時間記憶手段９に記憶したロー毎のデータ保持時間を参照しながら、中間表記６０に対してデータの重要度に応じたデータの配置を行い、個々のデータの物理アドレスを決定し、中間表記６１を出力する。この中間表記６１は、コンパイル処理の最後の過程で命令列に変換される。
なお、このコンパイラが動作する場所は、メモリの構造を知ることが可能である限り、この半導体回路の内部でも外部でも良い。
【００６１】
［第５実施例］
通常のＤＲＡＭの特性として、各ローにおけるデータ保持時間は固定されたものではなく温度により変化する。すなわち、先に説明したように、温度が低下するとデータ保持時間が長くなる。一般に、汎用ＤＲＡＭのリフレッシュの間隔は最悪の動作条件を想定して、すなわち、高温の状態を想定して非常に短く設定される。しかしながら、常温ではデータ保持時間の実力値が長くなるために、高温時に合わせたリフレッシュの周期は、常温時のデータ保持時間の実力値に対して非常に短いものとなり、過剰にリフレッシュを行うことになる。
【００６２】
これにより、必要以上に電力を消費するだけでなく、リフレッシュとメモリアクセスとが競合する頻度が高くなるためにメモリアクセスの平均時間が長くなり、ＤＲＡＭ７と混載したロジック部３３の性能が抑制される。
【００６３】
そこで、図１４に示す実施例においては、ＤＲＡＭ７とロジック部３３とが混載された半導体回路の内部に温度検出手段５を設けて半導体回路の温度を検出し、温度に応じてＤＲＡＭコントローラ８のタイマレジスタ８ａを制御することにより、リフレッシュの周期を適切に設定する。
【００６４】
温度検出手段５は、実際にデータを記憶させるメモリセルと同じ温度特性を持つメモリセルのリーク電流をモニタする方法や、リングオシレータを用いる方法などで実現することができる（伊藤、”超ＬＳＩメモリ”、１９９４年、培風館）。
【００６５】
このように、温度を検出してリフレッシュの周期を設定しリフレッシュの頻度を削減することで、ＤＲＡＭ／ロジック混載ＬＳＩにおいて、不必要なリフレッシュの実行を削減し、消費電力の削減と、リフレッシュとメモリアクセスとの競合によるメモリアクセス時間の増大の抑制を両立することができる。
【００６６】
なお、以上の第５実施例に示すような、温度を検出してリフレッシュ周期を設定する方法を、前記第１実施例の、空間領域で最適化する方法、第２実施例の、時間領域で最適化する方法、第３及び第４実施例の、データ保持時間によりデータの配置を決定する方法に併用することもできる。
【００６７】
【発明の効果】
本発明によれば、下記の効果を奏する。
（１）必要なデータを記憶しているローのみをリフレッシュすることでリフレッシュの回数が減少するので、低消費電力化と、リフレッシュとＤＲＡＭアクセスとの競合が原因となるロジックの処理性能低下の抑制とが可能となる。
（２）記憶するデータの重要度に応じて書き込むローを設定するのでリフレッシュ周期を過度に短くする必要がなくなり、低消費電力化と、リフレッシュとＤＲＡＭアクセスとの競合が原因となるロジックの処理性能低下の抑制とが可能となる。
（３）温度に応じてリフレッシュの周期を設定するので、リフレッシュの周期を過度に短くする必要がなくなり、低消費電力化と、リフレッシュとＤＲＡＭアクセスとの競合が原因となるロジックの処理性能低下の抑制とが可能となる。
【図面の簡単な説明】
【図１】 本発明の半導体回路が適用された情報処理装置全体の構成を示すブロック図である。
【図２】 図１に示す主記憶ユニット４の内部構成を示すブロックである。
【図３】 ＤＲＡＭ７の内部構成を示すブロック図である。
【図４】 （ａ）は最適化前のデータの記憶位置とローの関係を示し、（ｂ）は最適化後のデータの記憶位置とローの関係を示している。
【図５】 第１実施例において、コンパイラでメモリ割り当てを行う場合の原理的な機能図である。
【図６】 第１実施例において、オペレーティングシステムでメモリ割り当てを行う場合の原理的な機能図である。
【図７】 第２実施例を説明するための図であり、（ａ）はＤＲＡＭにおける各データの生存期間を示すグラフ、（ｂ）はデータの生存期間を考慮せずに配置した場合を示す説明図、（ｃ）はロー毎のデータの生存期間を示すグラフ、（ｄ）は生存期間が近いデータ同士を同一のローに配置してＤＲＡＭに記憶させた場合を示す説明図、（ｅ）は各データＡ〜Ｈの配置を最適化した後のロー毎のデータの生存期間を示すグラフである。
【図８】 第２実施例において、コンパイラでメモリ割り当てを行う場合の原理的な機能図である。
【図９】 第２実施例において、オペレーティングシステムでメモリ割り当てを行う場合の原理的な機能図である。
【図１０】 第３実施例において、データ保持時間記憶テーブルを設けた実施例のブロック図である。
【図１１】 第３実施例において、コンパイラでメモリ割り当てを行う場合の原理的な機能図である。
【図１２】 第３実施例において、オペレーティングシステムでメモリ割り当てを行う場合の原理的な機能図である。
【図１３】 第４実施例において、コンパイラでメモリ割り当てを行う場合の原理的な機能図である。
【図１４】 温度検出手段とリフレッシュの周期を制御する手段を設けた第５実施例のブロック図である。
【符号の説明】
１ プロセッサ、２ バス、３ ＲＯＭ、４ 主記憶ユニット、５ 温度検出手段、６ Ｉ／Ｏ（入出力インターフェース）、７ ＤＲＡＭ、８ ＤＲＡＭ、８ａ タイマレジスタ、９ データ保持時間記憶手段、９ａ 記憶テーブル、１０行アドレス発生手段、１１ タイマ、１２ 行フラグ記憶部、１３ インターフェース（ｉ／ｆ）、１４ 制御信号線、１５ アドレス線、１６ データ線、１７ 入出力インターフェース、１８ 行デコーダ、１９ 列デコーダ、２０ メモリセル・アレイ、２１ ワード線、２１ａ〜２１ｅ、２２ センスアンプ、２３ ビット線、３３ ロジック部、４１ メモリ割り当て手段、４２，４３ 中間表記、４４ アドレス変換手段、４５ 仮想アドレス、４６ 物理アドレス、４７ メモリ割り当て手段、４８，４９ 中間表記、５０ アドレス変換手段、５１ 仮想アドレス、５２ 物理アドレス、５３ メモリ割り当て手段、５４，５５ 中間表記、５６ アドレス変換手段、５７ 仮想アドレス、５８ 物理アドレス、５９ メモリ割り当て手段、６０，６１ 中間表記
【発明の属する技術分野】
本発明は、半導体回路及びその制御方法に関し、特に、ＤＲＡＭのリフレッシュの間隔を長くできるようにした半導体回路及びその制御方法に関するものである。
【０００２】
【従来の技術】
半導体の高集積化に伴い、プロセッサやメモリ、その他の回路を１チップに集積することが可能になってきた。また、プロセッサ等のロジックとＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）とを１チップに混載可能なプロセスの技術が進歩し、メモリとしてＤＲＡＭを実装することが可能になってきた。
【０００３】
ＤＲＡＭの記憶素子(メモリセル)はコンデンサで作られており、個々の記憶素子(メモリセル)が小さく、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）を実装するのに対してチップの面積を大幅に削減できる長所を持つ一方で、データとして記憶している電荷が、時間が経過するにつれて放電し、データが失われる短所がある。そこで、記憶を保持する作業が必要になる。一般にＤＲＡＭの各メモリセルはマトリクス状に配置されており、各メモリセルに記憶しているデータを、ロー(行)毎に一斉に読み出してセンスアンプで検出し、その値を読み出したメモリセルに書き込む、一連の動作をリフレッシュと呼ぶ。
【０００４】
また、リフレッシュ動作中は、ＤＲＡＭ外部からの読み出し／書き込みを行うことはできない。このリフレッシュの制御は、ＤＲＡＭ外部から読み出し／書き込みが可能な通常動作モードではＤＲＡＭ外部のＤＲＡＭコントローラが行い、バッテリバックアップ時などのデータ保持モードではＤＲＡＭ内部のリフレッシュ制御回路が行う。このデータ保持モードでは、ＤＲＡＭ外部からの読み出し／書き込みは受け付けられない。
【０００５】
ここで、ロジックとメモリとを混載することで新たに問題が生じる。
それは、従来ロジックとメモリとが別個であったためＤＲＡＭ単体としての発熱は小さかったものが、１チップ化することによりチップ単体の消費電力がロジックとメモリの総和となり、チップの発熱が大きくなる点である。例えば、周囲温度が２５°Ｃから７０°Ｃに上昇するとＤＲＡＭのメモリセルに蓄えた電荷のリーク電流が３０倍になるために、リフレッシュも１／３０の時間間隔で行う必要がある（伊藤、”超ＬＳＩメモリ”、培風館）。汎用ＤＲＡＭを用いるシステムでは、最悪の動作環境条件を想定して、短い周期でリフレッシュを行うために、通常の温度では過剰な頻度でリフレッシュを行っている。
【０００６】
また、ＤＲＡＭ内の各メモリセルのデータ保持時間の間には大きなバラツキがあり、個々のＤＲＡＭに含まれるデータ保持時間の短いメモリセルの数は非常に少ない（岩田他、”超低保持電流ＤＲＡＭを実現するための回路技術”、電子情報通信学会技術報告、ＩＣＤ９５−５０）にも関わらず、リフレッシュは全てのローに対し同じ周期で行われている。これは、データ保持時間の実力が小さいメモリセルを含まない、多くのローに対して過剰な頻度のリフレッシュを行うことになる。
【０００７】
さらに、保持しているデータがロジックにとって必要であるか否かに関わらず、全てのローがリフレッシュの対象となっている。しかし、必要なデータのみを記憶出来れば良く、不要なデータに対するリフレッシュを行う必要もない。
【０００８】
このようにリフレッシュを過剰に行うことは、電力を無駄に消費する問題を引き起こす。
そこで、リフレッシュの回数を削減する手段が検討されている。汎用ＤＲＡＭのデータ保持モードにおいて低消費電力化を図る技術として、温度に応じたリフレッシュ周期でセルフリフレッシュを行う手法１（特開平６−２１５５６１号）がある。また汎用ＤＲＡＭの通常動作モードで低消費電力化を図る技術として、メモリ領域毎に存在するフラグにより、電源の供給やリフレッシュ動作の有無を制御する手法２（特開平５−３２４１４０号公報、米国特許第５４６９５５９号明細書）などがある。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述した手法１は、通常動作モード時ではＤＲＡＭ内で最短のデータ保持時間を持つメモリセルにリフレッシュの周期を合わせるため、通常動作モードでは消費電力の問題が解決されない。また、手法２はデータ保持時間のバラツキには対応していない。
【００１０】
さらに重要な点は、ＤＲＡＭ／ロジック混載ＬＳＩでは、ＤＲＡＭとロジックとを１チップ上で高メモリバンド幅で結合することで、ロジック部の処理性能を飛躍的に向上させる狙いを持つことである。このようなＬＳＩにおいて、リフレッシュと、ロジックが行うＤＲＡＭアクセスとが競合することで、ＤＲＡＭアクセスに要する時間が長くなるためにロジックの処理能力が抑制される問題を解決することは、低消費電力化と並ぶ重要な課題である。
【００１１】
本発明の第１の目的は、半導体回路、特にＤＲＡＭとロジックとを混載したＬＳＩにおいて、必要なデータを記憶しているローのみをリフレッシュすることでリフレッシュの回数を削減し、低消費電力化と、リフレッシュとＤＲＡＭアクセスとの競合によるアクセス時間増大が原因となるロジックの性能低下の抑制を両立することである。
【００１２】
本発明の第２の目的は、データの重要度に応じてデータを記憶するローを決定することにより、リフレッシュ周期を過度に短くすることなく重要なデータの保持を確実に行うことができるようにすることである。
【００１３】
本発明の第３の目的は、温度に応じた適切な周期でリフレッシュを行い、低消費電力化とロジックの処理性能低下の抑制を両立することである。
【００１４】
【課題を解決するための手段】
前記第１の目的を達成するため、本発明は、ＤＲＡＭのメモリセルアレイと、前記ＤＲＡＭのメモリセルアレイの各ロー毎にリフレッシュの実行の有無を設定するフラグと、前記ＤＲＡＭのメモリセルアレイに対するリフレッシュを制御するＤＲＡＭコントローラと、を有する半導体回路の制御方法において、複数のデータが同一のロー上で重ならないようにデータ間の組み合わせでデータを記憶するローの数が少なくなるようにコンパイラ又はオペレーティング・システムでメモリ割り当てを行う最適化処理により記憶したデータを前記ＤＲＡＭのローに配置してフラグを設定し、前記フラグが設定されたローに対してリフレッシュを行うことを特徴とする。
【００１５】
前記第１の目的を達成するための他の方法は、ＤＲＡＭのメモリセルアレイと、前記ＤＲＡＭのメモリセルアレイの各ロー毎にリフレッシュの実行の有無を設定するフラグと、前記ＤＲＡＭのメモリセルアレイに対するリフレッシュを制御するＤＲＡＭコントローラと、を有する半導体回路の制御方法において、任意のデータについての最初の書き込みから最後の読み出しまでの生存期間がオーバーラップまたは近接しているデータ同士をコンパイラ又はオペレーティング・システムでメモリ割り当てを行う最適化処理により前記ＤＲＡＭの同一のローに配置して、データが最初に書き込まれてから最後に読み出されるまでの間だけ前記ローをリフレッシュすることを特徴とする。
【００１６】
前記第１および第２の目的を達成するための方法は、ＤＲＡＭのメモリセルアレイと、前記ＤＲＡＭのメモリセルアレイの各ロー毎のデータ保持時間を記憶するデータ保持時間記憶テーブルと、前記ＤＲＡＭのメモリセルアレイの各ロー毎にリフレッシュの実行の有無を設定するフラグと、前記ＤＲＡＭのメモリセルアレイに対するリフレッシュを制御するＤＲＡＭコントローラと、を有する半導体回路の制御方法において、前記ＤＲＡＭを使用するアプリケーションが必要とするメモリ容量を求め、予め求めた前記ＤＲＡＭの各ロー毎のデータ保持時間を記憶したテーブルを参照してデータ保持時間の長いローから順にコンパイラ又はオペレーティング・システムでメモリ割り当てを行う最適化処理により前記ＤＲＡＭにデータを記憶させ、データを記憶している前記ローの中の最もデータ保持時間の短いローに合わせてリフレッシュの周期を設定することを特徴とする。
【００１７】
この方法において、前記ＤＲＡＭにデータ記憶する際に、データの重要度に応じてデータを所定のローに配置することができる。
【００１８】
前記第３の目的を達成するための方法は、前記の各方法において、半導体回路の温度を検出し、温度に応じてＤＲＡＭに対するリフレッシュの周期を設定することを特徴とする。
【００１９】
前記第１の目的を達成するための半導体回路は、ＤＲＡＭのメモリセルアレイと、前記ＤＲＡＭのメモリセルアレイの各ロー毎にリフレッシュの実行の有無を設定するフラグと、前記ＤＲＡＭのメモリセルアレイに対するリフレッシュを制御するＤＲＡＭコントローラと、を有する半導体回路において、複数のデータが同一のロー上で重ならないようにデータ間の組み合わせでデータを記憶するローの数が少なくなるようにコンパイラ又はオペレーティング・システムでメモリ割り当てを行う最適化処理により記憶したデータを前記ＤＲＡＭのローに配置する手段と、前記データを記憶した前記各ローに対してリフレッシュを行う手段とを備えたことを特徴とする。
【００２０】
前記第１の目的を達成するための他の半導体回路は、ＤＲＡＭのメモリセルアレイと、前記ＤＲＡＭのメモリセルアレイの各ロー毎にリフレッシュの実行の有無を設定するフラグと、前記ＤＲＡＭのメモリセルアレイに対するリフレッシュを制御するＤＲＡＭコントローラと、を有する半導体回路において、任意のデータについての最初の書き込みから最後の読み出しまでの生存期間がオーバーラップまたは近接しているデータ同士をコンパイラ又はオペレーティング・システムでメモリ割り当てを行う最適化処理により前記ＤＲＡＭの同一のローに配置する手段と、データが最初に書き込まれてから最後に読み出されるまでの間だけ前記ローをリフレッシュする手段とを備えたことを特徴とする。
【００２１】
前記第１および第２の目的を達成するための他の半導体回路は、ＤＲＡＭのメモリセルアレイと、前記ＤＲＡＭのメモリセルアレイの各ロー毎にリフレッシュの実行の有無を設定するフラグと、前記ＤＲＡＭのメモリセルアレイに対するリフレッシュを制御するＤＲＡＭコントローラと、を有する半導体回路において、前記ＤＲＡＭを使用するアプリケーションが必要とするメモリ容量を求め、予め求めた前記ＤＲＡＭの各ロー毎のデータ保持時間を記憶したテーブルを参照してデータ保持時間の長いローから順にコンパイラ又はオペレーティング・システムでメモリ割り当てを行う最適化処理により前記ＤＲＡＭにデータを記憶させる手段と、データを記憶している前記ローの中の最もデータ保持時間の短いローに合わせてリフレッシュの周期を設定する手段とを備えたことを特徴とする。
【００２２】
この半導体回路において、前記ＤＲＡＭに記憶する際に、データの重要度に応じてデータを所定のローに配置する手段を備えることができる。
【００２３】
前記第３の目的を達成するための半導体回路は、前記各半導体回路において、半導体回路の温度を検出し、温度に応じてＤＲＡＭに対するリフレッシュの周期を設定する手段を備えたことを特徴とする。
【００２４】
【発明の実施の形態】
図１は、本発明の半導体回路が適用された情報処理装置全体の構成を示すブロック図である。バス２を介して、プロセッサ１、ＲＯＭ３、主記憶ユニット４、温度検出手段５、Ｉ／Ｏ（入出力インターフェース）６等が接続している。主記憶ユニット４には、データを格納するためのＤＲＡＭ７、ＤＲＡＭ７に対する書き込み及び読み出しの制御を行うＤＲＡＭコントローラ８、ＤＲＡＭ７の各ローにおけるデータ保持時間を記憶するデータ保持時間記憶手段９が含まれている。ここで、ロジック部３３は論理回路等の非メモリ回路を指し、その中には、前記プロセッサ１やＩ／Ｏ６等が含まれる。
【００２５】
図２は、図１に示す主記憶ユニット４の内部構成を示すブロックである。主記憶ユニット４内のＤＲＡＭコントローラ８には、ＤＲＡＭ７の行アドレスを発生する行アドレス発生手段１０、行アドレスを発生するタイミングを決定するためのタイマ１１、ＤＲＡＭ７の中でリフレッシュを行う対象となる行を設定する行フラグ記憶部１２を備えている。このＤＲＡＭ７は、インターフェース（ｉ／ｆ）１３を介してバス２に接続されている。
ＤＲＡＭコントローラ８は、ＤＲＡＭ／ロジック混載ＬＳＩではチップ内に１つ実装され、ＤＲＡＭの動作モードに依らず、常にリフレッシュ等の制御を行う。
【００２６】
従来のロジックとＤＲＡＭとがプリント基板上で結合されたシステムでは、ＤＲＡＭの外部と内部に別個にリフレッシュを行う回路が存在し、ＤＲＡＭの動作モード（通常動作モード／スリープモード）に応じて、それぞれの稼働する時期が異なる点が、ＤＲＡＭ／ロジック混載ＬＳＩにおけるＤＲＡＭコントローラとの差異である。
【００２７】
この、ＤＲＡＭコントローラ８の構成要素であるタイマ１１が所定の時間を計時する毎に、行アドレス発生手段１０は出力するローのアドレスを更新する。行フラグ１２はＤＲＡＭの各ローに対応したフラグを持っており、タイマ１１が所定の時間を計時する毎に、ＤＲＡＭコントローラ８は行アドレス発生手段１０が指すローに対応するフラグの値を参照して、そのフラグの値がリフレッシュを行うように設定されている時に限りリフレッシュを実行し、そうでない場合は何も行わない。
【００２８】
この、ＤＲＡＭコントローラ８は、バス２を介して行われるＤＲＡＭへのアクセスとリフレッシュとの競合を調停する機能も持つ。なお、プロセッサ１と主記憶ユニット４内のＤＲＡＭ７とがバス２を介さずに接続する経路を持っても良い。この場合は、この経路によるＤＲＡＭへのアクセスとリフレッシュとの競合の調停もＤＲＡＭコントローラ８が行う。
【００２９】
図３は、ＤＲＡＭ７の内部構成を示すブロック図である。書き込み・読み出しを制御する制御信号が供給される制御信号線１４、（Ａ＋Ｂ）ビットのアドレス信号が供給されるアドレス線１５、及び、データが供給されるデータ線１６が入出力インターフェース１７に接続される。（Ａ＋Ｂ）ビットのアドレスは、入出力インターフェース１７において、Ａビットの行アドレス（ローアドレス）とＢビットの列アドレス（カラムアドレス）に分離され、Ａビットの行アドレスは行デコーダ１８に供給され、Ｂビットの列アドレスは列デコーダ１９に供給される。メモリセル２４はワード線２１とビット線２３の交点付近に配置される。行デコーダ１８の出力は、メモリセル・アレイ２０中の選択されたワード線２１に供給され、選択された行のメモリセルのデータは２Ｂ本のビット線２３に出力され、さらに、センスアンプ２２で増幅されて、列デコーダ１９で選択されたビット線上のデータが主記憶ユニット４の外部に出力される。
【００３０】
なお、ここまでの説明では、列アドレスの持つ空間の大きさとビット線の数とが一致しており、一度にアクセスできるデータの最小サイズは１ビットである。一度にアクセスできるデータのサイズは、予め定められた値か、制御信号１４中に含まれるサイズ指定のための信号によってアクセスの度に定められた値の、いずれでも良い。また、列アドレスの持つ空間の大きさがビット線の数より少なくても良い。この場合、一度にアクセスできるデータの最小サイズは、ビット線の数を列アドレスの持つ空間の大きさで割った値である。
【００３１】
【実施例】
次に上述した半導体回路におけるいくつかの制御方法について説明する。
【００３２】
［第１実施例］
まず、本発明における制御方法の基本的な考え方について従来の制御方法と対比しながら説明する。
図４（ａ）は、データ配置の最適化を行わない場合のデータの記憶位置とローの関係を示している。図４（ａ）において、丸印で示された位置はデータが書き込まれた位置を示し、長円は個々のデータのまとまりを示す。
図４（ａ）は、アドレス空間中におけるデータの割り当て位置を無作為に決定した場合の例を示す。この例では、連続する５本のローにそれぞれデータが書き込まれている。
【００３３】
ここで本実施例においては、ＤＲＡＭに対するデータの配置に着目する。各ローにおけるデータのメモリセルへの配置に関して、ビット線２３の方向から見てデータの重なり状態を調べると、図４（ａ）に示す例においては、ロー２１ａとロー２１ｂとロー２１ｃでデータの重なりがなく、ロー２１ｄとロー２１ｅでデータの重なりがない。
【００３４】
そこで、図４（ｂ）に示すように、複数のデータが同一のロー上で重ならないようにしながら、データを記憶するローの数を削減するようにデータの配置を決定する。ローの数を最小化することを目的とし、各ローに割り当てるデータ間の組み合わせを決定する方法は、組み合わせ最適化問題として解くことができる。図４（ｂ）においては、データを割り当てるロー２１ａ、２１ｄを太線で示し、データを割り当てないロー２１ｂ，２１ｃ，２１ｅを細線で示す。
このようにデータの配置を行った後に、リフレッシュの実行を制御する設定をロー毎に行う。
【００３５】
行フラグ１２の各フィールドはＤＲＡＭの各ローに対応しており、ＤＲＡＭコントローラ８は、行フラグ１２に設定されたフラグの値によってロー毎にリフレッシュを行うか否かを判断し、リフレッシュを行うようにフラグが設定されたローに対してリフレッシュの制御を行う。行フラグ１２の各フラグは１ビット（オン／オフ）で実現することができる。
【００３６】
このデータ配置の決定方法は、コンパイラが行う方法とオペレーティング・システムが行う方法とがある。
前者のコンパイラが行う方法としては、図５に示すように、コンパイラの一機能であるメモリ割り当て手段４１において、中間表記４２に対してメモリ割り当ての最適化処理を行う。メモリの構造としての、ローの数と、ロー当たりのメモリセル数とを制約として、実際にデータを割り付けるローの数を最小とするように、データ間の組み合わせの最適化処理を行い、個々のデータの相対アドレスを決定する。さらに、データを記憶させるローに対応するフラグの設定を行うオペレーションを挿入し、中間表記４３を出力する。この中間表記４３は、コンパイル処理の最後の過程で命令列に変換される。実際にフラグの設定を行う方法としては、アクセスしたローのフラグを自動的にセット／リセットする命令を用いる方法や、即値命令やデータ転送命令で値を設定する方法などがある。
【００３７】
一方、後者のオペレーティング・システムが行う方法としては、図６に示すように、アドレス変換手段４４において、仮想アドレス４５で表現されたページを物理アドレス４６にマッピングする際に、メモリの構造としての、ローの数と、ロー当たりのメモリセル数とを制約として、ページすなわちデータを配置するローの数が最小になるようにページの配置を決定する。行フラグ１２の設定は、実際にデータをマッピングするローのフラグを設定するように、前述したフラグを設定する命令、即値命令またはデータ転送命令等をアドレス変換手段４３に組み込むことで実現できる。
【００３８】
このようにしてデータの配置を行った後に、データを配置しているローに対してのみリフレッシュを行うことで、不必要なリフレッシュの実行を削減し、消費電力の削減と、リフレッシュとメモリアクセスとの競合によるメモリアクセス時間の増大を防ぐことができる。
【００３９】
なお、これらのコンパイラやオペレーティング・システムが動作する場所は、メモリの構造を知ることが可能である限り、この半導体回路の内部でも外部でも良い。
【００４０】
［第２実施例］
次に、データの生存期間、すなわち、任意の変数についての最初の書き込みから最後の読み出しまでの期間に着目してデータの配置を決定する制御方法について説明する。
【００４１】
図７（ａ）は、ＤＲＡＭに記憶する各データＡ〜Ｈの生存期間を示すグラフである。
図７（ｂ）に示すようにデータの生存期間を考慮せずにマッピングすると、生存期間が離れたデータ同士が同一のローに割り当てられる場合が発生する。
図７（ｃ）は、図７（ａ）の各データの生存期間をロー毎に整理した図である。例えば、ローＲ１はデータＢ、Ｃ、Ｆを記憶しているので、データＢ、Ｃ、Ｆの少なくとも一つのデータが生存している期間中はローＲ１を常にリフレッシュする必要がある。
【００４２】
そこで本実施例においては、図７（ｄ）に示すように、各データＡ〜Ｈの生存期間に着目して、生存期間がオーバーラップまたは近接しているデータ同士を同一のローに配置してＤＲＡＭに記憶させる。各ロー毎の、生存しているデータを記憶している期間の総和を最小化することを目的とし、各ローに割り当てるデータ間の組み合わせを決定する方法は、組み合わせ最適化問題として解くことができる。
【００４３】
図７（ｄ）に示す例においては、データＡ，ＣをローＲ０に、データＢ，ＤをローＲ１に、データＦ，ＧをローＲ２に、データＥをローＲ３に配置している。
図７（ｅ）は、各データＡ〜Ｈの書き込み位置を変更した後のロー毎のデータの生存期間を示すグラフである。
このように、生存期間がオーバーラップまたは近接しているデータ同士を同一のローに割り当てた後に、リフレッシュの実行を制御する設定をロー毎に行う。
【００４４】
行フラグ１２の各フィールドはＤＲＡＭの各ローに対応しており、ＤＲＡＭコントローラ８は、リフレッシュを行うようにフラグが設定された期間に限り、該当するローに対するリフレッシュの制御を行う。行フラグ１２の各フラグは１ビット（オン／オフ）で実現することができる。
【００４５】
このデータ配置の決定方法は、コンパイラが行う方法とオペレーティング・システムが行う方法とがある。
前者のコンパイラが行う方法としては、図８に示すように、コンパイラの一機能であるメモリ割り当て手段４７において、中間表記４８に対してメモリ割り当ての最適化処理を行う。メモリ割り当て手段４７が、中間表記４９である流れグラフを基に個々のデータの生存期間を求める。次に、メモリの構造としての、ローの数と、ロー当たりのメモリセル数とを制約として、少なくとも一つのデータが生存している各ロー毎の生存期間の、全てのローにおける総和を最短化するように、データ間の組み合わせの最適化処理を行い、個々のデータの相対アドレスを決定する。さらに、データの生存期間の開始時に、データを記憶させるローのフラグをセットするオペレーションを挿入し、データの生存期間の終了時に、データを記憶していたローのフラグをリセットするオペレーションを挿入して、中間表記４９を出力する。この中間表記４９は、コンパイル処理の最後の過程で命令列に変換される。実際にフラグの設定を行う方法としては、アクセスしたローのフラグを自動的にセット／リセットする命令を用いる方法や、即値命令やデータ転送命令で値を設定する方法などがある。
【００４６】
一方、後者のオペレーティング・システムが行う方法としては、図９に示すように、アドレス変換手段５０において、仮想アドレス５１で表現されたページを物理アドレス５２にマッピングする際に、メモリの構造としての、ローの数と、ロー当たりのメモリセル数とを制約として、少なくとも一つのページが生存している各ロー毎の生存期間の、全てのローについての総和を最短化するようにページの配置を決定する。各ページの生存期間は、各ページに内包するデータが一つでも生存している期間で与えられ、コンパイラが各ページにデータを割り当てる際に、個々のデータの生存期間を解析することで求めることができる。さらに、ページを物理メモリ上に配置する時にフラグをセットし、物理メモリを解放する時にフラグをリセットするように、第１実施例で前述したフラグをセットする命令、即値命令、データ転送命令等をアドレス変換手段５０に組み込むことで実現できる。
【００４７】
このようにしてデータの配置を行った後に、データを記憶しているローを、データが生存している期間だけリフレッシュすることで、不必要なリフレッシュの実行を削減し、消費電力の削減と、リフレッシュとメモリアクセスとの競合によるメモリアクセス時間の増大を防ぐことができる。
【００４８】
なお、以上の第２実施例に示すような、時間領域で最適化する方法を、前記第１実施例の、空間領域で最適化する方法に併用することもできる。
なお、これらのコンパイラやオペレーティング・システムが動作する場所は、メモリの構造を知ることが可能である限り、この半導体回路の内部でも外部でも良い。
【００４９】
［第３実施例］
次に、ＤＲＡＭのロー毎のデータ保持時間に着目して、データの配置を決定する制御方法について説明する。
この例においては、図１０に模式的に示すように、ＤＲＡＭ７の複数のローＲ０〜Ｒ７の各ロー毎にデータ保持時間ｔｒ０〜ｔｒ７を記憶するデータ保持時間記憶テーブル９ａを設けている。
【００５０】
記憶テーブル９ａは、図１に示されるデータ保持時間記憶手段９に対応するものであり、ＰＲＯＭ、ＥＰＲＯＭ、ＦＬＡＳＨメモリ、ＦＰＧＡ等の書き込み可能なデバイスにより実現することができる。テーブル９ａには、各ロー毎に、各ローに含まれる全メモリセルの中で最もデータ保持時間が短いメモリセルのデータ保持時間を記憶する。
【００５１】
データ保持時間の測定はＤＲＡＭのテスト時に行う。この測定結果を記憶テーブル９ａに記憶させる。なお、データ保持時間記憶テーブル９ａに記憶させる情報は、時間そのものでも、時間をランク分けしコード化した値でも良い。
ランク分けした場合にはテーブルのサイズが減るという利点がある。
【００５２】
このような主記憶ユニット４にデータを記憶させるに際して、記憶テーブル９ａに記憶されているロー毎のデータ保持時間を参照し、データ保持時間が長いローから順にデータを記憶させるようにする。次に、実際にデータを記憶させたローの中で最も短いデータ保持時間に合わせてリフレッシュ周期をタイマ１１に設定する。
このようにタイマ１１の設定を行うとともに、リフレッシュの実行を制御する設定をロー毎に行う。
【００５３】
行フラグ１２の各フィールドはＤＲＡＭの各ローに対応しており、ＤＲＡＭコントローラ８は、行フラグ１２に設定されたフラグの値によってロー毎にリフレッシュを行うか否かを判断し、リフレッシュを行うようにフラグが設定されたローに対してリフレッシュの制御を行う。行フラグ１２の各フラグは１ビット（オン／オフ）で実現することができる。
【００５４】
このデータ配置の決定方法は、コンパイラが行う方法とオペレーティング・システムが行う方法とがある。
前者のコンパイラが行う方法としては、図１１に示すように、コンパイラの一機能であるメモリ割り当て手段５３において、中間表記５４に対してメモリ割り当ての最適化処理を行う。データのメモリ割り付けを行う際に記憶テーブル９ａに保持した値を参照し、メモリの構造としての、ローの数と、ロー当たりのメモリセル数とを制約として、データ保持時間の長いローに対応する物理アドレスを優先的にデータ割り付けの対象とする。次に、最後に割り付けの対象となったローのデータ保持時間を参照して、タイマ８に設定するリフレッシュ周期を決定する。最後に、実際のデータを記憶させるローのフラグをセットするオペレーションと、リフレッシュ周期を設定するオペレーションとを含む中間表記５５を出力する。この中間表記５５は、コンパイル処理の最後の過程で命令列に変換される。実際にフラグおよびリフレッシュ周期の設定を行う方法としては、アクセスしたローのフラグを自動的にセット／リセットする命令を用いる方法や、即値命令やデータ転送命令で値を設定する方法などがある。
【００５５】
一方、後者のオペレーティング・システムが行う方法としては、図１２に示すように、アドレス変換手段５６において、仮想アドレス５７で表現されたページを物理アドレス５８にマッピングする際に、メモリの構造としての、ローの数と、ロー当たりのメモリセル数とを制約として、ページすなわちデータを配置する対象としてデータ保持時間の長いローに優先的に割り付ける。次に、最後に割り付けの対象となったローのデータ保持時間を参照して、タイマ８にリフレッシュ周期を設定することで実現できる。フラグおよびリフレッシュ周期の設定は、第１実施例で前述したフラグをセットする命令、即値命令、データ転送命令等をアドレス変換手段５６に組み込むことで実現できる。
【００５６】
このように、データ保持時時間の長いローから優先的に使用することでリフレッシュの回数を削減し、消費電力の削減と、リフレッシュとメモリアクセスとの競合によるメモリアクセス時間の増大を防ぐことができる。
【００５７】
なお、以上の第３実施例に示すような、ロー毎のデータ保持時間に着目して、データの配置を決定する方法を、前記第１実施例の、空間領域で最適化する方法、第２実施例の、時間領域で最適化する方法に併用することもできる。
なお、これらのコンパイラやオペレーティング・システムが動作する場所は、メモリの構造を知ることが可能である限り、この半導体回路の内部でも外部でも良い。
【００５８】
［第４実施例］
ＤＲＡＭにデータを記憶させる際に、データの重要度に応じてデータの配置を決定する方法について説明する。
たとえば、ＤＲＡＭに記憶させるデータとしては、通信パケットのような誤り訂正が可能なデータと、誤り訂正が不可能なデータとがある。
また、数値演算や制御用のデータのような値の誤りが許されないデータと、画像／音声データのような若干の値の誤りがあっても重大な不都合を引き起こすことがないデータとがある。
【００５９】
そこで、データの重要度に応じて記憶させるローを決定する。すなわち、誤り訂正が可能なデータや、値の誤りが許容されるデータをデータ保持時間が短いローに割り当てる。また、誤り訂正が不可能なデータや、値の誤りが許されないデータをデータ保持時間が長いローに割り当てる。このように、データの重要度に応じてデータを配置し、リフレッシュの周期を適度に長くすることで、リフレッシュの頻度を低下させることができる。
【００６０】
このデータの重要度に応じた配置の決定は、図１３に示すように、データの重要度を示す機能を持つ中間表記６０に対応したコンパイラによって実現できる。データの重要度は、例えば、重要度を示す型を設けるなどの手段で、プログラム中に記述できる。図１３に示すコンパイラのメモリ割り当て手段５９は、データ保持時間記憶手段９に記憶したロー毎のデータ保持時間を参照しながら、中間表記６０に対してデータの重要度に応じたデータの配置を行い、個々のデータの物理アドレスを決定し、中間表記６１を出力する。この中間表記６１は、コンパイル処理の最後の過程で命令列に変換される。
なお、このコンパイラが動作する場所は、メモリの構造を知ることが可能である限り、この半導体回路の内部でも外部でも良い。
【００６１】
［第５実施例］
通常のＤＲＡＭの特性として、各ローにおけるデータ保持時間は固定されたものではなく温度により変化する。すなわち、先に説明したように、温度が低下するとデータ保持時間が長くなる。一般に、汎用ＤＲＡＭのリフレッシュの間隔は最悪の動作条件を想定して、すなわち、高温の状態を想定して非常に短く設定される。しかしながら、常温ではデータ保持時間の実力値が長くなるために、高温時に合わせたリフレッシュの周期は、常温時のデータ保持時間の実力値に対して非常に短いものとなり、過剰にリフレッシュを行うことになる。
【００６２】
これにより、必要以上に電力を消費するだけでなく、リフレッシュとメモリアクセスとが競合する頻度が高くなるためにメモリアクセスの平均時間が長くなり、ＤＲＡＭ７と混載したロジック部３３の性能が抑制される。
【００６３】
そこで、図１４に示す実施例においては、ＤＲＡＭ７とロジック部３３とが混載された半導体回路の内部に温度検出手段５を設けて半導体回路の温度を検出し、温度に応じてＤＲＡＭコントローラ８のタイマレジスタ８ａを制御することにより、リフレッシュの周期を適切に設定する。
【００６４】
温度検出手段５は、実際にデータを記憶させるメモリセルと同じ温度特性を持つメモリセルのリーク電流をモニタする方法や、リングオシレータを用いる方法などで実現することができる（伊藤、”超ＬＳＩメモリ”、１９９４年、培風館）。
【００６５】
このように、温度を検出してリフレッシュの周期を設定しリフレッシュの頻度を削減することで、ＤＲＡＭ／ロジック混載ＬＳＩにおいて、不必要なリフレッシュの実行を削減し、消費電力の削減と、リフレッシュとメモリアクセスとの競合によるメモリアクセス時間の増大の抑制を両立することができる。
【００６６】
なお、以上の第５実施例に示すような、温度を検出してリフレッシュ周期を設定する方法を、前記第１実施例の、空間領域で最適化する方法、第２実施例の、時間領域で最適化する方法、第３及び第４実施例の、データ保持時間によりデータの配置を決定する方法に併用することもできる。
【００６７】
【発明の効果】
本発明によれば、下記の効果を奏する。
（１）必要なデータを記憶しているローのみをリフレッシュすることでリフレッシュの回数が減少するので、低消費電力化と、リフレッシュとＤＲＡＭアクセスとの競合が原因となるロジックの処理性能低下の抑制とが可能となる。
（２）記憶するデータの重要度に応じて書き込むローを設定するのでリフレッシュ周期を過度に短くする必要がなくなり、低消費電力化と、リフレッシュとＤＲＡＭアクセスとの競合が原因となるロジックの処理性能低下の抑制とが可能となる。
（３）温度に応じてリフレッシュの周期を設定するので、リフレッシュの周期を過度に短くする必要がなくなり、低消費電力化と、リフレッシュとＤＲＡＭアクセスとの競合が原因となるロジックの処理性能低下の抑制とが可能となる。
【図面の簡単な説明】
【図１】 本発明の半導体回路が適用された情報処理装置全体の構成を示すブロック図である。
【図２】 図１に示す主記憶ユニット４の内部構成を示すブロックである。
【図３】 ＤＲＡＭ７の内部構成を示すブロック図である。
【図４】 （ａ）は最適化前のデータの記憶位置とローの関係を示し、（ｂ）は最適化後のデータの記憶位置とローの関係を示している。
【図５】 第１実施例において、コンパイラでメモリ割り当てを行う場合の原理的な機能図である。
【図６】 第１実施例において、オペレーティングシステムでメモリ割り当てを行う場合の原理的な機能図である。
【図７】 第２実施例を説明するための図であり、（ａ）はＤＲＡＭにおける各データの生存期間を示すグラフ、（ｂ）はデータの生存期間を考慮せずに配置した場合を示す説明図、（ｃ）はロー毎のデータの生存期間を示すグラフ、（ｄ）は生存期間が近いデータ同士を同一のローに配置してＤＲＡＭに記憶させた場合を示す説明図、（ｅ）は各データＡ〜Ｈの配置を最適化した後のロー毎のデータの生存期間を示すグラフである。
【図８】 第２実施例において、コンパイラでメモリ割り当てを行う場合の原理的な機能図である。
【図９】 第２実施例において、オペレーティングシステムでメモリ割り当てを行う場合の原理的な機能図である。
【図１０】 第３実施例において、データ保持時間記憶テーブルを設けた実施例のブロック図である。
【図１１】 第３実施例において、コンパイラでメモリ割り当てを行う場合の原理的な機能図である。
【図１２】 第３実施例において、オペレーティングシステムでメモリ割り当てを行う場合の原理的な機能図である。
【図１３】 第４実施例において、コンパイラでメモリ割り当てを行う場合の原理的な機能図である。
【図１４】 温度検出手段とリフレッシュの周期を制御する手段を設けた第５実施例のブロック図である。
【符号の説明】
１ プロセッサ、２ バス、３ ＲＯＭ、４ 主記憶ユニット、５ 温度検出手段、６ Ｉ／Ｏ（入出力インターフェース）、７ ＤＲＡＭ、８ ＤＲＡＭ、８ａ タイマレジスタ、９ データ保持時間記憶手段、９ａ 記憶テーブル、１０行アドレス発生手段、１１ タイマ、１２ 行フラグ記憶部、１３ インターフェース（ｉ／ｆ）、１４ 制御信号線、１５ アドレス線、１６ データ線、１７ 入出力インターフェース、１８ 行デコーダ、１９ 列デコーダ、２０ メモリセル・アレイ、２１ ワード線、２１ａ〜２１ｅ、２２ センスアンプ、２３ ビット線、３３ ロジック部、４１ メモリ割り当て手段、４２，４３ 中間表記、４４ アドレス変換手段、４５ 仮想アドレス、４６ 物理アドレス、４７ メモリ割り当て手段、４８，４９ 中間表記、５０ アドレス変換手段、５１ 仮想アドレス、５２ 物理アドレス、５３ メモリ割り当て手段、５４，５５ 中間表記、５６ アドレス変換手段、５７ 仮想アドレス、５８ 物理アドレス、５９ メモリ割り当て手段、６０，６１ 中間表記
Claims (10)
- ＤＲＡＭのメモリセルアレイと、前記ＤＲＡＭのメモリセルアレイの各ロー毎にリフレッシュの実行の有無を設定するフラグと、前記ＤＲＡＭのメモリセルアレイに対するリフレッシュを制御するＤＲＡＭコントローラと、を有する半導体回路において、
複数のデータが同一のロー上で重ならないようにデータ間の組み合わせでデータを記憶するローの数が少なくなるようにコンパイラ又はオペレーティング・システムでメモリ割り当てを行う最適化処理により記憶したデータを前記ＤＲＡＭのローに配置してフラグを設定し、前記フラグが設定されたローに対してリフレッシュを行うことを特徴とする半導体回路の制御方法。 - ＤＲＡＭのメモリセルアレイと、前記ＤＲＡＭのメモリセルアレイの各ロー毎にリフレッシュの実行の有無を設定するフラグと、前記ＤＲＡＭのメモリセルアレイに対するリフレッシュを制御するＤＲＡＭコントローラと、を有する半導体回路において、
任意のデータについての最初の書き込みから最後の読み出しまでの生存期間がオーバーラップまたは近接しているデータ同士をコンパイラ又はオペレーティング・システムでメモリ割り当てを行う最適化処理により前記ＤＲＡＭの同一のローに配置して、データが最初に書き込まれてから最後に読み出されるまでの間だけ前記ローをリフレッシュすることを特徴とする半導体回路の制御方法。 - ＤＲＡＭのメモリセルアレイと、前記ＤＲＡＭのメモリセルアレイの各ロー毎のデータ保持時間を記憶するデータ保持時間記憶テーブルと、前記ＤＲＡＭのメモリセルアレイの各ロー毎にリフレッシュの実行の有無を設定するフラグと、前記ＤＲＡＭのメモリセルアレイに対するリフレッシュを制御するＤＲＡＭコントローラと、を有する半導体回路において、
前記ＤＲＡＭを使用するアプリケーションが必要とするメモリ容量を求め、予め求めた前記ＤＲＡＭの各ロー毎のデータ保持時間を記憶したテーブルを参照してデータ保持時間の長いローから順にコンパイラ又はオペレーティング・システムでメモリ割り当てを行う最適化処理により前記ＤＲＡＭにデータを記憶させ、データを記憶している前記ローの中の最もデータ保持時間の短いローに合わせてリフレッシュの周期を設定することを特徴とする半導体回路の制御方法。 - 前記ＤＲＡＭにデータ記憶する際に、データの重要度に応じてデータを所定のローに配置することを特徴とする請求項第３項記載の半導体回路の制御方法。
- 半導体回路の温度を検出し、温度に応じてＤＲＡＭに対するリフレッシュの周期を設定することを特徴とする請求項第１、２、３または４項に記載の半導体回路の制御方法。
- ＤＲＡＭのメモリセルアレイと、前記ＤＲＡＭのメモリセルアレイの各ロー毎にリフレッシュの実行の有無を設定するフラグと、前記ＤＲＡＭのメモリセルアレイに対するリフレッシュを制御するＤＲＡＭコントローラと、を有する半導体回路において、
複数のデータが同一のロー上で重ならないようにデータ間の組み合わせでデータを記憶するローの数が少なくなるようにコンパイラ又はオペレーティング・システムでメモリ割り当てを行う最適化処理により記憶したデータを前記ＤＲＡＭのローに配置する手段と、前記データを記憶した前記各ローに対してリフレッシュを行う手段とを備えたことを特徴とする半導体回路。 - ＤＲＡＭのメモリセルアレイと、前記ＤＲＡＭのメモリセルアレイの各ロー毎にリフレッシュの実行の有無を設定するフラグと、前記ＤＲＡＭのメモリセルアレイに対するリフレッシュを制御するＤＲＡＭコントローラと、を有する半導体回路において、
任意のデータについての最初の書き込みから最後の読み出しまでの生存期間がオーバーラップまたは近接しているデータ同士をコンパイラ又はオペレーティング・システムでメモリ割り当てを行う最適化処理により前記ＤＲＡＭの同一のローに配置する手段と、データが最初に書き込まれてから最後に読み出されるまでの間だけ前記ローをリフレッシュする手段とを備えたことを特徴とする半導体回路。 - ＤＲＡＭのメモリセルアレイと、前記ＤＲＡＭのメモリセルアレイの各ロー毎にリフレッシュの実行の有無を設定するフラグと、前記ＤＲＡＭのメモリセルアレイに対するリフレッシュを制御するＤＲＡＭコントローラと、を有する半導体回路において、
前記ＤＲＡＭを使用するアプリケーションが必要とするメモリ容量を求め、予め求めた前記ＤＲＡＭの各ロー毎のデータ保持時間を記憶したテーブルを参照してデータ保持時間の長いローから順にコンパイラ又はオペレーティング・システムでメモリ割り当てを行う最適化処理により前記ＤＲＡＭにデータを記憶させる手段と、データを記憶している前記ローの中の最もデータ保持時間の短いローに合わせてリフレッシュの周期を設定する手段とを備えたことを特徴とする半導体回路。 - 前記ＤＲＡＭに記憶する際に、データの重要度に応じてデータを所定のローに配置する手段を備えたことを特徴とする請求項第７項記載の半導体回路。
- 半導体回路の温度を検出し、温度に応じてＤＲＡＭに対するリフレッシュの周期を設定する手段を備えたことを特徴とする請求項第６，７，８または９項に記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15803398A JP4246812B2 (ja) | 1997-06-12 | 1998-06-05 | 半導体回路及びその制御方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-155125 | 1997-06-12 | ||
| JP15512597 | 1997-06-12 | ||
| JP15803398A JP4246812B2 (ja) | 1997-06-12 | 1998-06-05 | 半導体回路及びその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1166845A JPH1166845A (ja) | 1999-03-09 |
| JP4246812B2 true JP4246812B2 (ja) | 2009-04-02 |
Family
ID=15599113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15803398A Expired - Fee Related JP4246812B2 (ja) | 1997-06-12 | 1998-06-05 | 半導体回路及びその制御方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6446159B2 (ja) |
| EP (1) | EP0917152B1 (ja) |
| JP (1) | JP4246812B2 (ja) |
| KR (1) | KR100419462B1 (ja) |
| CN (1) | CN100336134C (ja) |
| DE (1) | DE69835794T2 (ja) |
| WO (1) | WO1998057332A1 (ja) |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2153455T3 (es) | 1995-08-04 | 2001-03-01 | Belle Gate Invest B V | Sistema de intercambio de datos que incluye unidades portatiles de procesamiento de datos. |
| CN1322430A (zh) | 1998-09-29 | 2001-11-14 | 太阳微系统公司 | 在话音上的数据叠加 |
| SE512773C2 (sv) * | 1998-10-28 | 2000-05-08 | Imsys Ab | Metod och anordning för kontroll/access av DRAM-minnen |
| JP4596715B2 (ja) | 1999-06-10 | 2010-12-15 | サン・マイクロシステムズ・インコーポレーテツド | 別個のメモリ領域におけるデータの組の種々のバージョンを記憶する配列及びメモリ内のデータの組を更新する方法 |
| AU1586500A (en) * | 1999-12-06 | 2001-06-12 | Sun Microsystems, Inc. | Computer arrangement using non-refreshed dram |
| KR100759257B1 (ko) | 1999-12-06 | 2007-09-17 | 선 마이크로시스템즈 인코포레이티드 | 비 리프레시 디램을 이용한 컴퓨터 장치 |
| CA2393642A1 (en) | 1999-12-07 | 2001-06-14 | Eduard Karel De Jong | Secure photo carrying identification device, as well as means and method for authenticating such an identification device |
| KR100693874B1 (ko) | 1999-12-07 | 2007-03-12 | 선 마이크로시스템즈 인코포레이티드 | 판독을 제어하는 마이크로프로세서를 포함한 컴퓨터 판독매체 및 이러한 매체와 통신하도록 설정된 컴퓨터 |
| US7828218B1 (en) | 2000-07-20 | 2010-11-09 | Oracle America, Inc. | Method and system of communicating devices, and devices therefor, with protected data transfer |
| JP2002056671A (ja) * | 2000-08-14 | 2002-02-22 | Hitachi Ltd | ダイナミック型ｒａｍのデータ保持方法と半導体集積回路装置 |
| WO2002032231A1 (en) * | 2000-10-19 | 2002-04-25 | Edens, Luppo | Protein hydrolysates |
| EP1233419A3 (fr) * | 2001-02-16 | 2006-04-19 | Koninklijke Philips Electronics N.V. | Procédé de rafraîchissement d'une mémoire dynamique |
| JP4212257B2 (ja) | 2001-04-26 | 2009-01-21 | 株式会社東芝 | 半導体集積回路 |
| JP4700223B2 (ja) * | 2001-05-18 | 2011-06-15 | 株式会社バッファロー | Ｄｒａｍ装置およびｄｒａｍ装置のリフレッシュ方法 |
| KR100413761B1 (ko) * | 2001-05-31 | 2003-12-31 | 삼성전자주식회사 | 온도와 공정에 따라 리프레시 사이클이 조절되는 반도체메모리 장치 및 방법 |
| KR100406555B1 (ko) * | 2001-06-29 | 2003-11-20 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 테스트 방법 |
| US6738861B2 (en) * | 2001-09-20 | 2004-05-18 | Intel Corporation | System and method for managing data in memory for reducing power consumption |
| US6603694B1 (en) * | 2002-02-05 | 2003-08-05 | Infineon Technologies North America Corp. | Dynamic memory refresh circuitry |
| WO2003098533A1 (en) * | 2002-05-16 | 2003-11-27 | United Parcel Service Of America, Inc. | Systems and methods for package sortation and delivery using radio frequency identification technology |
| US6990342B2 (en) * | 2002-08-29 | 2006-01-24 | Motorola, Inx. | Method and apparatus for cell reselection within a communications system |
| US6920523B2 (en) * | 2002-10-07 | 2005-07-19 | Infineon Technologies Ag | Bank address mapping according to bank retention time in dynamic random access memories |
| JP4194561B2 (ja) * | 2003-04-23 | 2008-12-10 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| US6876593B2 (en) * | 2003-07-01 | 2005-04-05 | Intel Corporation | Method and apparatus for partial refreshing of DRAMS |
| US7345940B2 (en) * | 2003-11-18 | 2008-03-18 | Infineon Technologies Ag | Method and circuit configuration for refreshing data in a semiconductor memory |
| CN100409365C (zh) * | 2003-12-05 | 2008-08-06 | 晶豪科技股份有限公司 | 伪静态随机存取存储器的数据刷新方法 |
| US7325090B2 (en) * | 2004-04-29 | 2008-01-29 | Sandisk Il Ltd. | Refreshing data stored in a flash memory |
| US7145823B2 (en) | 2004-06-30 | 2006-12-05 | Intel Corporation | Method and apparatus to implement a temperature control mechanism on a memory device |
| JP4786155B2 (ja) * | 2004-08-18 | 2011-10-05 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置のリフレシュ処理方法 |
| US8250296B2 (en) * | 2004-12-01 | 2012-08-21 | Dell Products L.P. | System and method for information handling system memory page mapping optimization |
| US7342841B2 (en) | 2004-12-21 | 2008-03-11 | Intel Corporation | Method, apparatus, and system for active refresh management |
| KR100803352B1 (ko) | 2006-06-12 | 2008-02-14 | 주식회사 하이닉스반도체 | 반도체 메모리의 리프레쉬 제어장치 및 방법 |
| US20080016272A1 (en) * | 2006-07-03 | 2008-01-17 | Stmicroelectronics Sa | Method of refreshing dynamic random access memory, in particular in standby mode and in active operating mode, and corresponding dynamic random access memory device, for example incorporated into a cellular mobile telephone |
| KR100832029B1 (ko) * | 2006-09-28 | 2008-05-26 | 주식회사 하이닉스반도체 | 온도 정보 출력 장치 및 그를 갖는 반도체 소자 |
| KR100832006B1 (ko) | 2006-09-29 | 2008-05-26 | 주식회사 하이닉스반도체 | 셀프리프레쉬 주기 생성장치를 구비하는 반도체메모리소자및 그의 구동방법 |
| JP5439788B2 (ja) * | 2008-10-03 | 2014-03-12 | 富士通株式会社 | コンピュータ装置、及びメモリ用途設定プログラム |
| US8030957B2 (en) | 2009-03-25 | 2011-10-04 | Aehr Test Systems | System for testing an integrated circuit of a device and its method of use |
| US8984217B2 (en) * | 2010-08-24 | 2015-03-17 | Qualcomm Incorporated | System and method of reducing power usage of a content addressable memory |
| JP5737753B2 (ja) | 2011-03-30 | 2015-06-17 | 日本電気株式会社 | ネットワーク装置、ネットワーク装置の管理方法、管理プログラム、パケットネットワークシステム |
| US20120272036A1 (en) * | 2011-04-22 | 2012-10-25 | Naveen Muralimanohar | Adaptive memory system |
| JP2014030110A (ja) * | 2012-07-31 | 2014-02-13 | Toshiba Corp | リコンフィギャラブル集積回路装置およびその書き込み方法 |
| CN104143355B (zh) * | 2013-05-09 | 2018-01-23 | 华为技术有限公司 | 一种刷新动态随机存取存储器的方法和装置 |
| US9336855B2 (en) * | 2013-05-14 | 2016-05-10 | Qualcomm Incorporated | Methods and systems for smart refresh of dynamic random access memory |
| CN104239220B (zh) * | 2013-06-13 | 2017-11-24 | 华为技术有限公司 | 存储器刷新处理方法和装置 |
| US9165668B1 (en) * | 2013-07-29 | 2015-10-20 | Western Digital Technologies, Inc. | Data retention monitoring using temperature history in solid state drives |
| CN103810126B (zh) * | 2014-01-27 | 2017-06-13 | 上海新储集成电路有限公司 | 混合dram存储器及降低该dram存储器刷新时功耗的方法 |
| EP3221987A1 (en) | 2014-11-21 | 2017-09-27 | Telefonaktiebolaget LM Ericsson (publ) | Signal processing apparatus and method |
| US10691572B2 (en) | 2017-08-30 | 2020-06-23 | Nvidia Corporation | Liveness as a factor to evaluate memory vulnerability to soft errors |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4172282A (en) * | 1976-10-29 | 1979-10-23 | International Business Machines Corporation | Processor controlled memory refresh |
| JPS60157353A (ja) * | 1984-01-26 | 1985-08-17 | Citizen Watch Co Ltd | プリンタ情報問い合せ通信方式とプリンタ |
| US4920489A (en) * | 1987-08-14 | 1990-04-24 | Cardiodata Inc. | Apparatus and method for solid state storage of episodic signals |
| JPH01290193A (ja) * | 1988-05-17 | 1989-11-22 | Pfu Ltd | Ｄｒａｍリフレッシュ制御方式 |
| EP0465050B1 (en) * | 1990-06-19 | 1997-09-03 | Dell Usa L.P. | A digital computer having a system for sequentially refreshing an expandable dynamic RAM memory circuit |
| US5276843A (en) * | 1991-04-12 | 1994-01-04 | Micron Technology, Inc. | Dynamic RAM array for emulating a static RAM array |
| JPH05242671A (ja) * | 1992-02-27 | 1993-09-21 | Toshiba Corp | Ｄｒａｍリフレッシュ装置 |
| JP2546161B2 (ja) * | 1992-07-22 | 1996-10-23 | 日本電気株式会社 | ダイナミック型メモリ装置 |
| JP2546138B2 (ja) * | 1993-05-17 | 1996-10-23 | ティアック株式会社 | ディスク駆動装置 |
| US6085283A (en) * | 1993-11-19 | 2000-07-04 | Kabushiki Kaisha Toshiba | Data selecting memory device and selected data transfer device |
| JPH09306164A (ja) * | 1996-05-13 | 1997-11-28 | Internatl Business Mach Corp <Ibm> | メモリ・リフレッシュ・システム |
| US5907857A (en) * | 1997-04-07 | 1999-05-25 | Opti, Inc. | Refresh-ahead and burst refresh preemption technique for managing DRAM in computer system |
| US6094704A (en) * | 1997-06-17 | 2000-07-25 | Micron Technology, Inc. | Memory device with pipelined address path |
-
1998
- 1998-06-05 JP JP15803398A patent/JP4246812B2/ja not_active Expired - Fee Related
- 1998-06-08 WO PCT/JP1998/002543 patent/WO1998057332A1/ja active IP Right Grant
- 1998-06-08 DE DE69835794T patent/DE69835794T2/de not_active Expired - Lifetime
- 1998-06-08 EP EP98923184A patent/EP0917152B1/en not_active Expired - Lifetime
- 1998-06-08 KR KR10-1999-7001225A patent/KR100419462B1/ko not_active IP Right Cessation
- 1998-06-08 US US09/242,049 patent/US6446159B2/en not_active Expired - Lifetime
- 1998-06-08 CN CNB988009846A patent/CN100336134C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| WO1998057332A1 (fr) | 1998-12-17 |
| EP0917152A4 (en) | 2000-09-06 |
| KR100419462B1 (ko) | 2004-02-19 |
| US6446159B2 (en) | 2002-09-03 |
| US20020004882A1 (en) | 2002-01-10 |
| JPH1166845A (ja) | 1999-03-09 |
| EP0917152B1 (en) | 2006-09-06 |
| CN100336134C (zh) | 2007-09-05 |
| KR20000068150A (ko) | 2000-11-25 |
| EP0917152A1 (en) | 1999-05-19 |
| DE69835794D1 (de) | 2006-10-19 |
| DE69835794T2 (de) | 2007-09-13 |
| CN1234901A (zh) | 1999-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4246812B2 (ja) | 半導体回路及びその制御方法 | |
| KR101158982B1 (ko) | 메모리 영역을 선택하는 방법, 회로, 및 시스템 | |
| EP3433860B1 (en) | Fine granularity refresh | |
| US6920523B2 (en) | Bank address mapping according to bank retention time in dynamic random access memories | |
| US7590021B2 (en) | System and method to reduce dynamic RAM power consumption via the use of valid data indicators | |
| WO2008144609A1 (en) | Methods, circuits, and systems to select memory regions | |
| US11669274B2 (en) | Write bank group mask during arbitration | |
| US11222685B2 (en) | Refresh management for DRAM | |
| JP2005302250A (ja) | 半導体装置 | |
| EP4214709A1 (en) | Refresh management list for dram | |
| US7333388B2 (en) | Multi-port memory cells | |
| EP3553662A1 (en) | Intergral post package repair | |
| US20240112722A1 (en) | Directed refresh management for dram | |
| JP3155840B2 (ja) | マイクロプロセッサ | |
| JPH09251775A (ja) | メモリ制御装置およびメモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050603 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050603 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050603 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050603 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080421 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080502 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080701 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081212 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090109 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120116 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130116 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |