WO1998057332A1 - Circuit a semiconducteur et procede de commande de ce dernier - Google Patents

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WO1998057332A1
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dram
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Inventor
Koji Kai
Taku Ohsawa
Kazuaki Murakami
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Matsushita Electric Industrial Co., Ltd.
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    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Definitions

  • the present invention relates to a semiconductor circuit and a method of controlling the same, and more particularly to a semiconductor circuit and a method of controlling the same which can increase a refresh interval of a DRAM.
  • the memory element (memory cell) of DRAM is made of a capacitor, and each individual memory element (memory cell) is small, and the chip area is significantly reduced compared to mounting SRAM (Static RAM). While it has the advantage of being able to do so, it has the disadvantage that charge stored in data is discharged over time and data is lost. Therefore, it is necessary to maintain the memory.
  • each memory cell of a DRAM is arranged in a matrix, and the data stored in each memory cell is read all at once for each unit (row), detected by a sense amplifier, and the value is read. A series of operations to write to a memory cell is called refresh.
  • the above method 1 is the shortest in the DRAM in the normal operation mode.
  • the problem of power consumption is not solved in the normal operation mode because the refresh cycle is adjusted to the memory cell having the data retention time of.
  • Method 2 does not deal with variations in data retention time.
  • the aim is to dramatically improve the processing performance of the mouthpiece by combining DRAM and logic on a single chip with a high memory bandwidth. That is.
  • the conflict between the refresh and the DRAM access performed by the logic increases the time required for DRAM access. This is an important issue along with electrification.
  • a first object of the present invention is to reduce the number of times of refreshing by refreshing only a memory storing necessary data in a semiconductor circuit, particularly an LSI in which DRAM and logic are mixed.
  • the goal is to achieve both low power consumption and suppression of logic performance degradation caused by increased access time due to contention between refresh and DRAM access.
  • a second object of the present invention is to determine a row in which data is stored in accordance with the importance of data, thereby ensuring that important data is retained without excessively shortening the refresh cycle. Is to do so.
  • a third object of the present invention is to perform refresh at an appropriate cycle according to the temperature, thereby achieving both low power consumption and suppression of a decrease in processing performance of a mouthpiece.
  • the present invention provides a control method of a semiconductor circuit having a DRAM, wherein in the control method, data obtained by combining data rows so as to reduce the number of rows is stored. And refreshing is performed for each of the mouths storing data.
  • Another method for achieving the first object is a method of controlling a semiconductor circuit having a DRAM, wherein a period from the first write to the last read of arbitrary data is overlapped or close to each other.
  • DRA The row is refreshed only from the time when data is first written to the time when data is read last-by being arranged in the same manner as in (1).
  • -A method for achieving the first and second objects is as follows: a method of controlling a semiconductor circuit having a DRAM; By referring to the table storing the data retention time for each mouth of the DRAM, the data retention time is long, and the data is stored in the DR-AM in order from the mouth, and the data is stored.
  • the refresh cycle is set in accordance with the row having the shortest data retention time among the rows.
  • the data when storing data in the DRAM, the data can be arranged in a predetermined row according to the importance of the data.
  • the method for achieving the third object is characterized in that in each of the above methods, the temperature of the semiconductor circuit is detected, and the refresh cycle for DRAM is set according to the temperature.
  • a semiconductor circuit for achieving the first object comprises: means for arranging combined data in each row of the DRAM such that the number of rows for storing data is reduced; and each of the ports for storing data. And means for performing a refresh for one.
  • the other semiconductor circuit for achieving the first object is to combine data in which the period from the first writing to the last reading of 20 data overlaps or is close to each other for any data. Means for locating in the same row, and means for refreshing said row only from the time data is first written until the last read.
  • the semiconductor circuit for achieving the first and second objects obtains a memory capacity required for an application that uses DRAM 25, and obtains a data retention time for each port of the DRA-M obtained in advance.
  • Means can be provided for arranging data in predetermined rows accordingly.
  • the semiconductor circuit for achieving the third object includes, in each of the semiconductor circuits, means for detecting a temperature of the 5 semiconductor circuit and setting a refresh cycle for the DRAM according to the temperature.
  • FIG. 1 is a block diagram showing the configuration of the entire information processing apparatus to which the semiconductor circuit of the present invention is applied.
  • FIG. 2 is a block diagram showing the internal configuration of the main storage unit 4 shown in FIG.
  • FIG. 3 is a block diagram showing the internal configuration of the DRAM 7. As shown in FIG.
  • Fig. 4 (a) shows the relationship between the data storage location and the row before optimization, and (b) shows the relationship between the data storage location and the row after optimization.
  • Fig. 5 shows the principle of memory allocation by the compiler in the first embodiment. -Typical functional diagram.
  • FIG. 6 is a functional diagram of the principle in the case where memory allocation is performed by the operating system in the first embodiment.
  • FIG. 7 is a diagram for explaining the second embodiment, (a) is a graph showing the lifetime of each of the 5 data in DRAM, (b) is arranged without considering the data lifetime- Explanatory diagram showing the case, (c) is a graph showing the lifetime of data for each row, and (d)-shows the case where data with similar lifetimes are arranged in the same row and stored in DRAM.
  • FIG. 4E is a graph showing the data lifetime for each row after optimizing the arrangement of the data A to H.
  • FIG. 8 is a principle-function diagram in the case where memory allocation is performed by a compiler in the second embodiment.
  • FIG. 9 is a functional diagram showing the principle in the case where memory allocation is performed by the operating system in the second embodiment.
  • FIG. 10 is a block diagram of Embodiment 15 in which a data holding time storage table is provided in the third embodiment.
  • FIG. 11 is a basic functional diagram when memory allocation is performed by a compiler in the third embodiment.
  • FIG. 12 is a principle functional diagram in the case where memory allocation is performed by the operating system in the third embodiment.
  • FIG. 13 is a principle functional diagram when memory allocation is performed by a compiler in the fourth embodiment.
  • FIG. 14 is a block diagram of a fifth embodiment provided with a temperature detecting means and a means for controlling a refresh cycle.
  • FIG. 1 is a block diagram showing the configuration of the entire information processing apparatus to which the semiconductor circuit of the present invention is applied.
  • the processor 1, the ROM 3, the main storage unit-4, the temperature detecting means 5, the IZO (input / output interface) 6, etc. are connected.
  • the main storage unit 4 has a DRAM 7 for storing data, a DRAM controller 8 for controlling writing and reading for the DRAM 7, and a data holding for storing a data holding time in each of the DRAM 7-.
  • the logic unit 33 refers to a non-memory circuit such as a logic circuit, and the fifth part includes the processor 1 and the I / O 06.
  • FIG. 2 is a block diagram showing the internal configuration of the main storage unit 4 shown in FIG.
  • Main-DRAM controller 8 in storage unit 4 has a row address of DRAM 7-a row address generating means 10 for generating, a timer 11 for determining a timing for generating a row address-refresh in DRAM 7
  • a row flag storage unit 12 is provided for setting a row to be subjected to the operation.
  • the DRAM 7 is connected to the bus 2 via an interface (iZf) 13.
  • the DRAM controller 8 is mounted on the chip in the LSI with the embedded DRAMZ logic, and always controls refreshing etc. irrespective of the DRAM operation mode.
  • the row address generating means 10 outputs a refresh address and updates the address of the port.
  • the row flag 12 has a flag corresponding to each row of the DRAM.
  • • 8 refers to the value of the flag corresponding to the row indicated by the row address generating means 10 and refreshes only when the value of the 25 flag is set to perform refresh.
  • the predetermined time for example, a time obtained by dividing the data holding time by the number of words is used.
  • This DRAM controller 8 provides access to DRAM via bus 2. -It also has a function to arbitrate conflict between access and refresh.
  • the processor 1 and-the DRAM 7 in the main memory unit 4 may have a path for connecting without passing through the bus 2-. In this case, the DRAM controller 8 also arbitrates access to the DRAM through this route and arbitration between the refresh and the conflict.
  • FIG. 3 is a block diagram showing the internal configuration of the DRAM 7.
  • a control signal line 14 to which a control signal for controlling writing / reading is supplied, an address line 15 to which an (A + B) -bit address signal is supplied, and a data line to which data is supplied 1-6 are connected to I / O interface 17.
  • the (A + B) -bit address- is separated into an A-bit row address (mouth address 0) and a B-bit column address (column address) in the I / O interface 17, and the A-bit row -The address is supplied to the row decoder 18 and the B-bit column address is supplied to the column decoder 1-9.
  • Memory cell 24 is arranged near the intersection of word line 21 and bit line 23.
  • the output of the row decoder 18 is supplied to the selected word line 21 in the memory cell array 20 and the data of the memory cell in the selected row is supplied to 2 B bit lines 23.
  • the data is further amplified by the sense amplifier 22 and the data on the bit line selected by the column decoder 19 is output to the outside of the main storage unit 4.
  • the size of the space of the column address and the number of bit lines-match, and the minimum size of data that can be accessed at one time is 1 bit.
  • the size of the data that can be accessed at a time may be either a predetermined value or a value determined at every access by the size designation signal included in the control signal-14.
  • the space size of the column address may be smaller than the number of bit lines.
  • the minimum size of data that can be accessed at a time is:-The number of bit lines divided by the space of the column address.
  • FIG. 4 (a) shows the relationship between data storage location and mouth-when data layout is not optimized.
  • the positions indicated by the circles indicate the positions where the data is written, and the oval indicates the unit of individual data.
  • Figure 4 (a) shows an example where the data allocation position in the address space is randomly determined. In this example, data is written to each of five consecutive rows.
  • the data arrangement is determined so that multiple data do not overlap on the same mouth-while reducing the number of rows that store data- I do.
  • the method of determining the combination of data to be assigned to each row, with the aim of minimizing the number of words, can be solved as a combinatorial optimization problem.
  • rows 21a and 21d to which data is assigned are indicated by bold lines, and ports 2lb, 21c and 21e to which data are not assigned are indicated by thin lines.
  • Each field of the row flags 1 and 2 corresponds to each bit of the DRAM, and the DRAM controller 8 performs a refresh for each bit according to the value of the flag set in the row flags 1 and 2. Judgment is performed, and a flag is set so that refresh is performed.
  • Each of the row flags 1 and 2 can be realized by one bit (on / off).
  • -A a method performed by the former compiler, as shown in Fig. 5, memory allocation means 41, which is one function of the compiler, -Perform allocation optimization.
  • memory allocation means 41 which is one function of the compiler, -Perform allocation optimization.
  • the optimization processing of the combination between data is performed so that the number of mouths to which data is actually allocated is minimized. Do and determine the relative-address of the individual data.
  • the flag corresponding to the row that stores the data is set.
  • the intermediate notation 4-3 is converted to an instruction sequence at the end of the compilation process.
  • Examples of the method of actually setting the flag include a method of automatically setting / resetting an accessed flag, a method of setting a value with an immediate value instruction or a data transfer instruction, and the like. There is.
  • the layout of pages is determined so that the number of pages, that is, the number of ports for arranging data, is minimized, while limiting the number of words and the number of memory cells per row as a memory structure.
  • the row flag 1 2 5 setting is as follows: the instruction to set the flag, the immediate instruction, the data transfer instruction, etc., described above-should be incorporated into the means 43 to set the row flag that actually maps the data. Can be realized.
  • FIG. 7 (a) is a graph showing the lifetime of each of the data A to H stored in the DRAM.
  • FIG. 7 (c) is a diagram in which the lifetime of each data of Fig. 7 (a) is arranged for each mouth. For example, since mouth R1 stores data B, C, and F, it always refreshes row R1 while at least one of data B, C ;, -F is alive. There is a need.
  • FIG. 7 (e) is a graph showing the lifetime of data for each row after the write position of each of the data A to H is changed.
  • Each field of row flags 1 and 2 corresponds to each bit of DRAM, and DRAM-Controller 8 controls the refresh for the corresponding row 5 only when the flag is set to perform refresh. .
  • Each of the row flags 1 and 2 can be realized by -1 bit (ON / OFF).
  • the number of mouths and the number of mouths as a memory structure Determine the layout of the pages so that at least one page-minimizes the sum of the lifetimes of every row 20-for each row where at least 20 live cells are constrained.
  • the lifespan of each page is given by the life of at least one data contained in each page.
  • the compiler assigns data to each page, it analyzes the life of each data. You can ask for it-you can.
  • the flag setting instruction, the immediate instruction, and the data transfer described above in the first embodiment are set so that the flag is set when the page is allocated in the physical memory, and the flag is reset when the physical memory is released. This can be realized by incorporating an instruction or the like into the address conversion means 5-0.
  • the rows storing the data are refreshed for the duration of the data-unnecessary refresh -Reduces the number of executions of memory, reduces power consumption, and prevents an increase in memory access time due to competition between refresh and memory access.
  • a plurality of mouths of the DRAM 7-Data holding time tr O to tr 7 is stored for each mouth of R 0 to R 7.
  • -Time storage table 9a is provided.
  • the storage table 9a corresponds to the data holding time storage means 9 shown in Fig. 1 and can be implemented by a writable device such as a PR ⁇ M, EPROM, FLASH memory, or FPGA. it can.
  • Table 9a stores, for each row, the data retention time of the memory cell having the shortest data retention time among all the memory cells included in each row.
  • Data retention time is measured during DRAM testing. This measurement result is stored in the storage table 9a.
  • the information to be stored in the data retention time storage table 9a may be time itself or a value obtained by ranking and coding time. -When ranking, there is an advantage that the size of the table is reduced.
  • each field of the row flags 1 and 2 corresponds to each bit of the DRAM, and the DRAM-controller 8 determines whether or not to refresh each row according to the value of the flag set in the row flags 1 and 2.
  • the refresh control is performed for the mouthpiece whose flag is set to perform the refresh.
  • Each of the row flags 1 and 2 can be realized by 1 bit (on Z off).
  • the memory allocation means 53 which is a function of the compiler, performs optimization processing of memory-allocation with respect to the intermediate notation 54.
  • allocating data to memory refer to the value stored in the storage tape 9a, and limit the number of mouths and the number of memory cells per mouth as a memory structure.
  • a physical-address corresponding to a row with a long data retention time is preferentially subjected to data allocation.
  • the data retention time of the last row to be allocated refer to the refresh
  • the address translation means 56 maps the image represented by the virtual address 57 to the physical address 58.
  • data to be stored in the DRAM includes data that can be corrected incorrectly, such as communication packets, and data that cannot be corrected.
  • the position to be stored is determined according to the importance of the data. That is, data that can be erroneously re-corrected or data in which a value error is allowed is assigned to a row with a shorter data retention time. In addition, data that cannot be corrected or data whose value is not allowed-are assigned to rows with long data retention time. In this way, by arranging the data according to the-importance of the data and making the refresh cycle appropriately long,
  • the determination of the arrangement according to the importance of the data can be realized by a compiler that supports the intermediate notation-which has the function of indicating the-importance of the data.
  • the importance of the data can be determined by the professional • Can be described in a gram.
  • the memory allocating means 59 of the compiler shown in FIG. 13 refers to the data retention time of each mouth stored in the data retention time storage means 9 while referring to the data retention time.
  • the data is arranged according to the data, the physical address of each individual data is determined, and the intermediate notation 61 is output. This intermediate notation 651 is converted into an instruction sequence in the last step of the compilation process.
  • the data retention time at each mouth is not fixed but changes with temperature. That is, as described above, the data retention time becomes longer as the temperature drops.
  • the refresh interval of a general-purpose DRAM is set very short assuming the worst operating conditions, ie, assuming a high temperature condition.
  • the actual value of the data retention time becomes longer-so the refresh cycle adjusted at high temperatures is very short compared to the actual value of the data retention time at room temperature, resulting in excessive refresh. Will be done. -This not only consumes more power than necessary, but also increases the average time of memory access due to the frequency of contention between refresh and memory. Performance is suppressed.
  • the temperature detection means 5 is provided inside the semiconductor circuit in which the DRAM 7, the logic section 33 and the power 20 are mixed, and the temperature of the semiconductor circuit is detected. Control the timer register 8a of the DRAM controller 8 accordingly-to set the refresh cycle appropriately.
  • the temperature detecting means 5 can be realized by a method of monitoring a leak current of a memory cell having the same temperature characteristic as a memory cell actually storing data, a method of using a ring oscillator, or a method of 25 (Ito, "Ultra LSI Memory", 1994, Bai-fukan).
  • the method of detecting the temperature and setting the refresh cycle as shown in the fifth embodiment described above is the same as the method of optimizing in the spatial domain of the first embodiment and the method of optimizing in the time domain of the second embodiment.
  • the optimization method can be used in combination with the method of deciding the arrangement of the data according to the data retention time in the third and fourth embodiments.

Landscapes

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  • Memory System (AREA)

Description

- 明 細 書
- 半導体回路及びその制御方法
- 技術分野
5 本発明は、 半導体回路及びその制御方法に関し、 特に、 DRAMのリフレツ - シュの間隔を長くできるようにした半導体回路及びその制御方法に関するもの - である。
- 背景技術
0 半導体の高集積化に伴い、 プロセッサやメモリ、 その他の回路を 1チップに
• 集積することが可能になってきた。 また、 プロセッサ等のロジックと DRAM - (Dy n am i c RAM) とを 1チップに混載可能なプロセスの技術が進歩 - し、 メモリとして DRAMを実装することが可能になってきた。
- DRAMの記憶素子（メモリセル）はコンデンサで作られており、 個々の記憶 5 素子（メモリセル）が小さく、 SRAM (S t a t i c RAM) を実装するの - に対してチップの面積を大幅に削減できる長所を持つ一方で、 データとして記 - 憶している電荷が、 時間が経過するにつれて放電し、 データが失われる短所が - ある。 そこで、 記憶を保持する作業が必要になる。 一般に DRAMの各メモリ - セルはマトリクス状に配置されており、各メモリセルに記憶しているデータを、 0 口一（行）毎に一斉に読み出してセンスアンプで検出し、 その値を読み出したメ - モリセルに書き込む、 一連の動作をリフレッシュと呼ぶ。
- また、 リフレッシュ動作中は、 DRAM外部からの読み出し 書き込みを行 - うことはできない。 このリフレッシュの制御は、 DRAM外部から読み出し - 書き込みが可能な通常動作モードでは D RAM外部の D RAMコントロ一ラが 25 行い、 バッテリバックアップ時などのデータ保持モードでは DRAM内部のリ - フレッシュ制御回路が行う。 このデータ保持モードでは、 DRAM外部からの - 読み出し/書き込みは受け付けられない。
- ここで、 ロジックとメモリとを混載することで新たに問題が生じる。 - それは、 従来ロジックとメモリとが別個であったため D R AM単体としての - 発熱は小さかったものが、 1チップ化することによりチップ単体の消費電力が - ロジックとメモリの総和となり、 チップの発熱が大きくなる点である。例えば、 - 周囲温度が 2 5 ° Cから 7 0 ° Cに上昇すると D R AMのメモリセルに蓄えた 5 電荷のリーク電流が 3 0倍になるために、 リフレッシュも 1ノ 3 0の時間間隔 - で行う必要がある （伊藤、" 超 L S Iメモリ"、 培風館）。 汎用 D R AMを用い - るシステムでは、 最悪の動作環境条件を想定して、 短い周期でリフレッシュを - 行うために、 通常の温度では過剰な頻度でリフレッシュを行っている。
- また、 D R AM内の各メモリセルのデータ保持時間の間には大きなバラツキ0 があり、 個々の D R AMに含まれるデータ保持時間の短いメモリセルの数は非 - 常に少ない （岩田他、" 超低保持電流 D R AMを実現するための回路技術"、 電 - 子情報通信学会技術報告、 I C D 9 5— 5 0 ) にも関わらず、 リフレッシュは . 全ての口一に対し同じ周期で行われている。 これは、 データ保持時間の実力が - 小さいメモリセルを含まない、 多くのローに対して過剰な頻度のリフレッシュ 5 を行うことになる。
- さらに、 保持しているデータがロジックにとって必要であるか否かに関わら - ず、 全ての口一がリフレッシュの対象となっている。 しかし、 必要なデータの - みを記憶出来れば良く、不要なデータに対するリフレッシュを行う必要もない。 - このようにリフレッシュを過剰に行うことは、 電力を無駄に消費する問題を 0 引き起こす。
- そこで、 リフレッシュの回数を削減する手段が検討されている。 汎用 D R A - Mのデータ保持モードにおいて低消費電力化を図る技術として、 温度に応じた - リフレッシュ周期でセルフリフレッシュを行う手法 1 (特開平 6— 2 1 5 5 6 - 1号） がある。 また汎用 D R AMの通常動作モードで低消費電力化を図る技術 25 として、 メモリ領域毎に存在するフラグにより、 電源の供給やリフレッシュ動 - 作の有無を制御する手法 2 (特開平 5— 3 2 4 1 4 0号公報、 米国特許第 5 4 - 6 9 5 5 9号明細書） などがある。
- しかしながら、 上述した手法 1は、 通常動作モード時では D R AM内で最短 のデ一タ保持時間を持つメモリセルにリフレッシュの周期を合わせるため、 通 常動作モードでは消費電力の問題が解決されない。 また、 手法 2はデータ保持 時間のバラツキには対応していない。
さらに重要な点は、 D R AMZロジック混載 L S Iでは、 D R AMとロジッ クとを 1チップ上で高メモリバンド幅で結合することで、 口ジック部の処理性 能を飛躍的に向上させる狙いを持つことである。 このような L S Iにおいて、 リフレッシュと、 ロジックが行う D R AMアクセスとが競合することで、 D R A Mアクセスに要する時間が長くなるために口ジックの処理能力が抑制される 問題を解決することは、 低消費電力化と並ぶ重要な課題である。
0 本発明の第 1の目的は、 半導体回路、 特に D R AMとロジックとを混載した L S Iにおいて、 必要なデ一タを記憶している口一のみをリフレッシュするこ とでリフレッシュの回数を削減し、 低消費電力化と、 リフレッシュと D R AM アクセスとの競合によるアクセス時間増大が原因となるロジックの性能低下の 抑制を両立することである。
5 本発明の第 2の目的は、 データの重要度に応じてデータを記憶するローを決 定することにより、 リフレッシュ周期を過度に短くすることなく重要なデータ の保持を確実に行うことができるようにすることである。
本発明の第 3の目的は、 温度に応じた適切な周期でリフレッシュを行い、 低 消費電力化と口ジックの処理性能低下の抑制を両立することである。
0
- 発明の開示
- 前記第 1の目的を達成するため、 本発明は、 D R AMを有する半導体回路の - 制御方法において、 データを記憶するローの数が少なくなるように組み合わせ - たデータを前記 D R AMの各ローに配置して、 データを記憶した前記各口一に5 対してリフレッシュを行うことを特徴とする。
- 前記第 1の目的を達成するための他の方法は、 D R AMを有する半導体回路 - の制御方法において、 任意のデータについての最初の書き込みから最後の読み - 出しまでの期間がオーバーラップまたは近接しているデータ同士を前記 D R A - Μの同一の口一に配置して、 データが最初に書き込まれてから最後に読み出さ - れるまでの間だけ前記ローをリフレッシュすることを特徴とする。
- 前記第 1および第 2の目的を達成するための方法は、 D R AMを有する半導 - 体回路の制御方法において、 前記 D R AMを使用するアプリケーションが必要 5 とするメモリ容量を求め、 予め求めた前記 D R AMの各口一毎のデータ保持時 - 間を記憶したテ一ブルを参照してデータ保持時間の長レ、口一から順に前記 D R - AMにデータを記憶させ、 データを記憶している前記ローの中の最もデータ保 - 持時間の短いローに合わせてリフレッシュの周期を設定することを特徴とす - る。
0 この方法において、 前記 D R AMにデータ記憶する際に、 データの重要度に - 応じてデータを所定のローに配置することができる。
- 前記第 3の目的を達成するための方法は、 前記の各方法において、 半導体回 - 路の温度を検出し、 温度に応じて D R AMに対するリフレッシュの周期を設定 - することを特徴とする。
15 前記第 1の目的を達成するための半導体回路は、 データを記憶するローの数 - が少なくなるように組み合わせたデータを D R A Mの各ローに配置する手段 - と、 データを記憶した前記各口一に対してリフレッシュを行う手段とを備えた - ことを特徴とする。
• 前記第 1の目的を達成するための他の半導体回路は、 任意のデータについて 20 の最初の書き込みから最後の読み出しまでの期間がオーバ一ラップまたは近接 ' しているデータ同士を前記 D R AMの同一のローに配置する手段と、 データが - 最初に書き込まれてから最後の読み出されるまでの間だけ前記ローをリフレツ - シュする手段とを備えことを特徴とする。
- 前記第 1および第 2の目的を達成するための半導体回路は、 D R AMを使用 25 するアプリケーションが必要とするメモリ容量を求め、 予め求めた前記 D R A - Mの各口一毎のデータ保持時間を記憶したテーブルを参照してデータ保持時間 - の長い口一から順に前記 D R AMにデータを記憶させる手段と、 データを記憶 - している前記ローの中の最もデータ保持時間の短いローに合わせてリフレツシ - ュの周期を設定する手段とを備えたことを特徴とする。
- この半導体回路において、 前記 DRAMに記憶する際に、 データの重要度に
- 応じてデータを所定のローに配置する手段を備えることができる。
- 前記第 3の目的を達成するための半導体回路は、前記各半導体回路において、 5 半導体回路の温度を検出し、 温度に応じて DRAMに対するリフレッシュの周 - 期を設定する手段を備えたことを特徴とする。
- 本発明によれば、 下記の効果を奏する。
- ( 1 ) 必要なデータを記憶している口一のみをリフレッシュすることで
' リフレッシュの回数が減少するので、 低消費電力化と、 リフレッシュと DRA0 Mアクセスとの競合が原因となる口ジックの処理性能低下の抑制とが可能とな - る。
- (2) 記憶するデータの重要度に応じて書き込むローを設定するのでリフレツ - シュ周期を過度に短くする必要がなくなり、 低消費電力化と、 リフレッシュと
• D R AMアクセスとの競合が原因となるロジックの処理性能低下の抑制とが可 5 能となる。
- (3) 温度に応じてリフレッシュの周期を設定するので、 リフレッシュの周期 - を過度に短くする必要がなくなり、 低消費電力化と、 リフレッシュと DRAM - アクセスとの競合が原因となる口ジックの処理性能低下の抑制とが可能とな - る。
0
図面の簡単な説明
図 1は本発明の半導体回路が適用された情報処理装置全体の構成を示すプロ ック図である。
図 2は図 1に示す主記憶ュニット 4の内部構成を示すブロックである。
25 図 3は DRAM 7の内部構成を示すブロック図である。
図 4 (a) は最適化前のデータの記憶位置とローの関係を示し、 （b) は最 適化後のデ一タの記憶位置とローの関係を示している。
図 5は第 1実施例において、 コンパイラでメモリ割リ当てを行う場合の原理 - 的な機能図である。
- 図 6は第 1実施例において、 オペレーティングシステムでメモリ割り当てを - 行う場合の原理的な機能図である。
- 図 7は第 2実施例を説明するための図であり、 （ a ) は D R AMにおける各 5 データの生存期間を示すグラフ、 （b ) はデータの生存期間を考慮せずに配置 - した場合を示す説明図、 （c ) はロー毎のデータの生存期間を示すグラフ、 （d ) - は生存期間が近いデータ同士を同一のローに配置して D R A Mに記憶させた場 - 合を示す説明図、 （e ) は各データ A〜Hの配置を最適化した後のロー毎のデ - ータの生存期間を示すグラフである。
0 図 8は第 2実施例において、 コンパイラでメモリ割り当てを行う場合の原理 - 的な機能図である。
- 図 9は第 2実施例において、 オペレーティングシステムでメモリ割り当てを - 行う場合の原理的な機能図である。
- 図 1 0は第 3実施例において、 データ保持時間記憶テーブルを設けた実施例 15 のブロック図である。
- 図 1 1は第 3実施例において、 コンパイラでメモリ割り当てを行う場合の原 - 理的な機能図である。
- 図 1 2は第 3実施例において、 オペレーティングシステムでメモリ割り当て - を行う場合の原理的な機能図である。
20 図 1 3は第 4実施例において、 コンパイラでメモリ割り当てを行う場合の原 - 理的な機能図である。
- 図 1 4は温度検出手段とリフレッシュの周期を制御する手段を設けた第 5実 - 施例のブロック図である。
25 発明を実施するための最良の形態
- 図 1は、 本発明の半導体回路が適用された情報処理装置全体の構成を示すブ - ロック図である。 バス 2を介して、 プロセッサ 1、 R O M 3、 主記憶ユニット - 4、 温度検出手段 5、 I Z O (入出力インターフェース） 6等が接続している。 - 主記憶ユニット 4には、 データを格納するための DRAM 7、 DRAM 7に対 - する書き込み及び読み出しの制御を行う DRAMコントローラ 8、 DRAM 7 - の各口一におけるデータ保持時間を記憶するデータ保持時間記憶手段 9が含ま - れている。 ここで、 ロジック部 33は論理回路等の非メモリ回路を指し、 その 5 中には、 前記プロセッサ 1や Iノ06等が含まれる。
- 図 2は、 図 1に示す主記憶ユニット 4の内部構成を示すブロックである。 主 - 記憶ユニット 4内の DRAMコントローラ 8には、 DRAM 7の行アドレスを - 発生する行アドレス発生手段 10、 行アドレスを発生するタイミングを決定す - るためのタイマ 1 1、 DRAM7の中でリフレッシュを行う対象となる行を設 0 定する行フラグ記憶部 1 2を備えている。 この DRAM7は、 インタ一フエ一 - ス （ i Zf ) 1 3を介してバス 2に接続されている。
• DRAMコントローラ 8は、 D RAMZロジック混載 L S Iではチップ内に - 1つ実装され、 DRAMの動作モードに依らず、 常にリフレッシュ等の制御を - 行う。
5 従来のロジックと DRAMとがプリント基板上で結合されたシステムでは、 - DRAMの外部と内部に別個にリフレッシュを行う回路が存在し、 DRAMの - 動作モード （通常動作モード/スリープモード） に応じて、 それぞれの稼働す - る時期が異なる点が、 DRAMZロジック混載 L S Iにおける DRAMコント - ローラとの差異である。
20 この、 DRAMコント口一ラ 8の構成要素であるタイマ 1 1が所定の時間を - 計時する毎に、 行アドレス発生手段 1 0はリフレッシュアドレスを出力し口一 - のアドレスを更新する。 行フラグ 1 2は DRAMの各ローに対応したフラグを - 持っており、 タイマ 1 1が所定の時間を計時する毎に、 DRAMコントローラ
• 8は行アドレス発生手段 1 0が指すローに対応するフラグの値を参照して、 そ 25 のフラグの値がリフレッシュを行うように設定されている時に限りリフレツシ
• ュを実行し、 そうでない場合は何も行わない。 なお、 所定の時間としては、 例 - えばデータ保持時間を口一の数で割つた時間を用いる。
- この、 D RAMコントローラ 8は、 バス 2を介して行われる D RAMへのァ - クセスとリフレッシュとの競合を調停する機能も持つ。 なお、 プロセッサ 1 と - 主記憶ュニット 4内の D R AM 7とがバス 2を介さずに接続する経路を持って - も良い。 この場合は、 この経路による D R AMへのアクセスとリフレッシュと - の競合の調停も D R AMコントローラ 8が行う。
5 図 3は、 D R AM 7の内部構成を示すブロック図である。 書き込み ·読み出 - しを制御する制御信号が供給される制御信号線 1 4、 (A + B ) ビットのアド - レス信号が供給されるアドレス線 1 5、 及び、 データが供給されるデータ線 1 - 6が入出力インタ一フェース 1 7に接続される。 （A + B ) ビットのアドレス - は、 入出力インタ一フェース 1 7において、 Aビットの行アドレス （口一アド 0 レス） と Bビットの列アドレス （カラムアドレス） に分離され、 Aビットの行 - ァドレスは行デコーダ 1 8に供給され、 Bビットの列ァドレスは列デコーダ 1 - 9に供給される。 メモリセル 2 4はワード線 2 1 とビット線 2 3の交点付近に - 配置される。 行デコーダ 1 8の出力は、 メモリセル · ァレイ 2 0中の選択され - たワード線 2 1に供給され、 選択された行のメモリセルのデータは 2 B本のビ 5 ット線 2 3に出力され、 さらに、 センスアンプ 2 2で増幅されて、 列デコーダ - 1 9で選択されたビット線上のデータが主記憶ユニット 4の外部に出力され - る。
- なお、 ここまでの説明では、 列アドレスの持つ空間の大きさとビット線の数 - とが一致しており、 一度にアクセスできるデータの最小サイズは 1ビットであ 20 る。 一度にアクセスできるデータのサイズは、 予め定められた値か、 制御信号 - 1 4中に含まれるサイズ指定のための信号によってアクセスの度に定められた - 値の、 いずれでも良い。 また、 列アドレスの持つ空間の大きさがビット線の数 - より少なくても良い。 この場合、 一度にアクセスできるデータの最小サイズは、 - ビット線の数を列ァドレスの持つ空間の大きさで割った値である。
25 次に上述した半導体回路におけるいくつかの制御方法について説明する。 - [第 1実施例]
- まず、 本発明における制御方法の基本的な考え方について従来の制御方法と - 対比しながら説明する。 - 図 4 (a) は、 データ配置の最適化を行わない場合のデータの記憶位置と口 - —の関係を示している。 図 4 (a) において、 丸印で示された位置はデータが - 書き込まれた位置を示し、 長円は個々のデータのまとまりを示す。
• 図 4 (a) は、 アドレス空間中におけるデータの割り当て位置を無作為に決 5 定した場合の例を示す。 この例では、 連続する 5本のローにそれぞれデータが - 書き込まれている。
• ここで本実施例においては、 DRAMに対するデータの配置に着目する。 - 各口一におけるデータのメモリセルへの配置に関して、 ビット線 23の方向か • ら見てデータの重なり状態を調べると、 図 4 (a) に示す例においては、 ロー 0 2 1 aと口一 2 1 bと口一 2 1 cでデータの重なりがなく、 口一 2 I dとロー - 2 1 eでデータの重なりがない。
- そこで、 図 4 (b) に示すように、 複数のデータが同一の口一上で重ならな - いようにしながら、 データを記憶するローの数を削減するようにデータの配置 - を決定する。 口一の数を最小化することを目的とし、 各ローに割り当てるデ一 15 タ間の組み合わせを決定する方法は、 組み合わせ最適化問題として解くことが - できる。 図 4 (b) においては、 データを割り当てるロー 2 1 a、 2 1 dを太 - 線で示し、 データを割り当てない口一 2 l b, 2 1 c, 2 1 eを細線で示す。 - このようにデータの配置を行った後に、 リフレッシュの実行を制御する設定 - を口一毎に行う。
20 行フラグ 1 2の各フィ一ルドは DRAMの各口一に対応しており、 DRAM • コントローラ 8は、 行フラグ 1 2に設定されたフラグの値によって口一毎にリ - フレッシュを行うか否かを判断し、 リフレッシュを行うようにフラグが設定さ - れた口一に対してリフレッシュの制御を行う。 行フラグ 1 2の各フラグは 1ビ - ット （オン/オフ） で実現することができる。
25 このデータ配置の決定方法は、 コンパイラが行う方法とオペレーティング - システムが行う方法とがある。
- 前者のコンパイラが行う方法としては、 図 5に示すように、 コンパイラの一 • 機能であるメモリ割り当て手段 4 1において、 中間表記 42に対してメモリ割 - り当ての最適化処理を行う。 メモリの構造としての、 ローの数と、 口一当たり - のメモリセル数とを制約として、 実際にデータを割り付ける口一の数を最小と - するように、 データ間の組み合わせの最適化処理を行い、 個々のデータの相対 - アドレスを決定する。 さらに、 データを記憶させるローに対応するフラグの設
5 定を行うオペレーションを揷入し、 中間表記 4 3を出力する。 この中間表記 4 - 3は、 コンパイル処理の最後の過程で命令列に変換される。 実際にフラグの設 - 定を行う方法としては、 アクセスした口一のフラグを自動的にセット/リセッ - トする命令を用いる方法や、 即値命令やデータ転送命令で値を設定する方法な - どがある。
0 一方、 後者のオペレーティング 'システムが行う方法としては、 図 6に示す - ように、 アドレス変換手段 4 4において、 仮想アドレス 4 5で表現されたべ一 . ジを物理アドレス 4 6にマッピングする際に、 メモリの構造としての、 口一の - 数と、 ロー当たりのメモリセル数とを制約として、 ページすなわちデータを配 - 置する口一の数が最小になるようにページの配置を決定する。 行フラグ 1 2の 5 設定は、 実際にデータをマッピングするローのフラグを設定するように、 前述 - したフラグを設定する命令、 即値命令またはデータ転送命令等をアドレス変換 - 手段 4 3に組み込むことで実現できる。
- このようにしてデータの配置を行った後に、 データを配置している口一に対 - してのみリフレッシュを行うことで、 不必要なリフレッシュの実行を削減し、 0 消費電力の削減と、 リフレッシュとメモリアクセスとの競合によるメモリァク - セス時間の増大を防ぐことができる。
- なお、これらのコンパイラゃォペレ一ティング .システムが動作する場所は、 - メモリの構造を知ることが可能である限り、 この半導体回路の内部でも外部で - も良い。
25 [第 2実施例]
- 次に、 データの生存期間、 すなわち、 任意の変数についての最初の書き込み - から最後の読み出しまでの期間に着目してデータの配置を決定する制御方法に - ついて説明する。 - 図 7 (a) は、 DRAMに記憶する各データ A〜Hの生存期間を示すグラフ - である。
- 図 7 (b) に示すようにデータの生存期間を考慮せずにマッピングすると、 - 生存期間が離れたデータ同士が同一のローに割り当てられる場合が発生する。 5 図 7 (c) は、 図 7 (a) の各データの生存期間を口一毎に整理した図であ - る。 例えば、 口一 R 1はデータ B、 C、 Fを記憶しているので、 データ B、 C；、 - Fの少なくとも一つのデータが生存している期間中はロー R 1を常にリフレツ - シュする必要がある。
- そこで本実施例においては、 図 7 (d) に示すように、 各データ A〜Hの生0 存期間に着目して、 生存期間がオーバ一ラップまたは近接しているデータ同士 - を同一のローに配置して DRAMに記憶させる。 各ロー毎の、 生存しているデ - ータを記憶している期間の総和を最小化することを目的とし、 各口一に割り当 - てるデータ間の組み合わせを決定する方法は、 組み合わせ最適化問題として解 - くことができる。
5 図 7 (d) に示す例においては、 データ A, Cをロー R0に、 データ B, D • を口一 R 1に、 データ F， Gをロー R2に、 データ Eを口一 R 3に配置してい - る。
- 図 7 (e) は、 各データ A〜Hの書き込み位置を変更した後のロー毎のデ一 - タの生存期間を示すグラフである。
0 このように、 生存期間がオーバ一ラップまたは近接しているデータ同士を同 • 一のローに割り当てた後に、 リフレッシュの実行を制御する設定を口一毎に行 - 。
- 行フラグ 1 2の各フィールドは DRAMの各口一に対応しており、 DRAM - コントローラ 8は、 リフレッシュを行うようにフラグが設定された期間に限り、 5 該当するローに対するリフレッシュの制御を行う。 行フラグ 1 2の各フラグは - 1ビット （オンノオフ） で実現することができる。
• このデータ配置の決定方法は、 コンパイラが行う方法とオペレーティング - システムが行う方法とがある。 - 前者のコンパイラが行う方法としては、 図 8に示すように、 コンパイラの一 - 機能であるメモリ割り当て手段 4 7において、 中間表記 4 8に対してメモリ割 - リ当ての最適化処理を行う。 メモリ割り当て手段 4 7力 中間表記 4 9である - 流れグラフを基に個々のデータの生存期間を求める。 次に、 メモリの構造とし 5 ての、 口一の数と、 口一当たりのメモリセル数とを制約として、 少なくとも一 - つのデータが生存している各ロー毎の生存期間の、 全ての口一における総和を • 最短化するように、 データ間の組み合わせの最適化処理を行い、 個々のデータ - の相対アドレスを決定する。 さらに、 データの生存期間の開始時に、 データを - 記憶させる口一のフラグをセットするオペレーションを揷入し、 データの生存 0 期間の終了時に、 データを記憶していたローのフラグをリセットするォペレ一 - シヨンを挿入して、 中間表記 4 9を出力する。 この中間表記 4 9は、 コンパィ - ル処理の最後の過程で命令列に変換される。 実際にフラグの設定を行う方法と - しては、 アクセスした口一のフラグを自動的にセット Zリセットする命令を用 - いる方法や、 即値命令やデータ転送命令で値を設定する方法などがある。
5 一方、 後者のオペレーティング 'システムが行う方法としては、 図 9に示す
- ように、 アドレス変換手段 5 0において、 仮想アドレス 5 1で表現されたぺ一 - ジを物理アドレス 5 2にマッピングする際に、 メモリの構造としての、 口一の • 数と、 口一当たりのメモリセル数とを制約として、 少なくとも一つのページが - 生存している各ロー毎の生存期間の、 全ての口一についての総和を最短化する 20 ようにページの配置を決定する。 各ページの生存期間は、 各ページに内包する - データが一つでも生存している期間で与えられ、 コンパイラが各ページにデ一 - タを割り当てる際に、 個々のデータの生存期間を解析することで求めることが - できる。 さらに、 ページを物理メモリ上に配置する時にフラグをセットし、 物 - 理メモリを解放する時にフラグをリセットするように、 第 1実施例で前述した 25 フラグをセットする命令、 即値命令、 データ転送命令等をアドレス変換手段 5 - 0に組み込むことで実現できる。
- このようにしてデータの配置を行った後に、 データを記憶しているローを、 - データが生存している期間だけリフレッシュすることで、 不必要なリフレツシ - ュの実行を削減し、 消費電力の削減と、 リフレッシュとメモリアクセスとの競 • 合によるメモリアクセス時間の増大を防ぐことができる。
- なお、 以上の第 2実施例に示すような、 時間領域で最適化する方法を、 前記
- 第 1実施例の、 空間領域で最適化する方法に併用することもできる。
5 なお、これらのコンパイラやオペレーティング .システムが動作する場所は、
- メモリの構造を知ることが可能である限り、 この半導体回路の内部でも外部で
- も良い。
- [第 3実施例]
- 次に、 D R AMの口一毎のデータ保持時間に着目して、 データの配置を決定 0 する制御方法について説明する。
- この例においては、 図 1 0に模式的に示すように、 D R AM 7の複数の口一 - R 0〜R 7の各口一毎にデータ保持時間 t r O〜t r 7を記憶するデータ保持 - 時間記憶テーブル 9 aを設けている。
• 記憶テーブル 9 aは、 図 1に示されるデータ保持時間記憶手段 9に対応する 15 ものであり、 P R〇M、 E P R O M, F L A S Hメモリ、 F P G A等の書き込 - み可能なデバイスにより実現することができる。 テーブル 9 aには、 各ロー毎 - に、 各口一に含まれる全メモリセルの中で最もデータ保持時間が短いメモリセ - ルのデ一タ保持時間を記憶する。
• データ保持時間の測定は D R AMのテスト時に行う。 この測定結果を記憶テ 20 一ブル 9 aに記憶させる。 なお、 データ保持時間記憶テーブル 9 aに記憶させ - る情報は、 時間そのものでも、 時間をランク分けしコード化した値でも良い。 - ランク分けした場合にはテーブルのサイズが減るという利点がある。
• このような主記憶ユニット 4にデータを記憶させるに際して、 記憶テーブル
• 9 aに記憶されている口一毎のデータ保持時間を参照し、 データ保持時間が長 25 い口一から順にデータを記憶させるようにする。 次に、 実際にデータを記憶さ - せたローの中で最も短いデータ保持時間に合わせてリフレッシュ周期をタイマ - 1 1に設定する。
- このようにタイマ 1 1の設定を行うとともに、 リフレッシュの実行を制御す - る設定を口一毎に行う。
- 行フラグ 1 2の各フィールドは D R AMの各口一に対応しており、 D R AM - コントローラ 8は、 行フラグ 1 2に設定されたフラグの値によってロー毎にリ - フレッシュを行うか否かを判断し、 リフレッシュを行うようにフラグが設定さ 5 れた口一に対してリフレッシュの制御を行う。 行フラグ 1 2の各フラグは 1ビ - ット （オン Zオフ） で実現することができる。
- このデータ配置の決定方法は、 コンパイラが行う方法とオペレーティング - システムが行う方法とがある。
- 前者のコンパイラが行う方法としては、 図 1 1に示すように、 コンパイラの 0 一機能であるメモリ割り当て手段 5 3において、 中間表記 5 4に対してメモリ - 割り当ての最適化処理を行う。 データのメモリ割り付けを行う際に記憶テープ - ル 9 aに保持した値を参照し、 メモリの構造としての、 口一の数と、 口一当た - りのメモリセル数とを制約として、 デ一タ保持時間の長いローに対応する物理 - アドレスを優先的にデータ割り付けの対象とする。 次に、 最後に割り付けの対 5 象となったローのデータ保持時間を参照して、 タイマ 8に設定するリフレツシ
- ュ周期を決定する。 最後に、 実際のデータを記憶させるローのフラグをセット - するオペレーションと、 リフレッシュ周期を設定するオペレーションとを含む
- 中間表記 5 5を出力する。 この中間表記 5 5は、 コンパイル処理の最後の過程 - で命令列に変換される。 実際にフラグおよびリフレッシュ周期の設定を行う方
20 法としては、 アクセスした口一のフラグを自動的にセット リセットする命令 - を用いる方法や、 即値命令やデータ転送命令で値を設定する方法などがある。 - 一方、 後者のオペレーティング 'システムが行う方法としては、 図 1 2に示 - すように、 アドレス変換手段 5 6において、 仮想アドレス 5 7で表現されたべ - —ジを物理アドレス 5 8にマッピングする際に、 メモリの構造としての、 ロー
25 の数と、 口一当たりのメモリセル数とを制約として、 ページすなわちデータを - 配置する対象としてデータ保持時間の長い口一に優先的に割り付ける。 次に、 - 最後に割り付けの対象となったローのデータ保持時間を参照して、 タイマ 8に • リフレッシュ周期を設定することで実現できる。 フラグおよびリフレッシュ周 - 期の設定は、 第 1実施例で前述したフラグをセットする命令、 即値命令、 デー - タ転送命令等をアドレス変換手段 5 6に組み込むことで実現できる。
- このように、 データ保持時時間の長い口一から優先的に使用することでリフ • レッシュの回数を削減し、 消費電力の削減と、 リフレッシュとメモリアクセス 5 との競合によるメモリアクセス時間の増大を防ぐことができる。
- なお、以上の第 3実施例に示すような、 ロー毎のデータ保持時間に着目して、 - データの配置を決定する方法を、 前記第 1実施例の、 空間領域で最適化する方 - 法、 第 2実施例の、 時間領域で最適化する方法に併用することもできる。
- なお、これらのコンパイラゃォペレ一ティング ·システムが動作する場所は、0 メモリの構造を知ることが可能である限り、 この半導体回路の内部でも外部で
- も良い。
- [第 4実施例]
- D R AMにデータを記憶させる際に、 データの重要度に応じてデータの配置 - を決定する方法について説明する。
5 たとえば、 D R AMに記憶させるデータとしては、 通信パケットのような誤 - リ訂正が可能なデータと、 誤り訂正が不可能なデータとがある。
- また、 数値演算や制御用のデ一タのような値の誤リが許されないデータと、 - 画像 音声データのような若干の値の誤りがあっても重大な不都合を引き起こ - すことがないデータとがある。
0 そこで、 データの重要度に応じて記憶させる口一を決定する。 すなわち、 誤 - リ訂正が可能なデータや、 値の誤りが許容されるデータをデータ保持時間が短 - いローに割り当てる。 また、 誤り訂正が不可能なデータや、 値の誤りが許され - ないデータをデータ保持時間が長いローに割り当てる。 このように、 データの - 重要度に応じてデータを配置し、 リフレッシュの周期を適度に長くすることで、
25 リフレッシュの頻度を低下させることができる。
- このデータの重要度に応じた配置の決定は、 図 1 3に示すように、 データの - 重要度を示す機能を持つ中間表記 6 0に対応したコンパイラによって実現でき - る。 データの重要度は、 例えば、 重要度を示す型を設けるなどの手段で、 プロ • グラム中に記述できる。図 1 3に示すコンパイラのメモリ割り当て手段 5 9は、 - データ保持時間記憶手段 9に記憶した口一毎のデータ保持時間を参照しなが - ら、 中間表記 6 0に対してデータの重要度に応じたデータの配置を行い、 個々 - のデータの物理アドレスを決定し、 中間表記 6 1を出力する。 この中間表記 6 5 1は、 コンパイル処理の最後の過程で命令列に変換される。
- なお、 このコンパイラが動作する場所は、 メモリの構造を知ることが可能で - ある限り、 この半導体回路の内部でも外部でも良い。
- [第 5実施例]
- 通常の D R AMの特性として、 各口一におけるデータ保持時間は固定された 0 ものではなく温度により変化する。 すなわち、 先に説明したように、 温度が低 - 下するとデータ保持時間が長くなる。 一般に、 汎用 D R AMのリフレッシュの - 間隔は最悪の動作条件を想定して、 すなわち、 高温の状態を想定して非常に短 - く設定される。 しかしながら、 常温ではデータ保持時間の実力値が長くなるた - めに、 高温時に合わせたリフレッシュの周期は、 常温時のデータ保持時間の実 15 力値に対して非常に短いものとなり、 過剰にリフレッシュを行うことになる。 - これにより、 必要以上に電力を消費するだけでなく、 リフレッシュとメモリ - アクセスとが競合する頻度が高くなるためにメモリアクセスの平均時間が長く - なり、 D R AM 7と混載したロジック部 3 3の性能が抑制される。
- そこで、 図 1 4に示す実施例においては、 D R AM 7とロジック部 3 3と力 20 混載された半導体回路の内部に温度検出手段 5を設けて半導体回路の温度を検 - 出し、 温度に応じて D R AMコントローラ 8のタイマレジスタ 8 aを制御する - ことにより、 リフレッシュの周期を適切に設定する。
- 温度検出手段 5は、 実際にデータを記憶させるメモリセルと同じ温度特性を - 持つメモリセルのリーク電流をモニタする方法や、 リングオシレ一タを用いる 25 方法などで実現することができる （伊藤、" 超 L S Iメモリ"、 1 9 9 4年、 培 - 風館)。
- このように、 温度を検出してリフレッシュの周期を設定しリフレッシュの頻 - 度を削減することで、 D R AMZロジック混載 L S Iにおいて、 不必要なリフ レッシュの実行を削減し、 消費電力の削減と、 リフレッシュとメモリアクセス との競合によるメモリアクセス時間の増大の抑制を両立することができる。 なお、 以上の第 5実施例に示すような、 温度を検出してリフレッシュ周期を 設定する方法を、 前記第 1実施例の、 空間領域で最適化する方法、 第 2実施例 の、 時間領域で最適化する方法、 第 3及び第 4実施例の、 データ保持時間によ リデ一タの配置を決定する方法に併用することもできる。 産業上の利用可能性
本発明は、 D R AMを有する半導体の分野で利用することができる。

Claims

- 請 求 の 範 囲
- 1. DRAMを有する半導体回路の制御方法において、
• データを記憶する口一の数が少なくなるように組み合わせたデータを前記 D
5 RAMの各口一に配置して、 データを記憶した前記各ローに対してリフレツシ - ュを行うことを特徴とする半導体回路の制御方法。
- 2. DRAMを有する半導体回路の制御方法において、
- 任意のデータについての最初の書き込みから最後の読み出しまでの期間がォ - ーバ一ラップまたは近接しているデータ同士を前記 D RAMの同一のローに配0 置して、 データが最初に書き込まれてから最後に読み出されるまでの間だけ前 - 記口一をリフレッシュすることを特徴とする半導体回路の制御方法。
- 3. DRAMを有する半導体回路の制御方法において、
- 前記 DRAMを使用するアプリケーションが必要とするメモリ容量を求め、 - 予め求めた前記 D R AMの各口一毎のデータ保持時間を記憶したテ一ブルを参 5 照してデータ保持時間の長い口一から順に前記 D R A Mにデ一タを記憶させ、 - データを記憶している前記口一の中の最もデータ保持時間の短いローに合わせ - てリフレッシュの周期を設定することを特徴とする半導体回路の制御方法。 - 4. 前記 DRAMにデータ記憶する際に、 データの重要度に応じてデータを - 所定のローに配置することを特徴とする請求の範囲第 3項記載の半導体回路の 20 制御方法。
- 5. 半導体回路の温度を検出し、 温度に応じて DRAMに対するリフレツシ - ュの周期を設定することを特徴とする請求の範囲第 1、 2、 3または 4項に記 - 載の半導体回路の制御方法。
- 6. DRAMを有する半導体回路において、
25 データを記憶するローの数が少なくなるように組み合わせたデータを前記 D - RAMの各口一に配置する手段と、 データを記憶した前記各口一に対してリフ - レッシュを行う手段とを備えたことを特徴とする半導体回路。
- 7. D RAMを有する半導体回路において、 - 任意のデ一タについての最初の書き込みから最後の読み出しまでの期間がォ
• —バ一ラップまたは近接しているデータ同士を前記 D RAMの同一のローに配 - 置する手段と、 データが最初に書き込まれてから最後の読み出されるまでの間 - だけ前記口一をリフレッシュする手段とを備えたことを特徴とする半導体回 5 路。
- 8. DRAMを有する半導体回路において、
- 前記 DRAMを使用するアプリケ一シヨンが必要とするメモリ容量を求め、 - 予め求めた前記 DRAMの各口一毎のデータ保持時間を記憶したテーブルを参 - 照してデータ保持時間の長いローから順に前記 D RAMにデータを記憶させる 0 手段と、 データを記憶している前記ローの中の最もデータ保持時間の短いロー - に合わせてリフレッシュの周期を設定する手段とを備えたことを特徴とする半 - 導体回路。
- 9. 前記 DRAMに記憶する際に、 データの重要度に応じてデータを所定の - ローに配置する手段を備えたことを特徴とする請求の範囲第 8項記載の半導体 5 回路。
- 1 0. 半導体回路の温度を検出し、 温度に応じて DRAMに対するリフレツ - シュの周期を設定する手段を備えたことを特徴とする請求の範囲第 6， 7, 8 - または 9項に記載の半導体回路。
20
25 捕正書の請求の範囲 '
[ 1 9 9 8年 1 1月 1 0日 （1 0. 1 1. 9 8) 国際事務局受理：出願当初の請求の範囲 7は補正 された；他の請求の範囲は変更なし。 （ 2頁） ]
. 1. DRAMを有する半導体回路の制御方法において、
- データを記憶するローの数が少なくなるように組み合わせたデ一夕を前記 D
5 RAMの各口一に配置して、 デ一夕を記憶した前記各ローに対してリフレツシ • ュを行うことを特徴とする半導体回路の制御方法。
. 2. DRAMを有する半導体回路の制御方法において、
. 任意のデータについての最初の書き込みから最後の読み出しまでの期間がォ
- —バーラップまたは近接しているデータ同士を前記 DRAMの同一のローに配 0 置して、 データが最初に書き込まれてから最後に読み出されるまでの間だけ前 • 記口一をリフレッシュすることを特徴とする半導体回路の制御方法。
- 3. DRAMを有する半導体回路の制御方法において、
- 前記 DRAMを使用するアプリケーションが必要とするメモリ容量を求め、 - 予め求めた前記 DRAMの各ロー毎のデータ保持時間を記憶したテーブルを参 5 照してデータ保持時間の長いローから順に前記 D R A Mにデータを記憶させ、 • データを記憶している前記ローの中の最もデータ保持時間の短い口一に合わせ • てリフレッシュの周期を設定することを特徴とする半導体回路の制御方法。
- 4. 前記 DRAMにデータ記憶する際に、 データの重要度に応じてデ一夕を • 所定のローに配置することを特徴とする請求の範囲第 3項記載の半導体回路の 20 制御方法。
- 5. 半導体回路の温度を検出し、 温度に応じて DRAMに対するリフレツシ - ュの周期を設定することを特徴とする請求の範囲第 1、 2、 3または 4項に記 • 載の半導体回路の制御方法。
. 6. DRAMを有する半導体回路において、
25 データを記憶するローの数が少なくなるように組み合わせたデータを前記 D - RAMの各口一に配置する手段と、 デ一夕を記憶した前記各ローに対してリフ • レッシュを行う手段とを備えたことを特徴とする半導体回路。
. 7. (補正後） DRAMを有する半導体回路において、 補正された用紙 (条約第 19条)
. 任意のデータについての最初の書き込みから最後の読み出しまでの期間がォ . 一バーラップまたは近接しているデータ同士を前記 DRAMの同一のローに配 - 置する手段と、 デ一夕が最初に書き込まれてから最後に読み出されるまでの間 • だけ前記口一をリフレッシュする手段とを備えたことを特徴とする半導体回 5 路。
• 8. DRAMを有する半導体回路において、
- 前記 DRAMを使用するアプリケーションが必要とするメモリ容量を求め、 - 予め求めた前記 D R A Mの各口一毎のデ一夕保持時間を記憶したテーブルを参 - 照してデ一夕保持時間の長いローから順に前記 D R A Mにデータを記憶させる0 手段と、 データを記憶している前記ローの中の最もデータ保持時間の短いロー
- に合わせてリフレッシュの周期を設定する手段とを備えたことを特徴とする半 - 導体回路。
- 9. 前記 DRAMに記憶する際に、 データの重要度に応じてデータを所定の
• 口一に配置する手段を備えたことを特徴とする請求の範囲第 8項記載の半導体 5 回路。
• 10. 半導体回路の温度を検出し、 温度に応じて DRAMに対するリフレツ • シュの周期を設定する手段を備えたことを特徴とする請求の範囲第 6, 7， 8 - または 9項に記載の半導体回路。
20
25
補正された用紙 (条約第 19条) 条約 1 9条に基づく説明書 請求の範囲 7は、 日本語の誤記を訂正したものである。 すなわち、 第 1 9頁 第 3行の 「最後の読み出される」 を 「最後に読み出される」 に補正したもので、 単なる誤記の訂正であり、 何ら新規事項を追加したものではないことは明らか である。
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