KR20000068150A

KR20000068150A - 반도체회로 및 그 제어방법

Info

Publication number: KR20000068150A
Application number: KR1019997001225A
Authority: KR
Inventors: 가이고지; 오사와다쿠; 무라카미가즈아키
Original assignee: 모리시타 요이찌; 마쯔시다덴기산교 가부시키가이샤
Priority date: 1997-06-12
Filing date: 1998-06-08
Publication date: 2000-11-25
Also published as: US20020004882A1; US6446159B2; EP0917152A4; WO1998057332A1; EP0917152B1; KR100419462B1; CN100336134C; DE69835794D1; DE69835794T2; EP0917152A1; CN1234901A; JPH1166845A; JP4246812B2

Abstract

본 발명의 목적은 반도체회로, 특히 DRAM과 논리를 혼재한 LSI에 있어서 DRAM의 리프레쉬횟수를 줄임으로써 저소비전력화와, 리프레쉬와 논리의 DRAM억세스의 경합에 의한 메모리억세스 시간 증대가 원인이 되어 발생하는 논리의 처리성능 저하 억제를 양립시키는 것이다.

이 목적을 달성하기 위해 논리부가 사용하는 데이터를 기억하고 있는 행만을 리프레쉬한다.

또한 임의의 변수에 대해 최초의 기입부터 마지막 독출까지의 기간이 오버랩 또는 근접해 있는 데이터끼리 상기 DRAM의 동일한 행에 할당하여 기억시키고 상기 각 행을, 상기 각 행에 기억한 데이터가 생존해 있는 기간만 리프레쉬한다.

Description

반도체회로 및 그 제어방법{SEMICONDUCTOR CIRCUIT AND METHOD OF CONTROLLING THE SAME}

본 발명은 반도체회로 및 그 제어방법에 관한 것이며, 특히 DRAM의 리프레쉬 간격을 길게 한 반도체회로 및 그 제어방법에 관한 것이다.

도 l은 본 발명의 반도체회로가 적용된 정보처리장치 전체의 구성을 도시한 블럭도이다.

도 2는 도 l에 도시한 주기억유니트(4)의 내부구성을 도시한 블럭이다.

도 3은 DRAM(7)의 내부구성을 도시한 블럭도이다.

도 4a는 최적화전의 데이터 기억위치와 행의 관계를 도시한다.

도 4b는 최적화후의 데이터 기억위치와 행의 관계를 도시한다.

도 5는 제1실시예에 있어서 컴파일러로 메모리할당을 실행하는 경우의 원리적인 기능도이다.

도 6은 제1실시예에 있어서 오퍼레이팅시스템으로 메모리할당을 실행하는 경우의 원리적인 기능도이다.

도 7a 내지 도 7e는 제2실시예를 설명하기 위한 도면으로서, 도 7a는 DRAM에서의 각 데이터의 생존기간을 도시한 그래프, 도 7b는 데이터의 생존기간을 고려하지 않고 배치한 경우를 도시한 설명도, 도 7c는 각 행의 데이터 생존기간을 도시한 그래프, 도 7d는 생존기간이 가까운 데이터끼리 동일한 행에 배치하여 DRAM에 기억시킨 경우를 도시한 설명도, 도 7e는 각 데이터 A∼H의 배치를 최적화한 후의 각 행의 데이터 생존기간을 도시한 그래프이다.

도 8은 제2실시예에 있어서 컴파일러로 메모리할당을 실행하는 경우의 원리적인 기능도이다.

도 9는 제2실시예에 있어서 오퍼레이팅 시스템으로 메모리할당을 실행하는 경우의 원리적인 기능도이다.

도 10은 제3실시예에 있어서 데이터유지시간 기억테이블을 구비한 실시예의 블럭도이다.

도 11은 제3실시예에 있어서 컴파일러로 메모리할당을 실행하는 경우의 원리적인 기능도이다.

도 12는 제3실시예에 있어서 오퍼레이팅 시스템으로 메모리할당을 실행하는 경우의 원리적인 기능도이다.

도 13은 제4실시예에 있어서 컴파일러로 메모리할당을 실행하는 경우의 원리적인 기능도이다.

도 14는 온도검출수단과 리프레쉬주기를 제어하는 수단을 갖춘 제5실시예의 블럭도이다.

반도체의 고집적화에 따라, 프로세서나 메모리, 기타 회로를 1칩에 집적할 수 있게 되었다. 또한 프로세서 등의 논리와 DRAM(Dynamic RAM)을 1칩에 혼재 가능한 프로세스의 기술이 진보되어 메모리로서 DRAM을 실장할 수 있게 되었다.

DRAM의 기억소자(메모리셀)는 콘덴서로 만들어지며 개개의 기억소자(메모리셀)가 작고 SRAM(Static RAM)을 실장함에 있어서 칩의 면적을 대폭 줄일 수 있는 장점이 있는 반면 데이터로서 기억하고 있는 전하가 시간이 경과함에 따라 방전되어 데이터가 없어지는 단점이 있다. 따라서 기억을 유지하는 작업이 필요하게 된다. 일반적으로 DRAM의 각 메모리셀은 매트릭스 형태로 배치되어 있으며 각 메모리셀에 기억되어 있는 데이터를 매 행마다 동시에 독출하여 센스앰프로 검출하고 그 값을 독출한 메모리셀에 기입하는 일련의 동작을 리프레쉬라고 한다.

또한 리프레쉬동작중에는 DRAM 외부로부터의 독출/기입을 실행할 수 없다. 이 리프레쉬의 제어는 DRAM 외부에서 독출/기입이 가능한 통상 동작모드에서는 DRAM 외부의 DRAM제어기가 실행되고, 배터리 백업시 등의 데이터유지 모드에서는 DRAM 내부의 리프레쉬제어회로가 실행된다. 이 데이터유지 모드로는 DRAM 외부로부터의 독출/기입은 받아들여지지 않는다.

여기서 논리와 메모리를 혼재함으로써 새롭게 문제가 발생된다.

그것은, 종래 논리와 메모리가 별개였기 때문에 DRAM단체(單??)로서의 발열은 작았으나 1칩화됨에 따라 칩단체의 소비전력이 논리와 메모리의 총화가 되어 칩의 발열이 커지는 점이다. 예컨대 주위 온도가 25℃에서 70℃로 상승하면 DRAM의 메모리셀에 저장한 전하의 누설전류가 30배가 되기 때문에 리프레쉬도 l/30의 시간간격으로 실행할 필요가 있다(이토(伊藤) "초LSI메모리", 培風館). 범용DRAM을 사용하는 시스템에서는 최악의 동작환경조건을 상정하여 짧은 주기로 리프레쉬를 실행하기 때문에 통상의 온도에서는 과잉빈도로 리프레쉬를 실행하고 있다.

또한, DRAM 내의 각 메모리셀의 데이터유지시간 사이에는 커다란 분산이 있고 개개의 DRAM에 포함되는 데이터유지시간이 짧은 메모리셀의 수는 매우 적음(이와타(岩田) 외 "초저유지전류 DRAM을 실현하기 위한 회로기술", 전자정보통신학회 기술보고, ICD95-50)에도 불구하고 리프레쉬는 모든 행에 대해 같은 주기로 실행되고 있다. 이것은 데이터유지 시간의 실력이 작은 메모리셀을 포함하지 않은, 많은 행에 대하여 과잉빈도의 리프레쉬를 실행하게 된다.

또한, 유지하고 있는 데이터가 논리에 있어서 필요한지의 여부에 상관없이 모든 행이 리프레쉬의 대상이 된다. 그러나 필요한 데이터만을 기억하면 불필요한 데이터에 대한 리프레쉬를 할 필요도 없다.

이와 같이 리프레쉬를 과잉실행하는 것은 전력을 낭비하는 문제를 야기한다.

따라서 리프레쉬 횟수를 줄이는 수단이 검토되고 있다. 범용DRAM의 데이터유지 모드에 있어서 저소비전력화를 꾀하는 기술로서, 온도에 따른 리프레쉬주기로 자기리프레쉬를 실행하는 방법1(특개평6-21556l호)이 있다. 또한 범용DRAM의 통상 동작 모드로 저소비전력화를 꾀하는 기술로서, 메모리영역마다 존재하는 플래그로 전원 공급이나 리프레쉬동작의 유무를 제어하는 방법2(특개평5-324l40호 공보, 미국특허 제5469559호 명세서)등이 있다.

그러나 상술한 방법1은 통상 동작모드시에는 DRAM내에서 최단의 데이터유지 시간을 갖는 메모리셀에 리프레쉬의 주기를 맞추기 때문에 통상 동작 모드로는 소비전력 문제가 해결되지 않는다. 또한 방법2는 데이터유지 시간의 분산에는 대응되지 않는다.

더우기 중요한 점은, DRAM/논리 혼재LSI에서는, DRAM과 논리를 1칩상에서 고메모리대역폭으로 결합함으로써 논리부의 처리성능을 비약적으로 향상시킬 목표를 가지는 것이다. 이러한 LSI에서 리프레쉬와 논리가 실행하는 DRAM억세스가 경합함으로써 DRAM억세스에 필요한 시간이 길어지기 때문에 논리의 처리능력이 억제되는 문제를 해결하는 것은 저소비전력화와 더불어 중요한 과제이다.

본 발명의 제1 목적은, 반도체회로, 특히 DRAM과 논리를 혼재한 LSI에서, 필요한 데이터를 기억하고 있는 행만을 리프레쉬함으로써 리프레쉬 횟수를 줄여 저소비전력화와, 리프레쉬와 DRAM억세스와의 경합에 의한 억세스시간증대가 원인이 되는 논리의 성능저하 억제를 양립시키는 것이다.

본 발명의 제2 목적은, 데이터의 중요도에 따라 데이터를 기억하는 행을 결정함으로써 리프레쉬주기를 지나치게 짧게 하지 않고 중요한 데이터의 유지를 확실히 실행할 수 있도록 하는 것이다.

본 발명의 제3 목적은, 온도에 따른 적절한 주기로 리프레쉬를 실행하여 저소비전력화와 논리의 처리성능저하의 억제를 양립시키는 것이다.

상기 제1의 목적을 달성하기 위해서 본 발명은, DRAM을 갖는 반도체회로의 제어방법에 있어서, 데이터를 기억하는 행의 수가 적어지도록 조합한 데이터를 상기 DRAM의 각 행에 배치하고 데이터를 기억한 상기 각 행에 대하여 리프레쉬를 실행하는 것을 특징으로 한다.

상기 제l의 목적을 달성하기 위한 다른 방법은 DRAM을 갖는 반도체회로의 제어방법에 있어서, 임의의 데이터에 대해서 최초의 기입부터 마지막 독출까지의 기간이 오버랩 또는 근접해 있는 데이터끼리 상기 DRAM의 동일한 행에 배치하여, 데이터가 처음으로 기입되고 나서 마지막으로 독출될 때까지의 동안만 상기 행을 리프레쉬하는 것을 특징으로 한다.

상기 제l 및 제2의 목적을 달성하기 위한 방법은, DRAM을 갖는 반도체회로의 제어방법에 있어서, 상기 DRAM을 사용하는 어플리케이션이 필요로 하는 메모리용량을 구하여 미리 구한 상기 DRAM의 각 행마다의 데이터유지 시간를 기억한 테이블을 참조하여 데이터유지 시간이 긴 행부터 순서대로 상기 DRAM에 데이터를 기억시키고, 데이터를 기억하고 있는 상기 행 가운데 가장 데이터유지 시간이 짧은 행에 맞추어서 리프레쉬 주기를 설정하는 것을 특징으로 한다.

이 방법에 있어서, 상기 DRAM에 데이터 기억할 때, 데이터의 중요도에 따라 데이터를 소정의 행에 배치할 수 있다.

상기 제3의 목적을 달성하기 위한 방법은, 상기의 각 방법에 있어서 반도체회로의 온도를 검출하여 그 온도에 따라 DRAM에 대한 리프레쉬주기를 설정하는 것을 특징으로 한다.

상기 제l의 목적을 달성하기 위한 반도체회로는, 데이터를 기억하는 행의 수가 적어지도록 조합한 데이터를 DRAM의 각 행에 배치하는 수단과, 데이터를 기억한 상기 각 행에 대하여 리프레쉬를 실행하는 수단을 구비한 것을 특징으로 한다.

상기 제1의 목적을 달성하기 위한 다른 반도체회로는 임의의 데이터에 관한 최초의 기입부터 마지막 독출까지의 기간이 오버랩 또는 근접해 있는 데이터끼리 상기 DRAM의 동일한 행에 배치하는 수단과, 데이터가 최초로 기입되어서 마지막 독출되기까지의 동안만 상기 행을 리프레쉬하는 수단을 갖춘 것을 특징으로 한다.

상기 제l 및 제2의 목적을 달성하기 위한 반도체회로는, DRAM을 사용하는 어플리케이션이 필요로 하는 메모리용량을 구하고, 미리 구한 상기 DRAM의 각 행마다의 데이터유지 시간을 기억한 테이블을 참조하여 데이터유지 시간이 긴 행부터 차례로 상기 DRAM에 데이터를 기억시키는 수단과, 데이터를 기억하고 있는 상기 행 가운데 가장 데이터유지 시간이 짧은 행에 맞추어 리프레쉬주기를 설정하는 수단을 갖춘 것을 특징으로 한다.

이 반도체회로에서 상기 DRAM에 기억할 때 데이터의 중요도에 따라 데이터를 소정의 행에 배치하는 수단을 갖출 수 있다.

상기 제3의 목적을 달성하기 위한 반도체회로는 상기 각 반도체회로에서 반도체회로의 온도를 검출하고 그 온도에 따라 DRAM에 대한 리프레쉬주기를 설정하는 수단을 갖춘 것을 특징으로 한다.

본 발명에 따르면 다음과 같은 효과를 나타낸다.

(l) 필요한 데이터를 기억하고 있는 행만을 리프레쉬함으로써 리프레쉬횟수가 감소하기 때문에 저소비전력화와, 리프레쉬와 DRAM억세스와의 경합이 원인이 되는 논리의 처리성능저하의 억제가 가능해진다.

(2) 기억하는 데이터의 중요도에 따라 기입할 행을 설정하기 때문에리프레쉬주기를 지나치게 짧게 할 필요가 없으며, 저소비전력화와, 리프레쉬와 DRAM억세스와의 경합이 원인이 되는 논리의 처리성능저하의 억제가 가능해진다.

(3) 온도에 따라 리프레쉬주기를 설정하기 때문에 리프레쉬주기를 지나치게 짧게 할 필요가 없으며 저소비전력화와, 리프레쉬와 DRAM억세스와의 경합이 원인이 되는 논리의 처리성능저하의 억제가 가능해진다.

도 1은, 본 발명의 반도체회로가 적용된 정보처리장치 전체의 구성을 도시한 블럭도이다. 버스(2)를 통해 프로세서(1), ROM(3), 주기억유니트(4), 온도검출수단(5), I/O(입출력인터페이스)(6) 등이 접속되어 있다. 주기억유니트(4)에는 데이터를 격납하기 위한 DRAM(7), DRAM(7)에 대한 기입 및 독출을 제어하는 DRAM제어기(8), DRAM(7)의 각 행에 있어서 데이터유지시간을 기억하는 데이터유지시간 기억수단(9)이 포함되어 있다. 여기서 논리부(33)는 논리회로 등의 비메모리회로를 가리키며 그 중에는 상기 프로세서(1)나 입출력(6) 등이 포함된다.

도 2는 도 1에 도시한 주기억유니트(4)의 내부구성을 도시한 블럭도이다. 주기억유니트(4) 내의 DRAM제어기(8)에는 DRAM(7)의 행어드레스를 발생하는 행어드레스 발생수단(10), 행어드레스를 발생하는 타이밍을 결정하기 위한 타이머(11), DRAM(7) 안에서 리프레쉬를 실행하는 대상이 되는 행을 설정하는 행플래그 기억부(12)를 구비하고 있다. 이 DRAM(7)은 인터페이스(i/f)(13)를 통해 버스(2)에 접속되어 있다.

DRAM제어기(8)는 DRAM/논리 혼재LSI에서는 칩 내에 1개 실장되어 DRAM의 동작모드에 따르지 않고, 항상 리프레쉬 등의 제어를 실행한다.

종래의 논리와 DRAM이 프린트기판상에서 결합된 시스템에는 DRAM의 외부와 내부에 별개로 리프레쉬를 실행하는 회로가 존재하고, DRAM의 동작모드(통상 동작모드/슬립모드)에 따라 각각의 가동시기가 다른 점이 DRAM/논리 혼재LSI에서의 DRAM제어기와의 차이이다.

이 DRAM제어기(8)의 구성요소인 타이머(11)가 소정 시간을 계시(計時)할 때마다 행어드레스 발생수단(10)은 리프레쉬어드레스를 출력하여 행의 어드레스를 갱신한다. 행플래그(12)는 DRAM의 각 행에 대응한 플래그를 가지고 있으며 타이머(11)가 소정 시간을 계시할 때마다 DRAM제어기(8)는 행어드레스 발생수단(10)이 가리키는 행에 해당하는 플래그의 값을 참조하여 그 플래그의 값이 리프레쉬를 실행하도록 설정되어있을 때에 한해 리프레쉬를 실행하고 그렇지 않은 경우에는 아무것도 실행하지 않는다. 또 소정의 시간으로는 예를 들면 데이터 유지시간을 행의 수로 나눈 시간을 사용한다.

이 DRAM제어기(8)는 버스(2)를 통해 실행되는 DRAM으로의 억세스와 리프레쉬의 경합을 조정하는 기능도 가지고 있다. 나아가 프로세서(1)와 주기억유니트(4) 내의 DRAM(7)이 버스(2)를 개입시키지 않고 접속하는 경로를 가져도 상관없다. 이 경우에는 이 경로에 의한 DRAM으로의 억세스와 리프레쉬의 경합 조정도 DRAM제어기(8)가 실행한다.

도 3은 DRAM(7)의 내부구성을 도시한 블럭도이다. 기입·독출을 제어하는 제어신호가 공급되는 제어신호선(14), (A＋B)비트의 어드레스신호가 공급되는 어드레스선(15) 및 데이터가 공급되는 데이터선(16)이 입출력인터페이스(17)에 접속된다. (A＋B)비트의 어드레스는 입출력인터페이스(17)에 있어서 A비트의 행어드레스(로우어드레스)와 B비트의 열어드레스(칼럼어드레스)로 분리되어 A비트의 행어드레스는 행디코더(18)에 공급되고, B비트의 열어드레스는 열디코더(19)에 공급된다. 메모리셀(24)은 워드선(21)과 비트선(23)의 교점 부근에 배치된다. 행디코더(18)의 출력은, 메모리셀·어레이(20) 중의 선택된 워드선(21)에 공급되고 선택된 행의 메모리셀 데이터는 2B개의 비트선(23)으로 출력되고 나아가 센스앰프(22)에서 증폭되어 열디코더(19)에서 선택된 비트선상의 데이터가 주기억유니트(4)의 외부로 출력된다.

또한 지금까지의 설명으로는 열어드레스가 가지고 있는 공간의 크기와 비트선의 수가 일치하고 있으며 한번에 억세스할 수 있는 데이터의 최소사이즈는 1비트이다. 한번에 억세스할 수 있는 데이터의 사이즈는, 미리 정해진 값이거나, 제어신호(14) 중에 포함되는 사이즈 지정을 위한 신호에 의해 억세스 시 정해진 값 중 어느 것이건 상관없다. 또한 열어드레스가 가지고 있는 공간의 크기가 비트선의 수보다 적어도 괜찮다. 이 경우, 한번에 억세스할 수 있는 데이터의 최소 사이즈는 비트선의 수를 열어드레스가 가지고 있는 공간의 크기로 나눈 값이다.

다음에 상술한 반도체회로에서의 몇가지 제어방법에 관해 설명한다.

[제l 실시예]

우선 본 발명에 있어서 제어방법의 기본적인 사상에 관해서 종래의 제어방법과 대비하여 설명한다.

도 4a는 데이터배치의 최적화를 하지 않은 경우의 데이터의 기억위치와 행의 관계를 도시하고 있다. 도 4a에 있어서, 동그라미로 표시된 위치는 데이터가 기입된 위치를 나타내며 타원은 개개의 데이터의 통합을 나타낸다.

도 4a는 어드레스공간 중에 있어서 데이터의 할당 위치를 무작위로 결정한 경우의 예를 도시한다. 이 예에서는 연속하는 5개의 행에 각각 데이터가 기입되어 있다.

여기에서 본 실시예에 있어서는 DRAM에 대한 데이터의 배치에 착안한다. 각 행에 있어서 데이터의 메모리셀로의 배치에 관하여, 비트선(23) 쪽에서 바라본 데이터의 중첩상태를 알아보면 도 4a에 도시된 예에 의하면 행(21a)와 행(21b)와 행(21c)에서 데이터의 중첩이 없고, 행(21d)와 행(21e)에서 데이터의 중첩이 없다.

그래서 도 4b에 도시한 바와 같이 복수의 데이터가 동일한 행상에서 중첩되지 않도록 하면서 데이터를 기억하는 행의 수를 줄이도록 데이터의 배치를 결정한다. 행의 수를 최소화하는 것을 목적으로 하며 각 행에 할당되는 데이터 간의 조합을 결정하는 방법은, 조합 최적화 문제로서 풀 수 있다. 도 4b에 있어서는 데이터를 할당하는 행(21a), (21d)를 굵은 선으로 표시하고 데이터를 할당하지 않은 행(21b), (21c), (21e)를 가는 선으로 표시한다.

이와 같이 데이터를 배치한 뒤 리프레쉬의 실행을 제어하는 설정을 각 행마다 실행한다.

행플래그(12)의 각 필드는 DRAM의 각 행에 대응하며 DRAM제어기(8)는 행플래그(12)로 설정된 플래그의 값에 의해서 각 행마다 리프레쉬를 실행할 것인지의 여부를 판단하여 리프레쉬를 실행하도록 플래그가 설정된 행에 대하여 리프레쉬를 제어한다. 행플래그(12)의 각 플래그는 1비트(온/오프)로 실현할 수 있다.

이 데이터배치의 결정방법은 컴파일러가 실행하는 방법과 오퍼레이팅시스템이 실행하는 방법이 있다.

전자(前者)인 컴파일러가 실시하는 방법으로는, 도 5에 도시한 바와 같이 컴파일러의 기능인 메모리할당수단(41)에 있어서, 중간표기(42)에 대하여 메모리할당의 최적화처리를 실행한다. 메모리 구조로서의 행의 수와 행 당 메모리셀수를 제약하여 실제로 데이터를 할당하는 행의 수를 최소화하도록 데이터 간 조합의 최적화처리를 하여, 개개의 데이터의 상대어드레스를 결정한다. 또한 데이터를 기억시키는 행에 대응하는 플래그의 설정을 실행하는 오퍼레이션을 삽입하여 중간표기(43)를 출력한다. 이 중간표기(43)는 컴파일처리의 마지막 과정에서 명령열로 변환된다. 실제로 플래그를 설정하는 방법으로는, 억세스한 행의 플래그를 자동적으로 셋/리셋하는 명령을 사용하는 방법, 즉치(卽値)명령이나 데이터전송명령으로 값을 설정하는 방법 등이 있다.

한편, 후자인 오퍼레이팅시스템이 실시하는 방법으로는, 도 6에 도시한 바와 같이 어드레스변환수단(44)에 있어서 가상 어드레스(45)로 표현된 페이지를 물리어드레스(46)에 매핑할 때, 메모리 구조로서의 행의 수와 행 당 메모리셀수를 제약하여 페이지즉 데이터를 배치하는 행의 수가 최소가 되도록 페이지의 배치를 결정한다. 행플래그(12)의 설정은 실제로 데이터를 매핑하는 행의 플래그를 설정하도록 상술한 플래그를 설정하는 명령, 즉치(卽値)명령 또는 데이터전송명령 등을 어드레스변환수단(43)에 편입시킴으로써 실현할 수 있다.

이와 같이 데이터를 배치한 뒤, 데이터를 배치하고 있는 행에 대해서만 리프레쉬를 실행함으로써 불필요한 리프레쉬의 실행을 줄여 소비전력의 삭감과, 리프레쉬와 메모리 억세스의 경합에 의한 메모리억세스시간의 증대를 막을 수 있다.

또한 이들 컴파일러나 오퍼레이팅시스템이 동작하는 장소는 메모리구조만 알면 이 반도체회로의 내부이건 외부이건 상관없다.

[제2 실시예]

다음에, 데이터의 생존기간, 즉 임의의 변수에 관한 최초의 기입부터 마지막 독출까지의 기간에 착안하여 데이터의 배치를 결정하는 제어방법에 관해서 설명한다.

도 7a는 DRAM에 기억된 각 데이터 A∼H의 생존기간을 도시한 그래프이다.

도 7b에 도시한 바와 같이 데이터의 생존기간을 고려하지 않고 매핑하면 생존기간이 떨어진 데이터끼리 동일한 행에 할당되는 경우가 발생한다.

도 7c는 도 7a의 각 데이터의 생존기간을 각 행마다 정리한 도면이다. 예컨대, 행(R1)은 데이터 B, C, F를 기억하고 있기 때문에 데이터 B, C, F 중 적어도 하나의 데이터가 생존하고 있는 기간중에는 행(R1)을 항상 리프레쉬할 필요가 있다.

그래서 본 실시예에서는 도 7d에 도시한 바와 같이 각 데이터 A∼H의 생존기간에 착안하여 생존기간이 오버랩 또는 근접해 있는 데이터끼리 동일한 행에 배치하여 DRAM에 기억시킨다. 각 행마다 생존해 있는 데이터를 기억하는 기간의 총화를 최소화하는 것을 목적으로 하며 각 행에 할당하는 데이터 간의 조합을 결정하는 방법은 조합최적화 문제로서 풀 수 있다.

도 7d에 도시한 예에서는, 데이터 A, C를 행(R0)에, 데이터 B, D를 행(R1)에, 데이터 F, G를 행(R2)에, 데이터 E를 행(R3)에 배치하고 있다.

도 7e는 각 데이터 A∼H의 기입 위치를 변경한 후 각 행의 데이터 생존기간을 도시한 그래프이다.

이와 같이 생존기간이 오버랩 또는 근접해 있는 데이터끼리 동일한 행에 할당한 후 리프레쉬의 실행을 제어하는 설정을 행마다 실행한다.

행플래그(12)의 각 필드는 DRAM의 각 행에 대응하고 있으며 DRAM제어기(8)는 리프레쉬를 실행하도록 플래그가 설정된 기간에 한하여 해당되는 행에 대한 리프레쉬를 제어한다. 행플래그(12)의 각 플래그는 1비트(온/오프)로 실현할 수 있다.

이 데이터 배치의 결정방법은 컴파일러가 실행하는 방법과 오퍼레이팅시스템이 실행하는 방법이 있다.

전자인 컴파일러가 실시하는 방법으로는, 도 8에 도시한 바와 같이 컴파일러의 한 기능인 메모리할당수단(47)에 있어서 중간표기(48)에 대하여 메모리할당의 최적화처리를 실행한다. 메모리할당수단(47)이 중간표기(49)인 흐름플래그를 근거로 하여 개개의 데이터 생존기간을 구한다. 그 다음, 메모리구조로서 행의 수와 행 당 메모리셀수를 제약하여 적어도 하나의 데이터가 생존해 있는 각 행의 생존기간의, 모든 행의 총화를 최단화하도록 데이터 간 조합의 최적화처리를 실행하여 개개의 데이터의 상대 어드레스를 결정한다. 또한 데이터의 생존기간 개시시 데이터를 기억시키는 행의 플래그를 세트하는 오퍼레이션을 삽입하고, 데이터의 생존기간 종료시 데이터를 기억하고 있던 행의 플래그를 리셋하는 오퍼레이션을 삽입하여 중간표기(49)를 출력한다. 이 중간표기(49)는 컴파일처리의 마지막 과정에서 명령열로 변환된다. 실제로 플래그를 설정하는 방법으로는, 억세스한 행의 플래그를 자동적으로 셋/리셋하는 명령을 사용하는 방법이나, 즉치명령이나 데이터전송명령으로 값을 설정하는 방법 등이 있다.

한편 후자인 오퍼레이팅시스템이 실행하는 방법으로는, 도 9에 도시한 바와 같이 어드레스 변환수단(50)에 있어서 가상어드레스(51)로 표현된 페이지를 물리어드레스(52)로 매핑할 때, 메모리 구조로서 행의 수와 행 당 메모리셀수를 제약하여 적어도 하나의 페이지가 생존해 있는 각 행의 생존기간의, 모든 행의 총화를 최단화하도록 페이지의 배치를 결정한다. 각 페이지의 생존기간은 각 페이지에 내포된 데이터가 하나라도 생존해 있는 기간으로 주어지며 컴파일러가 각 페이지에 데이터를 할당할 때 개개의 데이터 생존기간을 해석함으로써 구할 수 있다. 또한 페이지를 물리메모리상에 배치할 때 플래그를 세트하여 물리 메모리를 해방시킬 때 플래그를 리셋하도록 제1실시예에서 상술한 플래그를 세트하는 명령, 즉치명령, 데이터전송명령 등을 어드레스변환수단(50)에 편입시킴으로써 실현할 수 있다.

이렇게 데이터를 배치한 뒤, 데이터를 기억하고 있는 행을 데이터가 생존해 있는 기간만큼 리프레쉬함으로써 불필요한 리프레쉬의 실행을 줄여 소비전력의 삭감과, 리프레쉬와 메모리억세스의 경합에 의한 메모리억세스 시간의 증대를 막을 수 있다.

또한 이상의 제2실시예에 도시한 바와 같이 시간영역에서 최적화하는 방법을 상기 제1실시예의, 공간영역에서 최적화하는 방법과 병용할 수 있다.

[제3 실시예]

다음에, DRAM의 각 행마다의 데이터유지 시간에 착안하여 데이터의 배치를 결정하는 제어방법에 관해서 설명한다.

이 예에 있어서는, 도 l0에 모식적으로 도시한 바와 같이 DRAM(7)의 복수의 행(R0)∼(R7)의 각 행마다 데이터유지시간(tr0)∼(tr7)을 기억하는 데이터유지시간 기억테이블(9a)을 갖추고 있다.

기억테이블(9a)은 도 1에 도시된 데이터유지시간 기억수단(9)에 대응하는 것으로서 PROM, EPROM, FLASH메모리, FPGA 등의 기입가능한 디바이스에 의해 실현할 수 있다. 테이블(9a)에는 각 행마다 각 행에 포함되는 전 메모리셀 중 데이터유지시간이 가장 짧은 메모리셀의 데이터유지시간을 기억시킨다.

데이터유지시간의 측정은 DRAM의 테스트시 실행한다. 이 측정결과를 기억테이블(9a)에 기억시킨다. 또한 데이터유지시간 기억테이블(9a)에 기억시키는 정보는 시간 그자체도 좋고 시간을 순위 매겨 코드화한 값도 좋다.

순위를 매긴 경우에는 테이블의 사이즈가 줄어드는 이점이 있다.

이러한 주기억유니트(4)에 데이터를 기억시킬 때 기억테이블(9a)에 기억되어 있는 각 행의 데이터유지시간을 참조하여 데이터유지시간이 긴 행부터 순서대로 데이터를 기억시키도록 한다. 그 다음, 실제로 데이터를 기억시킨 행 가운데 가장 짧은 데이터유지시간에 합쳐서 리프레쉬주기를 타이머(11)에 설정한다.

이와 같이 타이머(11)를 설정함과 동시에 리프레쉬의 실행을 제어하는 설정을 행마다 실시한다.

행플래그(12)의 각 필드는 DRAM의 각 행에 대응하고 있으며 DRAM제어기(8)는 행플러그(12)에 설정된 플러그 값에 의해 행마다 리프레쉬를 실행하는지의 여부를 판단하여 리프레쉬를 실행하도록 플래그가 설정된 행에 대해 리프레쉬를 제어한다. 행플래그(12)의 각 플래그는 1비트(온/오프)로 실현할 수 있다.

전자인 컴파일러가 실시하는 방법으로는, 도 11에 도시한 바와 같이 컴파일러의 한 기능인 메모리할당수단(53)에 있어서 중간표기(54)에 대하여 메모리할당의 최적화처리를 실행한다. 데이터의 메모리할당시 기억테이블(9a)에 유지한 값을 참조하여 메모리구조로서 행의 수와 행 당 메모리셀수를 제약하여 데이터유지시간이 긴 행에 대응하는 물리어드레스를 우선적으로 데이터할당 대상으로 한다. 그 다음 마지막으로 할당대상이 된 행의 데이터유지시간을 참조하여 타이머(8)에 설정할 리프레쉬주기를 결정한다. 마지막으로 실제 데이터를 기억시키는 행의 플래그를 세트하는 오퍼레이션과, 리프레쉬주기를 설정하는 오퍼레이션을 포함하는 중간표기(55)를 출력한다. 이 중간표기(55)는 컴파일처리의 마지막 과정에서 명령열로 변환된다. 실제로 플래그 및 리프레쉬주기를 설정하는 방법으로는, 억세스한 행의 플래그를 자동적으로 셋/리셋하는 명령을 사용하는 방법이나, 즉치명령이나 데이터전송명령으로 값을 설정하는 방법 등이 있다.

한편 후자인 오퍼레이팅시스템이 실행하는 방법으로는, 도 12에 도시한 바와 같이 어드레스 변환수단(56)에 있어서 가상어드레스(57)로 표현된 페이지를 물리어드레스(58)로 매핑할 때, 메모리 구조로서 행의 수와 행 당 메모리셀수를 제약하여 페이지 즉 데이터를 배치할 대상으로서 데이터유지시간이 긴 행에 우선적으로 배치한다. 그 다음, 마지막으로 할당대상이 된 행의 데이터유지시간을 참조하여 타이머(8)에 리프레쉬주기를 설정함으로써 실현할 수 있다. 플래그 및 리프레쉬주기의 설정은 제1 실시예에서 상술한 플래그를 세트하는 명령, 즉치명령, 데이터전송명령 등을 어드레스변환수단(56)에 편입시킴으로써 실현할 수 있다.

이렇게 데이터유지시간이 긴 행부터 우선적으로 사용함으로써 리프레쉬횟수를 줄여 소비전력의 삭감과, 리프레쉬와 메모리억세스의 경합에 의한 메모리억세스 시간의 증대를 막을 수 있다.

또한 이상의 제3실시예에 도시한 바와 같이 각 행마다의 데이터유지시간에 착안하여 데이터배치를 결정하는 방법을 상기 제1실시예의 공간영역에서 최적화하는 방법, 제2실시예의 시간영역에서 최적화하는 방법과 병용할 수 있다.

[제4 실시예]

DRAM에 데이터를 기억시킬 때, 데이터의 중요도에 따라 데이터의 배치를 결정하는 방법에 관해서 설명한다.

예를 들면 DRAM에 기억시키는 데이터로는 통신패킷과 같은 에러정정이 가능한 데이터와, 에러 정정이 불가능한 데이터가 있다.

또한 수치연산이나 제어용 데이터와 같은 값의 오차가 허용되지 않는 데이터와, 화상/음성 데이터와 같이 약간의 값의 오차가 있더라도 그다지 지장을 초래하지 않는 데이터가 있다.

그러므로 데이터의 중요도에 따라 기억시키는 행을 결정한다. 즉, 에러정정이 가능한 데이터나, 값의 오차가 허용되는 데이터를 데이터유지시간이 짧은 행에 할당한다. 또한 에러정정이 불가능한 데이터나, 값의 오차가 허용되지 않는 데이터를 데이터유지시간이 긴 행에 할당한다. 이와 같이 데이터의 중요도에 따라 데이터를 배치하고 리프레쉬주기를 적절히 길게 함으로써 리프레쉬 빈도를 저하시킬 수 있다.

이 데이터의 중요도에 따른 배치의 결정은 도 13에 도시한 바와 같이 데이터의 중요도를 나타내는 기능을 하는 중간표기(60)에 대응한 컴파일러에 의해 실현될 수 있다. 데이터의 중요도는, 예컨대 중요도를 나타내는 형을 만드는 수단으로 프로그램 내에 기술할 수 있다. 도 13도에 도시한 컴파일러의 메모리할당수단(59)은 데이터유지시간 기억수단(9)에 기억한 행마다의 데이터유지시간을 참조하면서 중간표기(60)에 대해 데이터의 중요도에 따라 데이터를 배치하고 개개의 데이터의 물리어드레스를 결정하여 중간표기(61)를 출력한다. 이 중간표기(61)는 컴파일처리의 마지막 과정에서 명령열로 변환된다.

또한 이 컴파일러가 동작하는 장소는 메모리의 구조만 알면 이 반도체회로의 내부이건 외부이건 상관없다.

[제5 실시예]

통상의 DRAM 특성으로서, 각 행에서의 데이터유지시간은 고정된 것이 아니며 온도에 의해 변화한다. 즉 앞서 설명한 바와 같이 온도가 저하되면 데이터유지시간이 길어진다. 일반적으로 범용DRAM의 리프레쉬간격은 최악의 동작조건, 즉 고온의 상태를 상정하여 매우 짧게 설정된다. 그렇지만 상온에서는 데이터유지시간의 실력치가 길어지기 때문에 고온시 맞추어 리프레쉬주기는 상온시 데이터유지시간의 실력치에 반해 매우 짧아져 과잉리프레쉬하게 된다.

이에 따라 필요이상으로 전력을 소비할 뿐 아니라 리프레쉬와 메모리억세스가 경합하는 빈도가 높아지기 때문에 메모리억세스의 평균시간이 길어지고 DRAM(7)과 혼재된 논리부(33)의 성능이 억제된다.

그래서 도 14에 도시한 실시예에서는 DRAM(7)과 논리부(33)가 혼재된 반도체회로의 내부에 온도검출수단(5)을 마련하여 반도체회로의 온도를 검출하고 온도에 따라 DRAM제어기(8)의 타이머레지스터(8a)를 제어함으로써 리프레쉬주기를 적절히 설정한다.

온도검출수단(5)은 실제로 데이터를 기억시키는 메모리셀과 같은 온도특성을 가진 메모리셀의 누설전류를 모니터하는 방법이나, 링오실레이터를 사용하는 방법 등으로 실현할 수 있다(이토, "초LSI메모리" l994년, 培風館).

이와 같이 온도를 검출하여 리프레쉬주기를 설정하고 리프레쉬빈도를 줄임으로써 DRAM/논리 혼재LSI에 있어서 불필요한 리프레쉬실행을 줄여 소비전력의 삭감과, 리프레쉬와 메모리억세스의 경합에 의한 메모리억세스 시간 증대의 억제를 양립시킬 수 있다.

또한, 이상의 제5실시예에 도시한 바와 같이 온도를 검출하여 리프레쉬주기를 설정하는 방법을 상기 제1실시예의 공간영역에서 최적화하는 방법, 제2실시예의 시간영역에서 최적화하는 방법, 제3 및 제4실시예의 데이터유지시간에 의해 데이터 배치를 결정하는 방법과도 병용할 수 있다.

본 발명은 DRAM을 갖는 반도체 분야에서 이용할 수 있다.

Claims

DRAM을 갖는 반도체회로의 제어방법에 있어서,

데이터를 기억하는 행의 수가 적어지도록 조합한 데이터를 상기 DRAM의 각 행에 배치하고 데이터를 기억한 상기 각 행에 대하여 리프레쉬를 실행하는 것을 특징으로 하는 반도체회로의 제어방법.
DRAM을 갖는 반도체회로의 제어방법에 있어서,

임의의 데이터에 대해서 최초의 기입부터 마지막 독출까지의 기간이 오버랩 또는 근접해 있는 데이터끼리 상기 DRAM의 동일한 행에 배치하여, 데이터가 처음으로 기입되고 나서 마지막으로 독출될 때까지의 동안만 상기 행을 리프레쉬하는 것을 특징으로 하는 반도체회로의 제어방법.
DRAM을 갖는 반도체회로의 제어방법에 있어서,

상기 DRAM을 사용하는 어플리케이션이 필요로 하는 메모리용량을 구하여 미리 구한 상기 DRAM의 각 행마다의 데이터유지 시간를 기억한 테이블을 참조하여 데이터유지 시간이 긴 행부터 순서대로 상기 DRAM에 데이터를 기억시키고, 데이터를 기억하고 있는 상기 행 가운데 가장 데이터유지 시간이 짧은 행에 맞추어 리프레쉬 주기를 설정하는 것을 특징으로 하는 반도체회로의 제어방법.
제 3항에 있어서, 상기 DRAM에 데이터 기억할 때, 데이터의 중요도에 따라 데이터를 소정의 행에 배치하는 것을 특징으로 하는 반도체회로의 제어방법.
제 1, 2, 3 또는 4항에 있어서, 반도체회로의 온도를 검출하여 그 온도에 따라 DRAM에 대한 리프레쉬주기를 설정하는 것을 특징으로 하는 반도체회로의 제어방법.
DRAM을 갖는 반도체회로에 있어서,

데이터를 기억하는 행의 수가 적어지도록 조합한 데이터를 상기 DRAM의 각 행에 배치하는 수단과, 데이터를 기억한 상기 각 행에 대하여 리프레쉬를 실행하는 수단을 구비한 것을 특징으로 하는 반도체회로.
DRAM을 갖는 반도체회로에 있어서,

임의의 데이터에 관한 최초의 기입부터 마지막 독출까지의 기간이 오버랩 또는 근접해 있는 데이터끼리 상기 DRAM의 동일한 행에 배치하는 수단과, 데이터가 최초로 기입되어서 마지막 독출되기까지의 동안만 상기 행을 리프레쉬하는 수단을 갖춘 것을 특징으로 하는 반도체회로.
DRAM을 갖는 반도체회로에 있어서,

DRAM을 사용하는 어플리케이션이 필요로 하는 메모리용량을 구하고, 미리 구한 상기 DRAM의 각 행마다의 데이터유지 시간을 기억한 테이블을 참조하여 데이터유지 시간이 긴 행부터 차례로 상기 DRAM에 데이터를 기억시키는 수단과, 데이터를 기억하고 있는 상기 행 가운데 가장 데이터유지 시간이 짧은 행에 맞추어 리프레쉬주기를 설정하는 수단을 갖춘 것을 특징으로 하는 반도체회로.
제 8항에 있어서, 상기 DRAM에 기억할 때 데이터의 중요도에 따라 데이터를 소정의 행에 배치하는 수단을 갖춘 것을 특징으로 하는 반도체회로.
제 6, 7, 8 또는 9항에 있어서, 반도체회로의 온도를 검출하고 그 온도에 따라 DRAM에 대한 리프레쉬주기를 설정하는 수단을 갖춘 것을 특징으로 하는 반도체회로.