JPH1196756A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1196756A JPH1196756A JP9261201A JP26120197A JPH1196756A JP H1196756 A JPH1196756 A JP H1196756A JP 9261201 A JP9261201 A JP 9261201A JP 26120197 A JP26120197 A JP 26120197A JP H1196756 A JPH1196756 A JP H1196756A
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- refresh operation
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Memory System (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 本発明は、ＤＲＡＭのリフレッシュ動作時に
消費される電力を削減することができる半導体記憶装置
を提供することを課題とする。 【解決手段】 複数の領域（リフレッシュ制限単位）か
ら構成されるＤＲＡＭ１１と、ＤＲＡＭ１１の各領域の
割当、解放状態に応じて、制御情報を設定する領域割当
部１３と、領域割当部１３により設定された制御情報を
各領域毎に格納するとともに、該制御情報とＤＲＡＭコ
ントローラから出力されるｘＲＡＳの論理に基づき、Ｄ
ＲＡＭ１１の各領域へのリフレッシュ動作を制御するｘ
ＥＲＡＳを出力するリフレッシュ制限部１２手段とを有
して構成されている。
消費される電力を削減することができる半導体記憶装置
を提供することを課題とする。 【解決手段】 複数の領域（リフレッシュ制限単位）か
ら構成されるＤＲＡＭ１１と、ＤＲＡＭ１１の各領域の
割当、解放状態に応じて、制御情報を設定する領域割当
部１３と、領域割当部１３により設定された制御情報を
各領域毎に格納するとともに、該制御情報とＤＲＡＭコ
ントローラから出力されるｘＲＡＳの論理に基づき、Ｄ
ＲＡＭ１１の各領域へのリフレッシュ動作を制御するｘ
ＥＲＡＳを出力するリフレッシュ制限部１２手段とを有
して構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックＲＡ
Ｍ（以下、ＤＲＡＭという）を搭載した半導体記憶装置
に関し、特に、ＤＲＡＭのリフレッシュ動作時の消費電
力を削減する半導体記憶装置に関する。
Ｍ（以下、ＤＲＡＭという）を搭載した半導体記憶装置
に関し、特に、ＤＲＡＭのリフレッシュ動作時の消費電
力を削減する半導体記憶装置に関する。
【０００２】
【従来の技術】近年、コンピュータ技術の高度化に伴
い、ノート型コンピュータや携帯情報端末等の普及が著
しい。このような可搬性の情報機器においては、バッテ
リー電源の省電力化の要求が高いとともに、機器の高性
能化に伴い、記憶容量増加の要求も高い。上述したよう
な情報機器の主記憶には、一般にＤＲＡＭが使用されて
いる。ＤＲＡＭは、その記憶内容を保持するため一定時
間毎にリフレッシュ動作を行う必要がある。
い、ノート型コンピュータや携帯情報端末等の普及が著
しい。このような可搬性の情報機器においては、バッテ
リー電源の省電力化の要求が高いとともに、機器の高性
能化に伴い、記憶容量増加の要求も高い。上述したよう
な情報機器の主記憶には、一般にＤＲＡＭが使用されて
いる。ＤＲＡＭは、その記憶内容を保持するため一定時
間毎にリフレッシュ動作を行う必要がある。
【０００３】
【発明が解決しようとする課題】従来のＤＲＡＭのリフ
レッシュ動作は、メモリボード上に搭載されたＤＲＡＭ
に対して、メモリボード外に設置されたＤＲＡＭコント
ローラによりリフレッシュ動作が実行制御される。ＤＲ
ＡＭコントローラは、内部にリフレッシュ制御部を有
し、このリフレッシュ制御部から一定時間毎に出力され
るリフレッシュアドレスとリフレッシュ要求に基づいて
ＤＲＡＭのリフレッシュ制御信号を出力し、ＤＲＡＭの
記憶内容の全てをリフレッシュするように制御する。
レッシュ動作は、メモリボード上に搭載されたＤＲＡＭ
に対して、メモリボード外に設置されたＤＲＡＭコント
ローラによりリフレッシュ動作が実行制御される。ＤＲ
ＡＭコントローラは、内部にリフレッシュ制御部を有
し、このリフレッシュ制御部から一定時間毎に出力され
るリフレッシュアドレスとリフレッシュ要求に基づいて
ＤＲＡＭのリフレッシュ制御信号を出力し、ＤＲＡＭの
記憶内容の全てをリフレッシュするように制御する。
【０００４】このように、従来のＤＲＡＭのリフレッシ
ュ動作は、記憶内容の全てについてリフレッシュ動作を
行っていたため、大容量のＤＲＡＭを主記憶として搭載
した機器においては、リフレッシュ動作毎に大量の電力
が消費され、機器本来の性能の劣化を招いていた。本発
明は、上述した問題点を解決し、ＤＲＡＭのリフレッシ
ュ動作時に消費される電力を削減することができる半導
体記憶装置を提供することを目的とする。
ュ動作は、記憶内容の全てについてリフレッシュ動作を
行っていたため、大容量のＤＲＡＭを主記憶として搭載
した機器においては、リフレッシュ動作毎に大量の電力
が消費され、機器本来の性能の劣化を招いていた。本発
明は、上述した問題点を解決し、ＤＲＡＭのリフレッシ
ュ動作時に消費される電力を削減することができる半導
体記憶装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、ダイナミックメモリを１つ
又は複数個搭載し、該ダイナミックメモリからのデータ
の読み出し、書き込み動作を制御するダイナミックメモ
リ制御手段を有する半導体記憶装置において、ダイナミ
ックメモリの記憶領域の使用状態に応じて、該記憶領域
毎に領域の割当及び解放を行い、割当情報を設定する領
域割当手段と、該領域割当手段により設定された前記割
当情報を前記記憶領域毎に格納する割当情報格納手段
と、前記ダイナミックメモリ制御手段から出力される制
御信号と前記割当情報格納手段に格納された前記割当情
報に基づき、前記ダイナミックメモリにリフレッシュ制
御のための実効信号を出力するリフレッシュ制限手段
と、を具備し、前記割当情報に領域割当が設定されてい
る場合には、前記リフレッシュ制限手段から出力される
前記リフレッシュ制御実効信号により前記ダイナミック
メモリのリフレッシュ動作を実行し、前記割当情報に領
域解放が設定されている場合には、前記リフレッシュ制
御実効信号により前記ダイナミックメモリのリフレッシ
ュ動作を禁止することを特徴としている。
に、請求項１記載の発明は、ダイナミックメモリを１つ
又は複数個搭載し、該ダイナミックメモリからのデータ
の読み出し、書き込み動作を制御するダイナミックメモ
リ制御手段を有する半導体記憶装置において、ダイナミ
ックメモリの記憶領域の使用状態に応じて、該記憶領域
毎に領域の割当及び解放を行い、割当情報を設定する領
域割当手段と、該領域割当手段により設定された前記割
当情報を前記記憶領域毎に格納する割当情報格納手段
と、前記ダイナミックメモリ制御手段から出力される制
御信号と前記割当情報格納手段に格納された前記割当情
報に基づき、前記ダイナミックメモリにリフレッシュ制
御のための実効信号を出力するリフレッシュ制限手段
と、を具備し、前記割当情報に領域割当が設定されてい
る場合には、前記リフレッシュ制限手段から出力される
前記リフレッシュ制御実効信号により前記ダイナミック
メモリのリフレッシュ動作を実行し、前記割当情報に領
域解放が設定されている場合には、前記リフレッシュ制
御実効信号により前記ダイナミックメモリのリフレッシ
ュ動作を禁止することを特徴としている。
【０００６】請求項２記載の発明は、請求項１記載の半
導体記憶装置において、前記領域割当手段は、複数個搭
載された前記ダイナミックメモリ単位で領域の割当及び
解放を行い、前記割当情報を設定し、前記リフレッシュ
制限手段は、前記割当情報に領域割当が設定されている
前記ダイナミックメモリに対して、リフレッシュ動作を
実行し、前記割当情報に領域解放が設定されている前記
ダイナミックメモリに対して、リフレッシュ動作を禁止
することを特徴としている。
導体記憶装置において、前記領域割当手段は、複数個搭
載された前記ダイナミックメモリ単位で領域の割当及び
解放を行い、前記割当情報を設定し、前記リフレッシュ
制限手段は、前記割当情報に領域割当が設定されている
前記ダイナミックメモリに対して、リフレッシュ動作を
実行し、前記割当情報に領域解放が設定されている前記
ダイナミックメモリに対して、リフレッシュ動作を禁止
することを特徴としている。
【０００７】請求項３記載の発明は、請求項１記載の半
導体記憶装置において、前記領域割当手段は、複数の前
記ダイナミックメモリが各々搭載された複数の基板単位
で領域の割当及び解放を行い、前記割当情報を設定し、
前記リフレッシュ制限手段は、前記割当上方に領域割当
が設定されている前記基板に対して、リフレッシュ動作
を行い、前記割当情報に領域解放が設定されている前記
基板に対して、リフレッシュ動作を禁止することを特徴
としている。
導体記憶装置において、前記領域割当手段は、複数の前
記ダイナミックメモリが各々搭載された複数の基板単位
で領域の割当及び解放を行い、前記割当情報を設定し、
前記リフレッシュ制限手段は、前記割当上方に領域割当
が設定されている前記基板に対して、リフレッシュ動作
を行い、前記割当情報に領域解放が設定されている前記
基板に対して、リフレッシュ動作を禁止することを特徴
としている。
【０００８】すなわち、ダイナミックメモリの記憶領域
は、常に全てが使用されているわけではないため、リフ
レッシュ動作時に、使用していない記憶領域を含む全て
の記憶内容をリフレッシュする必要はない。そこで、請
求項１、２、３記載の半導体記憶装置によれば、領域割
当手段により、ダイナミックメモリへの記憶領域の割当
動作時に、ダイナミックメモリの記憶領域毎、あるい
は、複数搭載されたダイナミックメモリ毎、又は、ダイ
ナミックメモリが搭載された基板毎の、割当状態及び解
放状態を割当情報として設定し、リフレッシュ制限手段
により、割当情報とダイナミックメモリ制御手段から出
力される制御信号との論理に基づき、ダイナミックメモ
リに対するリフレッシュ動作を行うか、禁止するかを制
御するリフレッシュ制御実効信号が出力される。
は、常に全てが使用されているわけではないため、リフ
レッシュ動作時に、使用していない記憶領域を含む全て
の記憶内容をリフレッシュする必要はない。そこで、請
求項１、２、３記載の半導体記憶装置によれば、領域割
当手段により、ダイナミックメモリへの記憶領域の割当
動作時に、ダイナミックメモリの記憶領域毎、あるい
は、複数搭載されたダイナミックメモリ毎、又は、ダイ
ナミックメモリが搭載された基板毎の、割当状態及び解
放状態を割当情報として設定し、リフレッシュ制限手段
により、割当情報とダイナミックメモリ制御手段から出
力される制御信号との論理に基づき、ダイナミックメモ
リに対するリフレッシュ動作を行うか、禁止するかを制
御するリフレッシュ制御実効信号が出力される。
【０００９】したがって、従来技術のようにダイナミッ
クメモリの全ての記憶領域、あるいは全てのダイナミッ
クメモリに対してリフレッシュ動作を行う場合に比較し
て、割当が行われた記憶領域、あるいは、ダイナミック
メモリ、又は、ダイナミックメモリを搭載する基板にの
みリフレッシュ動作が実行されるため、リフレッシュ動
作が禁止された領域分、電力の消費量を削減することが
できる。
クメモリの全ての記憶領域、あるいは全てのダイナミッ
クメモリに対してリフレッシュ動作を行う場合に比較し
て、割当が行われた記憶領域、あるいは、ダイナミック
メモリ、又は、ダイナミックメモリを搭載する基板にの
みリフレッシュ動作が実行されるため、リフレッシュ動
作が禁止された領域分、電力の消費量を削減することが
できる。
【００１０】
【発明の実施の形態】本発明に係る半導体記憶装置の第
１の実施例の概略構成について、図１を参照して説明す
る。図１において、ＤＲＡＭ１１はメモリボード１０上
に搭載され、メモリボード１０上にはＤＲＡＭ１１のリ
フレッシュ動作を制御するＤＲＡＭリフレッシュ制限部
１２が設けられている。また、メモリボード１０の外部
にはＤＲＡＭ１１のメモリ領域を割当及び解放処理する
領域割当部１３が設けられている。
１の実施例の概略構成について、図１を参照して説明す
る。図１において、ＤＲＡＭ１１はメモリボード１０上
に搭載され、メモリボード１０上にはＤＲＡＭ１１のリ
フレッシュ動作を制御するＤＲＡＭリフレッシュ制限部
１２が設けられている。また、メモリボード１０の外部
にはＤＲＡＭ１１のメモリ領域を割当及び解放処理する
領域割当部１３が設けられている。
【００１１】領域割当部１３は、ＤＲＡＭ１１の搭載さ
れる機器を制御するオペレーティングシステム（ＯＳ）
のメモリ監視機構により実行されるＤＲＡＭ１１の領域
割当、解放機構により構成されている。なお、領域割当
部１３は、領域割当手段を構成する。この領域割当、解
放機構の原理について、図２、図３を参照して説明す
る。
れる機器を制御するオペレーティングシステム（ＯＳ）
のメモリ監視機構により実行されるＤＲＡＭ１１の領域
割当、解放機構により構成されている。なお、領域割当
部１３は、領域割当手段を構成する。この領域割当、解
放機構の原理について、図２、図３を参照して説明す
る。
【００１２】まず、領域割当部による領域割当処理（Ｍ
Ａ ａｌｌｏｃ）について、その一例を示して説明す
る。図２に示すように、ＤＲＡＭへのデータやプログラ
ムの書き込みに伴って、割当要求開始アドレス（add）
と割当要求長（len 1）が指定されると、この指示され
た割当要求開始アドレス（add）と割当要求長（len 1）
に基づいて、実際のメモリ領域内に割当てる範囲の開始
アドレス（alloc add）と割当長（alloc len）を設定す
る。ここで、メモリ領域はあらかじめ複数の領域Ｍ１、
Ｍ２、Ｍ３、・・・から構成され、実際に割当てる範囲
の開始アドレス（alloc add）は領域Ｍ１内にあるもの
とする。
Ａ ａｌｌｏｃ）について、その一例を示して説明す
る。図２に示すように、ＤＲＡＭへのデータやプログラ
ムの書き込みに伴って、割当要求開始アドレス（add）
と割当要求長（len 1）が指定されると、この指示され
た割当要求開始アドレス（add）と割当要求長（len 1）
に基づいて、実際のメモリ領域内に割当てる範囲の開始
アドレス（alloc add）と割当長（alloc len）を設定す
る。ここで、メモリ領域はあらかじめ複数の領域Ｍ１、
Ｍ２、Ｍ３、・・・から構成され、実際に割当てる範囲
の開始アドレス（alloc add）は領域Ｍ１内にあるもの
とする。
【００１３】次いで、実際の開始アドレス（alloc ad
d）と割当要求開始アドレス（add）を一致させ、割当要
求開始アドレス（add）と割当要求長（len 1）を要求領
域管理テーブルＴ０に格納する。領域Ｍ１に隣接する領
域Ｍ２の先頭アドレス（Ａ２）と実際の開始アドレス
（alloc add）の差が、割当要求長（len 1）よりも小さ
い場合には、アドレスの差（Ａ２−alloc add）を割当
長（alloc len）とし、アドレスの差（Ａ２−alloc ad
d）が、割当要求長（len 1）以上の場合には、割当要求
長（len 1）をそのまま実際の割当長（alloc len）とす
る。
d）と割当要求開始アドレス（add）を一致させ、割当要
求開始アドレス（add）と割当要求長（len 1）を要求領
域管理テーブルＴ０に格納する。領域Ｍ１に隣接する領
域Ｍ２の先頭アドレス（Ａ２）と実際の開始アドレス
（alloc add）の差が、割当要求長（len 1）よりも小さ
い場合には、アドレスの差（Ａ２−alloc add）を割当
長（alloc len）とし、アドレスの差（Ａ２−alloc ad
d）が、割当要求長（len 1）以上の場合には、割当要求
長（len 1）をそのまま実際の割当長（alloc len）とす
る。
【００１４】次いで、実際の開始アドレス（alloc ad
d）を含む領域Ｍ１を割当て、実際に割当てた範囲の開
始アドレス（alloc add）と割当長（alloc len）を領域
（Ｍ１）の領域管理テーブルＴ１に格納する。そして、
上述した領域Ｍ１におけるアドレスの差（Ａ２−alloc
add）が、割当要求長（len 1）よりも小さい場合には、
割当要求長（len 1）から領域Ｍ１において実際に割当
てた割当長（alloc len）との差を計算し、割当長の差
（len 1−alloc len）が有限である場合には、この差
（len 1−alloc len）を新たな割当要求長（len 2）と
して領域Ｍ２に、その先頭アドレス（Ａ２）から割当要
求長（len 2）分の範囲を割当て、実際に割当てた開始
アドレス（Ａ２）と割当長（len 2）を領域（Ｍ２）の
領域管理テーブルＴ２に格納する。領域Ｍ２への割当
後、さらに割当要求長（len 2）の残りが有限の場合に
は、この残りを新たな割当要求長（len 3）として連続
して隣接する領域Ｍ３に、その先頭アドレス（Ａ３）か
ら残りの割当長（len 3）分の範囲を割当て、実際に割
当てた開始アドレス（Ａ３）と割当長を領域（Ｍ３）の
領域管理テーブルＴ３に格納する。
d）を含む領域Ｍ１を割当て、実際に割当てた範囲の開
始アドレス（alloc add）と割当長（alloc len）を領域
（Ｍ１）の領域管理テーブルＴ１に格納する。そして、
上述した領域Ｍ１におけるアドレスの差（Ａ２−alloc
add）が、割当要求長（len 1）よりも小さい場合には、
割当要求長（len 1）から領域Ｍ１において実際に割当
てた割当長（alloc len）との差を計算し、割当長の差
（len 1−alloc len）が有限である場合には、この差
（len 1−alloc len）を新たな割当要求長（len 2）と
して領域Ｍ２に、その先頭アドレス（Ａ２）から割当要
求長（len 2）分の範囲を割当て、実際に割当てた開始
アドレス（Ａ２）と割当長（len 2）を領域（Ｍ２）の
領域管理テーブルＴ２に格納する。領域Ｍ２への割当
後、さらに割当要求長（len 2）の残りが有限の場合に
は、この残りを新たな割当要求長（len 3）として連続
して隣接する領域Ｍ３に、その先頭アドレス（Ａ３）か
ら残りの割当長（len 3）分の範囲を割当て、実際に割
当てた開始アドレス（Ａ３）と割当長を領域（Ｍ３）の
領域管理テーブルＴ３に格納する。
【００１５】以上のように、割当処理を割当要求開始ア
ドレスが低位のものから高位のものへと順次繰り返し実
行することによりメモリ領域の割当が行われる。次に、
領域割当部による領域解放処理（ＭＡ ｆｒｅｅ）につ
いて、その一例を示して説明する。図３に示すように、
ＤＲＡＭへのデータやプログラムの書き込みに伴って、
割当解放開始アドレス（add）が指定される。この指示
された割当解放開始アドレス（add）に基づいて、実際
に割当解放する範囲の開始アドレス（free add）及び長
さ（free len）を設定する。次いで、領域割当処理の際
に割当開始アドレス（add）及び割当要求長（len 1）が
格納された要求領域管理テーブルＴ０が参照されて、割
当解放開始アドレス（add）に対応する割当要求長（len
1）を割当長として抽出する。ここで、実際に割当解放
する範囲の開始アドレス（free add）は領域Ｍ１内にあ
るものとする。
ドレスが低位のものから高位のものへと順次繰り返し実
行することによりメモリ領域の割当が行われる。次に、
領域割当部による領域解放処理（ＭＡ ｆｒｅｅ）につ
いて、その一例を示して説明する。図３に示すように、
ＤＲＡＭへのデータやプログラムの書き込みに伴って、
割当解放開始アドレス（add）が指定される。この指示
された割当解放開始アドレス（add）に基づいて、実際
に割当解放する範囲の開始アドレス（free add）及び長
さ（free len）を設定する。次いで、領域割当処理の際
に割当開始アドレス（add）及び割当要求長（len 1）が
格納された要求領域管理テーブルＴ０が参照されて、割
当解放開始アドレス（add）に対応する割当要求長（len
1）を割当長として抽出する。ここで、実際に割当解放
する範囲の開始アドレス（free add）は領域Ｍ１内にあ
るものとする。
【００１６】次いで、領域Ｍ１に隣接する領域Ｍ２の先
頭アドレス（Ａ２）と実際の開始アドレス（free add）
の差が、割当長（len 1）よりも小さい場合には、アド
レスの差（Ａ２−free add）を実際の解放長（free le
n）とし、アドレスの差（Ａ２−free add）が、割当長
（len 1）以上の場合には、割当長（len 1）をそのまま
実際の解放長（free len）とする。
頭アドレス（Ａ２）と実際の開始アドレス（free add）
の差が、割当長（len 1）よりも小さい場合には、アド
レスの差（Ａ２−free add）を実際の解放長（free le
n）とし、アドレスの差（Ａ２−free add）が、割当長
（len 1）以上の場合には、割当長（len 1）をそのまま
実際の解放長（free len）とする。
【００１７】次いで、実際の開始アドレス（free add）
を含む領域Ｍ１について、領域管理テーブルＴ１から実
際に解放した範囲の開始アドレス（free add）を削除す
る。このように、領域管理テーブルＴ１を空にすること
により、領域（Ｍ１）が解放される。そして、上述した
領域Ｍ１におけるアドレスの差（Ａ２−free add）が、
割当長（len 1）よりも小さい場合には、割当長（len
1）から領域Ｍ１において実際に解放された解放長（fre
e len）との差を計算し、割当長との差（len 1−free l
en）が有限である場合には、この差（len 1−free le
n）を新たな解放長（len 2）として領域Ｍ２に、その先
頭アドレス（Ａ２）から解放長（len 2）分の範囲を解
放して、実際に解放した開始アドレス（Ａ２）を領域
（Ｍ２）の領域管理テーブルＴ２から削除する。領域Ｍ
２の解放後、さらに解放長（len 2）の残りが有限の場
合には、この残りを新たな解放長（len 3）として連続
して隣接する領域Ｍ３に、その先頭アドレス（Ａ３）か
ら残りの解放長（len 3）分の範囲を解放し、実際に解
放した開始アドレス（Ａ３）を領域（Ｍ３）の領域管理
テーブルＴ３から削除する。
を含む領域Ｍ１について、領域管理テーブルＴ１から実
際に解放した範囲の開始アドレス（free add）を削除す
る。このように、領域管理テーブルＴ１を空にすること
により、領域（Ｍ１）が解放される。そして、上述した
領域Ｍ１におけるアドレスの差（Ａ２−free add）が、
割当長（len 1）よりも小さい場合には、割当長（len
1）から領域Ｍ１において実際に解放された解放長（fre
e len）との差を計算し、割当長との差（len 1−free l
en）が有限である場合には、この差（len 1−free le
n）を新たな解放長（len 2）として領域Ｍ２に、その先
頭アドレス（Ａ２）から解放長（len 2）分の範囲を解
放して、実際に解放した開始アドレス（Ａ２）を領域
（Ｍ２）の領域管理テーブルＴ２から削除する。領域Ｍ
２の解放後、さらに解放長（len 2）の残りが有限の場
合には、この残りを新たな解放長（len 3）として連続
して隣接する領域Ｍ３に、その先頭アドレス（Ａ３）か
ら残りの解放長（len 3）分の範囲を解放し、実際に解
放した開始アドレス（Ａ３）を領域（Ｍ３）の領域管理
テーブルＴ３から削除する。
【００１８】以上のように、解放処理を割当解放開始ア
ドレスが低位のものから高位のものへと順次繰り返し実
行し、割当解放開始アドレス（add）についての割当長
（len1）の全てが解放されると、要求領域管理テーブル
から割当処理時に格納された割当要求開始アドレス（ad
d）が削除され、メモリ領域の解放処理が終了する。次
に、上述したメモリ領域の割当、解放処理と割当情報の
設定について、図４を参照して説明する。
ドレスが低位のものから高位のものへと順次繰り返し実
行し、割当解放開始アドレス（add）についての割当長
（len1）の全てが解放されると、要求領域管理テーブル
から割当処理時に格納された割当要求開始アドレス（ad
d）が削除され、メモリ領域の解放処理が終了する。次
に、上述したメモリ領域の割当、解放処理と割当情報の
設定について、図４を参照して説明する。
【００１９】図４において、メモリ領域は、あらかじめ
複数の領域（リフレッシュ制限単位）Ｍ１、Ｍ２、Ｍ
３、・・・から構成され、例えば、領域Ｍ１内に収まる
割当パターンＰ１と、隣接する領域Ｍ２、Ｍ３の双方に
またがる割当パターンＰ２とが設定されているとする。
このような構成において、割当パターンＰ１、Ｐ２の領
域割当処理をする場合、割当パターンＰ１、Ｐ２につい
てのアドレス及びサイズ要求にしたがって、上述したよ
うにソフトウェア上で領域を割当て、その通知を受けて
実際のメモリ領域上での領域割当てを実行する。すなわ
ち、この割当処理により、割当パターンＰ１において
は、この割当パターンＰ１を含む領域Ｍ１全体をリフレ
ッシュ許可する制御情報（割当情報）を設定し、また、
割当パターンＰ２においては、割当パターンＰ２を含む
領域Ｍ２、Ｍ３の双方をリフレッシュ許可する制御情報
を設定する。なお、既にリフレッシュ許可が設定されて
いる領域については、割当処理を行わない。
複数の領域（リフレッシュ制限単位）Ｍ１、Ｍ２、Ｍ
３、・・・から構成され、例えば、領域Ｍ１内に収まる
割当パターンＰ１と、隣接する領域Ｍ２、Ｍ３の双方に
またがる割当パターンＰ２とが設定されているとする。
このような構成において、割当パターンＰ１、Ｐ２の領
域割当処理をする場合、割当パターンＰ１、Ｐ２につい
てのアドレス及びサイズ要求にしたがって、上述したよ
うにソフトウェア上で領域を割当て、その通知を受けて
実際のメモリ領域上での領域割当てを実行する。すなわ
ち、この割当処理により、割当パターンＰ１において
は、この割当パターンＰ１を含む領域Ｍ１全体をリフレ
ッシュ許可する制御情報（割当情報）を設定し、また、
割当パターンＰ２においては、割当パターンＰ２を含む
領域Ｍ２、Ｍ３の双方をリフレッシュ許可する制御情報
を設定する。なお、既にリフレッシュ許可が設定されて
いる領域については、割当処理を行わない。
【００２０】一方、割当パターンＰ１、Ｐ２の領域割当
を解放する場合には、割当パターンＰ１、Ｐ２について
のアドレス要求にしたがって、上述したようにソフトウ
ェア上で既に割当てられている領域を解放し、その通知
を受けて実際のメモリ領域上での領域解放を実行する。
すなわち、この解放処理により、領域Ｍ１、Ｍ２、Ｍ３
内に割当てられていたタスク等が存在しなくなるため、
リフレッシュを禁止する制御情報を設定する。なお、既
にリフレッシュ禁止が設定されているリフレッシュ制限
単位については、解放処理を行わない。
を解放する場合には、割当パターンＰ１、Ｐ２について
のアドレス要求にしたがって、上述したようにソフトウ
ェア上で既に割当てられている領域を解放し、その通知
を受けて実際のメモリ領域上での領域解放を実行する。
すなわち、この解放処理により、領域Ｍ１、Ｍ２、Ｍ３
内に割当てられていたタスク等が存在しなくなるため、
リフレッシュを禁止する制御情報を設定する。なお、既
にリフレッシュ禁止が設定されているリフレッシュ制限
単位については、解放処理を行わない。
【００２１】このようにして、メモリ領域の全ての領域
についてリフレッシュ動作の可否を決定する制御情報が
設定される。次に、リフレッシュ制限部１２について、
図５を参照して説明する。図５に示すように、リフレッ
シュ制限部１２は、マークレジスタＭＲ１、ＭＲ２、・
・・と論理ゲートＯＲ１、ＯＲ２、・・・を有して構成
される。なお、マークレジスタＭＲ１、ＭＲ２、・・・
は、割当情報格納手段を構成し、また論理ゲートＯＲ
１、ＯＲ２、・・・は、リフレッシュ制限手段を構成す
る。
についてリフレッシュ動作の可否を決定する制御情報が
設定される。次に、リフレッシュ制限部１２について、
図５を参照して説明する。図５に示すように、リフレッ
シュ制限部１２は、マークレジスタＭＲ１、ＭＲ２、・
・・と論理ゲートＯＲ１、ＯＲ２、・・・を有して構成
される。なお、マークレジスタＭＲ１、ＭＲ２、・・・
は、割当情報格納手段を構成し、また論理ゲートＯＲ
１、ＯＲ２、・・・は、リフレッシュ制限手段を構成す
る。
【００２２】マークレジスタＭＲ１、ＭＲ２、・・・
は、領域割当部１３により設定された領域Ｍ１、Ｍ２、
Ｍ３、・・毎のリフレッシュ動作の可否についての制御
情報を保持する。ここで、制御情報は、リフレッシュ許
可の場合（領域割当の場合）には”０”情報であり、リ
フレッシュ禁止の場合（領域解放の場合）には”１”情
報である。
は、領域割当部１３により設定された領域Ｍ１、Ｍ２、
Ｍ３、・・毎のリフレッシュ動作の可否についての制御
情報を保持する。ここで、制御情報は、リフレッシュ許
可の場合（領域割当の場合）には”０”情報であり、リ
フレッシュ禁止の場合（領域解放の場合）には”１”情
報である。
【００２３】イニシャライズ信号（ＩＮＩＴ）は、マー
クレジスタＭＲ１、ＭＲ２、・・・の内容を初期化する
ための信号であり、マークレジスタＭＲ１、ＭＲ２、・
・・は初期化されると、全ての領域Ｍ１、Ｍ２、Ｍ３、
・・が割当てられた状態、すなわち、”０”の制御情報
が保持される。論理ゲートＯＲ１、ＯＲ２、・・・は、
マークレジスタＭＲ１、ＭＲ２、・・・に保持された制
御情報を一方の入力とし、ＤＲＡＭコントローラから出
力されるロウアドレスストーブ信号（ＲＡＳ）の負論理
（ｘＲＡＳ）を他方の入力として、これらの入力のＯＲ
論理をＤＲＡＭ１１への実効ＲＡＳ信号（ｘＥＲＡＳ
１、ｘＥＲＡＳ１、・・・：リフレッシュ制御実効信
号）として出力し、該当するメモリ領域のリフレッシュ
動作の実行を制御する。
クレジスタＭＲ１、ＭＲ２、・・・の内容を初期化する
ための信号であり、マークレジスタＭＲ１、ＭＲ２、・
・・は初期化されると、全ての領域Ｍ１、Ｍ２、Ｍ３、
・・が割当てられた状態、すなわち、”０”の制御情報
が保持される。論理ゲートＯＲ１、ＯＲ２、・・・は、
マークレジスタＭＲ１、ＭＲ２、・・・に保持された制
御情報を一方の入力とし、ＤＲＡＭコントローラから出
力されるロウアドレスストーブ信号（ＲＡＳ）の負論理
（ｘＲＡＳ）を他方の入力として、これらの入力のＯＲ
論理をＤＲＡＭ１１への実効ＲＡＳ信号（ｘＥＲＡＳ
１、ｘＥＲＡＳ１、・・・：リフレッシュ制御実効信
号）として出力し、該当するメモリ領域のリフレッシュ
動作の実行を制御する。
【００２４】このようなリフレッシュ制限部１２の構成
において、例えば、ＤＲＡＭ１１の所定の領域Ｍ１、Ｍ
２がデータやプログラム等の記憶のために割当てられた
場合、マークレジスタＭＲ１、ＭＲ２に保持される制御
情報は”０”となり、論理ゲートＯＲ１、ＯＲ２には”
Ｌ”が入力される。一方、ｘＲＡＳは”Ｌ”アクティブ
なので、ＤＲＡＭコントローラからｘＲＡＳが出力され
た場合には、実効ＲＡＳ信号（ｘＥＲＡＳ１、ｘＥＲＡ
Ｓ２）は”Ｌ”となり、ＤＲＡＭの領域Ｍ１、Ｍ２はア
クティブ状態となって、書き込み／読み出し動作、リフ
レッシュ動作が可能となる。すなわち、ＤＲＡＭコント
ローラからのｘＲＡＳと同一の信号（ｘＥＲＡＳ１、ｘ
ＥＲＡＳ２）が、ＤＲＡＭに伝達される。
において、例えば、ＤＲＡＭ１１の所定の領域Ｍ１、Ｍ
２がデータやプログラム等の記憶のために割当てられた
場合、マークレジスタＭＲ１、ＭＲ２に保持される制御
情報は”０”となり、論理ゲートＯＲ１、ＯＲ２には”
Ｌ”が入力される。一方、ｘＲＡＳは”Ｌ”アクティブ
なので、ＤＲＡＭコントローラからｘＲＡＳが出力され
た場合には、実効ＲＡＳ信号（ｘＥＲＡＳ１、ｘＥＲＡ
Ｓ２）は”Ｌ”となり、ＤＲＡＭの領域Ｍ１、Ｍ２はア
クティブ状態となって、書き込み／読み出し動作、リフ
レッシュ動作が可能となる。すなわち、ＤＲＡＭコント
ローラからのｘＲＡＳと同一の信号（ｘＥＲＡＳ１、ｘ
ＥＲＡＳ２）が、ＤＲＡＭに伝達される。
【００２５】一方、領域Ｍ１、Ｍ２が解放された場合、
マークレジスタＭＲ１、ＭＲ２に保持される制御情報
は”１”となり、論理ゲートＯＲ１、ＯＲ２には”Ｈ”
が入力される。そのため、ＤＲＡＭコントローラからの
ｘＲＡＳに関係なく、論理ゲートＯＲ１、ＯＲ２から出
力される実効ＲＡＳ信号（ｘＥＲＡＳ１、ｘＥＲＡＳ
２）は、”Ｈ”となり、ＤＲＡＭの領域Ｍ１、Ｍ２への
リフレッシュ動作は禁止される。
マークレジスタＭＲ１、ＭＲ２に保持される制御情報
は”１”となり、論理ゲートＯＲ１、ＯＲ２には”Ｈ”
が入力される。そのため、ＤＲＡＭコントローラからの
ｘＲＡＳに関係なく、論理ゲートＯＲ１、ＯＲ２から出
力される実効ＲＡＳ信号（ｘＥＲＡＳ１、ｘＥＲＡＳ
２）は、”Ｈ”となり、ＤＲＡＭの領域Ｍ１、Ｍ２への
リフレッシュ動作は禁止される。
【００２６】このように、メモリ領域の割当、解放状態
が、制御情報としてリフレッシュ制限部１２のマークレ
ジスタＭＲに保持され、リフレッシュ動作時に、使用さ
れている領域については、リフレッシュ制限部１２か
ら”Ｌ”アクティブのｘＥＲＡＳが出力されてＤＲＡＭ
１１の該当領域へのリフレッシュ動作が実行される。ま
た、使用されていない領域については、リフレッシュ制
限部１２から出力されるｘＥＲＡＳが常にネゲート状態
となりＤＲＡＭの該当領域へのリフレッシュ動作は実行
されない。したがって、使用されている領域にのみ、リ
フレッシュ動作が行われるため、使用されていない領域
へのリフレッシュ動作を防止して、リフレッシュ動作に
伴う無駄な電力消費を削減することができ、ＤＲＡＭを
搭載する機器の性能向上を図ることができる。
が、制御情報としてリフレッシュ制限部１２のマークレ
ジスタＭＲに保持され、リフレッシュ動作時に、使用さ
れている領域については、リフレッシュ制限部１２か
ら”Ｌ”アクティブのｘＥＲＡＳが出力されてＤＲＡＭ
１１の該当領域へのリフレッシュ動作が実行される。ま
た、使用されていない領域については、リフレッシュ制
限部１２から出力されるｘＥＲＡＳが常にネゲート状態
となりＤＲＡＭの該当領域へのリフレッシュ動作は実行
されない。したがって、使用されている領域にのみ、リ
フレッシュ動作が行われるため、使用されていない領域
へのリフレッシュ動作を防止して、リフレッシュ動作に
伴う無駄な電力消費を削減することができ、ＤＲＡＭを
搭載する機器の性能向上を図ることができる。
【００２７】次に、本発明に係る半導体記憶装置の第２
の実施例について、図６を参照して説明する。なお、上
述した第１の実施例と同等の構成については同一の符号
を付して、その説明を省略する。本実施例は、リフレッ
シュ動作の対象となるＤＲＡＭが各々異なるメモリボー
ド上に搭載され、これらのメモリボードへのリフレッシ
ュ動作を１つのリフレッシュ制限部により制御すること
を特徴とする。
の実施例について、図６を参照して説明する。なお、上
述した第１の実施例と同等の構成については同一の符号
を付して、その説明を省略する。本実施例は、リフレッ
シュ動作の対象となるＤＲＡＭが各々異なるメモリボー
ド上に搭載され、これらのメモリボードへのリフレッシ
ュ動作を１つのリフレッシュ制限部により制御すること
を特徴とする。
【００２８】図６において、メモリボード１０ａ、１０
ｂ、１０ｃ上には、それぞれＤＲＡＭが搭載され、これ
らのＤＲＡＭは各々専用のバスを介してアドレス（Ａ）
の指示及びデータ（Ｄ）の伝達が行われる。リフレッシ
ュ制限部１２は、上述した第１の実施例と同様に、ＤＲ
ＡＭコントローラ１４からのｘＲＡＳ、ＩＮＩＴ及び領
域割当部１３からの制御情報に基づいて設定された実効
ＲＡＳ信号（ｘＥＲＡＳ１、ｘＥＲＡＳ２、ｘＥＲＡＳ
３）により、各メモリボード１０ａ、１０ｂ、１０ｃの
リフレッシュ動作が制御される。
ｂ、１０ｃ上には、それぞれＤＲＡＭが搭載され、これ
らのＤＲＡＭは各々専用のバスを介してアドレス（Ａ）
の指示及びデータ（Ｄ）の伝達が行われる。リフレッシ
ュ制限部１２は、上述した第１の実施例と同様に、ＤＲ
ＡＭコントローラ１４からのｘＲＡＳ、ＩＮＩＴ及び領
域割当部１３からの制御情報に基づいて設定された実効
ＲＡＳ信号（ｘＥＲＡＳ１、ｘＥＲＡＳ２、ｘＥＲＡＳ
３）により、各メモリボード１０ａ、１０ｂ、１０ｃの
リフレッシュ動作が制御される。
【００２９】このような構成において、システムの起動
時に実行されるメモリチェックによりリフレッシュ制限
部１２のマークレジスタにメモリ領域の割当、解放状態
についての制御情報が保持されるが、その動作はプログ
ラマブルなものであり、メモリチェック後に無効化され
る。例えば、メモリボード１０ａ、１０ｂ、１０ｃは、
物理的に次のように割り振られているものとする。
時に実行されるメモリチェックによりリフレッシュ制限
部１２のマークレジスタにメモリ領域の割当、解放状態
についての制御情報が保持されるが、その動作はプログ
ラマブルなものであり、メモリチェック後に無効化され
る。例えば、メモリボード１０ａ、１０ｂ、１０ｃは、
物理的に次のように割り振られているものとする。
【００３０】 メモリボード１０ａ：００００００００Ｈ 〜 ００ＦＦＦＦＦＦＨ メモリボード１０ｂ：０１００００００Ｈ 〜 ０１ＦＦＦＦＦＦＨ メモリボード１０ｃ：０２００００００Ｈ 〜 ０２ＦＦＦＦＦＦＨ システムプログラムがメモリボード１０ａ上のＤＲＡＭ
のみを必要とする場合には、リフレッシュ制限部１２内
のメモリボード１０ａ用のマークレジスタには”０”の
制御情報が、また他のマークレジスタには”１”の制御
情報が保持される。したがって、リフレッシュ動作時に
リフレッシュ制限部１２からメモリボード１０ｂ、１０
ｃに出力されるｘＥＲＡＳ２、ｘＥＲＡＳ３は常にネゲ
ート状態となり、メモリボード１０ｂ、１０ｃ上のＤＲ
ＡＭのリフレッシュは禁止される。
のみを必要とする場合には、リフレッシュ制限部１２内
のメモリボード１０ａ用のマークレジスタには”０”の
制御情報が、また他のマークレジスタには”１”の制御
情報が保持される。したがって、リフレッシュ動作時に
リフレッシュ制限部１２からメモリボード１０ｂ、１０
ｃに出力されるｘＥＲＡＳ２、ｘＥＲＡＳ３は常にネゲ
ート状態となり、メモリボード１０ｂ、１０ｃ上のＤＲ
ＡＭのリフレッシュは禁止される。
【００３１】そして、アプリケーションプログラムがメ
モリボード１０ａに搭載されたＤＲＡＭの領域をオーバ
ーする要求が発生すると、上述したように、領域割当部
１３においてメモリボード１０ｂ上のＤＲＡＭに領域を
割当て、リフレッシュ制限部１２内のマークレジスタに
リフレッシュ動作を許可する制御情報（”０”）が保持
される。この状態でリフレッシュ動作の指示があると、
リフレッシュ制限部１２はｘＲＡＳと一致するｘＥＲＡ
Ｓ１、ｘＥＲＡＳ２をメモリボード１０ａ、１０ｂに出
力し、リフレッシュ動作が実行される。このときメモリ
ボード１０ｃは領域の割当がされていない（すなわち、
領域が解放されている）ため、リフレッシュ動作時、リ
フレッシュ制限部１２はｘＥＲＡＳ３をネゲート状態に
するので、メモリボード１０ｃにおけるリフレッシュ動
作が禁止される。
モリボード１０ａに搭載されたＤＲＡＭの領域をオーバ
ーする要求が発生すると、上述したように、領域割当部
１３においてメモリボード１０ｂ上のＤＲＡＭに領域を
割当て、リフレッシュ制限部１２内のマークレジスタに
リフレッシュ動作を許可する制御情報（”０”）が保持
される。この状態でリフレッシュ動作の指示があると、
リフレッシュ制限部１２はｘＲＡＳと一致するｘＥＲＡ
Ｓ１、ｘＥＲＡＳ２をメモリボード１０ａ、１０ｂに出
力し、リフレッシュ動作が実行される。このときメモリ
ボード１０ｃは領域の割当がされていない（すなわち、
領域が解放されている）ため、リフレッシュ動作時、リ
フレッシュ制限部１２はｘＥＲＡＳ３をネゲート状態に
するので、メモリボード１０ｃにおけるリフレッシュ動
作が禁止される。
【００３２】このようにして、メモリボード上のＤＲＡ
Ｍの使用状態、すなわち、各ＤＲＡＭの物理的な割当、
解放状態を監視し、使用されていないＤＲＡＭが搭載さ
れたメモリボードへのリフレッシュ動作を禁止すること
ができるため、リフレッシュ動作に伴う無駄な電力消費
をメモリボード単位で削減することができる。また、こ
のような構成によれば、メモリボード単位のリフレッシ
ュ動作を１ビットの記憶情報を保持することで制御でき
るため、回路構成の大幅な簡略化を図ることができる。
Ｍの使用状態、すなわち、各ＤＲＡＭの物理的な割当、
解放状態を監視し、使用されていないＤＲＡＭが搭載さ
れたメモリボードへのリフレッシュ動作を禁止すること
ができるため、リフレッシュ動作に伴う無駄な電力消費
をメモリボード単位で削減することができる。また、こ
のような構成によれば、メモリボード単位のリフレッシ
ュ動作を１ビットの記憶情報を保持することで制御でき
るため、回路構成の大幅な簡略化を図ることができる。
【００３３】次に、本発明に係る半導体記憶装置の第３
の実施例について、図７を参照して説明する。なお、上
述した実施例と同等の構成については同一の符号を付し
て、その説明を省略する。本実施例は、リフレッシュ動
作の対象となるＤＲＡＭが同一のメモリボード上に複数
個搭載され、これらのＤＲＡＭへのリフレッシュ動作を
１つのリフレッシュ制限部により制御することを特徴と
する。
の実施例について、図７を参照して説明する。なお、上
述した実施例と同等の構成については同一の符号を付し
て、その説明を省略する。本実施例は、リフレッシュ動
作の対象となるＤＲＡＭが同一のメモリボード上に複数
個搭載され、これらのＤＲＡＭへのリフレッシュ動作を
１つのリフレッシュ制限部により制御することを特徴と
する。
【００３４】図７において、ＤＲＡＭ１１ａ、１１ｂ、
１１ｃ、・・・が図示を省略した同一のメモリボード上
に搭載され、これらのＤＲＡＭ１１ａ、１１ｂ、１１
ｃ、・・・は専用のバスを介してアドレス（Ａ）の指示
およびデータ（Ｄ）の伝達が行われる。リフレッシュ制
限部１２は、上述した実施例と同様に、ｘＲＡＳ、ＩＮ
ＩＴ及び領域割当部１３からの制御情報に加え、リフレ
ッシュサイクルを設定するＲＥＦ、後述するＤＲＡＭ１
１ａ、１１ｂ、１１ｃ、・・・を選択するチップセレク
ト信号ＣＳ１、ＣＳ２、・・・を設定するアドレス（Ａ
o〜Ａx+n）基づいて、各ＤＲＡＭ１１ａ、１１ｂ、１１
ｃ、・・・のリフレッシュ動作が制御される。ここで、
アドレス（Ａo〜Ａx+n）は、メモリボード内の全てのメ
モリ容量を設定するアドレス信号であり、アドレス（Ａ
o〜Ａx-1）は、ＤＲＡＭ１１ａ、１１ｂ、１１ｃ、・・
・単位の容量を設定するアドレス信号である。なお、ｎ
は０以上の整数であって、これにより２n+1個の領域
（ＤＲＡＭチップ）を管理していることを意味する。
１１ｃ、・・・が図示を省略した同一のメモリボード上
に搭載され、これらのＤＲＡＭ１１ａ、１１ｂ、１１
ｃ、・・・は専用のバスを介してアドレス（Ａ）の指示
およびデータ（Ｄ）の伝達が行われる。リフレッシュ制
限部１２は、上述した実施例と同様に、ｘＲＡＳ、ＩＮ
ＩＴ及び領域割当部１３からの制御情報に加え、リフレ
ッシュサイクルを設定するＲＥＦ、後述するＤＲＡＭ１
１ａ、１１ｂ、１１ｃ、・・・を選択するチップセレク
ト信号ＣＳ１、ＣＳ２、・・・を設定するアドレス（Ａ
o〜Ａx+n）基づいて、各ＤＲＡＭ１１ａ、１１ｂ、１１
ｃ、・・・のリフレッシュ動作が制御される。ここで、
アドレス（Ａo〜Ａx+n）は、メモリボード内の全てのメ
モリ容量を設定するアドレス信号であり、アドレス（Ａ
o〜Ａx-1）は、ＤＲＡＭ１１ａ、１１ｂ、１１ｃ、・・
・単位の容量を設定するアドレス信号である。なお、ｎ
は０以上の整数であって、これにより２n+1個の領域
（ＤＲＡＭチップ）を管理していることを意味する。
【００３５】本実施例に適用されるリフレッシュ制限部
１２の構成について、図８を参照して説明する。リフレ
ッシュ制限部１２は、論理ゲートＮＯＲ１、ＮＯＲ２、
・・・と、マークレジスタＭＲ１、ＭＲ２、・・・と、
論理ゲートＯＲ１、ＯＲ２、・・・とを有して構成され
ている。
１２の構成について、図８を参照して説明する。リフレ
ッシュ制限部１２は、論理ゲートＮＯＲ１、ＮＯＲ２、
・・・と、マークレジスタＭＲ１、ＭＲ２、・・・と、
論理ゲートＯＲ１、ＯＲ２、・・・とを有して構成され
ている。
【００３６】論理ゲートＮＯＲ１、ＮＯＲ２、・・・
は、リフレッシュサイクルを設定する信号ＲＥＦを一方
の入力とし、チップセレクト信号ＣＳ１、ＣＳ２、・・
・を他方の入力としてそのＮＯＲ論理を各々論理ゲート
ＯＲ１、ＯＲ２、・・・に出力する。論理ゲートＯＲ
１、ＯＲ２、・・・は、論理ゲートＮＯＲ１、ＮＯＲ
２、・・・からの出力と、ｘＲＡＳ、マークレジスタＭ
Ｒ１、ＭＲ２、・・・に保持されたＤＲＡＭチップ単位
の領域割当に基づく制御情報を入力とし、そのＯＲ論理
をｘＥＲＡＳ１、ｘＥＲＡＳ２、・・・各々のＤＲＡＭ
１１ａ、１１ｂ、１１ｃ、・・・に出力する。
は、リフレッシュサイクルを設定する信号ＲＥＦを一方
の入力とし、チップセレクト信号ＣＳ１、ＣＳ２、・・
・を他方の入力としてそのＮＯＲ論理を各々論理ゲート
ＯＲ１、ＯＲ２、・・・に出力する。論理ゲートＯＲ
１、ＯＲ２、・・・は、論理ゲートＮＯＲ１、ＮＯＲ
２、・・・からの出力と、ｘＲＡＳ、マークレジスタＭ
Ｒ１、ＭＲ２、・・・に保持されたＤＲＡＭチップ単位
の領域割当に基づく制御情報を入力とし、そのＯＲ論理
をｘＥＲＡＳ１、ｘＥＲＡＳ２、・・・各々のＤＲＡＭ
１１ａ、１１ｂ、１１ｃ、・・・に出力する。
【００３７】本実施例のリフレッシュ制限部１２に入力
されるアドレス（Ａo〜Ａx+n）と、論理ゲートＮＯＲ
１、ＮＯＲ２、・・・に入力されるチップセレクト信号
ＣＳ１、ＣＳ２、・・・との関係について、図９を参照
して説明する。図９に示すように、例えば、リフレッシ
ュ制限部１２に入力されるアドレスをＡx+2、Ａx+1、Ａ
x+oの３ビットとすると、８個の異なるＤＲＡＭを選択
制御することができる。チップセレクト信号ＣＳ１〜Ｃ
Ｓ８とリフレッシュサイクルを設定する信号ＲＥＦによ
り生成される信号は、データの読み出し、書き込み時に
は該当するＤＲＡＭを選択し、リフレッシュ時には全
て”Ｌ”となり、リフレッシュ動作はマークレジスタＭ
Ｒ１、ＭＲ２、・・・の状態に従う。
されるアドレス（Ａo〜Ａx+n）と、論理ゲートＮＯＲ
１、ＮＯＲ２、・・・に入力されるチップセレクト信号
ＣＳ１、ＣＳ２、・・・との関係について、図９を参照
して説明する。図９に示すように、例えば、リフレッシ
ュ制限部１２に入力されるアドレスをＡx+2、Ａx+1、Ａ
x+oの３ビットとすると、８個の異なるＤＲＡＭを選択
制御することができる。チップセレクト信号ＣＳ１〜Ｃ
Ｓ８とリフレッシュサイクルを設定する信号ＲＥＦによ
り生成される信号は、データの読み出し、書き込み時に
は該当するＤＲＡＭを選択し、リフレッシュ時には全
て”Ｌ”となり、リフレッシュ動作はマークレジスタＭ
Ｒ１、ＭＲ２、・・・の状態に従う。
【００３８】このようにして、１つのメモリボード上の
複数のＤＲＡＭの使用状態、すなわち、各ＤＲＡＭの物
理的な割当、解放状態を監視し、使用されていないＤＲ
ＡＭへのリフレッシュ動作を禁止することができるた
め、リフレッシュ動作に伴う無駄な電力消費をＤＲＡＭ
チップ単位で削減することができる。また、このような
構成によれば、チップ単位のリフレッシュ動作を１ビッ
トの記憶情報を保持することで制御できるため、回路構
成の大幅な簡略化を図ることができる。
複数のＤＲＡＭの使用状態、すなわち、各ＤＲＡＭの物
理的な割当、解放状態を監視し、使用されていないＤＲ
ＡＭへのリフレッシュ動作を禁止することができるた
め、リフレッシュ動作に伴う無駄な電力消費をＤＲＡＭ
チップ単位で削減することができる。また、このような
構成によれば、チップ単位のリフレッシュ動作を１ビッ
トの記憶情報を保持することで制御できるため、回路構
成の大幅な簡略化を図ることができる。
【００３９】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、領域割当手段により、ダイナミックメ
モリへの記憶領域の割当動作時に、ダイナミックメモリ
の記憶領域毎、あるいは、複数搭載されたダイナミック
メモリ毎、又は、ダイナミックメモリが搭載された基板
毎の、割当状態及び解放状態を割当情報として設定し、
リフレッシュ制限手段により、割当情報とダイナミック
メモリ制御手段から出力される制御信号との論理に基づ
き、ダイナミックメモリに対するリフレッシュ動作を行
うか、禁止するかを制御するリフレッシュ制御実効信号
が出力される。
憶装置によれば、領域割当手段により、ダイナミックメ
モリへの記憶領域の割当動作時に、ダイナミックメモリ
の記憶領域毎、あるいは、複数搭載されたダイナミック
メモリ毎、又は、ダイナミックメモリが搭載された基板
毎の、割当状態及び解放状態を割当情報として設定し、
リフレッシュ制限手段により、割当情報とダイナミック
メモリ制御手段から出力される制御信号との論理に基づ
き、ダイナミックメモリに対するリフレッシュ動作を行
うか、禁止するかを制御するリフレッシュ制御実効信号
が出力される。
【００４０】したがって、従来技術のようにダイナミッ
クメモリの全ての記憶領域、あるいは全てのダイナミッ
クメモリに対してリフレッシュ動作を行う場合に比較し
て、割当が行われた記憶領域、あるいは、ダイナミック
メモリ、又は、ダイナミックメモリを搭載する基板にの
みリフレッシュ動作が実行されるため、リフレッシュ動
作が禁止された領域分、電力の消費量を削減することが
できる。
クメモリの全ての記憶領域、あるいは全てのダイナミッ
クメモリに対してリフレッシュ動作を行う場合に比較し
て、割当が行われた記憶領域、あるいは、ダイナミック
メモリ、又は、ダイナミックメモリを搭載する基板にの
みリフレッシュ動作が実行されるため、リフレッシュ動
作が禁止された領域分、電力の消費量を削減することが
できる。
【図１】本発明の第１の実施例を示す概略構成図であ
る。
る。
【図２】メモリの領域割当処理を説明する図である。
【図３】メモリの領域解放処理を説明する図である。
【図４】割当情報の設定を説明する概念図である。
【図５】リフレッシュ制限部の一実施例を示す図であ
る。
る。
【図６】本発明の第２の実施例を示す概略構成図であ
る。
る。
【図７】本発明の第３の実施例を示す概略構成図であ
る。
る。
【図８】リフレッシュ制限部の他の実施例を示す図であ
る。
る。
【図９】アドレスとチップセレクト信号との関係を示す
図である。
図である。
１０、１０ａ〜１０ｃ メモリボード １１、１１ａ〜１１ｃ ＤＲＡＭ １２ リフレッシュ制限部 １３ 領域割当部 １４ ＤＲＡＭコントローラ
Claims (3)
- 【請求項1】ダイナミックメモリを１つ又は複数個搭載
し、該ダイナミックメモリからのデータの読み出し、書
き込み動作を制御するダイナミックメモリ制御手段を有
する半導体記憶装置において、 ダイナミックメモリの記憶領域の使用状態に応じて、該
記憶領域毎に領域の割当及び解放を行い、割当情報を設
定する領域割当手段と、該領域割当手段により設定され
た前記割当情報を前記記憶領域毎に格納する割当情報格
納手段と、前記ダイナミックメモリ制御手段から出力さ
れる制御信号と前記割当情報格納手段に格納された前記
割当情報に基づき、前記ダイナミックメモリにリフレッ
シュ制御実効信号を出力するリフレッシュ制限手段と、
を具備し、 前記割当情報に領域割当が設定されている場合には、前
記リフレッシュ制限手段から出力される前記リフレッシ
ュ制御実効信号により前記ダイナミックメモリのリフレ
ッシュ動作を実行し、前記割当情報に領域解放が設定さ
れている場合には、前記リフレッシュ制御実効信号によ
り前記ダイナミックメモリのリフレッシュ動作を禁止す
ることを特徴とする半導体記憶装置。 - 【請求項２】前記領域割当手段は、複数個搭載された前
記ダイナミックメモリ単位で領域の割当及び解放を行
い、前記割当情報を設定し、 前記リフレッシュ制限手段は、前記割当情報に領域割当
が設定されている前記ダイナミックメモリに対して、リ
フレッシュ動作を実行し、前記割当情報に領域解放が設
定されている前記ダイナミックメモリに対して、リフレ
ッシュ動作を禁止することを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項３】前記領域割当手段は、複数の前記ダイナミ
ックメモリが各々搭載された複数の基板単位で領域の割
当及び解放を行い、前記割当情報を設定し、 前記リフレッシュ制限手段は、前記割当上方に領域割当
が設定されている前記基板に対して、リフレッシュ動作
を行い、前記割当情報に領域解放が設定されている前記
基板に対して、リフレッシュ動作を禁止することを特徴
とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9261201A JPH1196756A (ja) | 1997-09-26 | 1997-09-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9261201A JPH1196756A (ja) | 1997-09-26 | 1997-09-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1196756A true JPH1196756A (ja) | 1999-04-09 |
Family
ID=17358556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9261201A Withdrawn JPH1196756A (ja) | 1997-09-26 | 1997-09-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1196756A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009301358A (ja) * | 2008-06-13 | 2009-12-24 | Brother Ind Ltd | 制御基板、それを備えた画像形成装置および制御基板の省電力化方法 |
| JP2010534897A (ja) * | 2007-07-26 | 2010-11-11 | クゥアルコム・インコーポレイテッド | 有効データインジケータの使用によってダイナミックｒａｍ電力消費を減らすシステムおよび方法 |
-
1997
- 1997-09-26 JP JP9261201A patent/JPH1196756A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010534897A (ja) * | 2007-07-26 | 2010-11-11 | クゥアルコム・インコーポレイテッド | 有効データインジケータの使用によってダイナミックｒａｍ電力消費を減らすシステムおよび方法 |
| JP2009301358A (ja) * | 2008-06-13 | 2009-12-24 | Brother Ind Ltd | 制御基板、それを備えた画像形成装置および制御基板の省電力化方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041207 |