CN112711548B - 内存装置、图像处理芯片以及内存控制方法 - Google Patents

内存装置、图像处理芯片以及内存控制方法 Download PDF

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Abstract

本申请实施例公开了一种内存装置、图像处理芯片以及内存控制方法，其中，本申请实施例的内存装置包括复数个内存电路以及内存控制器。所述内存控制器用于自一电路系统接收指令。当所述内存控制器响应于指令控制所述复数个内存电路中的一第一电路操作于一致能模式时，所述内存控制器还用于响应于所述指令控制所述复数个内存电路中的剩余电路操作于一数据保持模式。本申请实施例的方案，能够降低内存电路的功率消耗。

Description

内存装置、图像处理芯片以及内存控制方法
技术领域
本申请涉及内存装置技术领域，具体涉及一种具有节能机制的内存装置、图像处理芯片以及内存控制方法。
背景技术
为了达到较高的可移植性，电子装置可使用电池来做为供电电源。为了能够延长使用时间，需减少电子装置的功率消耗。在一些相关技术中，安防监控装置采用了大量的内存来储存图像数据。于此些技术中，在安防监控装置开机后，这些内存皆操作于可被存取的操作模式。如此，安防监控装置的功率消耗会较高，而不适用于电池供电。
发明内容
本申请实施例提供一种内存装置、图像处理芯片以及内存控制方法，能够降低内存电路的功率消耗。
在一些实施例中，内存装置包括复数个第一内存电路以及一第一内存控制器。第一内存控制器用于自一第一电路系统接收一第一指令。当所述第一内存控制器响应于所述第一指令控制所述第一内存电路中的一第一电路操作于一致能模式时，所述第一内存控制器还用于响应于所述第一指令控制所述第一内存电路中的剩余电路操作于一数据保持模式。
在一些实施例中，图像处理芯片包括图像处理电路、复数个第一内存电路以及内存控制器。图像处理电路用于输出一图像数据。复数个第一内存电路用于储存数据。内存控制器用于自一第一芯片接收一第一指令，并响应于所述第一指令控制所述复数个第一内存电路中的一第一电路操作于一致能模式以存取所述第一电路，并响应于所述第一指令控制所述第一内存电路中的剩余电路操作于一数据保持模式。
在一些实施例中，内存控制方法包括下列操作：响应于一第一指令控制复数个第一内存电路中的一第一电路操作于一致能模式；以及响应于所述第一指令控制所述复数个第一内存电路中的剩余电路操作于一数据保持模式。
本申请实施例提供的方案，可降低内存电路的功率消耗。
有关本申请的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为根据本申请一些实施例绘制的一种内存装置的示意图；
图2为根据本申请一些实施例绘制的图1的内存控制器的示意图；
图3A为根据本申请一些实施例绘制的图1或图2中的内存电路的模式切换示意图；
图3B为根据本申请一些实施例绘制的图1中的内存电路的模式切换的时序示意图；
图3C为根据本申请一些实施例绘制的图1中的内存电路的模式切换的时序示意图；
图4为根据本申请一些实施例绘制的一种内存装置的示意图；
图5为根据本申请一些实施例绘制的一种图像处理芯片的示意图；
图6为根据本申请一些实施例绘制的一种内存控制方法的流程图。
具体实施方式
本文所使用的所有词汇具有其通常的含义。上述的词汇在普遍常用的字典中的定义，在本申请的内容中包括任一在此讨论的词汇的使用例子仅为示例，不应限制到本申请的范围与含义。同样地，本申请也不仅以于此说明书所示出的各种实施例为限。
关于本文中所使用的“耦接”或“连接”，均可指二或多个组件相互直接作实体或电性接触，或是相互间接作实体或电性接触，也可指二或多个组件相互操作或动作。如本文所用，用语“电路系统(circuitry)”可为由至少一电路(circuit)所形成的单一系统，且用语“电路”可为由至少一个晶体管与/或至少一个主被动组件按一定方式连接以处理信号的装置。
在一些实施例中，用语“存取”可指对一内存电路进行数据写入的操作，也可指对该内存电路进行数据读取的操作。
图1为根据本申请一些实施例绘制一种内存装置100的示意图。在一些实施例中，内存装置100耦接至电路系统101，以接收电路系统101发送的指令CMD1与/或数据。
内存装置100包括内存控制器110以及多个内存电路120[0]～120[n]。在一些实施例中，多个内存电路120[0]～120[n]中每一者可为(但不限于)静态随机存取内存(SRAM)。内存控制器110可自电路系统101接收指令CMD1，并自多个内存电路120[0]～120[n]接收信息(例如内存地址、数据等等)。内存控制器110中记录多个状态信号RD[0]～RD[n](如图2所示)，其分别指示多个内存电路120[0]～120[n]的操作状态。例如，多个状态信号RD[0]～RD[n]中每一者包括二个位，其可用于指示多个内存电路120[0]～120[n]中的对应者是操作于致能模式、禁能模式或数据保持(data retention)模式等等。
内存控制器110可响应于指令CMD1产生多个芯片致能信号CEN[0]～CEN[n]、多个数据保持信号RET[0]～RET[n]以及多个电源闸控(power gating)致能信号PGEN[0]～PGEN[n]，以分别控制多个内存电路120[0]～120[n]。应当理解，如图1所示，多个内存电路120[0]～120[n]中的一对应者基于多个芯片致能信号CEN[0]～CEN[n]中的一对应者、多个数据保持信号RET[0]～RET[n]中的一对应者以及多个电源闸控致能信号PGEN[0]～PGEN[n]中的一对应者被控制。例如，内存电路120[0]基于芯片致能信号CEN[0]、数据保持信号RET[0]以及电源闸控致能信号PGEN[0]信号被控制，以操作于致能模式、禁能模式或数据保持模式中的一者。当内存电路120[0]操作于致能模式时，电路系统101可存取内存电路120[0]，以进行数据读写与/或其他操作。当内存电路120操作于禁能模式时，电路系统101无法存取内存电路120[0]。当内存电路120操作于数据保持模式时，电路系统101无法存取内存电路120[0]，且驱动内存电路120的电压(例如为图3B的电压vddc以及电压vss)将切换至足以保留所储存的数据的最小位准。如此，可降低内存电路120[0]的功率消耗。
在一些实施例中，当内存控制器110响应于指令CMD1控制多个内存电路120[0]～120[n]中的第一电路(例如为内存电路120[0])操作于致能模式时，内存控制器110响应于指令CMD1控制多个内存电路120[0]～120[n]中的剩余电路(例如为内存电路120[1]～120[n])操作于数据保持模式。例如，电路系统101为图像处理器电路系统，其输出指令CMD1以将图像数据写入至内存装置100。于此条件下，内存控制器110可响应于指令CMD1(在此例中为数据写入指令)控制内存电路120[0]操作于致能模式时，以写入该图像数据至内存电路120[0]。于相同期间内，内存控制器110可响应于指令CMD1控制剩余的内存电路120[1]～120[n]操作于数据保持模式时，以维持已储存的数据并降低整体功率消耗。
图2为根据本申请一些实施例绘制图1的内存控制器110的示意图。在一些实施例中，内存控制器110包括缓冲器电路210、模式控制电路220以及多个电源闸控电路230[0]～230[n]。缓冲器电路210用于接收指令CMD1，并暂存指令CMD1内的相关信息(例如包括(但不限于)欲执行的操作、欲读取的内存地址等信息)。模式控制电路220可存取储存于缓冲器电路210的相关信息，以响应于指令CMD1以及多个状态信号RD[0]～RD[n]产生对应各内存电路120[1]～120[n]的多个模式控制信号MC[0]～MC[n]。
在一些实施例中，多个电源闸控电路230[0]～230[n]包括多个缓存器电路(未示出)，其分别储存多个状态信号RD[0]～RD[n]以及储存多个参数。这多个参数用于产生芯片致能信号CEN[0]～CEN[n]、数据保持信号RET[0]～RET[n]以及电源闸控致能信号PGEN[0]～PGEN[n]，以控制各个内存电路120[0]～120[n]的操作模式。多个电源闸控电路230[0]～230[n]可分别响应于多个模式控制信号MC[0]～MC[n]产生多个芯片致能信号CEN[0]～CEN[n]、多个数据保持信号RET[0]～RET[n]以及多个电源闸控致能信号PGEN[0]～PGEN[n]，以分别控制多个内存电路120[0]～120[n]的操作模式。例如，电源闸控电路230[0]可根据模式控制信号MC[0]产生芯片致能信号CEN[0]、数据保持信号RET[0]以及电源闸控致能信号PGEN[0]，以控制内存电路120[0]操作于特定模式。于另一些实施例中，模式控制电路220可包括多个缓存器电路(未示出)，其可用于储存多个状态信号RD[0]～RD[n]。换言之，依据不同设置方式，多个状态信号RD[0]～RD[n]可以储存于多个电源闸控电路230[0]～230[n]，或可以储存于模式控制电路220。
在一些实施例中，缓冲器电路210、模式控制电路220以及多个电源闸控电路230[0]～230[n]可由多个数字电路实施，其中这多个数字电路可用于执行如后图3A所示的有限状态机(finite state machine)。在一些实施例中，多个电源闸控电路230[0]～230[n]每一者可包括至少一正反器电路与至少一缓存器电路，以暂存并处理对应的电源闸控致能信号与状态信号。
图3A为根据本申请一些实施例绘制图1或图2中的内存电路120[0]～120[n]的模式切换示意图。于图3A的例子中，i为0～n中的任一整数，且n为大于或等于1的正整数。例如，若i为1，内存电路120[1]可依据芯片致能信号CEN[1]、数据保持信号RET[1]以及电源闸控致能信号PGEN[1]切换其操作模式。或者，若i为n，内存电路120[n]可依据芯片致能信号CEN[n]、数据保持信号RET[n]以及电源闸控致能信号PGEN[n]切换其操作模式。
当芯片致能信号CEN[i]以及电源闸控致能信号PGEN[i]皆具有第一逻辑值(例如为逻辑值0)时(可不理会数据保持信号RET[i]的逻辑值；标示为"X")，内存控制器110控制对应的内存电路120[i]操作于致能模式。于此条件下，内存控制器110可存取该内存电路120[i]。当芯片致能信号CEN[i]具有第二逻辑值(例如为逻辑值1)且电源闸控致能信号PGEN[i]具有第一逻辑值时(可不理会数据保持信号RET[i]的逻辑值；标示为"X")，内存控制器110控制对应的内存电路120[i]操作于禁能模式。于此条件下，内存控制器110无法存取该内存电路120[i]。当芯片致能信号CEN[i]与电源闸控致能信号PGEN[i]皆具有第二逻辑值，且数据保持信号RET[i]具有第一逻辑值时，内存控制器110控制对应的内存电路120[i]操作于数据保持模式。于此条件下，内存电路120[i]的功率消耗可被降低。
图3B为根据本申请一些实施例绘制图1中的内存电路120[0]～120[n]的模式切换的时序示意图。如先前所述，在一些实施例中，当内存控制器110响应于指令CMD1控制内存电路120[0]操作于致能模式时，内存控制器110响应于指令CMD1控制剩余的多个内存电路120[1]～120[n]操作于数据保持模式。在图3B的例子中，i可为0至n中任一者，以切换内存电路120[i]的操作模式。
于期间T1，当内存控制器110响应于指令CMD1控制内存电路120[i]操作于致能模式时，内存控制器110输出具有逻辑值0(即低位准)的芯片致能信号CEN[i]以及电源闸控致能信号PGEN[i]。于期间T2，由于芯片致能信号CEN[i]具有逻辑值1(即高位准)，电源闸控致能信号PGEN[i]具有逻辑值0，对应的内存电路120[i]可操作于禁能模式。于期间T3，内存控制器110输出具有逻辑值1的电源闸控致能信号PGEN[i]，以控制对应的内存电路120[i]操作于数据保持模式。在数据保持模式下，可以降低频率信号CLK(其可用于设定内存电路120[i]的存取操作)的频率，且可调整驱动内存电路120[i]的电压vddc以及电压vss的位准，以降低功率消耗。
若电路系统101欲存取此内存电路120[i]，内存控制器110响应于指令CMD1产生具有逻辑值0的电源闸控致能信号PGEN[i]，以开始切换内存电路120[i]至致能模式。于期间T4，响应于芯片致能信号CEN[i]以及电源闸控致能信号PGEN[i]，对应的内存电路120[i]操作于禁能模式。于期间T5，内存控制器110产生具有逻辑值0的芯片致能信号CEN[i]，以控制内存电路120[i]操作于致能模式。如此，电路系统101可存取内存电路120[i]。
图3C为根据本申请一些实施例绘制当图1中的内存电路120[0]～120[1]的模式切换的时序示意图。一并参照图1与图3C，在一些实施例中，多个内存电路120[0]～120[n]的内存地址为连续的。例如，如图1所示，内存电路120[0]的内存地址为00000000～00001111，且内存电路120[1]的内存地址为00010000～00011111。依此类推，应可理解多个内存电路120[0]～120[n]的多个内存地址的间的关系。上述关于多个内存地址的数值仅用于示例，且本申请并不以此为限。
在一些实施例中，内存控制器110还用于在结束存取多个内存电路120[0]～120[n]中的第一电路(例如为内存电路120[0])前，开始唤醒多个内存电路120[0]～120[n]中的第二电路(例如为内存电路120[1])。在一些实施例中，第一电路与第二电路具有连续的内存地址。
举例而言，电路系统101为图像处理电路系统，其发出指令CMD1以将连续的图像数据依序写入多个内存电路120[0]～120[n]，其中，连续的图像数据例如为同一图框的图框数据。如图3C所示，响应于指令CMD1，内存控制器110控制内存电路120[0]操作于致能模式，并控制内存电路120[1]操作于数据保持模式。内存控制器110可基于指令CMD1可预测所欲写入的数据大小是否会超过内存电路120[0]的可用容量。在一些实施例中，若欲写入的图框数据大小超过内存电路120[0]的可用容量，即同一图框的图框数据一部分储存于内存电路120[0]中，另一部分储存于内存电路120[1]中。内存控制器110可于写入图框数据至内存电路120[0]的一默认内存地址时开始唤醒下一个内存电路120[1]。例如，前述的默认内存地址可为内存电路120[0]的倒数前z个内存地址(例如，图1中的内存地址00001100)，其中z为大于或等于1的正整数，且z的数值可经由软件或用户的输入设定。例如，z可为(但不限于)4。如图3C所示，在内存电路120[0]的致能模式结束前，内存控制器110于时间Q1写入数据至内存电路120[0]的内存地址00001100，其为内存电路120[0]的倒数第4个内存地址。因此，内存控制器110可于时间Q1产生具有逻辑值0的电源闸控致能信号PGEN[1]，以开始将内存电路120[1]自操作于数据保持模式切换至操作于致能模式。由于内存电路120[1]提前被唤醒(即开始切换到致能模式)，电路系统101在存取内存电路120[0]后(即时间Q2)，可持续写入图像数据至下一个内存电路120[1]。如此，可减少切换存取不同内存电路120所需的时间，进而提升电路系统101对内存装置100的存取效率。
图4为根据本申请一实施例绘制一种内存装置400的示意图。相较于图1，在此例中，内存装置400还包括内存控制器410、内存控制器440、多个内存电路420[0]～420[n]、多个内存电路450[0]～450[n]、仲裁器电路430以及空间映像配置器460。空间映像配置器460依据电路系统101、电路系统401及电路系统402所各自对应的边界信号分配内存区块给电路系统101、电路系统401及电路系统402使用，并将接收自各电路系统的指令CMD[i]中的逻辑内存地址映像到物理内存地址，而输出指令CMD[i]’。换言之，空间映像配置器460用于分配各电路系统可使用的储存空间。在此例中，空间映像配置器460依据电路系统101所对应的边界信号分配内存电路120[0]～120[n]给电路系统101。空间映像配置器460依据电路系统401所对应的边界信号分配内存电路420[0]～420[n]及内存电路450[0]～450[n]中的至少一电路给电路系统401。空间映像配置器460还依据电路系统402所对应的边界信号分配内存电路450[0]～450[n]中的剩余电路给电路系统402。
在实施时，空间映像配置器460可由一查表电路(未示出)、一映像配置表(未示出)及多个缓存器电路(未示出)构成。缓存器电路用于储存各电路系统401～403所对应的边界信号，映像配置表储存有内存地址映像讯息及空间配置讯息，而查表电路依据各电路系统401～403对应的识别信号、边界信号及指令CMD[i]中的逻辑内存地址查询映像配置表，以输出包括物理内存地址的指令CMD[i]’。在一实施例中，各电路系统所对应的边界信号可借由软件或其他控制电路来依据各电路系统401～403的实际需求相应调整，以动态分配内存空间，进而有效利用内存空间。
在此例中，内存控制器110可通过空间映像配置器460自电路系统101接收指令CMD1’与/或数据，以存取多个内存电路120[0]～120[n]。内存控制器410通过空间映像配置器460耦接至电路系统401，以接收指令CMD2’与/或数据。内存控制器410响应于指令CMD2’产生多个芯片致能信号(未示出)、多个数据保持信号(未示出)以及多个电源闸控致能信号(未示出)，以分别控制多个内存电路420[0]～420[n]。内存控制器440可经由仲裁器电路430接收对应电路系统401的指令CMD2’与/或数据，或是接收对应电路系统402的指令CMD3’与/或数据，以存取多个内存电路450[0]～450[n]。内存控制器440响应于指令CMD2’或指令CMD3’产生多个芯片致能信号(未示出)、多个数据保持信号(未示出)以及多个电源闸控致能信号(未示出)，以分别控制多个内存电路450[0]～450[n]。在一些实施例中，内存控制器410与内存控制器440的设置方式类似于图2的内存控制器110，故于此不再重复赘述。
在此例中，电路系统401及电路系统402共享内存控制器440以存取内存电路450[0]～450[n]，仲裁器电路430用于控制电路系统401及电路系统402使用内存控制器440的权限。举例来说，当电路系统401与电路系统402皆要存取内存电路450[0]～450[n]时，仲裁器电路430让电路系统401与电路系统402轮流使用内存控制器440。
由于仲裁器电路会占据额外的电路面积，增加成本，在实施时，仅当两个电路系统有需要通过同一内存控制器共享多个内存电路的情况下，才会设置仲裁器电路在电路系统与内存控制器之间，如图4所示的实施例，电路系统101无此需求，故电路系统101与内存控制器110之间并无设置仲裁器电路。
图5为根据本申请一些实施例绘制一种图像处理芯片500的示意图。图像处理芯片500包括内存控制器510、内存520、动态感应电路101A、图像信号处理器101B、图像编码器101C、处理器101D以及图像传输接口530。在此例中，内存控制器510可包括数个内存控制器(例如为图4的内存控制器110、内存控制器410以及内存控制器440)，且内存520可包括多个内存区块。每一个内存区块可包括图1的多个内存电路120[0]～120[n]。多个内存控制器与多个内存区块之间的内部设置方式可参考图4，故于此不再重复赘述。
动态感应电路101A、图像信号处理器101B、图像编码器101C与/或处理器101D中每一者可为视为图像处理电路。上述的图像处理电路可用来处理图像数据，以观察(或监控)一预定区域。动态感应电路101A、图像信号处理器101B、图像编码器101C以及处理器101D可经由图像传输接口530自图像传感器501接收图像数据，经处理后储存图像数据于内存520内。在一些实施例中，在芯片布局中，动态感应电路101A、图像信号处理器101B、图像编码器101C与处理器101D中每一者与内存520之间的一走线长度会大致相同。如此，可降低上述这些电路与内存520之间的时序差异。
类似于图4中的电路系统101、电路系统401或电路系统402，动态感应电路101A、图像信号处理器101B、图像编码器101C与/或处理器101D可经由内存控制器510共享内存520的储存空间。在一实施例中，内存控制器510中可包括一空间映像配置器(如图4中的空间映像配置器460)，用于分配动态感应电路101A、图像信号处理器101B、图像编码器101C与处理器101D各自可使用的内存空间。例如，类似于图4的电路系统101，动态感应电路101A、图像信号处理器101B、图像编码器101C与/或处理器101D可单独使用内存控制器510中的一个控制器(例如为图4的内存控制器110)，以存取内存520的一对应内存区块。在一实施例中，内存控制器510还包括一或多个仲裁器电路(例如为图4的仲裁器电路430)，类似于图4的电路系统401以及电路系统402，动态感应电路101A、图像信号处理器101B、图像编码器101C与/或处理器101D可通过内存控制器510中的仲裁器电路连接至内存控制器510中的一或多个内存控制器，以共享内存520的不同内存区块。
在一些实施例中，内存控制器510包括内存控制器110、内存控制器410及内存控制器440，内存520包括多个内存电路120[0]～120[n]、多个内存电路420[0]～420[n]及多个内存电路450[0]～450[n]，动态感应电路101A可为电路系统101，其可通过内存控制器110存取内存电路120[0]～120[n]，而图像编码器101C可为电路系统401，其通过内存控制器410存取内存电路420[0]～420[n]，处理器101D可为电路系统402，图像编码器101C及处理器101D可通过仲裁器电路430连接内存控制器440，以存取内存电路450[0]～450[n]。而在动态感应电路101A侦测一个图框(frame)数据中是否有动态对象的过程中，发送指令CMD1至内存控制器110以存取对应的数据，内存控制器110可依据所存取的数据切换对应的内存区块的操作模式。详细而言，当内存控制器110自内存电路120[0]～120[n]中的一个内存电路读取出该图框数据时(例如是内存电路120[0])，内存控制器110可控制该内存电路操作于致能模式，并控制内存电路120[0]～120[n]中剩余内存电路(例如是内存电路120[1]～120[n])操作于数据保持模式，以降低功率消耗。类似地，在图像编码器101C写入一个图框数据的过程中，发送指令CMD2至内存控制器410以将编码后的图框数据写入至内存电路420[0]～420[n]中，内存控制器410可依据欲写入的内存地址切换对应的内存区块的操作模式。详细而言，当内存控制器410将经图像编码器101C编码后的图框数据写入至内存电路420[0]～420[n]中一个内存电路时(例如是内存电路420[0])，内存控制器410可控制该内存电路操作于致能模式，并控制内存电路420[0]～420[n]中的剩余内存电路(例如是内存电路420[1]～420[n])操作于数据保持模式，以降低功率消耗。实施时，动态感应电路101A与图像编码器101C可同时操作，当动态感应电路101A自图像传感器501接收一图框数据并进行侦测该图框数据中是否有动态对象的过程中，动态感应电路101A通过内存控制器110自内存电路120[0]～120[n]中读取对应该图框数据的背景数据或一先前图框数据，图像编码器101C同时可针对同一图框数据进行编码处理，并将编码后的图框数据写入至内存电路420[0]～420[n]中，在这个过程中，各内存电路120[0]～120[n]及各内存电路420[0]～420[n]的操作模式切换如上所说明，在此不再赘述。
前述实施例中，因应图像处理芯片500不同的操作场景，可借由软件来调整分配内存520中的内存空间给动态传感器电路101A、图像信号处理器101B、图像编码器101C以及处理器101D，让内存空间做最佳规划。举例来说，图像编码器101C及处理器101D通过仲裁器电路430共享内存电路450[0]～450[n]，当图像编码器101C操作于一第一模式时，编码后图像数据为高帧率或高分辨率，图像编码器101C需要使用较大的内存空间，此时可借由软件来设定空间映像配置器中对应图像编码器101C的边界信号及对应处理器101D的边界信号，以将内存电路450[0]～450[511]分配给图像编码器101C使用，并将内存电路450[512]～450[n]分配给处理器101D使用。当图像编码器101C操作于一第二模式时，编码后图像数据为低帧率或低分辨率，此时可借由软件来设定空间映像配置器中对应图像编码器101C的边界信号及对应处理器101D的边界信号，以将内存电路450[0]～450[127]分配给图像编码器101C使用，并将内存电路450[128]～450[n]分配给处理器101D使用。
图6为根据本申请一些实施例绘制一种内存控制方法600的流程图。在一些实施例中，内存控制方法600可由(但不限于)图1或图2的内存控制器110执行。
步骤S610，响应于第一指令控制复数个第一内存电路中的第一电路操作于致能模式。步骤S620，响应于第一指令控制该复数个第一内存电路中的剩余电路操作于数据保持模式。
上述步骤S610与步骤S620的说明可参照前述各个实施例，故不重复赘述。上述内存控制方法600的多个操作仅为示例，并非限定需依照此示例中的顺序执行。在不违背本申请的各实施例的操作方式与范围下，在内存控制方法600下的各种操作当可适当地增加、替换、省略或以不同顺序执行。或者，在内存控制方法600下的一或多个操作可以是同时或部分同时执行。
综上所述，本申请一些实施例中的内存装置、图像处理芯片以及内存控制方法可在处理连续数据(例如为图像数据)时切换内存电路的操作模式，以降低整体的功率消耗。
以上对本申请实施例所提供的内存装置、图像处理芯片以及内存控制方法进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
符号说明：
00000000～00011111:内存地址
100:内存装置
101,401,402:电路系统
101A:动态感应电路
101B:图像信号处理器
101C:图像编码器
101D:处理器
110,410,440,510:内存控制器
120[0]～120[n],420[0]～420[n],450[0]～450[n]:内存电路
210:缓冲器电路
220:模式控制电路
230[0]～230[n]:电源闸控电路
400:内存装置
430:仲裁器电路
460:空间映像配置器
500:图像处理芯片
501:图像传感器
520:内存
530:图像传输接口
600:内存控制方法
CEN[0]～CEN[n],CEN[i]:芯片致能信号
CLK:频率信号
CMD1,CMD2,CMD3,CMD1’,CMD2’,CMD3’:指令
PGEN[0]～PGEN[n],PGEN[i]:电源闸控致能信号
Q1,Q2:时间
RD[0]～RD[n]:状态信号
RET[0]～RET[n],RET[i]:数据保持信号
MC[0]～MC[n]:模式控制信号
T1～T5:期间
vddc,vss:电压

Claims (11)

1.一种内存装置，其特征在于，包括：
复数个第一内存电路；以及
一第一内存控制器，用于自一第一电路系统接收一第一指令，其中当所述第一内存控制器响应于所述第一指令控制所述复数个第一内存电路中的一第一电路操作于一致能模式时，所述第一内存控制器还用于响应于所述第一指令控制所述复数个第一内存电路中的剩余电路操作于一数据保持模式；
所述第一内存控制器还用于在结束存取所述第一电路前开始将所述复数个第一内存电路中的一第二电路自操作于所述数据保持模式切换至操作于所述致能模式。
2.如权利要求1所述的内存装置，其特征在于，所述第一内存控制器包括：
一缓冲器电路，用于接收并暂存所述第一指令；
一模式控制电路，用于响应于所述第一指令与所述复数个第一内存电路的操作状态产生复数个模式控制信号；以及
复数个电源闸控电路，用于响应于所述复数个模式控制信号控制所述第一电路操作于所述致能模式，并控制所述复数个第一内存电路中的剩余电路操作于所述数据保持模式。
3.如权利要求1所述的内存装置，其特征在于，所述第一电路与所述第二电路具有连续的内存地址。
4.如权利要求1所述的内存装置，其特征在于，当所述第一内存控制器存取到所述第一电路的一默认内存地址时，开始将所述第二电路自操作于所述数据保持模式切换至操作于所述致能模式。
5.如权利要求1所述的内存装置，其特征在于，所述第一指令用于将一图框数据写入所述复数个第一内存电路中，所述图框数据的一部分写入至所述第一电路中，所述图框数据的另一部分写入至所述第二电路中。
6.如权利要求1所述的内存装置，其特征在于，还包括：
复数个第二内存电路；
一第二内存控制器，用于控制所述复数个第二内存电路；以及
一空间映像配置器，用于依据至少一边界信号分配所述复数个第二内存电路中的至少一电路给所述第一电路系统，并分配所述复数个第二内存电路中的剩余电路给一第二电路系统。
7.如权利要求6所述的内存装置，其特征在于，还包括：
一仲裁器电路，用于控制所述第一电路系统与所述第二电路系统使用所述第二内存控制器的权限。
8.如权利要求1所述的内存装置，其特征在于，还包括：
复数个第三内存电路；以及
一第三内存控制器，用于自一第三电路系统接收一第三指令，其中当所述第三内存控制器响应于所述第三指令控制所述复数个第三内存电路中的一第三电路操作于所述致能模式时，所述第三内存控制器还用于响应于所述第三指令控制所述复数个第三内存电路中的剩余电路操作于所述数据保持模式。
9.一种图像处理芯片，其特征在于，包括：
一第一图像处理电路，用于处理一图像数据；
复数个第一内存电路，用于储存数据；以及
一第一内存控制器，用于自所述第一图像处理电路接收一第一指令，并响应于所述第一指令控制所述复数个第一内存电路中的一第一电路操作于一致能模式以存取所述第一电路，并响应于所述第一指令控制所述复数个第一内存电路中的剩余电路操作于一数据保持模式；
一第二图像处理电路，用于处理所述图像数据；
复数个第二内存电路；
一第二内存控制器，用于控制所述复数个第二内存电路；以及
一空间映像配置器，用于分配所述复数个第二内存电路中的至少一电路给所述第一图像处理电路，并分配所述复数个第二内存电路中的剩余电路给所述第二图像处理电路；
其中，所述空间映像配置器依据一缓存器中所储存的一边界信号分配所述复数个第二内存电路中的所述至少一电路给所述第一图像处理电路，所述边界信号通过一软件所设定。
10.如权利要求9所述的图像处理芯片，其特征在于，还包括：
一第三图像处理电路，用于处理所述图像数据；
复数个第三内存电路，用于储存数据；以及
一第三内存控制器，用于自所述第三图像处理电路接收一第三指令，并响应于所述第三指令控制所述复数个第三内存电路中的一第三电路操作于所述致能模式以存取所述第三电路，并响应于所述第三指令控制所述复数个第三内存电路中的剩余电路操作于所述数据保持模式；
其中，所述图像数据包括一图框数据，所述第一图像处理电路及所述第三图像处理电路同时处理所述图框数据。
11.一种内存控制方法，其特征在于，包括：
响应于一第一指令控制复数个第一内存电路中的一第一电路操作于一致能模式；以及
响应于所述第一指令控制所述复数个第一内存电路中的剩余电路操作于一数据保持模式；
在结束存取所述第一电路前开始将所述复数个第一内存电路中的一第二电路自操作于所述数据保持模式切换至操作于所述致能模式。
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