TW201830245A - 記憶體裝置及其運作方法 - Google Patents

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梅琮陽
李翼平
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Abstract

一種記憶體裝置，包含複數個記憶體模組、指令輸入模組、電力供應模組及資料存取模組。每個記憶體模組包含記憶體組且記憶體組包含複數個記憶體單元。指令輸入模組接收非隨機存取指令並根據非隨機存取指令產生相對應的切換控制訊號。電力供應模組耦接指令輸入模組及該複數個記憶體模組。資料存取模組耦接指令輸入模組及該複數個記憶體模組。於第一時間下，電力供應模組根據切換控制訊號選擇性地僅供電給該複數個記憶體模組中之第一記憶體模組並由資料存取模組對第一記憶體模組進行資料之存取。

Description

記憶體裝置及其運作方法
本發明係與記憶體有關，尤其是關於一種記憶體裝置及其運作方法。
一般而言，在具有中央處理單元(Central Processing Unit,CPU)的系統中，當中央處理單元對於系統中的記憶體裝置(例如動態隨機存取記憶體(Dynamic Random Access Memory,DRAM))進行資料的讀取或寫入時，由於中央處理單元係採用隨機的方式進行資料的讀取或寫入，並無法事先預知記憶體裝置中的哪些記憶體單元會被存取，也就是說，記憶體裝置中之所有記憶體單元均可能會被存取，因此，為了因應中央處理單元之隨機存取，記憶體裝置中之大部分的元件均需通電以確保資料能順利地被存取。
然而，由於中央處理單元每次僅會存取記憶體裝置中之部分的記憶體單元，在同一時間下其他的記憶體單元並不會被存取，因而導致了大量的電力浪費，使得記憶體裝置之功耗難以有效減少，記憶體裝置的省電效能亦無法獲得提升。
有鑑於此，本發明提出一種記憶體裝置及其運作方法，以有效解決先前技術所遭遇到之上述種種問題。
根據本發明之一具體實施例為一種記憶體裝置。於此實施例中，記憶體裝置包含複數個記憶體模組、指令輸入模組、電力供應模組及資料存取模組。該複數個記憶體模組中之每一個記憶體模組分別包含一記憶體組(Bank)，且記憶體組包含複數個記憶體單元。指令輸入模組用以接收非隨機存取指令並根據非隨機存取指令產生相對應的切換控制訊號。電力供應模組分別耦接指令輸入模組及該複數個記憶體模組。資料存取模組分別耦接指令輸入模組及該複數個記憶體模組。於第一時間下，電力供應模組根據切換控制訊號選擇性地僅供電給該複數個記憶體模組中之第一記憶體模組並由資料存取模組對第一記憶體模組進行資料之存取。
於一實施例中，記憶體裝置為動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)。
於一實施例中，於第二時間下，電力供應模組根據切換控制訊號選擇性地供電給該複數個記憶體模組中之第二記憶體模組並由資料存取模組對第二記憶體模組進行資料之存取。
於一實施例中，非隨機存取指令包含具有規律性且可預測的讀取(Read)訊號及/或寫入(Write)訊號。
於一實施例中，非隨機存取指令係指定該複數個記憶體模組中之至少一個記憶體模組作為進行資料存取之對象。
於一實施例中，非隨機存取指令係指定該複數個記憶體模組中之至少兩個記憶體模組作為依序進行資料存取之對象。
於一實施例中，記憶體裝置耦接資料處理裝置，指令輸入模組所接收之非隨機存取指令係來自資料處理裝置。
根據本發明之另一具體實施例為一種記憶體裝置運作方法。於此實施例中，記憶體裝置運作方法用以運作記憶體裝置。記憶體裝置包含複數個記憶體模組、指令輸入模組、電力供應模組及資料存取模組。該複數個記憶體模組中之每一個記憶體模組分別包含記憶體組，且記憶體組包含複數個記憶體單元。記憶體裝置運作方法包含下列步驟：指令輸入模組接收非隨機存取指令並根據非隨機存取指令產生相對應的切換控制訊號；以及於第一時間下，電力供應模組根據切換控制訊號選擇性地僅供電給該複數個記憶體模組中之第一記憶體模組並由資料存取模組對第一記憶體模組進行資料之存取。
相較於先前技術，本發明係透過具有規律性且可預測的非隨機存取指令對記憶體裝置進行資料存取，由於可事先預知在某個時間下會是記憶體裝置中的哪個儲存單元被存取，所以記憶體裝置僅需供電給包含該儲存單元的記憶體模組即可，其餘的記憶體模組均可關閉以節省耗電，故可大幅減少記憶體裝置之功耗並有效提升記憶體裝置之省電效能。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
1‧‧‧記憶體裝置
10‧‧‧指令輸入模組
12‧‧‧電力供應模組
14‧‧‧資料存取模組
M1~MN‧‧‧第一記憶體模組~第N記憶體模組
NRA‧‧‧非隨機存取指令
SW‧‧‧切換控制訊號
PS‧‧‧電力
DAT‧‧‧資料
R‧‧‧讀取訊號
W‧‧‧寫入訊號
T‧‧‧週期
BK1‧‧‧第一記憶體組
MU‧‧‧記憶體單元
RAL1‧‧‧第一列位址鎖存器
CAL1‧‧‧第一行位址鎖存器
LG1‧‧‧第一邏輯單元
BK2‧‧‧第二記憶體組
RAL2‧‧‧第二列位址鎖存器
CAL2‧‧‧第二行位址鎖存器
LG2‧‧‧第二邏輯單元
S10~S14‧‧‧步驟
圖1及圖2係分別繪示本發明之一具體實施例中之記憶體裝置僅供電給部分的記憶體模組之示意圖。
圖3繪示指令輸入模組所接收到的非隨機存取指令之一實施例。
圖4及圖5係分別繪示第一記憶體模組及第二記憶體模組之一實施例。
圖6繪示本發明之另一較佳具體實施例中之記憶體裝置運作方法的流程圖。
根據本發明之一具體實施例為一種記憶體裝置。於此實施例中，記憶體裝置可以是動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)，但不以此為限。請參照圖1及圖2，圖1及圖2係繪示此實施例中之記憶體裝置僅供電給部分的記憶體模組的示意圖。
如圖1及圖2所示，記憶體裝置1包含指令輸入模組10、電力供應模組12、資料存取模組14及N個記憶體模組M1~MN。其中，指令輸入模組10分別耦接電力供應模組12及資料存取模組14；電力供應模組12分別耦接該N個記憶體模組M1~MN；資料存取模組14分別耦接該N個記憶體模組M1~MN。
於此實施例中，指令輸入模組10係用以接收非隨機存取指令NRA並根據非隨機存取指令NRA產生相對應的切換控制訊號SW。於實際應用中，記憶體裝置1可耦接一資料處理裝置(例如中央處理單元，但不以此為限)並且指令輸入模組10所接收的非隨機存取指令NRA可來自資料處理裝置，但不以此為限。
需說明的是，先前技術中之記憶體裝置所接收到的均是隨機存取指令，例如是不具規律性且無法預測的讀取(Read)訊號及/或寫入(Write)訊號。相較之下，本發明的記憶體裝置1中之指令輸入模組10所接收到的非隨機存取指令NRA則是包含具有規律性且可預測的讀取訊號及/或寫入訊號，例如圖3所示之週期性的讀取訊號R及寫入訊號W。於一實施例中，其週期T可以是13微秒(us)，但不以此為限。
此外，於本發明的記憶體裝置1中之指令輸入模組10所接收到的非隨機存取指令中，可指定該N個記憶體模組M1~MN中之至少一個記憶體模組作為進行資料存取之對象，抑或是指定該N個記憶體模組M1~MN中之至少兩個記憶體模組作為依序進行資料存取之對象。
請同時參照圖1及圖2。假設非隨機存取指令NRA係指定該N個記憶體模組M1~MN中之第一記憶體模組M1及第二記憶體模組M2作為依序進行資料存取之對象，則指令輸入模組10即會根據此一非隨機存取指令NRA產生相對應的切換控制訊號SW。
於第一時間下，如圖1所示，電力供應模組12會根據 此一切換控制訊號SW選擇性地先僅供電給第一記憶體模組M1並由資料存取模組14對第一記憶體模組M1進行資料DAT之讀取或寫入。此時，該N個記憶體模組M1~MN中之其他的記憶體模組M2~MN均未接收到電力供應模組12之供電而關閉，故可減少無謂的耗電。
於第二時間下，如圖2所示，電力供應模組12根據此一切換控制訊號SW切換為僅供電給第二記憶體模組M2並由資料存取模組14對第二記憶體模組M2進行資料DAT之讀取或寫入。此時，該N個記憶體模組M1~MN中之其他的記憶體模組M1、M3~MN均未接收到電力供應模組12之供電而關閉，故可減少無謂的耗電。
由上述可知：本發明藉由具有規律性且可預測的非隨機存取指令NRA而能夠事先預知外界欲存取哪一個記憶體模組，故可僅供電給該記憶體模組並同時關閉其他的記憶體模組，以避免不必要的電力浪費。其餘均可依此類推，於此不另行贅述。
於實際應用中，該N個記憶體模組M1~MN中之每一個記憶體模組均分別包含有記憶體組(Bank)，且每一個記憶體組均分別包含有複數個記憶體單元。該複數個記憶體單元可排列為一陣列，但不以此為限。
舉例而言，如圖4所示，第一記憶體模組M1可包含有第一記憶體組(Bank)BK1、第一行位址鎖存器(Column address latch)CAL1、第一列位址鎖存器(Row address latch)RAL1及第一邏輯單元LG1。其中，第一列位址鎖存器RAL1耦接第一記憶體組BK1；第一行位址鎖存器CAL1耦接第一邏輯單元LG1；第一邏輯單元LG1 耦接第一記憶體組BK1。
需說明的是，第一記憶體組BK1可包含由複數個記憶體單元MU排列而成的記憶體陣列，並透過該複數個記憶體單元MU來儲存資料DAT。舉例而言，假設非隨機存取指令NRA欲讀取之資料DAT係儲存於第一記憶體組BK1中之記憶體單元MU，由於第一記憶體組BK1係設置於第一記憶體模組M1內，指令輸入模組10即會根據此一非隨機存取指令NRA產生相對應的切換控制訊號SW，電力供應模組12即會根據此一切換控制訊號SW選擇性地僅供電給第一記憶體模組M1，並由資料存取模組14讀取儲存於第一記憶體組BK1中之記憶體單元MU的資料DAT。其餘均可依此類推，於此不另行贅述。
此外，如圖5所示，第二記憶體模組M2可包含有第二記憶體組BK2、第二行位址鎖存器CAL2、第二列位址鎖存器RAL2及第二邏輯單元LG2。其中，第二列位址鎖存器RAL2耦接第二記憶體組BK2；第二行位址鎖存器CAL2耦接第二邏輯單元LG2；第二邏輯單元LG2耦接第二記憶體組BK2。
需說明的是，第二記憶體組BK2可包含由複數個記憶體單元MU排列而成的記憶體陣列，並透過該複數個記憶體單元MU來儲存資料DAT。舉例而言，假設非隨機存取指令NRA欲將資料DAT寫入至第二記憶體組BK2中之記憶體單元MU，由於第二記憶體組BK2係設置於第二記憶體模組M2內，指令輸入模組10即會根據此一非隨機存取指令NRA產生相對應的切換控制訊號SW，電 力供應模組12即會根據此一切換控制訊號SW選擇性地僅供電給第二記憶體模組M2，並由資料存取模組14將資料DAT寫入至第二記憶體組BK2中之記憶體單元MU。其餘均可依此類推，於此不另行贅述。
根據本發明之另一具體實施例為一種記憶體裝置運作方法。於此實施例中，記憶體裝置運作方法用以運作記憶體裝置。記憶體裝置可以是動態隨機存取記憶體(DRAM)，但不以此為限。
記憶體裝置包含複數個記憶體模組、指令輸入模組、電力供應模組及資料存取模組。該複數個記憶體模組中之每一個記憶體模組分別包含記憶體組，且記憶體組包含複數個記憶體單元。記憶體裝置可耦接資料處理裝置並接收來自資料處理裝置之非隨機存取指令。實際上，資料處理裝置可以是中央處理單元(CPU)，但不以此為限。需說明的是，不同於先前技術中之隨機存取指令，本發明中之非隨機存取指令係包含具有規律性且可預測的讀取訊號及/或寫入訊號。
請參照圖4，圖4繪示此實施例中之記憶體裝置運作方法的流程圖。如圖4所示，記憶體裝置運作方法可包含下列步驟：步驟S10：指令輸入模組接收非隨機存取指令並根據非隨機存取指令產生切換控制訊號；步驟S12：於第一時間下，電力供應模組根據切換控制訊號選擇性地僅供電給該複數個記憶體模組中之第一記憶體模 組並由資料存取模組對第一記憶體模組進行資料之存取；以及步驟S14：於第二時間下，電力供應模組根據切換控制訊號選擇性地僅供電給該複數個記憶體模組中之第二記憶體模組並由資料存取模組對第二記憶體模組進行資料之存取。
於一實施例中，資料處理裝置所發出的非隨機存取指令可指定該複數個記憶體模組中之至少一個記憶體模組(例如第一記憶體模組)作為進行資料存取之對象。於步驟S10中，由指令輸入模組根據非隨機存取指令產生切換控制訊號，藉以在步驟S12中控制電力供應模組僅供電給該至少一個記憶體模組(例如第一記憶體模組)，但不以此為限。
於另一實施例中，資料處理裝置所發出的非隨機存取指令亦可指定該複數個記憶體模組中之至少兩個記憶體模組(例如第一記憶體模組及第二記憶體模組)作為依序進行資料存取之對象。於步驟S10中，由指令輸入模組根據非隨機存取指令產生切換控制訊號，藉以在步驟S12中控制電力供應模組於第一時間下僅供電給某一記憶體模組(例如第一記憶體模組)並在步驟S14中控制電力供應模組於第二時間下僅供電給另一記憶體模組(例如第二記憶體模組)，但不以此為限。
相較於先前技術，本發明係透過具有規律性且可預測的非隨機存取指令對記憶體裝置進行資料之讀取或寫入，由於可事先預知在某個時間下會是記憶體裝置中的哪個儲存單元被存取，所以記憶體裝置僅需供電給包含該儲存單元的記憶體模組 即可，其餘的記憶體模組均可關閉以節省耗電，故可大幅減少記憶體裝置之功耗並有效提升記憶體裝置之省電效能。
由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。

Claims (14)

  1. 一種記憶體裝置，包含：複數個記憶體模組，該複數個記憶體模組中之每一個記憶體模組分別包含一記憶體組(Bank)，且該記憶體組包含複數個記憶體單元；一指令輸入模組，用以接收一非隨機存取指令並根據該非隨機存取指令產生相對應的一切換控制訊號；一電力供應模組，分別耦接該指令輸入模組及該複數個記憶體模組；以及一資料存取模組，分別耦接該指令輸入模組及該複數個記憶體模組；其中，於一第一時間下，該電力供應模組根據該切換控制訊號選擇性地僅供電給該複數個記憶體模組中之一第一記憶體模組並由該資料存取模組對該第一記憶體模組進行資料之存取。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中該記憶體裝置為動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)。
  3. 如申請專利範圍第1項所述之記憶體裝置，其中於一第二時間下，該電力供應模組根據該切換控制訊號選擇性地僅供電給該複數個記憶體模組中之一第二記憶體模組並由該資料存取模組對該第二記憶體模組進行資料之存取。
  4. 如申請專利範圍第1項所述之記憶體裝置，其中該非隨機存取指令包含具有規律性且可預測的讀取(Read)訊號及/或寫入(Write)訊號。
  5. 如申請專利範圍第1項所述之記憶體裝置，其中該非隨機存取指令係指定該複數個記憶體模組中之至少一個記憶體模組作為進行資料存取之對象。
  6. 如申請專利範圍第1項所述之記憶體裝置，其中該非隨機存取指令係指定該複數個記憶體模組中之至少兩個記憶體模組作為依序進行資料存取之對象。
  7. 如申請專利範圍第1項所述之記憶體裝置，其中該記憶體裝置耦接一資料處理裝置，該指令輸入模組所接收之該非隨機存取指令係來自該資料處理裝置。
  8. 一種記憶體裝置運作方法，用以運作一記憶體裝置，該記憶體裝置包含複數個記憶體模組、一指令輸入模組、一電力供應模組及一資料存取模組，該複數個記憶體模組中之每一個記憶體模組分別包含一記憶體組(Bank)，且該記憶體組包含複數個記憶體單元，該記憶體裝置運作方法包含下列步驟：該指令輸入模組接收一非隨機存取指令並根據該非隨機存取指令產生相對應的一切換控制訊號；以及於一第一時間下，該電力供應模組根據該切換控制訊號選擇性地僅供電給該複數個記憶體模組中之一第一記憶體模組並由該資料存取模組對該第一記憶體模組進行資料之存取。
  9. 如申請專利範圍第8項所述之記憶體裝置運作方法，其中該記憶體裝置為動態隨機存取記憶體。
  10. 如申請專利範圍第8項所述之記憶體裝置運作方法，其中於一第二時間下，該電力供應模組根據該切換控制訊號選擇性地僅供電給該複數個記憶體模組中之一第二記憶體模組並由該 資料存取模組對該第二記憶體模組進行資料之存取。
  11. 如申請專利範圍第8項所述之記憶體裝置運作方法，其中該非隨機存取指令包含具有規律性且可預測的讀取(Read)訊號及/或寫入(Write)訊號。
  12. 如申請專利範圍第8項所述之記憶體裝置運作方法，其中該非隨機存取指令係指定該複數個記憶體模組中之至少一個記憶體模組作為進行資料存取之對象。
  13. 如申請專利範圍第8項所述之記憶體裝置運作方法，其中該非隨機存取指令係指定該複數個記憶體模組中之至少兩個記憶體模組作為依序進行資料存取之對象。
  14. 如申請專利範圍第8項所述之記憶體裝置運作方法，其中該記憶體裝置耦接一資料處理裝置，該指令輸入模組所接收之該非隨機存取指令係來自該資料處理裝置。
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