JP4159280B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP4159280B2
JP4159280B2 JP2001367053A JP2001367053A JP4159280B2 JP 4159280 B2 JP4159280 B2 JP 4159280B2 JP 2001367053 A JP2001367053 A JP 2001367053A JP 2001367053 A JP2001367053 A JP 2001367053A JP 4159280 B2 JP4159280 B2 JP 4159280B2
Authority
JP
Japan
Prior art keywords
memory cell
data
circuit
signal
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001367053A
Other languages
English (en)
Other versions
JP2003173676A (ja
Inventor
浩太 原
伸也 藤岡
和一郎 藤枝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2001236992A priority Critical patent/JP4768163B2/ja
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2001367053A priority patent/JP4159280B2/ja
Priority to US10/106,597 priority patent/US6754126B2/en
Priority to DE60238891T priority patent/DE60238891D1/de
Priority to EP02252317A priority patent/EP1288961B1/en
Priority to EP08153074A priority patent/EP1947651B1/en
Priority to CNB021434530A priority patent/CN1236453C/zh
Priority to CN2005100726014A priority patent/CN1697078B/zh
Priority to TW091106396A priority patent/TW550569B/zh
Priority to KR1020020020375A priority patent/KR100806154B1/ko
Publication of JP2003173676A publication Critical patent/JP2003173676A/ja
Priority to KR1020070121113A priority patent/KR100806161B1/ko
Application granted granted Critical
Publication of JP4159280B2 publication Critical patent/JP4159280B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4061—Calibration or ate or cycle tuning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4062—Parity or ECC in refresh operations

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にリフレッシュ動作を行う半導体記憶装置に関する。
【０００２】
【従来の技術】
DRAM(dynamic random access memory)メモリコアを使用する限りはリフレッシュ動作を必要な時期に行わなければならない。リフレッシュ動作を行う間はその動作領域に対してのアクセスができない。その結果、リフレッシュ動作を行う際に、アクセスしたい場合はリフレッシュ動作が終了するまでアクセスすることを待たなくてはならない。
【０００３】
もし、外部からリフレッシュ要求を入力しないSRAM(static random access memory)制御で動作させようとすると、内部で定期的にリフレッシュ要求を発生させることになる。この際に外部からアクセス要求があれば、リフレッシュ動作を行った後に要求されたアクセスを行うため、外見上１回のアクセスでも、メモリコア動作２回分の時間がかかるように見えてしまう。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、リフレッシュ動作とその際の外部アクセス要求が競合した際にも、外見上メモリコア動作１回分のアクセス時間で外部アクセスを動作させることである。
【０００５】
【課題を解決するための手段】
本発明の一観点によれば、同一アドレスの複数のビットデータを複数のメモリセルブロックに分散して記憶するためのメモリコアと、前記複数のメモリブロックに対してそれぞれ独立にリフレッシュ動作を制御することができ、一のメモリセルブロックと他の一のメモリセルブロックとを異なるタイミングでリフレッシュ動作するように制御する制御回路とを有し、前記制御回路は、リフレッシュ動作中のメモリセルブロックに対する書き込み要求信号が入力された場合は該書き込み要求信号を保持し、前記保持していた書き込み要求信号に対応する書き込み動作を実行中に、次の書き込み要求信号が入力された場合には該書き込み要求信号を保持し、さらに、前記制御回路は、前記メモリセルブロック毎に活性化して制御するための制御信号を複数系統有し、前記メモリセルブロック毎に前記制御信号の系統を選択する選択回路を有し、前記保持していた書き込み要求信号に対応する書き込み動作中に、そのメモリセルブロックに対して次の書き込み要求信号が入力されない場合でも次の１回の読み出し動作は前記反転回路が前記比較結果に応じてデータ反転を行うことによる擬似的読み出しを行い、前記選択回路は、前記擬似的読み出し動作が終了した時点で、リフレッシュ動作以前の制御信号の系統を選択する半導体記憶装置が提供される。
【０００６】
複数のメモリブロックを独立にリフレッシュ動作させることができるので、外部からのアクセス要求とリフレッシュ動作を同時に処理することが可能になる。すなわち、同一タイミングで一部のメモリセルブロックに対してリフレッシュ動作を行い、他のメモリセルブロックに対して外部からアクセスすることが可能になる。これにより、メモリコア動作１回分の高速アクセスタイムで読み出し動作を実現できる。
【０００７】
【発明の実施の形態】
図１は、本発明の半導体記憶装置のメモリコアの概略図を示す。
メモリコアは、同一アドレスの複数のビットデータを複数のメモリセルブロック（以下、ブロックという）ＢＬＫ１〜ＢＬＫ４に分散して記憶する。例えば、同一アドレスに１６ビットを記憶させることができ、４個のブロックＢＬＫ１〜ＢＬＫ４はそれぞれ４ビットを記憶することができる。ブロックＢＬＫ１〜ＢＬＫ４は、外部データを記憶するためのメモリセルアレイである。各ブロックＢＬＫ１〜ＢＬＫ４は、メモリセル１０４、ワードデコーダ１０３、コラムデコーダ１０２、入力信号に対するセレクタ１０１を有する。各ブロックＢＬＫ１〜ＢＬＫ４は、さらに複数のワードデコーダ１０３及びメモリセル１０４の組みに分割される。
【０００８】
ブロックＢＬＫ５は、同一アドレスの複数のビットデータに対する演算結果を記憶するためのメモリセルアレイである。演算方法の詳細は、後に図２（Ａ）〜（Ｃ）を参照しながら説明する。ブロックＢＬＫ５も、ブロックＢＬＫ１〜ＢＬＫ４と同様に、メモリセル１０４、ワードデコーダ１０３、コラムデコーダ１０２、入力信号に対するセレクタ１０１を有する。
【０００９】
制御信号は、第１の制御信号ＳＩＧ１と第２の制御信号ＳＩＧ２との２系統があり、それぞれ各ブロックＢＬＫ１〜ＢＬＫ５のセレクタ１０１に入力される。各セレクタ１０１には、セレクト信号ＳＥＬ１〜ＳＥＬ５がそれぞれ入力される。このセレクト信号ＳＥＬ１〜ＳＥＬ５がローレベルの場合はセレクタ１０１の出力は第１の制御信号ＳＥＬ１になり、セレクト信号ＳＥＬ１〜ＳＥＬ５がハイレベルの場合はセレクタ１０１の出力が第２の制御信号ＳＩＧ２となる。セレクト信号ＳＥＬ１〜ＳＥＬ５は、それぞれ独立した信号である。
【００１０】
制御信号ＳＩＧ１及びＳＩＧ２は、それぞれ書き込み要求信号、読み出し要求信号、アドレス、データ等を含む。例えば、書き込み要求信号及び読み出し要求信号は、チップイネーブル及びライトイネーブル信号により表現される。
【００１１】
ワードデコーダ１０３は、セレクタ１０１から供給されるアドレスに応じてロウアドレスを特定する。カラムデコーダ１０２は、セレクタ１０１から供給されるアドレスに応じてカラムアドレスに特定する。メモリセル１０４は、特定されたロウアドレス及びカラムアドレスに対してデータを書き込んだり読み出すことができる。
【００１２】
通常時、第２の制御信号ＳＩＧ２は非活性であり、第１の制御信号ＳＩＧ１のみがメモリコアを制御する。通常読み出し時、セレクト信号ＳＥＬ１〜ＳＥＬ４はローレベル、セレクト信号ＳＥＬ５はハイレベルとなり、ブロックＢＬＫ５は非活性となる。通常書き込み時、セレクト信号ＳＥＬ１〜ＳＥＬ５は全てローレベルとなり、全ブロックＢＬＫ１〜ＢＬＫ５に書き込みがされる。
【００１３】
リフレッシュ動作を行う場合は、ブロックＢＬＫ１〜ＢＬＫ５を順番にブロック単位でリフレッシュし、そのブロックに対応するセレクト信号のみがハイレベルとなる。リフレッシュ動作は第２の制御信号ＳＩＧ２で与えられ、セレクト信号がハイレベルのブロックのみリフレッシュ動作を行う。
【００１４】
また、リフレッシュ以外の書き込み信号を、第１の制御信号ＳＩＧ１と非同期で第２の制御信号ＳＩＧ２に与えれば、セレクト信号がハイレベルのブロックだけ第２の制御信号ＳＩＧ２に従って動作し、それ以外のブロックは第１の制御信号に従って動作する。
【００１５】
本実施形態では、ブロック毎に活性化して制御するための制御信号を複数系統有する。セレクタ１０１は、ブロック毎に制御信号の系統を選択することができる。また、複数のブロックを同一又は異なるタイミングの制御信号により複数活性化し、それぞれのブロックの活性化タイミング及び／又は活性化時間が異なるように制御することができる。
【００１６】
図２（Ａ）は、データ書き込み時のライトパリティ演算シーケンスの図を示す。
ブロックＢＬＫ１〜ＢＬＫ４にそれぞれ１ビットデータＤＱ０１〜ＤＱ０４を書き込む例を説明する。外部から入力される書き込みデータＤＱ０１〜ＤＱ０４をそれぞれブロックＢＬＫ１〜ＢＬＫ４に書き込む。
【００１７】
排他的論理和回路（Exclusive-OR）２０１は、データＤＱ０１及びＤＱ０２を入力し、排他的論理和を演算して出力する。排他的論理和回路２０２は、データＤＱ０３及びＤＱ０４を入力し、排他的論理和を演算して出力する。排他的論理和回路２０３は、排他的論理和回路２０１の出力及び排他的論理和回路２０２の出力を入力し、排他的論理和を演算して出力する。排他的論理和回路２０３の出力は、ブロックＢＬＫ５に書き込まれる。
【００１８】
図２（Ｂ）は、排他的論理和回路２０１〜２０３の回路図を示す。第１の入力信号ＩＮ１は、論理否定回路（インバータ）２１１に入力される。インバータ２１２の入力は、インバータ２１１の出力に接続される。第２の入力信号ＩＮ２は、インバータ２１５に入力される。ｐチャネルＭＯＳトランジスタ２１３は、ゲートがインバータ２１２の出力に接続され、ソースが第２の入力信号ＩＮ２の線に接続され、ドレインが出力信号ＯＵＴの線に接続される。ｎチャネルＭＯＳトランジスタ２１４は、ゲートがインバータ２１１の出力に接続され、ドレインが第２の入力信号ＩＮ２の線に接続され、ソースが出力信号ＯＵＴの線に接続される。ｐチャネルＭＯＳトランジスタ２１６は、ゲートがインバータ２１１の出力に接続され、ソースがインバータ２１５の出力に接続され、ドレインが出力信号ＯＵＴの線に接続される。ｎチャネルＭＯＳトランジスタ２１７は、ゲートがインバータ２１２の出力に接続され、ドレインがインバータ２１５の出力に接続され、ソースが出力信号ＯＵＴの線に接続される。
【００１９】
図２（Ｃ）は、図２（Ｂ）に示す排他的論理和回路の真理値表を示す。出力信号ＯＵＴは、入力信号ＩＮ１及びＩＮ２が同じときには０になり、異なるときには１になる。
【００２０】
図２（Ａ）において、２段階の２入力排他的論理和回路２０１〜２０３は、４ビットの入力データＤＱ０１〜ＤＱ０４を基に１ビットの演算結果を出力する。この際、４ビットの入力データＤＱ０１〜ＤＱ０４の中に、「１」データが奇数個あれば「１」を出力し、偶数個であれば「０」を出力する。以下、この演算結果をライトパリティと呼ぶ。
【００２１】
データＤＱ０１〜ＤＱ０４は、例えば「０」、「１」、「０」、「０」である。この場合、排他的論理和回路２０１〜２０３は、それぞれ「１」、「０」、「１」を出力する。ブロックＢＬＫ５には、排他的論理和回路２０３の出力である「１」がライトパリティとして書き込まれる。
【００２２】
図３（Ａ）は、データ読み出し時のデータ補正シーケンスを示す。
ブロックＢＬＫ１〜ＢＬＫ４からそれぞれ１ビットデータＤＱ０１〜ＤＱ０４を読み出して補正する例を説明する。排他的論理和回路３１１の２入力は、ブロックＢＬＫ１のデータ線（ビット線）及びブロックＢＬＫ２のデータ線に接続される。排他的論理和回路３１２の２入力は、ブロックＢＬＫ３のデータ線及びブロックＢＬＫ４のデータ線に接続される。排他的論理和回路３１３の２入力は、排他的論理和回路３１１の出力及び排他的論理和回路３１２の出力に接続される。排他的論理和回路３１４の２入力は、排他的論理和回路３１３の出力及びブロックＢＬＫ５のデータ線に接続される。以下、排他的論理和回路３１３の出力をリードパリティと呼ぶ。排他的論理和回路３１４は、リードパリティ及びライトパリティの比較を行う。リードパリティ及びライトパリティは、共に排他的論理和回路を用いて同様の演算により求められる。
【００２３】
データ補正回路３０１について説明する。ブロックＢＬＫ３のデータ線３０７は、インバータ３０６の入力に接続される。３点スイッチ３０２は、共通端子３０３、第１の端子３０５及び第２の端子３０４を有する。第１の端子３０５は、ブロックＢＬＫ３のデータ線３０７に接続される。第２の端子３０４は、インバータ３０６の出力に接続される。インバータ３０６は、入力データの論理反転を行う反転回路である。共通端子３０３は、１ビットデータＤＱ０３を出力する。スイッチ３０２は、排他的論理和回路３１４の出力信号３０８に応じて、共通端子３０３を第１の端子３０５又は第２の端子３０４のいずれかに接続する。
【００２４】
例えばブロックＢＬＫ３がリフレッシュを行っているときには、ブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ４、ＢＬＫ５に対して読み出しを行う。この際、ブロックＢＬＫ３からは読み出しデータが出力されず、データ線３０７は前にアクセスした際のレベルを保持している。よって、同一アドレスでそのビットのみ値が不確定となる。そこで、書き込み時に予めブロックＢＬＫ５に書き込んでおいた同一アドレスのライトパリティを同時に読み出す。排他的論理和回路３１４は、リードパリティとライトパリティとの比較を行う。リードパリティとライトパリティが一致していればデータ線３０７のデータをそのままデータＤＱ０３として外部に出力する。不一致であればブロックＢＬＫ１〜ＢＬＫ４のうちの１ビットだけデータが欠けている(不確定になっている)ことが判る。そのビットは、リフレッシュ動作を行っているブロックＢＬ３のビットのはずである。そこで、ブロックＢＬＫ３のデータ線３０７のビットデータをデータ補正回路３０１により反転させてデータ補正を行ってデータＤＱ０３として外部へ出力する。その他のデータＤＱ０１、ＤＱ０２、ＤＱ０４は、ブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ４から読み出されたデータである。
【００２５】
例えば、ブロックＢＬＫ１〜ＢＬＫ４にそれぞれ「０」、「１」、「０」、「０」が書き込まれているとする。これらのデータは、「１」の数が奇数個であるので、ブロックＢＬＫ５には「１」がライトパリティとして書き込まれている。ここで、ブロックＢＬＫ３のデータ線３０７は、不確定のデータ「１」を維持しているとする。この場合、排他的論理和回路３１３は、４本のデータ線のデータ「１」の数が奇数個であるので、リードパリティとして「０」を出力する。排他的論理和回路３１４は、リードパリティ及びライトパリティが異なるので、出力信号３０８として「１」を出力する。これにより、スイッチ３０２は、共通端子３０３及び第２の端子３０４を接続する。この結果、データ線３０７のデータ「１」は、インバータ３０６により論理反転され、データ「０」がデータＤＱ０３として出力される。
【００２６】
以上のように、ブロックＢＬＫ３がリフレッシュ中であり、ブロックＢＬＫ３からデータを読み出せなくても、ブロックＢＬＫ５からライトパリティを読み出して、必要に応じてブロックＢＬＫ３のデータＤＱ０３を補正することにより、正しいデータＤＱ０１〜ＤＱ０４を出力することができる。これにより、ブロックＢＬＫ３がリフレッシュ中であっても、読み出しが待たされることなく、高速に読み出しデータを外部に出力することができる。
【００２７】
なお、ライトパリティを書き込んであるブロックＢＬＫ５がリフレッシュ動作を行っている場合は、データ補正回路３０１はデータ補正を行わない。データＤＱ０１〜ＤＱ０４は、ブロックＢＬ１〜ＢＬ４から読み出したデータになる。
【００２８】
図３（Ｂ）は、データ補正回路３０１の具体的構成を示す回路図である。インバータ３２０は、セレクト信号ＳＥＬ５の論理反転信号を出力する。否定論理積（ＮＡＮＤ）回路３２１は、信号３０８、セレクト信号ＳＥＬ３及びインバータ３２０の出力を入力し、否定論理積を出力する。インバータ３２２は、ＮＡＮＤ回路３２１の論理反転信号を出力する。インバータ３２５の入力は、データ線３０７に接続される。ｐチャネルＭＯＳトランジスタ３２３は、ゲートがインバータ３２２の出力に接続され、ソースがデータ線３０７に接続され、ドレインが出力データ線３２８に接続される。ｎチャネルＭＯＳトランジスタ３２４は、ゲートがＮＡＮＤ回路３２１の出力に接続され、ドレインがデータ線３０７に接続され、ソースが出力データ線３２８に接続される。ｐチャネルＭＯＳトランジスタ３２６は、ゲートがＮＡＮＤ回路３２１の出力に接続され、ソースがインバータ３２５の出力に接続され、ドレインが出力データ線３２８に接続される。ｎチャネルＭＯＳトランジスタ３２７は、ゲートがインバータ３２２の出力に接続され、ドレインがインバータ３２５の出力に接続され、ソースが出力データ線３２８に接続される。出力データ線３２８は、データＤＱ０３（図３（Ａ））を出力する。
【００２９】
図４は、メモリコアからの出力に係る制御信号発生回路のブロック図である。この制御信号発生回路は、図１のメモリコアの左に接続される。ブロックＢＬＫ１〜ＢＬＫ４にはそれぞれデータ補正回路４０１が接続される。データ補正回路４０１は、図３（Ａ）のデータ補正回路３０１に相当する。データ演算回路４０２は、図３（Ａ）の排他的論理和回路３１１〜３１３に相当する。データ比較回路４０３は、図３（Ａ）の排他的論理和回路３１４に相当する。各ブロックＢＬＫ１〜ＢＬＫ４のデータ補正回路４０１は、セレクト信号ＳＥＬ１〜ＳＥＬ４に応じて、各ブロックＢＬＫ１〜ＢＬＫ４のデータ線のデータ補正を行う。セレクト信号ＳＥＬ１〜ＳＥＬ４のうちでハイレベルになっているものに対応するブロックＢＬＫ１〜ＢＬＫ４がリフレッシュを行っている。したがって、データ補正回路４０１は、入力されたセレクト信号がハイレベルであればデータ補正の対象とし、データ比較回路４０３の比較によりライトパリティとリードパリティとが不一致であればデータ補正を行う。データ補正回路４０１は、読み出しデータを外部へ出力する。
【００３０】
図５（Ａ）は、半導体記憶装置の動作を示す概略図である。タイミングｔ１において、外部書き込みコマンドＷＲ０が入力され、その後、タイミングｔ１１で内部のリフレッシュ要求信号が発生した場合を説明する。リフレッシュ要求よりも書き込みコマンドＷＲ０の方が早いので、書き込みコマンドＷＲ０に従い、ブロックＢＬＫ１〜ＢＬＫ４にはデータが書き込まれる。ブロックＢＬＫ５には、ライトパリティが書き込まれる。タイミングｔ１１の後の期間Ｔ１では、リフレッシュ要求が保持される。この書き込み制御は、図１の制御信号ＳＩＧ１により行われる。ブロックＢＬＫ２では、書き込みコマンドＷＲ０の動作が終了すると、リフレッシュ動作５０１が開始する。
【００３１】
その後、時刻ｔ２，ｔ３，ｔ４でそれぞれ外部書き込みコマンドＷＲ１，ＷＲ２、外部読み出しコマンドＲＤ０が入力される。ブロックＢＬＫ１、ＢＬＫ３〜ＢＬＫ５は、外部コマンドＷＲ１，ＷＲ２，ＲＤ０の動作を行う。ブロックＢＬＫ２は、リフレッシュ動作５０１が終了した後に、外部コマンドＷＲ１，ＷＲ２の動作を行う。なお、読み出しコマンドＲＤ０が入力されたときには、ブロックＢＬＫ２は書き込みコマンドＷＲ２の動作中である。そこで、ブロックＢＬＫ５からライトパリティを読み出し、ライトパリティとリードパリティとが不一致であれば、ブロックＢＬＫ２のデータ線のデータを補正する。以下、このライトパリティ及びリードパリティを用いた読み出しを、擬似的読み出しという。
【００３２】
ブロックＢＬＫ２では、書き込みコマンドＷＲ２の動作を行なった後に、ダミーリード５０２を行う。ダミーリード５０２は、後に説明する図６の制御信号発生回路において行うダミー動作であり、ブロックＢＬＫ２は読み出し動作を行わない。詳細は、後に説明する。以上のリフレッシュ動作５０１からダミーリード５０２までの期間Ｔ２は、ブロックＢＬＫ２のみが第２の制御信号ＳＩＧ２により制御され、その他のブロックは第１の制御信号ＳＩＧ１により制御される。
【００３３】
次に、タイミングｔ５で外部読み出しコマンドＲＤ１が入力される場合を説明する。ブロックＢＬＫ２は、直前のダミーリード５０２が第２の制御信号ＳＩＧ２により行われている。この際、タイミングｔ５で、読み出しコマンドＲＤ１の開始を検出し、第２の制御信号ＳＩＧ２から第１の制御信号ＳＩＧ１に切り換えると、ブロックＢＬＫ２で誤動作が生じたり、動作遅延が生じてしまうことがある。そこで、読み出しコマンドＲＤ１については、ブロックＢＬＫ２の読み出しを行わず、擬似的読み出しを行う。そして、読み出しコマンドＲＤ１の動作終了を検出して、第２の制御信号ＳＩＧ２から第１の制御信号ＳＩＧ１への切り換えを行う。これにより、次のタイミングｔ６の読み出しコマンドＲＤ２では、ブロックＢＬＫ１〜ＢＬＫ４から高速かつ適切に読み出しを行うことができる。この詳細は、後に図９及び図１０を参照しながら説明する。読み出し動作がリフレッシュ動作と競合しない場合には、演算結果記憶用ブロックＢＬＫ５を非活性にし、その他のメモリセルブロックから読み出しを行う。
【００３４】
次に、タイミングｔ１２で、内部リフレッシュ要求が発生し、ブロックＢＬＫ３がリフレッシュ動作５０３を行う。そのリフレッシュ動作５０３の間に、タイミングｔ７で外部読み出しコマンドＲＤ３が入力される場合を説明する。この場合、擬似的読み出しを行い、必要に応じてブロックＢＬＫ３のデータ線のデータの補正を行う。ブロックＢＬＫ３では、リフレッシュ動作５０３の後に、ダミーリード５０４が行われる。リフレッシュ動作５０３からダミーリード５０４までの期間Ｔ３では、ブロックＢＬＫ３のみが第２の制御信号ＳＩＧ２で制御される。
【００３５】
なお、擬似的読み出し動作を行っている間に、そのブロックＢＬＫ３に対する書き込み要求信号が入力された場合は、該書き込み要求信号を保持し、擬似的読み出し動作が終了した後に、保持していた書き込み要求信号に対応する動作を行う。
【００３６】
図５（Ｂ）は、半導体記憶装置の他の動作を示す概略図である。タイミングｔ２１において、外部読み出しコマンドＲＤ４が入力され、その後、タイミングｔ３１で内部リフレッシュ要求が発生した場合を説明する。リフレッシュ要求よりも読み出しコマンドＲＤ４の方が早いので、読み出しコマンドＲＤ４に従い、ブロックＢＬＫ１〜ＢＬＫ４からデータを読み出す。タイミングｔ３１の後の期間Ｔ１１では、リフレッシュ要求が保持される。ブロックＢＬＫ２では、読み出しコマンドＲＤ４の動作が終了すると、リフレッシュ動作５１１が開始する。
【００３７】
その後、時刻ｔ２２，ｔ２３でそれぞれ外部読み出しコマンドＲＤ５，ＲＤ６が入力される。ブロックＢＬＫ１、ＢＬＫ３〜ＢＬＫ５は、外部コマンドＲＤ５，ＲＤ６に対応し、擬似的読み出しを行う。ブロックＢＬＫ２は、リフレッシュ動作５１１の終了後、２回のダミーリード５１２，５１３を行う。期間Ｔ１２では、ブロックＢＬＫ２のみが第２の制御信号ＳＩＧ２により制御される。
【００３８】
次に、タイミングｔ２４で外部書き込みコマンドＷＲ３が入力される場合を説明する。ブロックＢＬＫ１〜ＢＬＫ４にはデータが書き込まれ、ブロックＢＬＫ５にはライトパリティが書き込まれる。
【００３９】
次に、タイミングｔ３２で、内部リフレッシュ要求が発生し、ブロックＢＬＫ３がリフレッシュ動作５１４を行う。そのリフレッシュ動作５１４の間に、タイミングｔ２５で外部書き込みコマンドＷＲ４が入力され、その後、タイミングｔ２６，ｔ２７で外部書き込みコマンドＷＲ５，ＷＲ６が入力される場合を説明する。この際、コマンドＷＲ４，ＷＲ５，ＷＲ６に対応し、ブロックＢＬＫ１，ＢＬＫ２，ＢＬＫ４にデータを書き込み、ブロックＢＬＫ５にライトパリティを書き込む。ブロックＢＬＫ３では、リフレッシュ動作５１４が終了した後、書き込みコマンドＷＲ４〜ＷＲ６に応じた書き込み動作を行う。外部書き込みコマンドＷＲ４〜ＷＲ６の発生サイクル時間は、それに対応する各ブロックＢＬＫ１〜ＢＬＫ５の実行サイクル時間よりも長い。したがって、ブロックＢＬＫ３では、コマンドＷＲ４及びＷＲ５の動作は他のブロックの動作よりも遅れるが、コマンドＷＲ６の動作は他のブロックの動作に追いつく。リフレッシュ動作５１４を行っても、外部コマンドに遅れずに高速に書き込むことができる。期間Ｔ１３では、ブロックＢＬＫ３のみが第２の制御信号ＳＩＧ２により制御される。
【００４０】
図６は、メモリコアへの入力に係る制御信号発生回路のブロック図を示す。この制御信号発生回路は、非同期型SRAMインターフェースを想定しており、図１のメモリコアの左に接続される。内部のリフレッシュ要求(OSC)信号発生回路６０４は、リングオシレータを用いて定期的にリフレッシュ要求を自動発生する。
【００４１】
通常の書き込み時は、外部コマンドＥＸＴＣ、アドレスＡＤＲ、マスク情報ＭＳＫ、書き込みデータＩＮＤが外部から入力される。マスク情報ＭＳＫは、上位バイト及び／又は下位バイトを選択的に書き込み指示をするための情報である。外部コマンドＥＸＴＣは、内部コマンド発生回路６０１に入力される。内部コマンド発生回路６０１は、第１の内部コマンドＩＮＴＣ１を生成し、第１のコア制御信号発生回路６０２へ出力する。第１のコア制御信号発生回路６０２は、第１のコア制御信号ＣＯＣ１ (図１の第１の制御信号ＳＩＧ１に相当)を発生し、セレクタ６２１(図１のセレクタ１０１と同一)へ出力し、メモリコアを制御する。
【００４２】
この時、各ブロックのセレクタ６２１は、図１で説明したように、全て第１のコア制御信号ＣＯＣ１を選択している。その際、第１のコア制御信号発生回路６０２は、第１のコア制御信号ＣＯＣ１でコアが活性化されている期間、第１のコア活性化状態信号ＣＯＳ１を出力する。マスク情報ＭＳＫは、その際の書きこみ動作を無効とする役目を持ち、バッファ６０７、第１のコア制御信号発生回路６０２に第１のマスク情報ＭＳＫ１として供給される。第１のコア制御信号発生回路６０２は、内部コマンドＩＮＴＣ１及びマスク情報ＭＳＫ１に応じて、コア制御信号ＣＯＣ１及びコア活性化状態信号ＣＯＳ１を出力する。アドレスＡＤＲは、バッファ６０７を介して第１のアドレスＡＤＲ１としてセレクタ６２２に供給される。第１のアドレスＡＤＲ１は、第１のコア制御信号ＣＯＣ１とセットであり、書き込みの際のアドレスを指定する。データ演算回路６０９は、入力データＩＮＤを入力し、ライトパリティ（図２（Ａ）参照）を演算し、第１の入力データＩＮＤ１をセレクタ６２３へ供給する。第１のアドレスＡＤＲ１のメモリセルへ第１の入力データＩＮＤ１が書き込まれる。この際、データ演算回路６０９は、入力データＩＮＤを基にライトパリティの演算を行い、その結果を演算用メモリセルブロックＢＬＫ５に書きこむ。
【００４３】
セレクタ６２１は、セレクト信号ＳＥＬ１〜ＳＥＬ５に応じて、第１のコア制御信号ＣＯＣ１又は第２のコア制御信号ＣＯＣ２を選択し、メモリコアへ出力する。セレクタ６２２は、セレクト信号ＳＥＬ１〜ＳＥＬ５に応じて、第１のアドレスＡＤＲ１又は第２のアドレスＡＤＲ２を選択し、メモリコアへ出力する。セレクタ６２３は、セレクト信号ＳＥＬ１〜ＳＥＬ５に応じて、第１のデータＩＮＤ１又は第２のデータＩＮＤ２を選択し、メモリコアへ出力する。３つのセレクタ６２１〜６２３は、図１の１つのセレクタ１０１に相当する。３つのセレクタ６２１〜６２３の組みがブロックＢＬＫ１〜ＢＬＫ５の数だけ存在する。
【００４４】
次に、リフレッシュ動作について説明する。リフレッシュ要求(OSC)信号発生回路６０４は、定期的にリフレッシュ要求信号ＯＳＣをパルス出力する。内部コマンド発生回路６０１は、外部コマンドＥＸＴＣの入力時に信号ＡＴＤを出力する。この際に、リフレッシュ要求信号ＯＳＣと外部コマンドＥＸＴＣの実行との時期が重なる場合を想定して、コマンド-リフレッシュ比較回路６０３は、信号ＡＴＤと信号ＯＳＣとのどちらが早いかを常に判定する。
【００４５】
コマンド-リフレッシュ比較回路６０３は、リフレッシュ要求信号ＯＳＣの方が早いと判定すれば、リフレッシュ要求信号ＲＥＦを発生する。第２のコア制御信号発生回路６０６は、リフレッシュ要求信号ＲＥＦが入力されると、第２のコア活性化状態信号ＣＯＳ２を出力し、第２のコア制御信号ＣＯＣ２(図１の第２の制御信号ＳＩＧ２に相当)をセレクタ６２１に出力する。リフレッシュ要求信号ＲＥＦは、同時にリフレッシュブロック選択回路６１１に入力される。リフレッシュブロック選択回路６１１は、セレクタ６２１，６２２，６２３に対するセレクト信号ＳＥＬ１〜ＳＥＬ５のうち、ひとつをハイレベルにする。こうしてセレクト信号ＳＥＬ１〜ＳＥＬ５により選ばれた１つのブロックＢＬＫ１〜ＢＬＫ５のみがリフレッシュ動作を行う。リフレッシュは、例えばブロックＢＬＫ１〜ＢＬＫ５が順番に行われる。コマンド-リフレッシュ比較回路６０３は、リフレッシュ要求信号ＯＳＣが外部コマンドＥＸＴＣより遅いと判定すれば、第１のコア活性化状態信号ＣＯＳ１がリセットされるまでリフレッシュ要求信号ＲＥＦの出力を待つ。
【００４６】
次に、リフレッシュ中に外部から書きこみ要求コマンドＥＸＴＣがあった場合について説明する。リフレッシュ中は、第１のコア制御信号発生回路６０２と同様に、第２のコア制御信号発生回路６０６が第２のコア活性化状態信号ＣＯＳ２を出力する。第２のコア活性化状態信号ＣＯＳ２は、内部コマンド保持回路６０５に入力される。第２のコア活性化状態信号ＣＯＳ２が出力されている間は、内部コマンド保持回路６０５がリフレッシュ中に発生した第１の内部コマンドＩＮＴＣ１を保持する。内部コマンド保持回路６０５は、リフレッシュ動作が終了し、第２のコア活性化状態信号ＣＯＳ２がリセットされるのを受けて、保持していたコマンドを第２の内部コマンドＩＮＴＣ２として出力する。
【００４７】
この際に、内部コマンド保持回路６０５は、保持していた内部コマンドＩＮＴＣ２を出力する時に、次の外部コマンドＥＸＴＣが発生し、これに対応する内部コマンドＩＮＴＣ１を保持しなければならない場合がある。１つの保持回路で２つのコマンドの出力と保持の両方を同時にできないので、保持回路は２つ用いる。カウンタは、保持するコマンドをカウントし、２つの保持回路のどちらに保持させるかを選択する。もう一つのカウンタは、出力信号をカウントし、次にどちらの保持回路から出力するかを選ぶ。
【００４８】
図７は２つの保持回路を含む内部コマンド保持回路６０５の回路図、図８はその動作波形を示す。内部コマンド保持回路６０５は、２つの保持回路７０１及び７０２を有する。カウンタ７２１は、第１の内部コマンドＩＮＴＣ１のパルス５０１，５０２が入力される度に状態反転する信号／ＣＮＴＡを出力する。インバータ７２３は、信号／ＣＮＴＡを論理反転した信号ＣＮＴＡを出力する。カウンタ７２２は、第２の内部コマンドＩＮＴＣ２のパルス５０６，５０７が入力される度に状態反転する／ＣＮＴＢを出力する。インバータ７２４は、信号／ＣＮＴＢを論理反転した信号ＣＮＴＢを出力する。
【００４９】
まず、保持回路７０１について説明する。否定論理積回路（ＮＡＮＤ）回路７１１は、第２のコア活性化状態信号ＣＯＳ２及び信号ＣＮＴＢを入力し、否定論理積を出力する。ＮＡＮＤ回路７１２は、第１の内部コマンドＩＮＴＣ１、信号ＣＮＴＡ、ＮＡＮＤ回路７１１の出力を入力し、否定論理積を出力する。ＮＡＮＤ回路７１３は、ＮＡＮＤ回路７１２の出力及びＮＡＮＤ回路７１４の出力を入力し、信号ｎ０１を出力する。ディレイライン７１７は、信号ｎ０３を遅延させてＮＡＮＤ回路７１４に出力する。ＮＡＮＤ回路７１４は、信号ｎ０１及びディレイライン７１７の出力を入力し、否定論理積を出力する。ＮＡＮＤ回路７１５は、ＮＡＮＤ回路７１１の出力及びＮＡＮＤ回路７１６の出力信号ｎ０３を入力し、否定論理積を出力する。ＮＡＮＤ回路７１６は、信号ｎ０１及びＮＡＮＤ回路７１５の出力を入力し、信号ｎ０３を出力する。
【００５０】
次に、保持回路７０２について説明する。保持回路７０２は、保持回路７０１と同様な構成を有する。保持回路７０２が保持回路７０１と異なる点を説明する。ＮＡＮＤ回路７１１は、第２のコア活性化状態信号ＣＯＳ２及び信号／ＣＮＴＢを入力する。ＮＡＮＤ回路７１２は、第１の内部コマンドＩＮＴＣ１、信号／ＣＮＴＡ、ＮＡＮＤ回路７１１の出力を入力する。ＮＡＮＤ回路７１３の出力信号をｎ０２とし、ＮＡＮＤ回路７１６の出力信号をｎ０４とする。
【００５１】
否定論理和（ＮＯＲ）回路７２５は、信号ｎ０３及び信号ｎ０４を入力し、第２の内部コマンドＩＮＴＣ２を出力する。カウンタ７２１は、保持回路７０１及び７０２が交互にコマンドを保持するタイミングを制御する。カウンタ７２２は、保持回路７０１及び７０２が交互にコマンドを出力するタイミングを制御する。
【００５２】
図８において、第１の内部コマンドＩＮＴＣ１は、パルス５０１及び５０２はそれぞれ例えば書き込みコマンドである。第２のコア活性化状態信号ＣＯＳ２において、期間５０３ではリフレッシュを行い、期間５０４では書き込みコマンド５０１に対応した書き込み動作を行い、期間５０５では書き込みコマンド５０２に対応した書き込み動作を行っている。
【００５３】
図７及び図８を参照しながら動作を説明する。第１の内部コマンドＩＮＴＣ１及び第２のコア活性化状態信号ＣＯＳ２が図６の内部コマンド保持回路６０５に入力される。信号ＣＮＴＡ、／ＣＮＴＡは、第１の内部コマンドＩＮＴＣ１によってカウントされたカウンタ７２１の出力である。信号ｎ０３及びｎ０４は、２つの保持回路７０１及び７０２のそれぞれの出力である。第２の内部コマンドＩＮＴＣ２は、信号ｎ０３及びｎ０４をＮＯＲ回路７２５で合成した信号である。信号ＣＮＴＢ、／ＣＮＴＢは、第２の内部コマンドＩＮＴＣ２によってカウントされたカウンタ７２２の出力である。第２のコア活性化状態信号ＣＯＳ２は、活性化期間ではローレベルの信号である。この信号がローレベルの間に第１の内部コマンドＩＮＴＣ１が発生すると、信号ＣＮＴＡ、／ＣＮＴＡのいずれかがハイレベルとなる。ハイレベルとなった保持回路７０１又は７０２が第１の内部コマンドＩＮＴＣ１を保持し、信号ｎ０１又はｎ０２がハイレベルとなる。その状態で第２のコア活性化状態信号ＣＯＳ２がハイレベルとなると、保持したコマンドが信号ｎ０３又はｎ０４となり、第２の内部コマンドＩＮＴＣ２となる。第２の内部コマンドＩＮＴＣ２は、信号ＣＮＴＢ，／ＣＮＴＢを反転させる。
【００５４】
次に、図６を参照しながら説明する。第２のコア活性化状態信号ＣＯＳ２が出力されている間、アドレス及びマスク情報保持回路６０８は、第１の内部コマンドＩＮＴＣ１自身が使用するアドレスＡＤＲ、マスク情報ＭＳＫを保持し、データ保持回路６１０は入力データＩＮＤを保持する。第２の内部コマンドＩＮＴＣ２が出力されると、それを受けてアドレス及びマスク情報保持回路６０８とデータ保持回路６１０が保持していた情報をそれぞれ第２のアドレスＡＤＲ２、第２のマスク情報ＭＳＫ２、第２のデータＩＮＤ２として出力する。第２のコア制御信号発生回路６０６は、第２の内部コマンドＩＮＴＣ２及び第２のマスク情報ＭＳＫ２に応じて、第２のコア制御信号ＣＯＣ２及び第２のコア活性化状態信号ＣＯＳ２を出力する。第２のコア活性化状態信号ＣＯＳ２が出力されている間は、リフレッシュブロック選択回路６１１がセレクト信号ＳＥＬ１〜ＳＥＬ５を維持して出力し続ける。セレクト信号ＳＥＬ１〜ＳＥＬ５で選択されたブロックＢＬＫ１〜ＢＬＫ５は、リフレッシュ動作に続いて、第２の内部コマンドＩＮＴＣ２の動作を、第２のアドレスＡＤＲ２、第２のマスク情報ＭＳＫ、第２のデータＩＮＤ２を用いて行う。
【００５５】
第２の内部コマンドＩＮＴＣ２の動作中に次の外部書きこみコマンドＥＸＴＣが発生した場合は、同様に各情報を保持し、その時実行中の動作が終了した後で、保持していた第２の内部コマンドＩＮＴＣ２を実行する。よって、第２のコア活性化状態信号ＣＯＳ２が出力されている間に外部書きこみコマンドＥＸＴＣが発生する限り、セレクト信号ＳＥＬ１〜ＳＥＬ５で選択されたブロックＢＬＫ１〜ＢＬＫ５は第１の内部コマンドＩＮＴＣ１とは非同期に第２の内部コマンドＩＮＴＣ２を実行し続ける。第２の内部コマンドＩＮＴＣ２の実行サイクルが外部コマンドＥＸＴＣの発生サイクルより短ければ、いずれ第２の内部コマンドＩＮＴＣ２の実行も終わる（図５（Ｂ）参照）。
【００５６】
読み出し時について説明する。メモリコアに制御信号が入力するまでは、書き込み時とほぼ同じである。異なる点は、書き込み時の第２のコア制御信号ＣＯＣ２に相当する信号はリフレッシュ動作時以外は出力しない。この際、第２のコア制御信号発生回路６０６自体は動作している。この状態がダミーリード（図５（Ａ）及び（Ｂ）参照）である。また、第２のコア活性化状態信号ＣＯＳ２が出力されない期間、リフレッシュブロック選択回路６１１は、演算結果書き込み用ブロックＢＬＫ５に対するセレクト信号ＳＥＬ５を非選択状態にする。
【００５７】
次に、図５（Ａ）の動作について説明する。ブロックＢＬＫ２では、リフレッシュ動作５０１の後の第２のコア制御信号ＣＯＣ２による書き込み動作を行う。その後に、ブロックＢＬＫ２を制御する信号を、第２のコア制御信号ＣＯＣ２から第１のコア制御信号ＣＯＣ１に切り換える場合を考える。その後、タイミングｔ５で、すぐに外部から読み出しコマンドＲＤ１が発生した場合、通常は読み出しコマンドからメモリコアへのアクセスは最速で行わなくてはならないため、コア制御信号の切り換えが間に合わない場合がある。
【００５８】
そこで、図６のリフレッシュブロック選択回路６１１を図９のように構成する。この構成によれば、次の１回の読み出しコマンドＲＤ１が終了するまで、第２のコア制御信号ＣＯＣ２でブロックＢＬＫ２を制御する。
【００５９】
図９は、リフレッシュブロック選択回路６１１の回路図であり、図１０はその動作波形を示す。図９を参照しながら、回路構成を説明する。ディレイライン９０１は、第２のコア活性化状態信号ＣＯＳ２を遅延させる。ＮＡＮＤ回路９０２は、第２のコア活性化状態信号ＣＯＳ２及びディレイライン９０１の出力を入力し、否定論理積を出力する。インバータ９０３は、ＮＡＮＤ回路９０２の出力を論理反転し、信号ｎ０１を出力する。
【００６０】
ＲＳフリップフロップ９０４は、ＮＡＮＤ回路９０５及び９０６により構成される。インバータ９０７は、信号ＣＬを論理反転する。ＮＡＮＤ回路９０５は、信号ｎ０１及びＮＡＮＤ回路９０６の出力を入力し、否定論理積を出力する。ＮＡＮＤ回路９０６は、ＮＡＮＤ回路９０５の出力及びインバータ９０７の出力を入力し、否定論理積を出力する。インバータ９０８は、ＮＡＮＤ回路９０５の出力を入力し、信号ｎ０２を出力する。
【００６１】
ＮＡＮＤ回路９０９は、信号ＲＳ及び信号ｎ０２を入力し、否定論理積を出力する。ＮＡＮＤ回路９１０は、信号ＷＲ及びＮＡＮＤ回路９０９の出力を入力し、否定論理積を出力する。ＮＡＮＤ回路９１１は、信号ｎ０１及びＮＡＮＤ回路９１０の出力を入力し、否定論理積を出力する。
【００６２】
ＲＳフリップフロップ９１２は、ＮＡＮＤ回路９１３及び９１４により構成される。ＮＡＮＤ回路９１３は、信号ｎ０３及びＮＡＮＤ回路９１１の出力を入力し、否定論理積を出力する。ＮＡＮＤ回路９１４は、信号ＲＥＦ及びＮＡＮＤ回路９１３の出力を入力し、信号ｎ０３を出力する。
【００６３】
ＮＡＮＤ回路９１９は、信号ｎ０３及び信号ＰＳＥＬ１を入力し、インバータ９２２に出力する。インバータ９２２は、セレクト信号ＳＥＬ１を出力する。ＮＡＮＤ回路９２０は、信号ｎ０３及び信号ＰＳＥＬ４を入力し、インバータ９２３に出力する。インバータ９２３は、セレクト信号ＳＥＬ４を出力する。
【００６４】
インバータ９１５は、信号ＰＳＥＬ５の論理反転信号を出力する。ＮＡＮＤ回路９１７は、信号ｎ０３及びインバータ９１５の出力を入力し、否定論理積を出力する。ＮＯＲ回路９１６は、信号ｎ０３及び信号ＲＤを入力し、インバータ９１８へ出力する。ＮＡＮＤ回路９２１は、ＮＡＮＤ回路９１７の出力及びインバータ９１８の出力を入力し、インバータ９２４へ出力する。インバータ９２４は、セレクト信号ＳＥＬ５を出力する。
【００６５】
次に、回路の動作を説明する。信号ＲＳは、第１のコア制御信号ＣＯＣ１のコアリセット信号であり、ハイレベルになるとメモリコアをリセットする。コア動作中では、信号ＲＳがローレベルになる。信号ＷＲは、第１のコア制御信号ＣＯＣ１の書きこみ時にローレベルとなる状態信号である。信号ＣＬは、第１のコア制御信号ＣＯＣ１のＣＬ信号(メモリセルのデータを読み出し、センスアンプで増幅した後にそのデータをセンスアンプから取り出すパルス)である。信号ＲＥＦは、リフレッシュ要求信号である。信号ＲＤは、第１のコア制御信号ＣＯＣ１の読み出し時にハイレベルとなる状態信号であり、書き込み要求が発生するまで状態を保持する。信号ＰＳＥＬ１〜ＰＳＥＬ５は、リフレッシュを行うブロックを示す信号であり、内部カウンタおよびデコーダから出力される。最終的にセレクタに入力される信号は、セレクト信号ＳＥＬ１〜ＳＥＬ５である。
【００６６】
ここで、信号ＰＳＥＬ１がハイレベル、信号ＰＳＥＬ２〜ＰＳＥＬ５がローレベルであるとする。タイミングｔ１のリフレッシュ要求信号ＲＥＦでリフレッシュ動作が開始すると、信号ｎ０３がハイレベルとなり、セレクト信号ＳＥＬ１がハイレベルとして、ブロックＢＬＫ１の制御信号を第２のコア制御信号ＣＯＣ２に切り替える。第２のコア活性化状態信号ＣＯＳ２において、期間Ｔ１でリフレッシュを行い、期間Ｔ２で書き込みを行なっているとする。リフレッシュの期間Ｔ１中に外部から書き込み要求が発生すると、リフレッシュ動作の後、保持した書き込み動作をブロックＢＬＫ１に対して行う。
【００６７】
第２のコア活性化状態信号ＣＯＳ２は、ディレイライン９０１によって信号ｎ０１のような一つの状態信号に合成される。信号ｎ０１は、ＲＳフリップフロップ９０４をセットし、さらにリフレッシュ要求信号ＲＥＦがハイレベルになる前にＲＳフリップフロップ９１２の状態を保持する。
【００６８】
信号ＲＳにおいて、期間Ｔ３及びＴ４ではそれぞれ読み出しを行っているとする。フリップフロップ９０４の出力信号ｎ０２は、タイミングｔ２で、次の読み出し動作の第１のコア制御信号ＣＯＣ１の信号ＣＬが出力されるまで状態を保持する。信号ＣＬは、必ず信号ＲＳがローレベルの期間に出力するようにタイミングを設定してある。信号ｎ０２が信号ＣＬを受けてハイレベルになった後、タイミングｔ３で、信号ＲＳがハイレベルに遷移したのを受けて信号ｎ０３がローレベルとなり、セレクト信号ＳＥＬ１がローレベルになる。その後に書き込み要求が発生しなければ、信号ＲＤがハイレベルなのでセレクト信号ＳＥＬ５がハイレベルとして、ライトパリティブロックＢＬＫ５を非活性とする。こうして、第２のコア制御信号ＣＯＣ２の動作が終了した後も次の読み出し１回は、演算結果を用いたデータ補正を行う。第２のコア制御信号ＣＯＣ２の動作が終了した後に書き込み要求が発生した場合は、信号ＷＲによりセレクト信号ＳＥＬ１は１回も待たずにローレベルになる。もちろんこれは、書き込み動作が、読み出し動作ほど高速化する必要がないことが条件となる。書き込みを高速化するため、読み出しと同様に、制御信号の系統を切り換えないで書き込みを行ってもよい。
【００６９】
図１１は、図１の１つのブロックを構成するワードデコーダ１０３及びメモリセル１０４の他の構成例を示す。図６のマスク情報ＭＳＫを用いることにより、上位バイト及び／又は下位バイトを選択的にアクセスすることができる。１つのブロックは、メインワードデコーダ１１０１、サブワードデコーダ１１０２、上位バイトメモリセル１１０３、サブワードデコーダ１１０４及び下位バイトメモリセル１１０５を有する。
【００７０】
同一アドレスに１６ビットのデータを記憶するための４つのブロックＢＬＫ１〜ＢＬＫ４を有する場合を考える。１つのブロックは、同一アドレスにつき４ビットデータを記憶する。同一アドレスにおいて、上位バイトは上位８ビットであり、下位バイトは下位８ビットである。上位バイトメモリセル１１０３は、上位バイト中の２ビットを記憶する。下位バイトメモリセル１１０５は、下位バイト中の２ビットを記憶する。
【００７１】
メインワードデコーダ１１０１は、外部から供給されるロウアドレスに応じてデコードする。サブワードデコーダ１１０２は、メインワードデコーダ１１０１の出力に応じて、上位バイトメモリセル１１０３のロウアドレスを特定する。サブワードデコーダ１１０４は、メインワードデコーダ１１０１の出力に応じて、下位バイトメモリセル１１０５のロウアドレスを特定する。上位バイトと下位バイトは、別制御で読み書きすることができる。１つのブロックでは、上位バイトメモリセル１１０３及び下位バイトメモリセル１１０５に対して同時にリフレッシュ動作を行うことができる。
【００７２】
上位バイトメモリセル１１０３及び下位バイトメモリセル１１０５のそれぞれについて、メインワードデコーダを設けると、レイアウト面積が大きくなる。メインワードデコーダ１１０１及びサブワードデコーダ１１０２，１１０４によりワード線を階層化し、メインワードデコーダ１１０１のメインワード線を共有させることにより、メインワードデコーダ１１０１の面積を減らすことができる。
【００７３】
以上のように、本実施形態によれば、外部からのアクセス要求と内部リフレッシュ動作を同時に処理することが可能となり、外部からリフレッシュ要求を入力しないSRAMインターフェースなどでも、メモリコア動作１回分の高速アクセスタイムで読み出し動作を実現できる。
【００７４】
また、メモリコアの活性化領域を分割し、１回のリフレッシュ領域を限定する。メモリコアの制御信号を複数系統用意し、リフレッシュブロックとそれ以外のブロックとで、異なる系統の制御信号を用いる。これにより同一アドレスのビットをその存在するブロックに応じて異なる制御ができる。外見上メモリコア動作１回分のアクセスタイムでの読み出し動作が可能になる。
【００７５】
なお、メモリコア内の複数のブロックは、ロウアドレス方向若しくはカラムアドレス方向、又はその両方のアドレス方向に分割してもよい。
【００７６】
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００７７】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
（付記１）同一アドレスの複数のビットデータを複数のメモリセルブロックに分散して記憶するためのメモリコアと、
前記複数のメモリブロックに対してそれぞれ独立にリフレッシュ動作を制御することができ、一のメモリセルブロックと他の一のメモリセルブロックとを異なるタイミングでリフレッシュ動作するように制御する制御回路と
を有する半導体記憶装置。
（付記２）前記制御回路は、同一のタイミングにおいて前記複数のメモリセルブロックのうちの一のメモリセルブロックに対してリフレッシュ動作を行わせ、他の一のメモリセルブロックに対してデータの書き込み又は読み出しを行わせるように制御することができる付記１記載の半導体記憶装置。
（付記３）前記メモリコアは、同一アドレスに対して外部入力可能なビット数より多いビット数のデータを記憶することができ、
前記制御回路は、外部入力の複数のビットデータを前記メモリコアに書き込むと共に、外部入力の複数のビットデータを基に論理演算を行い、該演算結果を前記メモリコアに書き込む付記１記載の半導体記憶装置。
（付記４）前記メモリコア内の複数のメモリセルブロックは、ロウアドレス方向若しくはカラムアドレス方向、又はその両方のアドレス方向に分割され、同一アドレスの複数のビットが複数のメモリセルブロックに分散して存在し、
前記制御回路は、前記複数のメモリブロックをそれぞれ独立に制御することができる付記１記載の半導体記憶装置。
（付記５）前記制御回路は、同一のロウアドレス又はカラムアドレスで複数のメモリセルブロックを活性化して制御することができる付記１記載の半導体記憶装置。
（付記６）前記制御回路は、前記メモリセルブロック毎に活性化して制御するための制御信号を複数系統有し、前記メモリセルブロック毎に前記制御信号の系統を選択する選択回路を有する付記１記載の半導体記憶装置。
（付記７）前記制御回路は、前記メモリセルブロック毎に活性化して制御するための制御信号を複数系統有し、各メモリセルブロックに対する制御信号のタイミングはすべて同一になる場合の他、すべて又は一部が異なる場合がある付記１記載の半導体記憶装置。
（付記８）前記制御回路は、前記複数のメモリセルブロックを同一又は異なるタイミングの制御信号により複数活性化し、それぞれのメモリセルブロックの活性化タイミング及び／又は活性化時間が異なるように制御することができる付記１記載の半導体記憶装置。
（付記９）前記メモリコアは、同一アドレスについて複数のビットデータを記憶するための複数のメモリセルブロックの他、演算結果を記憶するための演算結果記憶用メモリセルブロックを有し、
前記制御回路は、データ書き込み時に同一アドレスの複数ビットの書き込みデータのハイレベル又はローレベルのビット数が偶数個又は奇数個を示す演算結果データを演算する演算回路を有し、該演算結果データを前記演算結果記憶用メモリセルブロックに書き込む付記１記載の半導体記憶装置。
（付記１０）前記制御回路は、データ読み出し時に同一アドレスの複数ビットの読み出しデータのハイレベル又はローレベルのビット数が偶数個又は奇数個を示す演算結果データを演算する演算回路と、該演算した演算結果データと前記演算結果記憶用メモリセルブロックから読み出した演算結果データを比較する比較回路とを有する付記９記載の半導体記憶装置。
（付記１１）前記制御回路は、読み出し又は書き込みにより複数のメモリセルブロックを活性化した際に活性化中の一部のメモリセルブロックに対してリフレッシュ要求が発生した場合は、その活性化の動作終了後、次の読み出し又は書き込みの要求が発生しても、リフレッシュ動作を優先して行うように制御する付記１記載の半導体記憶装置。
（付記１２）前記制御回路は、リフレッシュ動作中のメモリセルブロックに対する読み出し要求信号が入力された場合は、そのメモリセルブロックからデータを読み出さず、前記比較回路の比較により両方の演算結果データが不一致であれば、リフレッシュ動作中のメモリセルブロックのデータ線のデータを反転させるための反転回路を有する付記１０記載の半導体記憶装置。
（付記１３）前記制御回路は、リフレッシュ動作中のメモリセルブロックに対する書き込み要求信号が入力された場合は、該書き込み要求信号を保持し、リフレッシュ動作が終了した後に前記保持していた書き込み要求信号に対応する書き込み動作を行う付記１２記載の半導体記憶装置。
（付記１４）前記制御回路は、前記保持していた書き込み要求信号に対応する書き込み動作を実行中に、次の書き込み要求信号が入力された場合には該書き込み要求信号を保持する付記１３記載の半導体記憶装置。
（付記１５）前記制御回路は、前記書き込み動作の実行中に出力される活性化信号がリセットされた時点で前記保持していた書き込み要求信号に対応する書き込み動作を開始する付記１４記載の半導体記憶装置。
（付記１６）前記制御回路は、前記メモリセルブロック毎に活性化して制御するための制御信号を複数系統有し、前記メモリセルブロック毎に前記制御信号の系統を選択する選択回路を有し、
前記選択回路は、前記保持していた書き込み要求信号の書き込み動作中に、そのメモリセルブロックに対して次の書き込み要求信号が入力されなければ、その時点で実行していた書き込み動作が終了した時点で、リフレッシュ動作以前の制御信号の系統を選択する付記１３記載の半導体記憶装置。
（付記１７）前記制御回路は、リフレッシュ動作中のメモリセルブロックに対する書き込み要求信号が入力された場合は、該書き込み要求信号を保持し、リフレッシュ動作が終了した後に前記保持していた書き込み要求信号に対応する書き込み動作を行い、該書き込み動作中にそのメモリセルブロックに対する読み出し要求信号が入力された場合は、前記反転回路は前記比較回路の比較結果に応じてデータの反転を行う付記１２記載の半導体記憶装置。
（付記１８）前記制御回路は、リフレッシュ動作中に読み出し要求信号が入力された場合は前記反転回路が前記比較回路の比較結果に応じてデータ反転を行い、該読み出し要求信号を保持し、リフレッシュ動作が終了した後に読み出し動作を行う際、そのメモリセルブロックからデータを読み出さず、前記反転回路が前記比較回路の比較結果に応じてデータ反転を行うことにより擬似的読み出し動作を行う付記１３記載の半導体記憶装置。
（付記１９）前記制御回路は、前記擬似的読み出し動作を行っている間に、そのメモリセルブロックに対する書き込み要求信号が入力された場合は、該書き込み要求信号を保持し、前記擬似的読み出し動作が終了した後に前記保持していた書き込み要求信号に対応する動作を行う付記１８記載の半導体記憶装置。
（付記２０）前記制御回路は、前記擬似的読み出し動作を行っている間に、そのメモリセルブロックに対する読み出し要求信号が入力された場合は、該読み出し要求信号を保持し、前記擬似的読み出し動作が終了した後に前記保持していた読み出し要求信号に対応し、そのメモリセルブロックからデータを読み出さず、前記反転回路が前記比較回路の比較結果に応じてデータ反転を行う付記１８記載の半導体記憶装置。
（付記２１）前記制御回路は、前記メモリセルブロック毎に活性化して制御するための制御信号を複数系統有し、前記メモリセルブロック毎に前記制御信号の系統を選択する選択回路を有し、
前記保持していた書き込み要求信号に対応する書き込み動作中に、そのメモリセルブロックに対して次の書き込み要求信号が入力されない場合でも次の１回の読み出し動作は前記反転回路が前記比較結果に応じてデータ反転を行うことによる擬似的読み出しを行い、
前記選択回路は、前記擬似的読み出し動作が終了した時点で、リフレッシュ動作以前の制御信号の系統を選択する付記１３記載の半導体記憶装置。
（付記２２）前記各メモリセルブロックは、上位バイト及び下位バイトによりワード線が階層化され、メインのワード線で上位バイト及び下位バイトの両方を同時に選択することができる付記１記載の半導体記憶装置。
（付記２３）前記各メモリセルブロックは、上位バイト及び下位バイトに対して同時にリフレッシュ動作を行う付記２２記載の半導体記憶装置。
（付記２４）前記制御回路は、読み出し動作がリフレッシュ動作と競合しない場合には前記演算結果記憶用メモリセルブロックを非活性にし、その他のメモリセルブロックから読み出しを行う付記９記載の半導体記憶装置。
（付記２５）前記複数のメモリセルブロックは、それぞれワードデコーダを有する付記１記載の半導体記憶装置。
（付記２６）前記制御回路は、入力される書き込み要求信号又は読み出し要求信号を保持するための２個の保持回路を有する付記１２記載の半導体記憶装置。
（付記２７）前記２個の保持回路は、カウンタを用いて交互に前記要求信号を記憶する付記２６記載の半導体記憶装置。
（付記２８）前記制御回路は、前記２個の保持回路に対して信号を保持する時と保持した信号を出力する時とを異なるカウンタで制御することにより、該２個の保持回路を交互に使用する付記２７記載の半導体記憶装置。
【００７８】
【発明の効果】
以上説明したように、複数のメモリブロックを独立にリフレッシュ動作させることができるので、外部からのアクセス要求とリフレッシュ動作を同時に処理することが可能になる。すなわち、同一タイミングで一部のメモリセルブロックに対してリフレッシュ動作を行い、他のメモリセルブロックに対して外部からアクセスすることが可能になる。これにより、メモリコア動作１回分の高速アクセスタイムで読み出し動作を実現できる。
【図面の簡単な説明】
【図１】メモリコア概略図である。
【図２】図２（Ａ）〜（Ｃ）はライトパリティ演算シーケンスを示す図である。
【図３】図３（Ａ）、（Ｂ）はデータ補正シーケンスを示す図である。
【図４】メモリコアからの出力に係る制御信号発生回路のブロック図である。
【図５】図５（Ａ）、（Ｂ）は半導体記憶装置の全体動作を示す概略図である。
【図６】メモリコアへの入力に係る制御信号発生回路のブロック図である。
【図７】内部コマンド保持回路の回路図である。
【図８】内部コマンド保持回路の動作波形図である。
【図９】リフレッシュブロック選択回路の回路図である。
【図１０】リフレッシュブロック選択回路の動作波形図である。
【図１１】メモリコアのブロックの構成を示す図である。
【符号の説明】
１０１ セレクタ
１０２ カラムデコーダ
１０３ ワードデコーダ
１０４ メモリセル
ＳＩＧ１ 第１の制御信号
ＳＩＧ２ 第２の制御信号
ＳＥＬ１〜ＳＥＬ５ セレクト信号
ＢＬＫ１〜ＢＬＫ５ メモリセルブロック

Claims (11)

  1. 同一アドレスの複数のビットデータを複数のメモリセルブロックに分散して記憶するためのメモリコアと、
    前記複数のメモリブロックに対してそれぞれ独立にリフレッシュ動作を制御することができ、一のメモリセルブロックと他の一のメモリセルブロックとを異なるタイミングでリフレッシュ動作するように制御する制御回路とを有し、
    前記制御回路は、リフレッシュ動作中のメモリセルブロックに対する書き込み要求信号が入力された場合は該書き込み要求信号を保持し、前記保持していた書き込み要求信号に対応する書き込み動作を実行中に、次の書き込み要求信号が入力された場合には該書き込み要求信号を保持し、
    さらに、前記制御回路は、前記メモリセルブロック毎に活性化して制御するための制御信号を複数系統有し、前記メモリセルブロック毎に前記制御信号の系統を選択する選択回路を有し、
    前記保持していた書き込み要求信号に対応する書き込み動作中に、そのメモリセルブロックに対して次の書き込み要求信号が入力されない場合でも次の１回の読み出し動作は前記反転回路が前記比較結果に応じてデータ反転を行うことによる擬似的読み出しを行い、
    前記選択回路は、前記擬似的読み出し動作が終了した時点で、リフレッシュ動作以前の制御信号の系統を選択する半導体記憶装置。
  2. 前記制御回路は、同一のタイミングにおいて前記複数のメモリセルブロックのうちの一のメモリセルブロックに対してリフレッシュ動作を行わせ、他の一のメモリセルブロックに対してデータの書き込み又は読み出しを行わせるように制御することができる請求項１記載の半導体記憶装置。
  3. 前記メモリコアは、同一アドレスについて複数のビットデータを記憶するための複数のメモリセルブロックの他、演算結果を記憶するための演算結果記憶用メモリセルブロックを有し、
    前記制御回路は、データ書き込み時に同一アドレスの複数ビットの書き込みデータのハイレベル又はローレベルのビット数が偶数個又は奇数個を示す演算結果データを演算する演算回路を有し、該演算結果データを前記演算結果記憶用メモリセルブロックに書き込む請求項１記載の半導体記憶装置。
  4. 前記制御回路は、データ読み出し時に同一アドレスの複数ビットの読み出しデータのハイレベル又はローレベルのビット数が偶数個又は奇数個を示す演算結果データを演算する演算回路と、該演算した演算結果データと前記演算結果記憶用メモリセルブロックから読み出した演算結果データを比較する比較回路とを有する請求項３記載の半導体記憶装置。
  5. 前記制御回路は、リフレッシュ動作中のメモリセルブロックに対する読み出し要求信号が入力された場合は、そのメモリセルブロックからデータを読み出さず、前記比較回路の比較により両方の演算結果データが不一致であれば、リフレッシュ動作中のメモリセルブロックのデータ線のデータを反転させるための反転回路を有する請求項４記載の半導体記憶装置。
  6. 前記制御回路は、リフレッシュ動作中に読み出し要求信号が入力された場合は前記反転回路が前記比較回路の比較結果に応じてデータ反転を行い、該読み出し要求信号を保持し、リフレッシュ動作が終了した後に読み出し動作を行う際、そのメモリセルブロックからデータを読み出さず、前記反転回路が前記比較回路の比較結果に応じてデータ反転を行うことにより擬似的読み出し動作を行う請求項１記載の半導体記憶装置。
  7. 前記各メモリセルブロックは、上位バイト部及び下位バイト部によりワード線が階層化され、メインのワード線で上位バイト部及び下位バイト部の両方を同時に選択することができる請求項１記載の半導体記憶装置。
  8. 前記制御回路は、入力される書き込み要求信号又は読み出し要求信号を保持するための２個の保持回路を有する請求項５記載の半導体記憶装置。
  9. 前記各メモリセルブロックは、上位バイト部及び下位バイト部によりワード線が階層化され、メインのワード線で上位バイト部及び下位バイト部の両方を同時に選択することができる請求項１記載の半導体記憶装置。
  10. 前記各メモリセルブロックは、上位バイト部及び下位バイト部に対して同時にリフレッシュ動作を行う請求項９記載の半導体記憶装置。
  11. 前記複数のメモリセルブロックは、それぞれワードデコーダを有する請求項１記載の半導体記憶装置。
JP2001367053A 2001-08-03 2001-11-30 半導体記憶装置 Expired - Fee Related JP4159280B2 (ja)

Priority Applications (11)

Application Number Priority Date Filing Date Title
JP2001236992A JP4768163B2 (ja) 2001-08-03 2001-08-03 半導体メモリ
JP2001367053A JP4159280B2 (ja) 2001-08-03 2001-11-30 半導体記憶装置
US10/106,597 US6754126B2 (en) 2001-08-03 2002-03-27 Semiconductor memory
EP02252317A EP1288961B1 (en) 2001-08-03 2002-03-28 Semiconductor memory
EP08153074A EP1947651B1 (en) 2001-08-03 2002-03-28 Semiconductor memory
DE60238891T DE60238891D1 (de) 2001-08-03 2002-03-28 Halbleiterspeicheranordnung
CNB021434530A CN1236453C (zh) 2001-08-03 2002-03-29 半导体存储器
CN2005100726014A CN1697078B (zh) 2001-08-03 2002-03-29 半导体存储器
TW091106396A TW550569B (en) 2001-08-03 2002-03-29 Semiconductor memory
KR1020020020375A KR100806154B1 (ko) 2001-08-03 2002-04-15 반도체 메모리
KR1020070121113A KR100806161B1 (ko) 2001-08-03 2007-11-26 반도체 메모리

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001236992A JP4768163B2 (ja) 2001-08-03 2001-08-03 半導体メモリ
JP2001367053A JP4159280B2 (ja) 2001-08-03 2001-11-30 半導体記憶装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008107982A Division JP4900310B2 (ja) 2008-04-17 2008-04-17 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2003173676A JP2003173676A (ja) 2003-06-20
JP4159280B2 true JP4159280B2 (ja) 2008-10-01

Family

ID=26619960

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2001236992A Expired - Fee Related JP4768163B2 (ja) 2001-08-03 2001-08-03 半導体メモリ
JP2001367053A Expired - Fee Related JP4159280B2 (ja) 2001-08-03 2001-11-30 半導体記憶装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2001236992A Expired - Fee Related JP4768163B2 (ja) 2001-08-03 2001-08-03 半導体メモリ

Country Status (7)

Country Link
US (1) US6754126B2 (ja)
EP (2) EP1947651B1 (ja)
JP (2) JP4768163B2 (ja)
KR (2) KR100806154B1 (ja)
CN (2) CN1236453C (ja)
DE (1) DE60238891D1 (ja)
TW (1) TW550569B (ja)

Families Citing this family (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3666671B2 (ja) * 1994-12-20 2005-06-29 株式会社日立製作所 半導体装置
US7003643B1 (en) 2001-04-16 2006-02-21 Micron Technology, Inc. Burst counter controller and method in a memory device operable in a 2-bit prefetch mode
DE60237301D1 (de) 2001-10-22 2010-09-23 Rambus Inc Phaseneinstellvorrichtung und verfahren für ein speicherbaustein-signalisierungssystem
US6928026B2 (en) * 2002-03-19 2005-08-09 Broadcom Corporation Synchronous global controller for enhanced pipelining
JP2003297080A (ja) * 2002-03-29 2003-10-17 Mitsubishi Electric Corp 半導体記憶装置
KR100496857B1 (ko) * 2002-05-17 2005-06-22 삼성전자주식회사 외부적으로 데이터 로드 신호를 갖는 반도체 메모리 장치및 이 반도체 메모리 장치의 직렬 데이터의 병렬데이터로의 프리패치 방법
JP3998539B2 (ja) * 2002-08-28 2007-10-31 富士通株式会社 半導体記憶装置
JP2004310547A (ja) * 2003-04-08 2004-11-04 Matsushita Electric Ind Co Ltd 情報処理装置、メモリ、情報処理方法及びプログラム
US7117388B2 (en) * 2003-04-28 2006-10-03 International Business Machines Corporation Dynamic, Non-invasive detection of hot-pluggable problem components and re-active re-allocation of system resources from problem components
US8447900B1 (en) * 2003-06-12 2013-05-21 Marvell International Ltd. Adaptive multiple FIFO scheme
EP1657723B1 (en) * 2003-08-18 2013-03-06 Fujitsu Semiconductor Limited Semiconductor memory and operation method of semiconductor memory
US20050071707A1 (en) * 2003-09-30 2005-03-31 Hampel Craig E. Integrated circuit with bi-modal data strobe
US6973003B1 (en) * 2003-10-01 2005-12-06 Advanced Micro Devices, Inc. Memory device and method
KR100773008B1 (ko) * 2003-10-24 2007-11-05 인터내셔널 비지네스 머신즈 코포레이션 반도체 기억 장치 및 그 리프레시 방법
KR100591760B1 (ko) * 2004-01-09 2006-06-22 삼성전자주식회사 가변 가능한 메모리 사이즈를 갖는 반도체 메모리 장치
US7016235B2 (en) * 2004-03-03 2006-03-21 Promos Technologies Pte. Ltd. Data sorting in memories
US7054215B2 (en) 2004-04-02 2006-05-30 Promos Technologies Pte. Ltd. Multistage parallel-to-serial conversion of read data in memories, with the first serial bit skipping at least one stage
JPWO2006008796A1 (ja) * 2004-07-16 2008-05-01 富士通株式会社 半導体記憶装置
JP4275033B2 (ja) * 2004-08-23 2009-06-10 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置とテスト回路及び方法
KR100630742B1 (ko) * 2005-03-17 2006-10-02 삼성전자주식회사 Ｄｑｓ도메인에서 클록 도메인으로의 변환을 위한 데이터샘플링 방법 및 이를 이용한 동기식 반도체 메모리 장치의데이터 입력 회로
JP4753637B2 (ja) * 2005-06-23 2011-08-24 パトレネラ キャピタル リミテッド， エルエルシー メモリ
US7349289B2 (en) * 2005-07-08 2008-03-25 Promos Technologies Inc. Two-bit per I/O line write data bus for DDR1 and DDR2 operating modes in a DRAM
KR100721581B1 (ko) 2005-09-29 2007-05-23 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
KR100706830B1 (ko) * 2005-10-19 2007-04-13 주식회사 하이닉스반도체 반도체 메모리의 액티브 구간 제어장치 및 방법
JP2007115087A (ja) * 2005-10-21 2007-05-10 Oki Electric Ind Co Ltd 半導体装置
JP4912718B2 (ja) 2006-03-30 2012-04-11 富士通セミコンダクター株式会社 ダイナミック型半導体メモリ
JP5087870B2 (ja) * 2006-07-12 2012-12-05 富士通セミコンダクター株式会社 半導体メモリ、コントローラおよび半導体メモリの動作方法
KR100815179B1 (ko) * 2006-12-27 2008-03-19 주식회사 하이닉스반도체 변화하는 지연값을 가지는 메모리장치.
JP5157207B2 (ja) 2007-03-16 2013-03-06 富士通セミコンダクター株式会社 半導体メモリ、メモリコントローラ、システムおよび半導体メモリの動作方法
KR100909965B1 (ko) * 2007-05-23 2009-07-29 삼성전자주식회사 버스를 공유하는 휘발성 메모리 및 불휘발성 메모리를구비하는 반도체 메모리 시스템 및 불휘발성 메모리의 동작제어 방법
KR100880836B1 (ko) * 2007-06-26 2009-02-02 주식회사 하이닉스반도체 반도체 메모리장치
KR100915824B1 (ko) * 2008-01-07 2009-09-07 주식회사 하이닉스반도체 반도체 메모리 장치의 입력 회로 및 그 제어 방법
KR100911186B1 (ko) * 2008-02-14 2009-08-06 주식회사 하이닉스반도체 반도체 장치 및 그 장치의 데이터 출력 방법
KR100915831B1 (ko) * 2008-07-28 2009-09-07 주식회사 하이닉스반도체 반도체 집적회로
JP2009087534A (ja) * 2009-01-26 2009-04-23 Nec Electronics Corp 半導体記憶装置
TWI409816B (zh) * 2009-02-27 2013-09-21 Himax Tech Ltd 解決單埠靜態隨機存取記憶體之請求衝突的系統及方法
US8392666B2 (en) * 2009-05-21 2013-03-05 Via Technologies, Inc. Low power high speed load-store collision detector
KR101187639B1 (ko) * 2011-02-28 2012-10-10 에스케이하이닉스 주식회사 집적회로
US8589775B2 (en) * 2011-03-14 2013-11-19 Infineon Technologies Ag Error tolerant flip-flops
CN102842336B (zh) * 2011-06-20 2015-03-18 华邦电子股份有限公司 半导体存储器装置及其读取方法
KR20130032703A (ko) * 2011-09-23 2013-04-02 에스케이하이닉스 주식회사 반도체메모리장치
US8873264B1 (en) 2012-08-24 2014-10-28 Cypress Semiconductor Corporation Data forwarding circuits and methods for memory devices with write latency
US9171600B2 (en) * 2013-09-04 2015-10-27 Naoki Shimizu Semiconductor memory device
US9293176B2 (en) * 2014-02-18 2016-03-22 Micron Technology, Inc. Power management
US9489226B2 (en) * 2014-06-06 2016-11-08 PernixData, Inc. Systems and methods to manage write commands in a cache
JP2016031768A (ja) * 2014-07-25 2016-03-07 富士通株式会社 データ転送回路
KR102282971B1 (ko) 2014-12-05 2021-07-29 삼성전자주식회사 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템
KR20170045795A (ko) * 2015-10-20 2017-04-28 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US9514800B1 (en) * 2016-03-26 2016-12-06 Bo Liu DRAM and self-refresh method
KR102553181B1 (ko) * 2016-07-12 2023-07-10 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법
US11012246B2 (en) * 2016-09-08 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM-based authentication circuit
US9728236B1 (en) * 2016-10-21 2017-08-08 Dell Products, Lp System and method of training optimization for dual channel memory modules
KR102663804B1 (ko) * 2016-11-30 2024-05-07 에스케이하이닉스 주식회사 반도체장치
KR102666132B1 (ko) * 2016-12-21 2024-05-14 삼성전자주식회사 반도체 메모리 장치의 데이터 정렬 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 정렬 방법
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10192608B2 (en) * 2017-05-23 2019-01-29 Micron Technology, Inc. Apparatuses and methods for detection refresh starvation of a memory
US11373698B2 (en) 2017-05-26 2022-06-28 SK Hynix Inc. Semiconductor device, semiconductor system including the same and operating method for a semiconductor system
JP7113368B2 (ja) * 2017-07-03 2022-08-05 パナソニックＩｐマネジメント株式会社 撮像装置及びカメラシステム
KR102466965B1 (ko) * 2018-04-23 2022-11-14 에스케이하이닉스 주식회사 반도체장치
CN112106138B (zh) 2018-05-24 2024-02-27 美光科技公司 用于行锤击刷新采样的纯时间自适应采样的设备和方法
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
KR20200071396A (ko) * 2018-12-11 2020-06-19 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
CN117198356A (zh) 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US11615831B2 (en) * 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
KR102157571B1 (ko) * 2019-11-21 2020-09-18 주식회사 파두 메모리 시스템
CN113900580A (zh) * 2020-07-06 2022-01-07 旺宏电子股份有限公司 存储器装置、电子装置及与其相关的读取方法
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11468938B2 (en) * 2020-11-12 2022-10-11 Micron Technology, Inc. Memory with programmable refresh order and stagger time
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11848070B2 (en) * 2021-11-10 2023-12-19 Micron Technology, Inc. Memory with DQS pulse control circuitry, and associated systems, devices, and methods
US11790974B2 (en) 2021-11-17 2023-10-17 Micron Technology, Inc. Apparatuses and methods for refresh compliance

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1041882B (it) * 1975-08-20 1980-01-10 Honeywell Inf Systems Memoria dinamica a semiconduttori e relativo sistema di recarica
US4829467A (en) * 1984-12-21 1989-05-09 Canon Kabushiki Kaisha Memory controller including a priority order determination circuit
JPH0612613B2 (ja) 1986-03-18 1994-02-16 富士通株式会社 半導体記憶装置
JPH0612616B2 (ja) * 1986-08-13 1994-02-16 日本テキサス・インスツルメンツ株式会社 半導体記憶装置
JPS63282997A (ja) * 1987-05-15 1988-11-18 Mitsubishi Electric Corp ブロツクアクセスメモリ
US4933907A (en) * 1987-12-03 1990-06-12 Mitsubishi Denki Kabushiki Kaisha Dynamic random access memory device and operating method therefor
JPH04132093A (ja) * 1990-09-21 1992-05-06 Toshiba Corp 半導体記憶装置
JPH06338187A (ja) * 1993-05-27 1994-12-06 Melco:Kk Ｄｒａｍを用いたメモリ装置
US6108229A (en) 1996-05-24 2000-08-22 Shau; Jeng-Jye High performance embedded semiconductor memory device with multiple dimension first-level bit-lines
US5963497A (en) * 1998-05-18 1999-10-05 Silicon Aquarius, Inc. Dynamic random access memory system with simultaneous access and refresh operations and methods for using the same
JP2000048558A (ja) * 1998-05-22 2000-02-18 Mitsubishi Electric Corp 半導体記憶装置
JP4260247B2 (ja) * 1998-09-02 2009-04-30 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
US5999474A (en) * 1998-10-01 1999-12-07 Monolithic System Tech Inc Method and apparatus for complete hiding of the refresh of a semiconductor memory
JP2000251467A (ja) * 1999-03-02 2000-09-14 Nec Ibaraki Ltd メモリリフレッシュ制御装置およびその制御方法
JP4034923B2 (ja) * 1999-05-07 2008-01-16 富士通株式会社 半導体記憶装置の動作制御方法および半導体記憶装置
JP4555416B2 (ja) * 1999-09-22 2010-09-29 富士通セミコンダクター株式会社 半導体集積回路およびその制御方法
JP4253097B2 (ja) * 1999-12-28 2009-04-08 東芝マイクロエレクトロニクス株式会社 半導体記憶装置及びそのデータ読み出し方法
JP3871853B2 (ja) * 2000-05-26 2007-01-24 株式会社ルネサステクノロジ 半導体装置及びその動作方法
JP4011833B2 (ja) * 2000-06-30 2007-11-21 株式会社東芝 半導体メモリ
JP3938842B2 (ja) * 2000-12-04 2007-06-27 富士通株式会社 半導体記憶装置
JP2002245778A (ja) * 2001-02-16 2002-08-30 Fujitsu Ltd 半導体装置
JP4001724B2 (ja) * 2001-03-29 2007-10-31 富士通株式会社 半導体記憶装置

Also Published As

Publication number Publication date
EP1288961A3 (en) 2004-03-24
DE60238891D1 (de) 2011-02-24
CN1697078B (zh) 2012-10-10
CN1697078A (zh) 2005-11-16
EP1947651A2 (en) 2008-07-23
EP1947651A3 (en) 2009-08-05
EP1288961A2 (en) 2003-03-05
JP2003173676A (ja) 2003-06-20
EP1947651B1 (en) 2011-06-15
KR100806161B1 (ko) 2008-02-22
CN1236453C (zh) 2006-01-11
KR20070118215A (ko) 2007-12-14
US6754126B2 (en) 2004-06-22
TW550569B (en) 2003-09-01
US20030026161A1 (en) 2003-02-06
CN1402255A (zh) 2003-03-12
KR20030012812A (ko) 2003-02-12
EP1288961B1 (en) 2011-01-12
KR100806154B1 (ko) 2008-02-22
JP2003051186A (ja) 2003-02-21
JP4768163B2 (ja) 2011-09-07

Similar Documents

Publication Publication Date Title
JP4159280B2 (ja) 半導体記憶装置
US20190051344A1 (en) Apparatuses and methods for selective row refreshes
JP3244340B2 (ja) 同期型半導体記憶装置
JP4569915B2 (ja) 半導体記憶装置
US6636444B2 (en) Semiconductor memory device having improved data transfer rate without providing a register for holding write data
US20030217223A1 (en) Combined command set
US7304908B2 (en) SRAM device capable of performing burst operation
US6421292B1 (en) Semiconductor memory, and memory access method
US9373379B2 (en) Active control device and semiconductor device including the same
US6557090B2 (en) Column address path circuit and method for memory devices having a burst access mode
JPH05334867A (ja) 半導体記憶装置
JP2000306379A (ja) 半導体記憶装置
KR100510491B1 (ko) 부분 활성화 구조를 가지고 페이지 모드 동작이 가능한반도체 메모리 장치 및 그 동작 방법
US6175535B1 (en) Cycle control circuit for extending a cycle period of a dynamic memory device subarray
KR100560773B1 (ko) 동작 모드의 재설정없이 버스트 길이를 제어할 수 있는반도체 메모리 장치 및 그것을 포함하는 메모리 시스템
US7180822B2 (en) Semiconductor memory device without decreasing performance thereof even if refresh operation or word line changing operation occur during burst operation
JP3708801B2 (ja) 半導体記憶装置
JP4900310B2 (ja) 半導体記憶装置
JP3123473B2 (ja) 半導体記憶装置
JP2000268566A (ja) 同期型半導体記憶装置
JP4184036B2 (ja) 半導体記憶装置およびそのテスト方法
JPH1145570A (ja) 半導体記憶装置
JP2004185686A (ja) 半導体記憶装置
JPH09180443A (ja) 半導体メモリ回路
JP2004206850A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060801

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060927

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070320

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070518

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080318

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080417

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080527

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080617

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080715

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110725

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110725

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110725

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110725

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110725

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120725

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120725

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130725

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees