KR100911186B1 - 반도체 장치 및 그 장치의 데이터 출력 방법 - Google Patents

반도체 장치 및 그 장치의 데이터 출력 방법 Download PDF

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Abstract

본 발명은 데이터 마스크를 이용하여 테스트 시간을 단축할 수 있는 반도체 장치 및 그 장치를 이용한 데이터 출력 방법에 관한 것으로서, 본 발명에 따른 반도체 장치는 테스트 모드 신호와 제 1 데이터 마스크 신호를 조합하여 데이터 마스크 제어 신호를 출력하는 데이터 마스크 제어부; DLL 클럭을 입력받아 상기 데이터 마스크 제어 신호에 응답하여 데이터 클럭을 출력하는 데이터 클럭 출력부; 및 상기 테스트 모드 신호와 제 2 데이터 마스크 신호를 조합하여 칼럼 어드레스 인에이블 신호를 제어하는 칼럼 어드레스 인에이블 제어신호를 생성하는 YAE 제어신호 생성부;를 포함하는 것을 특징으로 한다.

Description

반도체 장치 및 그 장치의 데이터 출력 방법{Semiconductor Device And Data Output Method Thereof}
본 발명은 반도체 장치에 관한 것으로서, 특히 데이터 마스크를 이용하여 테스트 시간을 단축할 수 있는 반도체 장치 및 그 장치를 이용한 데이터 출력 방법에 관한 것이다.
DRAM과 같은 반도체 메모리 장치(semiconductor memory device)의 경우에는 데이터의 리드(read)및 라이트(write) 동작이 정확하게 이루어져야 한다. 이를 위해서는 하나의 칩 상에 불량 셀(fail cell)이 존재하지 않아야 한다. 그러나 초고집적화되고 있는 추세에 따라, 하나의 칩에 집적되는 메모리 셀의 수가 점점 많아지게 되어 제조공정의 발달에도 불구하고 칩 내의 불량 셀의 존재 가능성은 상대적으로 크다고 할 수 있다.
만일 이러한 불량셀에 대하여 정확한 테스트가 이루어지지 않는다면, 반도체 메모리 장치로서의 신뢰성을 확보할 수 없게 된다.
반도체 메모리 장치로서의 신뢰성을 확보하기 위한 테스트을 진행하는 경우에, 메모리 셀의 우량/불량(pass/fail)여부를 판단할 때, 1개의 메모리 셀 단위로 테스트를 진행하는 경우 고집적화된 반도체 메모리 장치의 테스트 시간이 오래 걸리게 되므로 비용이 증가하게 된다.
따라서 테스트 시간을 줄이기 위해서 여러 가지 장치 및 방법들이 개발되고 있다. 그 중 하나로 멀티 비트 테스트 방법이 이용된다.
그러나 멀티 비트 테스트 방법은 동시에 액세스를 하기 때문에 테스트 시간은 단축할 수 있으나 이러한 멀티 비트 방식은 데이터를 압축하여 테스트하기 때문에 불량 검출력(screen ability)이 떨어질 수밖에 없으며, 데이터 경로 차이나 파워 노이즈 등에 의한 상대성이 제대로 반영하지 못하는 단점이 있다.
특히 멀티 비트 테스트 방법은 테스트 장비가 동일한 수의 핀을 확보하여야 하기 때문에 많은 비용이 든다. 즉, 하이 스피드 테스트를 위해서는 테스트하고자하는 장치의 수와 동일한 개수의 채널이 테스트 장비에도 구비되어야 하는데 이러한 장비 확보를 위해서는 막대한 비용이 소요된다.
이러한 문제점을 해결하기 위해 데이터 마스크(Data Mask)를 이용하여 입출력 채널을 공유하는 방법이 이용된다.
예를 들어, X16으로 동작하는 경우에는 데이터 출력 패드를 상부 데이터 출력 패드 DQ<0:7>와 하부 데이터 출력 패드 DQ<8:15>으로 구분하여, 하부 데이터 출력 패드 DQ<0:7>와 상부 데이터 출력 패드 DQ<8:15>를 번갈아 마스크(mask)하여 8개의 채널만을 구비하여도 X16로 동작하는 반도체 메모리 장치를 테스트할 수 있다.
종래에서와 같이 단순히 데이터 마스크를 통해 채널을 공유하는 경우에 채널 수를 줄임으로써 비용을 절감할 수는 있으나, 테스트의 신뢰성을 떨어뜨리는 문제점이 있다.
도 1은 종래 기술에 따른 반도체 장치의 코어 부분의 동작 파형도를 나타낸 것이다.
도 1을 참조하면, 비트 라인 쌍(BL, BLB)은 일정 레벨(VBLP)로 프리차지 되어 있다가 액티브 명령 ACT가 인가되면 차지 쉐어링(charge sharing)이 발생하여 비트라인 쌍이 일정 레벨의 전위차를 갖게 된다. 전위차가 발생하게 되면 센스 앰프를 이용하여 이를 증폭하여 비트 라인 BL은 코아 VCORE 전압 레벨로 승압되고 반전 비트라인 BLB은 접지 전압 VSS 레벨로 떨어지게 된다.
상기와 같은 채널 공유 방법을 이용하여 테스트를 하기 위해서는 두 번의 리드 명령이 인가되어야 한다. 즉, 테스트 모드에서 액티브 명령 ACT가 인가된 후 첫번째 리드 명령 RD1이 인가된 후 일정 시간이 경과 한 후 두 번째 리드 명령 RD2가 인가된다.
그런데 첫 번째 리드 명령 RD1이 인가되는 시점에서는 비트 라인 쌍(BL, BLB)의 전위차가 적은데 반해 두 번째 리드 명령 RD2가 인가되는 시점에서는 비트 라인 쌍(BL, BLB)의 전위차가 충분히 발생하게 된다. 따라서 제 1 리드 명령 RD1에 의해 불량으로 판정된 데이터가 제 2 리드 명령 RD2에 의해 정상으로 판정되는 문제점이 발생한다. 즉, 종래의 단순한 채널 공유 방식에 의하면 데이터의 스크린 능력(screen ability)이 떨어지는 문제점이 발생한다.
본 발명은 테스트 모드에서 두 번째 리드 명령에 의한 데이터 액세스가 일어나지 않도록 함으로써 스크린 능력(screen ability)를 높일 수 있는 반도체 장치 및 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는 테스트 모드 신호와 제 1 데이터 마스크 신호를 조합하여 데이터 마스크 제어 신호를 출력하는 데이터 마스크 제어부; DLL 클럭을 입력받아 상기 데이터 마스크 제어 신호에 응답하여 데이터 클럭을 출력하는 데이터 클럭 출력부; 및 상기 테스트 모드 신호와 제 2 데이터 마스크 신호를 조합하여 칼럼 어드레스 인에이블 신호를 제어하는 칼럼 어드레스 인에이블 제어신호를 생성하는 YAE 제어신호 생성부;를 포함하는 것을 특징으로 한다.
상기 반도체 장치는 칼럼 어드레스 인에이블 제어신호가 인에이블될 때 상기 칼럼 어드레스 인에이블 신호를 디스에이블시키는 YAE 생성부를 더 포함하는 것이 바람직하다.
상기 제 1 데이터 마스크 신호는 하부 데이터 마스크 신호이고, 상기 제 2 데이터 마스크 신호는 상부 데이터 마스크 신호일 수 있다.
상기 데이터 마스크 제어부는 상기 테스트 모드 신호와 상기 제 1 데이터 마스크 신호가 인에이블될 때 제 1 데이터 패드의 출력이 차단되도록 하는 제 1 데이터 마스크 제어신호 및 상기 테스트 모드 신호가 인에이블되고 상기 제 1 데이터 마스크 신호가 디스에이블될 때 제 2 데이터 패드의 출력이 차단되도록 하는 제 2 데이터 마스크 제어신호를 출력하는 것이 바람직하다.
상기 제 1 데이터 패드는 메모리 외부로 하부 비트의 데이터를 출력하는 하부 데이터 패드이고, 상기 제 2 데이터 패드는 메모리 외부로 상부 비트의 데이터를 출력할 수 있다.
상기 데이터 클럭 출력부는 상기 제 1 데이터 마스크 제어신호가 인에이블될 때 디스에이블되는 제 1 데이터 클럭 및 상기 제 2 데이터 마스크 제어신호가 인에이블될 때 디스에이블되는 제 2 데이터 클럭을 출력하는 것이 바람직하다.
상기 제 1 데이터 클럭은 상기 하부 데이터 패드의 출력을 제어하는 하부 데이터 클럭이고, 상기 제 2 데이터 클럭은 상기 상부 데이터 패드의 출력을 제어하는 상부 데이터 클럭일 수 있다.
상기 제 2 데이터 마스크 신호는 상기 테스트 모드 신호가 인에이블된 후 두 번째 리드 명령이 인가될 때 인에이블되는 것이 바람직하다.
상기 칼럼 어드레스 인에이블 제어신호는 제 2 데이터 마스크 신호가 인에이블될 때 인에이블되는 것이 바람직하다.
또한, 본 발명에 따른 반도체 장치는 데이터 리드 명령이 인가되면 칼럼 어드레스 인에이블 신호가 활성화되어 셀 데이터를 리드하여 상기 리드된 데이터를 메모리 외부로 출력하되 데이터 마스크 신호에 의해 출력이 차단되는 다수의 제 1 및 제 2 데이터 패드를 포함하고, 제 1 데이터 마스크 신호에 응답하여 상기 제 1 및 제 2 데이터 패드의 출력을 동시에 제어하는 데이터 마스크 제어부; 및 제 2 데 이터 마스크 신호에 응답하여 상기 칼럼 어드레스 인에이블 신호의 발생을 제어하는 신호를 생성하는 YAE 제어신호 생성부;를 포함하는 것을 특징으로 한다.
상기 데이터 마스크 제어부는 상기 제 1 데이터 마스크 신호가 인에이블될 때 상기 제 1 데이터 핀의 출력을 차단하고 상기 제 2 데이터 핀을 통해 상기 데이터를 출력하도록 제어하는 것이 바람직하다.
상기 데이터 마스크 제어부는 상기 제 1 데이터 마스크 신호가 디스에이블될 때 상기 제 1 데이터 핀을 통해 상기 데이터를 출력하고 상기 제 2 데이터 핀의 출력을 차단하도록 제어하는 것이 바람직하다.
상기 YAE 제어신호 생성부는 상기 제 2 데이터 마스크 신호가 인에이블될 때 상기 칼럼 어드레스 인에이블 신호가 디스에이블되도록 제어하는 것이 바람직하다.
상기 제 2 데이터 마스크 신호는 테스트 모드 진입후 두 번재 리드 명령이 인가될 때 인에이블되는 반도체 장치.
상기 YAE 제어신호 생성부는 상기 제 2 데이터 마스크 신호가 인에이블될 때 인에이블되는 제어신호를 생성하는 것이 바람직하다.
상기 제 1 데이터 마스크 신호는 하부 데이터 마스크 신호이고, 상기 제 2 데이터 마스크 신호는 상부 데이터 마스크 신호일 수 있다.
또한, 본 발명에 따른 반도체 장치의 데이터 출력 방법은 테스트 모드 진입 후, 제 1 리드 명령이 인가되는 단계; 상기 제 1 리드 명령에 따라 메모리 셀의 데이터를 리드하여 다수의 제 1 및 제 2 데이터 출력 패드로 전송하는 단계; 상기 제 1 리드 명령이 인가될 때 제 1 데이터 마스크 신호가 인에이블되어 상기 제 1 데이 터 출력 패드를 차단하는 단계; 제 2 리드 명령이 인가되고, 상기 제 2 리드 명령이 인가될 때 제 2 데이터 마스크 신호에 의해 칼럼 어드레스 인에이블 신호를 디스에이블시키는 단계; 및 상기 제 1 데이터 마스크 신호가 디스에이블되어 상기 제 2 데이터 출력 패드를 차단하는 단계;를 포함하는 것을 특징으로 한다.
상기 제 1 데이터 출력 패드를 차단하는 단계 후 상기 전송된 데이터를 상기 제 2 데이터 출력 패드를 통해 출력하는 단계를 더 포함하는 것이 바람직하다.
상기 제 2 데이터 출력 패드를 차단하는 단계 후 상기 전송된 데이터를 제 1 데이터 출력 패드를 통해 출력하는 단계를 더 포함하는 것이 바람직하다.
상기 제 1 데이터 출력 패드는 하부 데이터 출력 패드이고 상기 제 2 데이터 출력 패드는 상부 데이터 출력 패드일 수 있다.
상기 제 1 데이터 마스크 신호는 하부 데이터 마스크 신호이고 상기 제 2 데이터 마스크 신호는 상부 데이터 마스크 신호일 수 있다.
상기 제 2 데이터 마스크 신호는 상기 제 1 리드 명령이 인가시에는 디스에이블되고 상기 제 2 리드 명령 인가시에는 인에이블되는 것이 바람직하다.
본 발명에 의하면, 테스트 모드시 입출력 패드를 공유함으로써 테스트할 수 있는 칩을 늘려 테스트 속도를 높여 생산성을 높일 수 있다.
또한, 본 발명에 의하면, 하부 데이터 마스크 신호나 상부 데이터 마스크 신호 중 어느 하나를 이용하여 두 번째 리드 명령에 의한 데이터 억세스를 디스에이블시켜 테스트시 패스/페일에 대한 스크린 능력을 높일 수 있다.
본 발명은 하부 데이터 마스크 신호 또는 상부 데이터 마스크 신호 중 어느 하나만을 이용하여 데이터 출력을 제어하고, 사용되지 않은 나머지 하나의 데이터 마스크 신호를 이용하여 칼럼 어드레스 인에이블 신호를 제어하는 장치 및 방법을 개시한다.
이하 첨부된 도면을 참조하여 바람직한 실시예를 살펴보도록 한다.
도 2는 본 발명에 반도체 장치의 블럭도이다.
도 2를 참조하면, 본 발명에 따른 반도체 장치는 하부 데이터 마스크 버퍼(20), 데이터 마스크 제어부(22), 데이터 클럭 출력부(24), 상부 데이터 마스크 버퍼(26), 칼럼 어드레스 인에이블(column address enable, YAE) 제어신호 생성부(28), 및 YAE 생성부(29)를 포함한다.
상기 하부 데이터 마스크 버퍼(20)는 테스트 모드 신호 TM과 하부 데이터 마스크 신호 LDM을 입력받아 상기 테스트 모드 신호 TM가 하이 레벨로 인에이블되는 경우 즉, 테스트 모드로 진입하는 경우 상기 하부 데이터 마스크 신호 LDM을 버퍼링하여 하부 데이터 마스크 버퍼링 신호 LDMOUT을 출력한다.
상기 데이터 마스크 제어부(22)는 상기 버퍼링 신호 LDMOUT와 테스트 모드 신호 TM를 조합하여 데이터 마스크 제어신호 DM을 출력한다.
상기 데이터 클럭 출력부(24)는 상기 데이터 마스크 제어신호 DM과 지연 고정 루프 클럭 DLL을 입력받아 상기 데이터 마스크 제어신호 DM에 값에 따라 상기 지연 고정 루프(Delay Loocked Loop) 클럭 DLL을 데이터를 출력하기 위한 클럭 신 호로 출력하거나 차단한다. 도시되지는 않았으나, 셀 데이터는 리드 명령에 의해 독출되어 상기 클럭 CLK의 라이징 또는 폴링 에지에 동기되어 글로벌 라인을 통해 데이터 출력 패드로 전달되고 외부로 출력된다. 지연 고정 루프 클럭은 지연 고정 루프(Delay Locked Loop, DLL) 회로에서 생성되어 입력되는 신호이다. DLL 회로는 출력되는 클럭 신호가 반도체 메모리 장치 내부의 데이터 출력단까지 전달되는 과정에서 발생하는 클럭 지연성분을 보상하여 내부 클럭 신호를 생성한다. 일반적으로 상기 DLL 회로는 이 출원 분야에서 통상의 지식을 가진 자라면 용이하게 설계할 수 있고, 본 발명과 직접적인 관련이 없으므로 자세한 설명은 생략하기로 한다.
상기 상부 데이터 마스크 버퍼(26)는 테스트 모드 신호 TM과 상부 데이터 마스크 신호 UDM을 입력받아 상기 테스트 모드 신호 TM가 하이 레벨로 인에이블되는 경우 상기 상부 데이터 마스크 신호 UDM을 버퍼링하여 버퍼링 신호 UDMOUT를 출력한다.
상기 YAE 제어신호 생성부(28)는 상기 상부 버퍼링 신호 UDMOUT과 테스트 모드 신호를 입력받아 칼럼 어드레이스 인에이블 신호 YAE를 제어하는 YAE 제어신호 DMYAE를 생성한다.
상기 YAE 생성부(29)는 외부에서 인가되는 커맨드 COMM를 입력받아 상기 YAE 제어신호 DMYAE에 응답하여 상기 칼럼 어드레스 신호 YAE의 발생을 제어한다. 상기 YAE 제어신호 DMYAE가 인에이블되면 상기 칼럼 어드레스 신호 YAE를 디스에이블 시킨다. 따라서 칼럼 선택 신호가 발생하지 않게 되고 셀에 저장되어 있는 데이터를 읽지 못한다. 즉, 상기 YAE 제어신호 DMYAE가 인에이블되면 리드 커맨드가 입력되 더라도 칼럼 어드레스 인에이블 신호 YAE가 디스에이블되고 따라서 데이터의 출력이 차단된다. 칼럼 어드레스 인에이블 신호 YAE는 리드 시 칼럼 어드레스를 제어하는 기준 신호이며 칼럼 선택 신호를 제어한다. 따라서 칼럼 어드레스 인에이블 신호 YAE가 발생하지 않으면 셀에 있는 데이터를 정상적으로 리드할 수 없다.
이하에서는 상기 블럭의 바람직한 실시예를 상세히 살펴보도록 한다.
도 3은 상기 데이터 마스크 제어부(22)의 상세 회로도를 나타낸 것이다.
도 3을 참조하면, 상기 데이터 마스크 제어부(22)는 상기 테스트 모드 신호 TM과 상기 하부 데이터 마스크 버퍼링 신호 LDMOUT를 조합하여 하부 데이터 출력 패드의 출력를 제어하는 하부 데이터 마스크 제어신호 DM_L을 생성하는 하부 데이터 마스크 제어신호 생성부(30)와 상부 데이터 출력 패드의 출력을 제어하는 상부 데이터 마스크 제어신호 DM_U를 생성하는 상부 데이터 마스크 제어신호 생성부(32)를 포함한다.
상기 하부 데이터 마스크 제어신호 생성부(30)는 상기 테스트 모드 신호 TM과 상기 하부 데이터 마스크 버퍼링 신호 LDMOUT을 입력으로 하는 낸드 게이트 NAND1과 상기 낸드 게이트의 출력 신호를 반전하여 하부 데이터 마스크 제어신호 DM_L로 출력하는 인버터 INV1을 포함한다.
상기 상부 데이터 마스크 제어신호 생성부(32)는 상기 버퍼링 신호 LDMOUT을 반전하여 출력하는 인버터 INV2를 포함하고, 상기 인버터 INV2의 출력신호와 상기 테스트 모드 신호 TM을 입력으로 하는 낸드 게이트 NAND2와 상기 낸드 게이트의 출력 신호를 반전하여 상부 데이터 마스크 제어신호 DM_U를 출력하는 인버터 INV3을 포함한다.
상기 마스크 제어신호 생성부(22)의 동작을 살펴보면, 테스트 모드로 진입한 후 상기 하부 데이터 마스크 버퍼링 신호 LDMOUT가 로직 하이 레벨이 되면 상기 낸드 게이트 ND1과 인버터 INV2을 통해 상기 하부 데이터 마스크 제어신호 DM_L이 하이 레벨로 인에이블 된다. 그리고 테스트 모드 진입 후 상기 하부 데이터 마스크 버퍼링 신호 LDMOUT가 로직 로우가 되면 인버터 INV2를 통해 낸드 게이트 ND2에 하이 레벨의 신호가 입력되므로 상기 상부 마스크 제어신호 DM_U가 하이 레벨로 인에이블된다.
도 4는 상기 데이터 클럭 출력부(24)의 상세 회로도를 나타낸 것이다.
도 4를 참조하면, 상기 데이터 클럭 출력부(24)는 지연 고정 루프(Delay Loocked loop, DLL) 회로(미도시)로부터 출력되는 지연 고정 루프 클럭 DLL을 입력받아 상기 하부 데이터 마스크 제어신호 DM_L에 응답하여 하부 클럭 CLK_L을 출력하는 하부 클럭 출력부(40) 및 상기 지연 고정 루프 클럭 DLL을 입력받아 상기 상부 데이터 마스크 제어신호 DM_U에 응답하여 상부 클럭 CLK_U를 출력하는 상부 클럭 출력부(42)를 포함한다.
상기 하부 클럭 출력부(40)는 상기 하부 데이터 마스크 제어신호 DM_L의 위상을 반전하는 인버터 INV4, 상기 인버터 INV4의 출력 신호와 지연 고정 루프 클럭 DLL을 입력으로 하는 낸드 게이트 ND3, 및 상기 낸드 게이트 ND3의 출력을 반전하는 인버터 INV5를 포함한다.
상기 상부 클럭 출력부(42)는 모드 선택 신호 X16B와 상부 마스크 제어신호 DM_U를 입력으로 하는 노아 게이트 NOR1, 상기 노아 게이트 NOR1의 출력 신호와 지연고정루프 클럭 DLL을 입력으로 하는 낸드 게이트 ND4, 및 낸드 게이트 ND4의 출력을 반전하는 인버터 INV6을 포함한다. 상기 상부 클럭 출력부(42)도 하부 클럭 출력부(40)와 마찬가지로 노아 게이트 NOR1 대신 인버터를 사용할 수도 있으나, X8로 동작하는 경우에는 상부 데이터 핀을 사용할 필요가 없는 경우가 발생할 수 있기 때문에 X16 모드인지 여부를 나타내는 모드 선택 신호 X16B를 노아 게이트 NOR1의 입력으로 하였다. 상기 모드 선택 신호 X16B는 X4/X8 동작 모드에서는 로직 하이 레벨이 되고 상부 데이터 출력 패드는 오프된다.
상기 하부 클럭 출력부(40)는 상기 낸드 게이트 ND3의 입력 신호를 라이징 DLL 클럭으로 하여 폴링 클럭을 출력하는 라이징 클럭 출력부와 상기 낸드 게이트 ND3의 입력 신호를 폴링 DLL 클럭으로 하여 폴링 클럭을 출력하는 폴링 클럭 출력부를 포함하고 있으나, 입력 신호만 상이하고 동일한 구성이므로 상세 회로도는 생략하였다. 상기 상부 클럭 출력부(42)도 마찬가지로 낸드 게이트 ND4에 입력 신호로 라이징 DLL 클럭이 입력되어 라이징 클럭이 출력되는 라이징 클럭 출력부와 폴링 DLL 클럭이 입력되어 폴링 클럭이 출력되는 폴링 클럭 출력부를 포함한다.
상기 데이터 클럭 출력부(24)의 동작을 살펴보면, 상기 하부 데이터 마스크 제어신호 DM_L이 인에이블되는 경우에는 인버터 INV4를 통해 디스에이블된 신호가 낸드 게이트 ND3으로 입력되고 하부 클럭 CLK_L은 디스에이블된다. 즉, 하부 라이징 클럭과 하부 폴링 클럭이 모두 디스에이블되어 하부 데이터 패드를 통해서는 데이터가 출력되지 않는다. 이때 상부 데이터 마스크 제어신호 DM_U는 디스에이블되 므로 상기 모드 선택 신호 X16B가 로직 로우 레벨이 되는 경우에 노아 게이트 NOR1의 출력이 하이 레벨이 된다. 따라서 지연 고정 루프 클럭 DLL은 낸드 게이트 ND4와 인버터 INV6을 통해 상부 클럭 신호 CLK_U로서 정상적으로 출력된다.
반대로, 상기 하부 데이터 마스크 제어신호 DM_L이 디스에이블되고 상기 상부 데이터 마스크 제어신호 DM_U가 인에이블되는 경우에는 하부 클럭 신호 CLK_L은 정상적인 클럭 신호로서 출력되나, 상부 클럭 신호 CLK_U는 상기 상부 마스크 제어신호 DM_U에 의해 디스에이블된다.
즉, 상기와 같이 하부 데이터 마스크 신호 LDM만을 이용하여 상부 데이터 출력 패드와 하부 데이터 출력 패드를 동시에 제어할 수 있다.
도 5는 YAE 제어신호 생성부(28)의 상세 회로도를 나타낸 것이다.
도 5를 참조하면, 상기 YAE 제어신호 생성부(28)는 상기 상부 버퍼링 신호 UDMOUT와 테스트 모드 신호 TM을 입력으로 하는 낸드 게이트 ND5와 상기 낸드 게이트 ND5의 출력을 반전하는 YAE 제어신호 DMYAE로 출력하는 인버터 INV7을 포함한다.
상기와 같은 구성에 의하여 YAE 제어신호 DMYAE는 상부 버퍼링 신호 UDMOUT와 테스트 모드 신호 TM이 모두 하이 레벨로 인에이블되는 경우에 인에이블된다.
도 6은 상기 YAE 생성부(29)의 일 실시예를 나타낸 것이다.
도 6을 참조하면, 상기 YAE 생성부(29)는 리드 명령 신호 RD, 라이트 명령 신호 WT, 카스 신호 ICASP, 및 상기 YAE 제어신호 DMYAE를 입력받아 칼럼 어드레스 인에이블 신호 YAE0를 생성하는 YAE 발생부(62), 상기 칼럼 어드레스 인에이블 신 호 YAE0을 일정시간 지연하여 출력하는 지연부(64), 및 뱅크 신호 BBY를 입력받아 상기 지연된 신호를 디코딩하여 선택된 뱅크에 컬럼 어드레스 인에이블 신호 YAE를 출력하는 디코딩부(66)를 포함한다. 이때, 상기 YAE 발생부(62)는 상기 YAE 제어신호 DMYAE가 인에이블될 때 상기 칼럼 어드레스 인에이블 신호 YAE0을 디스에이블 시킨다. 따라서 YAE 제어신호 DMYAE가 인에이블 되면 리드 명령이 입력되더라도 칼럼 선택 신호가 발생하지 정상적으로 발생하지 않아 해당 셀의 데이터를 읽지 못하게 되므로 데이터가 출력되는 것을 방지할 수 있다.
상기 YAE 생성부(29)는 상기 도 6의 실시예 외에도 다양하게 변경 가능하다.
예를 들어, 상기 YAE 제어신호 DMYAE와 칼럼 어드레스 인에이블 신호를 입력으로 하는 노아 게이트와 같은 로직 회로를 YAE 생성부의 후단에 배치하여 상기 YAE 제어신호 DMYAE가 인에이블될 때 칼럼 어드레스 인에이블 신호를 디스에이블 시킬 수 있다.
도 7은 본 발명에 따른 반도체 장치의 동작 타이밍도를 나타낸 것이다.
도 7을 참조하면, 라이트시에는 노멀 동작과 동일하다. 다만, 하부 데이터 블록 <0:7>과 상부 데이터 블록 <8:15>에 동일한 데이터를 써 주어야 하다는 점에서 노멀 동작과 차이가 있다.
테스트 모드 진입 후 리드 동작을 두 번 수행하게 되는데 첫 번째 리드 명령RD0은 프리앰블(preamble) 일정 시간 tUD 이전에 인가된다. 상기 tUD는 상부 데이터 마스크 신호 UDM과 하부 데이터 마스크 신호 LDM이 내부 신호를 오프하기 위한 타이밍 마진이며, 프로세스, 전압 주변 온도 등에 따라 달라질 수 있기 때문에 타 이밍 마진이 필요하다.
첫 번째 리드 명령 RD0이 인가되면, 하부 데이터 마스크 신호 LDM이 인에이블되어 로직 하이 레벨이 된다. 따라서 하부 데이터 출력 패드 <0:7>의 출력은 차단되고 상부 데이터 출력 패드 <8:15>를 통해서만 데이터가 출력된다. 도 2 및 도 3을 참조하면, 상기 하부 데이터 마스크 신호LDM이 인에이블되면 하부 데이터 마스크 제어 신호 DM_L이 인에이블 되어 하부 데이터 패드 <0:7>의 출력을 차단하고 하부 데이터 패드는 하이 임피던스 상태 "Hi-Z"가 된다. 그리고 상부 데이터 마스크 제어신호 DM_U는 디스에이블 되어 상부 데이터 출력 패드DQ<8:15>를 통해 데이터 가 출력된다. 그리고 상부 데이터 마스크 신호 UDM은 디스에이블되어 칼럼 어드레스 인에이블 신호 YAE가 정상적으로 생성되고 데이터 셀을 정상적으로 억세스할 수 있다. 따라서 셀의 데이터는 리드 명령 RD0이 입력된 후 글로벌 입출력 라인을 통해 데이터 패드로 전달되어 외부로 출력된다. 이때 하부 데이터 마스크 신호 LDM이 인에이블되어 되면 하부 데이터 출력 패드<0:7>의 출력은 차단되고 상부 데이터 출력 패드<8:15>가 인에이블된다.
두 번째 리드 명령 RD1이 인가되면, 하부 데이터 마스크 신호 LDM이 디스에이블되어 로직 로우 레벨이 된다. 따라서 하부 데이터 출력 패드<0:7>는 데이터를 출력하고 상부 데이터 출력패드<8:15>의 출력은 차단된다. 도 2 및 도 3을 참조하면, 상기 하부 데이터 마스크 신호 LDM이 디스에이블 되면, 하부 데이터 마스크 제어 신호 DM_L이 디스에이블 되는 것을 확인할 수 있다. 그리고 상부 데이터 마스크 제어신호 DM_U는 인에이블 되어 상부 데이터 출력 패드 <8:15>의 출력은 차단되어 하이 임피던스 상태 "Hi-Z"가 된다. 이때 상부 데이터 마스크 신호 UDM은 인에에이블 되어 칼럼 어드레스 인에이블 신호 YAE가 디스에이블되어 데이터 셀을 억세스 하지 못하게 된다. 따라서 두 번째 리드 명령 RD1이 인가되는 경우에는 데이터 셀에 저장되어 있는 데이터를 읽지 않고 첫 번째 리드 명령 RD0 이 인가될 때에 리드 되어 글로벌 입출력 라인에 래치되어 있는 데이터를 출력하게 된다.
즉, 두 번째 리드 명령이 입력되는 경우에는 셀에 있는 데이터를 다시 리드하지 않고 글로벌 라인에 래치되어 있는 첫 번째 리드 명령에 의해 리드된 데이터를 출력하게 된다. 따라서 두 번째 리드시에 첫 번째 리드시 존재하였던 불량이 없어져 버리는 문제를 해결할 수 있다.
상기 테스트 모드 신호는 반드시 라이트 명령 이후에 발생할 필요는 없고 파워 업 이후 액티브 동작 이전에도 인에이블 될 수 있다. 또한, 테스트 및 스크린 능력(screen ability)를 위하여 하부 데이터 마스크 신호 LDM 및 상부 데이터 마스크 신호 UDM의 순서를 변경하여 동작시킬 수도 있다.
도 1은 메모리 장치의 코어 부분의 동작 파형도
도 2는 본 발명에 따른 반도체 장치의 블럭도
도 3은 도 2의 데이터 마스크 제어부(22)의 상세 회로도
도 4는 도 2의 데이터 클럭 출력부(24)의 상세 회로도
도 5는 도 2의 YAE 제어신호 생성부(28)의 상세 회로도
도 6은 도 2의 YAE 생성부(29)의 상세 블럭도

Claims (22)

  1. 테스트 모드 신호와 제 1 데이터 마스크 신호를 조합하여 데이터 마스크 제어 신호를 출력하는 데이터 마스크 제어부;
    DLL 클럭을 입력받아 상기 데이터 마스크 제어 신호에 응답하여 데이터 클럭을 출력하는 데이터 클럭 출력부; 및
    상기 테스트 모드 신호와 제 2 데이터 마스크 신호를 조합하여 칼럼 어드레스 인에이블 신호를 제어하는 칼럼 어드레스 인에이블 제어신호를 생성하는 YAE 제어신호 생성부;를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 칼럼 어드레스 인에이블 제어신호가 인에이블될 때 상기 칼럼 어드레스 인에이블 신호를 디스에이블시키는 YAE 생성부를 더 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제 1 데이터 마스크 신호는 하부 데이터 마스크 신호이고, 상기 제 2 데이터 마스크 신호는 상부 데이터 마스크 신호인 반도체 장치.
  4. 제 1항에 있어서,
    상기 데이터 마스크 제어부는 상기 테스트 모드 신호와 상기 제 1 데이터 마 스크 신호가 인에이블될 때 제 1 데이터 패드의 출력이 차단되도록 하는 제 1 데이터 마스크 제어신호 및
    상기 테스트 모드 신호가 인에이블되고 상기 제 1 데이터 마스크 신호가 디스에이블될 때 제 2 데이터 패드의 출력이 차단되도록 하는 제 2 데이터 마스크 제어신호를 출력하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제 1 데이터 패드는 메모리 외부로 하부 비트의 데이터를 출력하는 하부 데이터 패드이고, 상기 제 2 데이터 패드는 메모리 외부로 상부 비트의 데이터를 출력하는 상부 데이터 패드인 반도체 장치.
  6. 제 5항에 있어서,
    상기 데이터 클럭 출력부는 상기 제 1 데이터 마스크 제어신호가 인에이블될 때 디스에이블되는 제 1 데이터 클럭 및
    상기 제 2 데이터 마스크 제어신호가 인에이블될 때 디스에이블되는 제 2 데이터 클럭을 출력하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제 1 데이터 클럭은 상기 하부 데이터 패드의 출력을 제어하는 하부 데이터 클럭이고,
    상기 제 2 데이터 클럭은 상기 상부 데이터 패드의 출력을 제어하는 상부 데이터 클럭인 반도체 장치.
  8. 제 1항에 있어서,
    상기 제 2 데이터 마스크 신호는 상기 테스트 모드 신호가 인에이블된 후 두 번째 리드 명령이 인가될 때 인에이블되는 반도체 장치.
  9. 제 8항에 있어서,
    상기 칼럼 어드레스 인에이블 제어신호는 제 2 데이터 마스크 신호가 인에이블될 때 인에이블되는 반도체 장치.
  10. 데이터 리드 명령이 인가되면 칼럼 어드레스 인에이블 신호가 활성화되어 셀 데이터를 리드하여 상기 리드된 데이터를 메모리 외부로 출력하되 데이터 마스크 신호에 의해 출력이 차단되는 다수의 제 1 및 제 2 데이터 패드를 포함하고,
    제 1 데이터 마스크 신호에 응답하여 상기 제 1 및 제 2 데이터 패드의 출력을 동시에 제어하는 데이터 마스크 제어부; 및
    제 2 데이터 마스크 신호에 응답하여 상기 칼럼 어드레스 인에이블 신호의 발생을 제어하는 신호를 생성하는 YAE 제어신호 생성부;를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 데이터 마스크 제어부는 상기 제 1 데이터 마스크 신호가 인에이블될 때 상기 제 1 데이터 핀의 출력을 차단하고 상기 제 2 데이터 핀을 통해 상기 데이터를 출력하도록 제어하는 반도체 장치.
  12. 제 10항에 있어서,
    상기 데이터 마스크 제어부는 상기 제 1 데이터 마스크 신호가 디스에이블될 때 상기 제 1 데이터 핀을 통해 상기 데이터를 출력하고 상기 제 2 데이터 핀의 출력을 차단하도록 제어하는 반도체 장치.
  13. 제 10항에 있어서,
    상기 YAE 제어신호 생성부는 상기 제 2 데이터 마스크 신호가 인에이블될 때 상기 칼럼 어드레스 인에이블 신호가 디스에이블되도록 제어하는 반도체 장치.
  14. 제 10항에 있어서,
    상기 제 2 데이터 마스크 신호는 테스트 모드 진입후 두 번재 리드 명령이 인가될 때 인에이블되는 반도체 장치.
  15. 제 14항에 있어서,
    상기 YAE 제어신호 생성부는 상기 제 2 데이터 마스크 신호가 인에이블될 때 인에이블되는 제어신호를 생성하는 반도체 장치.
  16. 제 10항에 있어서,
    상기 제 1 데이터 마스크 신호는 하부 데이터 마스크 신호이고, 상기 제 2 데이터 마스크 신호는 상부 데이터 마스크 신호인 반도체 장치.
  17. 테스트 모드 진입 후, 제 1 리드 명령이 인가되는 단계;
    상기 제 1 리드 명령에 따라 메모리 셀의 데이터를 리드하여 다수의 제 1 및 제 2 데이터 출력 패드로 전송하는 단계;
    상기 제 1 리드 명령이 인가될 때 제 1 데이터 마스크 신호가 인에이블되어 상기 제 1 데이터 출력 패드를 차단하는 단계;
    제 2 리드 명령이 인가되고, 상기 제 2 리드 명령이 인가될 때 제 2 데이터 마스크 신호에 의해 칼럼 어드레스 인에이블 신호를 디스에이블시키는 단계; 및
    상기 제 1 데이터 마스크 신호가 디스에이블되어 상기 제 2 데이터 출력 패드를 차단하는 단계;를 포함하는 것을 특징으로 하는 반도체 장치의 데이터 출력 방법.
  18. 제 17항에 있어서,
    상기 제 1 데이터 출력 패드를 차단하는 단계 후 상기 전송된 데이터를 상기 제 2 데이터 출력 패드를 통해 출력하는 단계를 더 포함하는 반도체 장치의 데이터 출력 방법.
  19. 제 17항에 있어서,
    상기 제 2 데이터 출력 패드를 차단하는 단계 후 상기 전송된 데이터를 제 1 데이터 출력 패드를 통해 출력하는 단계를 더 포함하는 반도체 장치의 데이터 출력 방법.
  20. 제 17항에 있어서,
    상기 제 1 데이터 출력 패드는 하부 데이터 출력 패드이고 상기 제 2 데이터 출력 패드는 상부 데이터 출력 패드인 반도체 장치의 데이터 출력 방법.
  21. 제 17항에 있어서,
    상기 제 1 데이터 마스크 신호는 하부 데이터 마스크 신호이고 상기 제 2 데이터 마스크 신호는 상부 데이터 마스크 신호인 반도체 장치의 데이터 출력 방법.
  22. 제 17항에 있어서,
    상기 제 2 데이터 마스크 신호는 상기 제 1 리드 명령이 인가시에는 디스에이블되고 상기 제 2 리드 명령 인가시에는 인에이블되는 반도체 장치의 데이터 출력 방법.
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