CN114187953A - 使用具有相互不同频率的时钟信号的测试电路 - Google Patents

使用具有相互不同频率的时钟信号的测试电路 Download PDF

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Abstract

本申请案涉及一种使用具有相互不同频率的时钟信号的测试电路。本文中公开一种设备，所述设备包含：串联耦合的第一和第二移位寄存器电路，所述第一和第二移位寄存器电路配置成与时钟信号同步地执行触发信号的移位操作；和时钟控制电路，其配置成当所述触发信号在所述第一移位寄存器电路中时将所述时钟信号的频率设置为第一频率，且当所述触发信号在所述第二移位寄存器电路中时将所述时钟信号的频率设置为不同于所述第一频率的第二频率。

Description

使用具有相互不同频率的时钟信号的测试电路
技术领域
本公开涉及半导体存储器装置，且尤其涉及一种使用具有相互不同频率的时钟信号的测试电路。
背景技术
一些半导体存储器装置(例如，动态随机存取存储器(DRAM))包含被称为mBist的测试电路，所述测试电路自动地执行芯片内部的存储器单元的测试。与具有预定频率的内部时钟信号同步地执行使用mBist的存储器单元的测试。
发明内容
本公开的实施例提供一种设备，其包括：串联耦合的第一和第二移位寄存器电路，所述第一和第二移位寄存器电路配置成与时钟信号同步地执行触发信号的移位操作；和时钟控制电路，其配置成当触发信号在第一移位寄存器电路中时将时钟信号的频率设置为第一频率，且当触发信号在第二移位寄存器电路中时将时钟信号的频率设置为不同于第一频率的第二频率。
本公开的另一实施例提供一种设备，其包括：第一时钟产生器，其配置成当被激活时响应于外部时钟信号产生第一时钟信号；第二时钟产生器，其配置成当被激活时产生与外部时钟信号无关的第二时钟信号；和BIST引擎，其配置成响应于第一时钟信号产生第一内部命令且响应于第二时钟信号产生第二内部命令。
本公开的又一实施例提供一种设备，其包括：存储器单元阵列；存取控制电路，其配置成通过使用内部地址信号和包含预定内部命令的多个内部命令来存取存储器单元阵列；和测试电路，其配置成将内部地址信号和多个内部命令供应到存取控制电路，其中测试电路配置成在供应预定内部命令之前与具有第一频率的第一时钟信号同步地操作，且在供应预定内部命令之后与具有不同于第一频率的第二频率的第二时钟信号同步地操作。
附图说明
图1为根据本公开的实施例的半导体装置的框图。
图2为根据本公开的实施例的测试电路的框图。
图3为根据本公开的实施例的mBist引擎的框图。
图4为展示根据本公开的实施例的mBist引擎的操作的实例的时序图。
图5为根据本公开的实施例的测试电路的框图。
具体实施方式
下文将参考随附图式来详细解释本发明的各种实施例。以下详细描述参考借助于说明展示可实践本发明的特定方面和实施例的随附图式。足够详细地描述这些实施例以使得本领域的技术人员能够实践本发明。在不脱离本发明的范围的情况下可利用其它实施例，且可作出结构、逻辑和电性改变。本文中所公开的各种实施例不一定相互排斥，因为一些所公开实施例可与一或多个其它所公开实施例组合以形成新的实施例。
图1为根据本公开的一个实施例的半导体装置10的框图。半导体装置10可为例如并入到单个半导体芯片中的双数据速率4同步动态随机存取存储器(DDR4 SDRAM)。半导体装置10可安装在例如存储器模块衬底或母板的外部衬底上。如图1中所展示，半导体装置10包含存储器单元阵列11。存储器单元阵列11包含多个字线WL、多个位线BL和分别设置在字线WL与位线BL之间的交叉点处的多个存储器单元MC。通过行解码器12执行字线WL的选择，且通过列解码器13执行位线BL的选择。感测放大器14耦合到位线BL中的对应一个和本地I/O线对LIOT/B。本地I/O线对LIOT/B经由充当开关的转移栅极15耦合到主I/O线对MIOT/B。存储器单元阵列11划分成包含存储器存储体BANK0到BANKm的m+1个存储器存储体。
半导体装置10中包含的多个外部端子包含命令地址端子21、时钟端子22、数据端子23以及电源端子24和25。数据端子23耦合到I/O电路16。
将命令地址信号CA供应到命令地址端子21。与供应到命令地址端子21的命令地址信号CA中的地址相关的信号经由命令地址输入电路31传送到地址解码器32，且与命令相关的信号经由命令地址输入电路31传送到命令解码器33。地址解码器32对地址信号进行解码以产生行地址XADD和列地址YADD。行地址XADD供应到行解码器12，且列地址YADD供应到列解码器13。存取控制电路可包含用于通过使用内部地址信号和内部命令来存取存储器单元阵列11(例如，地址解码器32、命令解码器33、行解码器12和/或列解码器13)的电路。将命令地址信号CA中的时钟启用信号CKE供应到内部时钟产生器35。
互补外部时钟信号CK和/CK供应到时钟端子22。互补外部时钟信号CK和/CK输入到时钟输入电路34。时钟输入电路34基于互补外部时钟信号CK和/CK产生内部时钟信号ICLK。内部时钟信号ICLK供应到至少命令解码器33、内部时钟产生器35和测试电路(mBIST电路)40。内部时钟产生器35例如由时钟启用信号CKE激活且基于内部时钟信号ICLK产生内部时钟信号LCLK。内部时钟信号LCLK供应到I/O电路16。内部时钟信号LCKL用作定义当读取数据DQ在读取操作中将从数据端子23输出时的时序的时序信号。在写入操作中，写入数据从外部输入到数据端子23。数据掩码信号DM可在写入操作中从外部输入到数据端子23。
电源电势VDD和VSS供应到电源端子24。这些电源电势VDD和VSS供应到电压产生器36。电压产生器36基于电源电势VDD和VSS产生各种内部电势VPP、VOD、VARY和VPERI等。内部电势VPP主要在行解码器12中使用，内部电势VOD和VARY主要在存储器单元阵列11中包含的感测放大器14中使用，且内部电势VPERI在其它许多电路块中使用。
电源电势VDDQ和VSSQ从电源端子25供应到I/O电路16。尽管电源电势VDDQ和VSSQ可分别与供应到电源端子24的电源电势VDD和VSS相同，但专用电源电势VDDQ和VSSQ分配到I/O电路16以防止在I/O电路16中发生的电力供应噪声传播到其它电路块。
当发布有效命令时，命令解码器33激活有效信号ACT。有效信号ACT供应到行解码器12。当在有效命令之后从外部发布读取命令或写入命令时，命令解码器33激活列选择信号CYE。列选择信号CYE供应到列解码器13，且响应于此激活感测放大器14中的对应一个。因此，在读取操作中从存储器单元阵列11读取数据。已从存储器单元阵列11读取的读取数据经由读取/写入放大器17和先进先出(FIFO)电路18传送到I/O电路16，且从数据端子23输出到外部。在写入操作中，已经由数据端子23从外部输入的写入数据经由I/O电路16、FIFO电路18和读取/写入放大器17写入到存储器单元阵列11中。
当发布模式寄存器组命令时，命令解码器33激活模式寄存器组信号MRS。模式寄存器组信号MRS供应到模式寄存器37。当激活模式寄存器组信号MRS时，覆写存储在模式寄存器37中的各种控制参数。存储在模式寄存器37中的控制参数包含分频信号DIV。当从外部发布测试命令时，模式寄存器37输出启用信号mBistEN。分频信号DIV和启用信号mBistEN供应到测试电路40。
图2为根据本公开的实施例的测试电路的框图。如图2中所展示，测试电路40包含时钟分频器电路41、振荡器电路42和mBist引擎43。时钟分频器电路41、振荡器电路42和mBist引擎43由启用信号mBistEN激活。当执行使用测试电路40的测试操作时，激活启用信号mBistEN。当激活时钟分频器电路41时，产生分频时钟信号mBistEXCLK。分频时钟信号mBistEXCLK为通过对内部时钟信号ICLK进行分频所获得的信号，且其分频比由分频信号DIV或DIVCTL标示。分频信号DIV可为模式寄存器37中设定的控制参数中的一个。分频信号DIVCTL由mBist引擎43产生。当激活振荡器电路42时，产生具有预定频率的振荡器信号mBistOSC。分频时钟信号mBistEXCLK和振荡器信号mBistOSC输入到mBist引擎43。mBist引擎43自动地产生用于测试的时钟信号mBistCLK、用于测试的内部命令mBistCMD和用于与分频时钟信号mBistEXCLK或振荡器信号mBistOSC同步地测试的内部地址mBistADD。因此，当激活mBist引擎43时，执行存储器单元阵列11的自动操作测试。在执行使用mBist引擎43的操作测试的周期期间，保持激活状态信号mBistIP。状态信号mBistIP供应到图1中所展示的命令地址输入电路31和时钟输入电路34。当激活状态信号mBistIP时，不激活命令地址输入电路31和时钟输入电路34，由此减小归因于命令地址输入电路31和时钟输入电路34的操作的电流消耗。
图3为根据本公开的实施例的mBist引擎的框图。如图3中所展示，mBist引擎43包含级联耦合的多个移位寄存器51至56。移位寄存器51产生定义测试操作的开始时序的开始信号TEST START，移位寄存器52至55产生用于测试的内部命令mBistCMD，且移位寄存器56产生定义测试操作的结束时序的结束信号TEST DONE。开始信号TEST START和结束信号TEST DONE供应到SR锁存器电路50。SR锁存器电路50响应于开始信号TEST START而激活状态信号mBistIP，且响应于结束信号TEST DONE而不激活状态信号mBistIP。作为实例，移位寄存器52至55产生用于测试的有效信号mBistACT、用于测试的写入信号mBistWRITE、用于测试的读取信号mBistREAD和用于测试的预充电信号mBistPRE。因为移位寄存器52至55级联耦合，所以在当mBist引擎43开始时用于测试的时钟信号mBistCLK的同步中，以此顺序自动地从同步器62至65分别产生用于测试的有效信号mBistACT、用于测试的写入信号mBistWRITE、用于测试的读取信号mBistREAD和用于测试的预充电信号mBistPRE。
mBist引擎43进一步包含多路复用器70至76。多路复用器70至76全部接收分频时钟信号mBistEXCLK和振荡器信号mBistOSC，且基于从控制电路80输出的时钟选择信号CLKSEL而输出分频时钟信号mBistEXCLK或振荡器信号mBistOSC。如图3中所展示，时钟选择信号CLKSEL共同地供应到多路复用器70至76，且因此从多路复用器70至76输出的时钟信号相同。将来自多路复用器70的输出用作用于测试的时钟信号mBistCLK。将来自多路复用器71至76的输出分别供应到移位寄存器51至56。因此，移位寄存器51至56执行与从多路复用器71至76输出的时钟信号同步的移位操作。从多路复用器70输出的时钟信号mBistCLK还供应到同步器81。同步器81使启用信号mBistEN与时钟信号mBistCLK同步且输出同步信号作为触发信号TS。
触发信号TS首先供应到移位寄存器51。当触发信号TS供应到移位寄存器51时，移位寄存器51使触发信号TS与时钟信号mBistCLK同步地移位。当从多路复用器71输出的时钟信号已经计时预定次数时，触发信号TS从移位寄存器51输出且在后续阶段输入到移位寄存器52。以此方式，在触发信号TS与时钟信号mBistCLK同步地以此顺序移位到移位寄存器51至56时传送所述触发信号TS。
控制电路80在移位寄存器51至56中的触发信号TS的移位中间切换时钟选择信号CLKSEL。作为实例，控制电路80设定成使得多路复用器70至76在触发信号TS位于移位寄存器51、52和54至56中的周期中选择振荡器信号mBistOSC，且使得多路复用器70至76在触发信号TS位于移位寄存器53中的周期中选择时钟信号mBistEXCLK。因此，在从激活有效信号mBistACT直到激活写入信号mBistWRITE的周期中由时钟信号mBistEXCLK的频率确定操作，且在如图4中所展示的其它周期中由振荡器信号mBistOSC的频率确定操作。图4为展示根据本公开的实施例的mBist引擎的操作的实例的时序图。可通过控制电路80的设定改变将切换时钟选择信号CLKSEL的时序。举例来说，如果从移位寄存器51至56输出的触发信号TS供应到控制电路80，那么可得知触发信号TS的当前位置，且因此可基于触发信号TS的当前位置在任何时序处切换时钟选择信号CLKSEL。控制电路80可将分频信号DIVCTL供应到时钟分频器电路41。这使得能够通过控制电路80动态地改变时钟分频器电路41的分频比。
以此方式，根据本实施例的测试电路40可自动地产生用于测试的内部命令mBistCMD，且可针对每一命令切换时钟信号的频率。举例来说，引用从发布写入命令到发布预充电命令的周期tWR，当振荡器信号mBistOSC的周期为5纳秒时，周期tWR的可调整最小步长为5纳秒。然而，当使用外部时钟CK时，周期tWR可根据所使用的外部时钟信号CK的频率而设定成任何长度。因此，当针对与周期tWR的序列相关的部分选择时钟信号mBistEXCLK且针对其它序列选择振荡器信号mBistOSC时，仅周期tWR可调整到任何长度，同时确保电路操作的稳定性。在使用测试电路40在读取操作中压缩读取数据的情况下，需要包含压缩操作的某一模拟时间来完成一系列读取操作。因此，如果出于缩短测试时间的目的而增加时钟信号mBistCLK的频率，那么可发生操作失败。在此情况下，振荡器信号mBistOSC被选择用于与读取相关的序列，且时钟信号mBistEXCLK被选择用于其它序列，使得可在不产生任何操作失败的情况下缩短测试时间。
图5为根据本公开的实施例的测试电路的框图。在上文所描述的实施例中，将通过对内部时钟信号ICLK和振荡器信号mBistOSC进行分频所获得的时钟信号mBistEXCLK输入到mBist引擎43。然而，可提供分别产生具有彼此不同频率的振荡器信号mBistOSC1和mBistOSC2的两个振荡器电路44和45，以将这些振荡器信号mBistOSC1和mBistOSC2供应到mBist引擎46，如图5中所展示。此外，待输入到mBist引擎的时钟信号的数目不限于两个，且可将具有彼此不同频率的三个或更多个时钟信号输入到其上。
尽管已经在某些优选实施例及实例的上下文中公开了本发明，但本领域的技术人员应理解，本发明延伸超出专门公开的实施例到其它替代实施例和/或本发明及其显而易见的修改和等效物的使用。另外，基于本公开，在本发明的范围内的其它修改对于本领域的技术人员来说将是显而易见的。经考虑还可进行实施例的具体特征和各方面的各种组合或子组合，并且仍落入本发明的范围内。应理解，所公开实施例的各种特征和方面能够彼此组合或替代彼此以便形成所公开的本发明的变化模式。因此，希望本文中所公开的本发明中的至少一些的范围不应受上文所描述的特定所公开实施例的限制。

Claims (20)

1.一种设备，其包括：
串联耦合的第一和第二移位寄存器电路，所述第一和第二移位寄存器电路配置成与时钟信号同步地执行触发信号的移位操作；和
时钟控制电路，其配置成当所述触发信号在所述第一移位寄存器电路中时将所述时钟信号的频率设置为第一频率，且当所述触发信号在所述第二移位寄存器电路中时将所述时钟信号的频率设置为不同于所述第一频率的第二频率。
2.根据权利要求1所述的设备，其进一步包括配置成产生具有所述第一频率的所述时钟信号的第一振荡器电路。
3.根据权利要求2所述的设备，其进一步包括配置成通过对外部时钟信号进行分频来产生具有所述第二频率的所述时钟信号的时钟分频器电路。
4.根据权利要求2所述的设备，其进一步包括配置成产生具有所述第二频率的所述时钟信号的第二振荡器电路。
5.根据权利要求1所述的设备，其进一步包括配置成供应有具有所述第一频率的所述时钟信号和具有所述第二频率的所述时钟信号的时钟选择器，
其中所述时钟控制电路配置成产生选择信号，且
其中所述时钟选择器配置成当所述选择信号处于第一状态时选择具有所述第一频率的所述时钟信号，且当所述选择信号处于第二状态时选择具有所述第二频率的所述时钟信号。
6.根据权利要求1所述的设备，其进一步包括：
存储器单元阵列；和
存取控制电路，其配置成通过使用内部地址信号和包含第一和第二内部命令的多个内部命令来存取所述存储器单元阵列，
其中从所述第一移位寄存器电路输出的所述触发信号用作所述第一内部命令，且
其中从所述第二移位寄存器电路输出的所述触发信号用作所述第二内部命令。
7.一种设备，其包括：
第一时钟产生器，其配置成当被激活时响应于外部时钟信号产生第一时钟信号；
第二时钟产生器，其配置成当被激活时产生与所述外部时钟信号无关的第二时钟信号；和
BIST引擎，其配置成响应于所述第一时钟信号产生第一内部命令且响应于所述第二时钟信号产生第二内部命令。
8.根据权利要求7所述的设备，其中所述BIST引擎包含配置成与所述第一时钟信号同步地执行触发信号的移位操作的第一移位寄存器电路。
9.根据权利要求8所述的设备，其中所述BIST引擎进一步包含配置成与所述第二时钟信号同步地执行所述触发信号的移位操作的第二移位寄存器电路。
10.根据权利要求9所述的设备，其中从所述第一移位寄存器电路输出的所述触发信号用作所述第一内部命令且供应到所述第二移位寄存器电路。
11.根据权利要求10所述的设备，其中从所述第二移位寄存器电路输出的所述触发信号用作所述第二内部命令。
12.根据权利要求11所述的设备，其中所述第一和第二移位寄存器电路配置成在第一周期期间共同地供应有所述第一时钟信号。
13.根据权利要求12所述的设备，其中所述第一和第二移位寄存器电路配置成在所述第一周期之后的第二周期期间共同地供应有所述第二时钟信号。
14.根据权利要求7所述的设备，其中所述第一时钟信号在频率上不同于所述第二时钟信号。
15.根据权利要求7所述的设备，其中所述第一时钟产生器包含配置成通过对所述外部时钟信号进行分频来产生所述第一时钟信号的时钟分频器电路。
16.根据权利要求7所述的设备，其中所述第二时钟产生器包含配置成产生所述第二时钟信号的振荡器电路。
17.根据权利要求7所述的设备，其进一步包括：
存储器单元阵列；和
存取控制电路，其配置成通过使用内部地址信号和包含所述第一和第二内部命令的多个内部命令来存取所述存储器单元阵列。
18.一种设备，其包括：
存储器单元阵列；
存取控制电路，其配置成通过使用内部地址信号和包含预定内部命令的多个内部命令来存取所述存储器单元阵列；和
测试电路，其配置成将所述内部地址信号和所述多个内部命令供应到所述存取控制电路，
其中所述测试电路配置成在供应所述预定内部命令之前与具有第一频率的第一时钟信号同步地操作，且在供应所述预定内部命令之后与具有不同于所述第一频率的第二频率的第二时钟信号同步地操作。
19.根据权利要求18所述的设备，其进一步包括配置成产生所述第一时钟信号的振荡器电路。
20.根据权利要求19所述的设备，其进一步包括配置成通过对外部时钟信号进行分频来产生所述第二时钟信号的时钟分频器电路。
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