KR101907072B1 - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR101907072B1
KR101907072B1 KR1020110139492A KR20110139492A KR101907072B1 KR 101907072 B1 KR101907072 B1 KR 101907072B1 KR 1020110139492 A KR1020110139492 A KR 1020110139492A KR 20110139492 A KR20110139492 A KR 20110139492A KR 101907072 B1 KR101907072 B1 KR 101907072B1
Authority
KR
South Korea
Prior art keywords
address
latching
signal
operation mode
unit
Prior art date
Application number
KR1020110139492A
Other languages
English (en)
Other versions
KR20130071975A (ko
Inventor
송청기
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110139492A priority Critical patent/KR101907072B1/ko
Publication of KR20130071975A publication Critical patent/KR20130071975A/ko
Application granted granted Critical
Publication of KR101907072B1 publication Critical patent/KR101907072B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Abstract

테스트 동작 모드에서 사용하는 핀의 개수를 줄이는 반도체 메모리 장치에 관한 것으로, 노말 동작 모드시 제1 및 제2 어드레스 입력단으로부터 입력되는 제1 및 제2 어드레스에 응답하여 액세스 동작을 수행하는 단계, 상기 제1 어드레스에 대응하는 출력단을 리셋시키고, 리셋된 상기 출력단에 응답하여 테스트 동작 모드에 진입하는 단계, 상기 테스트 동작 모드시 상기 제2 어드레스 입력단으로부터 순차적으로 입력되는 상기 제1 및 제2 어드레스를 래칭하는 단계, 및 상기 제1 및 제2 어드레스에 응답하여 예정된 테스트 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법이 제공된다.

Description

반도체 메모리 장치 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 보다 구체적으로는 테스트 동작 모드에서 사용하는 핀의 개수를 줄이는 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 외부 칩셋으로부터 어드레스를 입력받으며, 입력받은 어드레스에 응답하여 메모리 셀의 데이터 액세스 동작을 수행한다. 여기서, 어드레스는 액세스하고자하는 메모리 셀의 로우 어드레스와 컬럼 어드레스로 나뉠 수 있으며, 동일한 어드레스 패드를 통해 서로 다른 시점에 입력된다. 어드레스 패드의 경우 어드레스 핀과 금속 배선 등으로 연결되어 있기 때문에, 본 명세서에서는 어드레스 패드와 어드레스 핀을 거의 동일한 개념으로 정한다.
한편, 반도체 메모리 장치의 집적도가 증가함에 따라 메모리 셀의 개수는 증가하고 있으며, 이는 메모리 셀 들의 집합인 메모리 뱅크의 개수가 증가함을 의미한다. 따라서, 어드레스에는 메모리 셀 들을 액세스하기 위한 정보뿐 아니라 메모리 뱅크를 액세스하기 위한 정보도 포함되어야 한다. 다시 말하면, 어드레스는 메모리 셀을 액세스하기 위한 셀 어드레스와 메모리 뱅크를 액세스하기 위한 뱅크 어드레스를 모두 포함한다.
다른 한편, 반도체 메모리 장치는 제품화되기 이전에 여러 가지 다양한 테스트 동작 모드를 거치게 되며, 이러한 테스트 동작 모드를 통해 불량이 발생한 반도체 메모리 장치를 검출한다. 일반적으로, 테스트 동작 모드시 반도체 메모리 장치는 테스트 장비로부터 예정된 개수의 프로브 핀을 할당받으며, 이 프로브 핀을 통해 여러 가지 다양한 정보를 입력받아 예정된 테스트 동작 모드를 수행한다. 하나의 반도체 메모리 장치에 할당되는 프로브 핀의 개수는 하나의 테스트 장비에서 테스트를 수행할 수 있는 반도체 메모리 장치의 개수와 매우 밀접한 관계를 갖는다. 즉, 테스트 동작 모드시 반도체 메모리 장치에서 사용해야만 하는 핀의 개수가 적으면 적을수록 하나의 테스트 장비에서 테스트할 수 있는 반도체 메모리 장치의 개수는 늘어나며, 이는 곧 테스트 시간 단축과 그에 따른 비용 절감 효과를 의미한다.
도 1 은 기존의 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 장치는 모드 제어부(110)와, 어드레스 래칭부(120)와, 커맨드 래칭부(130)와, 커맨드 디코딩부(140)와, 모드 설정부(150), 및 어드레스 디코딩부(160)를 구비한다.
모드 제어부(110)는 클럭 인에이블 신호(CKE)를 버퍼링한 신호(PCKE)와 테스트 진입 신호(NTR)에 응답하여 테스트 인에이블 신호(EN_TM)를 생성한다. 어드레스 래칭부(120)는 제0 내지 제3 뱅크 어드레스 신호(BA[3:0])를 버퍼링한 신호(PBA[3:0])를 래칭하고, 제0 내지 제13 셀 어드레스 신호(A[13:0])를 버퍼링한 신호(PA[13:0])를 테스트 인에이블 신호(EN_TM)에 따라 다중화하여 래칭한다. 어드레스 래칭부(120)의 다중화 동작 및 래칭 동작은 이후 다시 하기로 한다. 어드레스 래칭부(120)에서 출력되는 제0 내지 제3 뱅크 어드레스 신호(TLBA[3:0])와 제7 셀 어드레스 신호(TLA[7])는 모드 설정부(150)로 입력되고, 제0 내지 제13 셀 어드레스 신호(TLA[13:0])는 어드레스 디코딩부(160)로 입력된다.
한편, 커맨드 래칭부(130)는 커맨드 신호(CMD)를 버퍼링한 신호(PCMD)를 래칭하기 위한 것으로, 정 클럭 신호(CK)와 부 클럭 신호(CKB)를 버퍼링한 내부 클럭 신호(ICLK)에 응답하여 커맨드 신호(CMD)를 버퍼링한 신호(PCMD)를 래칭한다. 이어서, 커맨드 디코딩부(140)는 커맨드 래칭부(130)에서 출력되는 래칭된 커맨드 신호(LCMD)를 디코딩하여 MRS 인에이블 신호(EN_MRS)를 생성한다. 여기서, 커맨드 디코딩부(140)는 래칭된 커맨드 신호(LCMD)를 디코딩하여 다수의 내부 커맨드 신호를 생성한다. 여기서, MRS 인에이블 신호(EN_MRS)는 이 다수의 내부 커맨드 신호 중 하나이며, MRS 인에이블 신호(EN_MRS)는 모드 레지스터 셋(Mode Register Set, MRS) 설정시 활성화되는 신호이다.
다음으로, 모드 설정부(150)는 어드레스 래칭부(120)에서 출력되는 제0 내지 제3 뱅크 어드레스 신호(TLBA[3:0])와 제7 셀 어드레스 신호(TLA[7])와, 커맨드 디코딩부(140)에서 출력되는 MRS 인에이블 신호(EN_MRS)에 응답하여 다수의 MRS 모드 신호(NMRS, EMRS0, EMRS1, ... EMRS15)와 테스트 진입 신호(NTR)를 생성한다. 마지막으로, 어드레스 디코딩부(160)는 어드레스 래칭부(120)에서 출력되는 제0 내지 제13 셀 어드레스 신호(TLA[13:0])를 디코딩하고, 이렇게 디코딩된 신호는 데이터 액세스 동작에 이용된다.
도 2 는 도 1 의 모드 설정부(150)의 일부 구성을 설명하기 위한 회로도이다.
도 1 및 도 2 를 참조하여, 모드 설정부(150)는 MRS 인에이블 신호(EN_MRS)가 활성화된 상태에서 제0 내지 제3 뱅크 어드레스 신호(TLBA[0], TLBA[1], TLBA[2], TLBA[3])와 제7 셀 어드레스 신호(TLA[7])에 따라 활성화될 수 있도록 논리 게이트로 구성된다. 즉, MRS 인에이블 신호(EN_MRS)가 논리'하이'로 활성화된 상태에서 제0 내지 제3 뱅크 어드레스 신호(TLBA[0], TLBA[1], TLBA[2], TLBA[3])가 모두 논리'로우(low)'가 되고, 제7 셀 어드레스 신호(TLA[7])가 논리'하이'가 되면 테스트 진입 신호(NTR)가 논리'로우'에서 논리'하이'로 천이하며 활성화된다. 이후, 이렇게 활성화된 테스트 진입 신호(NTR)는 모드 제어부(110)로 입력되며, 테스트 인에이블 신호(EN_TM)를 활성화시키기 위한 신호로 사용된다.
도 3 은 도 1 및 도 2 의 회로 동작을 설명하기 위한 동작 파형도이다.
도 1 내지 도 3 을 참조하여, 반도체 메모리 장치의 (A), (B), (C) 동작을 살펴보기로 한다.
우선, (A)는 테스트 동작 모드에 진입시의 동작 파형이다.
커맨드 신호(CMD)가 모드 레지스터 셋의 테스트 동작을 인에이블 시키기 위한 값(MRS)으로 설정되면, MRS 인에이블 신호(EN_MRS, 도 2)가 논리'하이'로 활성화된다. 한편, 제0 내지 제3 뱅크 어드레스 신호(BA[3:0])가 모두 논리'로우'가 되고, 제7 셀 어드레스 신호(A[7])가 논리'하이'가 되면, 테스트 진입 신호(NTR)가 논리'로우'에서 논리'하이'로 활성화된다. 한편, 클럭 인에이블 신호(CKE)가 논리'로우'로 활성화되면, 이를 버퍼링한 신호(PCKE)에 응답하여 테스트 인에이블 신호(EN_TM)가 논리'로우'에서 논리'하이'로 천이하여 활성화된다. 테스트 인에이블 신호(EN_TM)가 논리'하이'가 되었다는 것은 테스트 동작 모드에 진입했다는 것을 의미한다.
다음으로, (B)는 테스트 동작 모드 수행시의 동작 파형이다.
테스트 동작 모드에 진입하게 되면, 반도체 메모리 장치는 제0 내지 제13 셀 어드레스 신호(A[13:0]) 중 홀수 비트의 셀 어드레스 신호(A[13, 11, 9, 7, 5, 3, 1])가 입력되는 셀 어드레스 핀을 이용하여 짝수 비트의 셀 어드레스 신호(A[12, 10, 8, 6, 4, 2, 0])와 홀수 비트의 셀 어드레스 신호(A[13, 11, 9, 7, 5, 3, 1])를 입력받아 회로 동작을 수행한다. 즉, 홀수 비트의 셀 어드레스 신호(A[13, 11, 9, 7, 5, 3, 1])가 입력되는 셀 어드레스 핀으로 짝수 비트의 셀 어드레스 신호(A[12, 10, 8, 6, 4, 2, 0])와 홀수 비트의 셀 어드레스 신호(A[13, 11, 9, 7, 5, 3, 1])가 연속적으로 입력되고, 어드레스 래칭부(120)는 이를 다중화하여 래칭한 이후 어드레스 디코딩부(160)로 전달한다. 따라서, 반도체 메모리 장치는 노말 동작 모드시 14 개의 셀 어드레스 핀을 통해 제0 내지 제13 셀 어드레스 신호(A[13:0])를 입력받고, 테스트 동작 모드시 7 개의 셀 어드레스 핀을 통해 제0 내지 제13 셀 어드레스 신호(A[13:0])를 나눠서 입력받는다.
도 3 의 (B)에서 볼 수 있듯이, 홀수 비트의 셀 어드레스 신호(A[13, 11, 9, 7, 5, 3, 1])로 처음 입력된 '7F' 는 내부 클럭 신호(ICLK)의 폴링 에지(falling edge)에 응답하여 짝수 비트의 셀 어드레스 신호(TLA[12, 10, 8, 6, 4, 2, 0])로 래칭되고, 이후 입력된 '0' 은 홀수 비트의 셀 어드레스 신호(TLA[13, 11, 9, 7, 5, 3, 1])로 래칭된다.
마지막으로, (C)는 테스트 동작 모드시의 노말 동작 파형이다.
우선, 커맨드 신호(CMD)가 노말 동작 중 액티브 동작을 인에이블 시키기 위한 값(ACT)으로 설정된 이후, 원하는 메모리 셀을 액세스하기 위한 제0 내지 제3 뱅크 어드레스 신호(BA[3:0])와 제0 내지 제13 셀 어드레스 신호(A[13:0])가 입력된다. (C)의 경우는 (B)의 경우와 마찬가지로 홀수 비트의 셀 어드레스 신호(A[13, 11, 9, 7, 5, 3, 1])로 처음 입력된 '0' 은 짝수 비트의 셀 어드레스 신호(A[12, 10, 8, 6, 4, 2, 0])로 래칭되고, 이후 입력된 '7F' 는 홀수 비트의 셀 어드레스 신호(A[13, 11, 9, 7, 5, 3, 1])로 래칭된다.
도 4 는 도 3 의 파형도의 테스트 동작 모드시의 입출력 결과를 설명하기 위한 표이다.
도 3 및 도 4 에서 볼 수 있듯이, 홀수 비트의 셀 어드레스 신호(A[13, 11, 9, 7, 5, 3, 1])로 입력되는 첫 번째 값은 내부 클럭 신호(ICLK)의 폴링 에지에 응답하여 짝수 비트의 셀 어드레스 신호(A[12, 10, 8, 6, 4, 2, 0])로 래칭되고, 홀수 비트의 셀 어드레스 신호(A[13, 11, 9, 7, 5, 3, 1])로 입력되는 두 번째 값은 내부 클럭 신호(ICLK)에 라이징 에지에 응답하여 홀수 비트의 셀 어드레스 신호(A[13, 11, 9, 7, 5, 3, 1])로 래칭된다. 이때, 제0 내지 제3 뱅크 어드레스 신호(BA[3:0])의 경우 도 2 의 테스트 진입 신호(NTR)를 생성하는데 사용하기 때문에 셀 어드레스 신호와 같이 분리하여 입력받지 않는다. 즉, 제0 내지 제3 뱅크 어드레스 신호(BA[3:0])가 입력되는 4 개의 뱅크 어드레스 핀은 노말 동작 모드시와 테스트 동작 모드시 사용되는 개수가 서로 동일하다.
한편, 테스트 동작 모드시 사용되는 핀의 개수를 줄이게 되면 그만큼 테스트 시간 단축과 그에 따른 비용 절감 효과로 인하여 반도체 메모리 장치의 경쟁력을 높여주는 것이 가능할 것이다.
본 발명의 실시예는 테스트 동작 모드시 사용되는 핀의 개수를 줄여줄 수 있는 반도체 메모리 장치를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은, 노말 동작 모드시 제1 및 제2 어드레스 입력단으로부터 입력되는 제1 및 제2 어드레스에 응답하여 액세스 동작을 수행하는 단계; 상기 제1 어드레스에 대응하는 출력단을 리셋시키고, 리셋된 상기 출력단에 응답하여 테스트 동작 모드에 진입하는 단계; 상기 테스트 동작 모드시 상기 제2 어드레스 입력단으로부터 순차적으로 입력되는 상기 제1 및 제2 어드레스를 래칭하는 단계; 및 상기 제1 및 제2 어드레스에 응답하여 예정된 테스트 동작을 수행하는 단계를 포함할 수 있다.
바람직하게, 상기 노말 동작 모드시 제3 및 제4 어드레스 입력단으로부터 입력되는 제3 및 제4 셀 어드레스에 응답하여 액세스 동작을 수행하는 단계를 더 포함하고, 상기 테스트 동작 모드시 상기 제4 어드레스 입력단으로부터 상기 제3 및 제4 셀 어드레스를 순차적으로 입력받는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 노말 동작 모드시 예정된 개수의 뱅크 어드레스를 입력받아 래칭하고, 테스트 동작 모드시 예정된 개수보다 적은 개수의 어드레스 핀으로 상기 뱅크 어드레스를 순차적으로 입력받아 래칭하기 위한 제1 어드레스 래칭부; 상기 노말 동작 모드시 예정된 개수의 셀 어드레스를 입력받아 래칭하고, 상기 테스트 동작 모드시 예정된 개수보다 적은 개수의 어드레스 핀으로 상기 셀 어드레스를 입력받아 래칭하기 위한 제2 어드레스 래칭부; 상기 테스트 동작 모드시 상기 제1 어드레스 래칭부의 출력 신호를 리셋시키고, 상기 출력 신호에 응답하여 상기 제1 및 제2 어드레스 래칭부의 상기 노말 동작 모드와 상기 테스트 동작 모드를 제어하기 위한 모드 제어부; 및 상기 노말 동작 모드와 상기 테스트 동작 모드시 상기 제1 및 제2 어드레스 래칭부의 출력 신호에 응답하여 예정된 동작을 수행하는 동작 수행부를 구비할 수 있다.
바람직하게, 상기 제1 어드레스 래칭부는, 상기 테스트 동작 모드시 상기 뱅크 어드레스를 순차적으로 입력받아 래칭하기 위한 다수의 래칭부; 및 상기 다수의 래칭부로 상기 뱅크 어드레스를 순차적으로 전달하기 위한 다중화부를 구비하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는, 다수의 제1 어드레스 입력단이 배치되는 영역에 대응하는 제1 영역에 배치되고, 상기 다수의 제1 어드레스 입력단으로부터 입력되는 뱅크 어드레스를 래칭하기 위한 제1 어드레스 래칭부; 및 다수의 제2 어드레스 입력단이 배치되는 영역에 대응하는 제2 영역에 배치되고, 상기 다수의 제2 어드레스 입력단으로부터 입력되는 셀 어드레스를 래칭하기 위한 제2 어드레스 래칭부를 구비할 수 있다.
바람직하게, 내부 클럭 신호를 상기 제1 어드레스 래칭부로 전달하기 위한 제1 클럭 전달라인; 및 상기 내부 클럭 신호를 상기 제2 어드레스 래칭부로 전달하기 위한 제2 클럭 전달 라인을 더 구비하는 반도체 메모리 장치를 제공한다.
또한, 상기 제1 어드레스 래칭부는 상기 제1 영역 중 상기 다수의 제1 어드레스 입력단의 중앙에 대응하여 배치되는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 테스트 동작 모드시 사용되는 핀의 개수를 줄여줌으로써, 테스트 시간 단축 및 그에 따른 비용 절감 효과를 가진다.
테스트 시간 단축 및 그에 따른 비용 절감으로 인하여 반도체 메모리 장치의 경쟁력을 높여줄 수 있는 효과를 얻을 수 있다.
도 1 은 기존의 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 2 는 도 1 의 모드 설정부(150)의 일부 구성을 설명하기 위한 회로도이다.
도 3 은 도 1 및 도 2 의 회로 동작을 설명하기 위한 동작 파형도이다.
도 4 는 도 3 의 파형도의 테스트 동작 모드시의 입출력 결과를 설명하기 위한 표이다.
도 5 는 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 6 은 도 5 의 제1 어드레스 래칭부(510)를 설명하기 위한 블록도이다.
도 7 은 도 5 및 도 7 의 회로 동작을 설명하기 위한 동작 파형도이다.
도 8 은 도 7 의 파형도의 테스트 동작 모드시의 입출력 결과를 설명하기 위한 표이다.
도 9 는 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성의 배치 관계를 설명하기 위한 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5 는 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 5 를 참조하면, 반도체 메모리 장치는 모드 제어부(510)와, 제1 및 제2 어드레스 래칭부(520, 530)와, 커맨드 래칭부(540)와, 커맨드 디코딩부(550)와, 모드 설정부(560), 및 어드레스 디코딩부(570)를 구비한다.
모드 제어부(510)는 클럭 인에이블 신호(CKE)를 버퍼링한 신호(PCKE)와 테스트 진입 신호(NTR)에 응답하여 테스트 인에이블 신호(EN_TM)를 생성한다. 여기서, 클럭 인에이블 신호(CKE)는 정/부 클럭 신호(CK, CKB)의 토글링 동작을 제어하는 신호이다. 제1 어드레스 래칭부(520)는 제0 내지 제3 뱅크 어드레스 신호(BA[3:0])를 버퍼링한 신호(PBA[3:0])를 테스트 인에이블 신호(EN_TM)에 따라 다중화하여 래칭하고, 제2 어드레스 래칭부(530)는 제0 내지 제13 셀 어드레스 신호(A[13:0])를 버퍼링한 신호(PA[13:0])을 테스트 인에이블 신호(EN_TM)에 따라 다중화하여 래칭한다.
본 발명의 실시예에 따른 제1 및 제2 어드레스 래칭부(520, 530)는 클럭 인에이블 신호(CKE)를 버퍼링한 신호(PCKE)를 입력받으며, 이 신호(PCKE)에 응답하여 제0 및 제2 뱅크 어드레스 신호(TLBA[2, 0]에 대응하는 출력 신호를 리셋시킨다. 이후 다시 설명하겠지만, 모드 설정부(560)는 이렇게 리셋된 신호에 응답하여 테스트 진입 신호(NTR)를 활성화시키는 것이 가능하다.
커맨드 래칭부(540)는 커맨드 신호(CMD)를 버퍼링한 신호(PCMD)를 래칭하기 위한 것으로, 정 클럭 신호(CK)와 부 클럭 신호(CKB)를 버퍼링한 내부 클럭 신호(ICLK)에 응답하여 커맨드 신호(CMD)를 버퍼링한 신호(PCMD)를 래칭한다. 여기서, 커맨드 신호(CMD)는 예컨대, 라스 신호, 카스 신호, 칩 셀렉트 신호, 및 라이트 인에이블 신호 등을 의미한다.
커맨드 디코딩부(550)는 커맨드 래칭부(540)에서 출력되는 래칭된 커맨드 신호(LCMD)를 디코딩하여 MRS 인에이블 신호(EN_MRS)를 생성한다. 여기서, 커맨드 디코딩부(550)는 래칭된 커맨드 신호(LCMD)를 디코딩하여 다수의 내부 커맨드 신호를 생성한다. 여기서, MRS 인에이블 신호(EN_MRS)는 이 다수의 내부 커맨드 신호 중 하나이며, MRS 인에이블 신호(EN_MRS)는 모드 레지스터 셋 설정시 활성화되는 신호이다.
이어서, 모드 설정부(560)는 제1 및 제2 어드레스 래칭부(520, 530)에서 출력되는 제0 내지 제3 뱅크 어드레스 신호(TLBA[3:0])와 제7 셀 어드레스 신호(TLA[7])와, 커맨드 디코딩부(550)에서 출력되는 MRS 인에이블 신호(EN_MRS)에 응답하여 다수의 MRS 모드 신호(NMRS, EMRS0, EMRS1, ... EMRS15)와 테스트 진입 신호(NTR)를 생성한다. 마지막으로, 어드레스 디코딩부(570)는 제2 어드레스 래칭부(530)에서 출력되는 제0 내지 제13 셀 어드레스 신호(TLA[13:0])를 디코딩하고, 이렇게 디코딩된 신호는 데이터 액세스 동작에 이용된다.
도 6 은 도 5 의 제1 어드레스 래칭부(510)를 설명하기 위한 블록도이다.
도 6 을 참조하면, 제1 어드레스 래칭부(510)는 동기화부(610)와, 다중화부(620), 및 다수의 래칭부(630)를 구비한다.
동기화부(610)는 내부 클럭 신호(ICLK)에 응답하여 제1 및 제3 뱅크 어드레스 신호(PBA[1,3])를 동기화시켜 다중화부(620)로 전달한다. 다중화부(620)는 테스트 진입 신호(NTR)에 응답하여 제1 및 제3 뱅크 어드레스 신호(PBA[3, 1])를 제0 및 제2 뱅크 어드레스 신호(PBA[0,2]) 또는 제1 및 제3 뱅크 어드레스 신호(PBA[1,3])를 출력한다.
본 발명의 실시예에서는 노말 동작 모드시 제0 및 제2 뱅크 어드레스 신호(PBA[0,2])를 제1 래칭부(631)로 전달하고, 테스트 동작 모드시 제1 및 제3 뱅크 어드레스 신호(PBA[1,3])를 제1 래칭부(631)로 전달한다. 여기서, 제1 래칭부(631)는 클럭 인에이블 신호(CKE)를 버퍼링한 신호(PCKE)에 응답하여 리셋된다. 즉, 테스트 동작의 초기 구간 예정된 초기 값인, 예컨대, 논리'로우'를 출력한다. 본 발명의 실시예에서는 제1 래칭부(631)를 리셋하는 것을 일례로 하였지만, 설계에 따라 제1 래칭부(631) 뿐 아니라 제2 래칭부(632)까지 리셋시키는 것도 가능하다. 따라서, 제1 및 제2 래칭부(631, 632)의 출력 신호는 클럭 인에이블 신호(CKE)를 버퍼링한 신호(PCKE)가 활성화되는 시점에 모두 논리'로우'가 된다.
한편, 제1 어드레스 래칭부(510)의 각 구성 요소는 설계에 따라 달라질 수 있으며, 여기서는 동기화부(610)가 내부 클럭 신호(ICLK)의 폴링 에지에 응답하여 입력 신호를 동기화시켜 출력하고, 제1 및 제2 래칭부(631, 632)가 내부 클럭 신호(ICLK)의 라이징 에지에 응답하여 입력 신호를 래칭시켜 출력하는 것을 일례로 한다.
도 7 은 도 5 및 도 7 의 회로 동작을 설명하기 위한 동작 파형도이다.
도 5 내지 도 7 을 참조하여, 반도체 메모리 장치의 (A), (B), (C) 동작을 살펴보기로 한다.
우선, (A)는 테스트 동작 모드에 진입시의 동작 파형이다.
커맨드 신호(CMD)가 모드 레지스터 셋의 테스트 동작을 인에이블 시키기 위한 값(MRS)으로 설정되면, MRS 인에이블 신호(EN_MRS, 도 2)가 논리'하이'로 활성화된다. 한편, 제0 및 제2 뱅크 어드레스 신호(BA[2, 0])는 클럭 인에이블 신호(CKE)를 버퍼링한 신호(PCKE)에 응답하여 논리'로우'로 리셋되고, 제1 및 제3 뱅크 어드레스 신호(BA[3, 1])는 '0' 이 입력되어 논리'로우'가 된다. 즉, 제0 내지 제3 뱅크 어드레스 신호(BA[3:0])는 모두 논리'로우'가 된다. 이어서, 제7 셀 어드레스 신호(A[7])가 논리'하이'가 되면, 테스트 진입 신호(NTR)가 논리'로우'에서 논리'하이'로 활성화된다. 이이서, 테스트 인에이블 신호(EN_TM)는 테스트 진입 신호(NTR)에 응답하여 논리'하이'가 되며, 이는 테스트 동작 모드에 진입했음을 의미한다.
다음으로, (B)는 테스트 동작 모드 수행시의 동작 파형이다.
테스트 동작 모드에 진입하게 되면, 반도체 메모리 장치는 제0 내지 제13 셀 어드레스 신호(A[13:0]) 중 홀수 비트의 셀 어드레스 신호(A[13, 11, 9, 7, 5, 3, 1])가 입력되는 어드레스 핀을 이용하여 홀수 비트의 셀 어드레스 신호(A[13, 11, 9, 7, 5, 3, 1])와 짝수 비트의 셀 어드레스 신호(A[12, 10, 8, 6, 4, 2, 0])를 입력받아 회로 동작을 수행한다. 즉, 홀수 비트의 셀 어드레스 신호(A[13, 11, 9, 7, 5, 3, 1])가 입력되는 어드레스 핀으로 짝수 비트의 셀 어드레스 신호(A[12, 10, 8, 6, 4, 2, 0])와 홀수 비트의 셀 어드레스 신호(A[13, 11, 9, 7, 5, 3, 1])가 연속적으로 입력되고, 제2 어드레스 래칭부(530)는 이를 다중화하여 래칭한 이후 어드레스 디코딩부(570)로 전달한다. 따라서, 반도체 메모리 장치는 노말 동작 모드시 14 개의 셀 어드레스 핀을 통해 제0 내지 제13 셀 어드레스 신호(A[13:0])를 입력받고, 테스트 동작 모드시 7 개의 셀 어드레스 핀을 통해 제0 내지 제13 셀 어드레스 신호(A[13:0])를 나눠서 입력받는다.
이어서, 반도체 메모리 장치는 제0 내지 제3 뱅크 어드레스 신호(BA[3:0]) 중 홀수 비트의 뱅크 어드레스 신호(BA[3, 1])가 입력되는 어드레스 핀을 이용하여 홀수 비트의 뱅크 어드레스 신호(BA[3, 1])와 짝수 비트의 뱅크 어드레스 신호(BA[2, 0])를 입력받아 회로 동작을 수행한다. 즉, 홀수 비트의 뱅크 어드레스 신호(BA[3, 1])가 입력되는 어드레스 핀으로 짝수 비트의 뱅크 어드레스 신호(BA[2, 0])와 홀수 비트의 뱅크 어드레스 신호(BA[3, 1])가 연속적으로 입력되고, 제1 어드레스 래칭부(520)는 이를 다중화하여 래칭한다. 따라서, 반도체 메모리 장치는 노말 동작 모드시 4 개의 뱅크 어드레스 핀을 통해 제0 내지 제3 뱅크 어드레스 신호(BA[3:0])를 입력받고, 테스트 동작 모드시 2 개의 뱅크 어드레스 핀을 통해 제0 내지 제3 뱅크 어드레스 신호(BA[3:0])를 나눠서 입력받는다.
즉, 본 발명의 실시예에 따른 반도체 메모리 장치는 제0 내지 제13 셀 어드르세 신호(A[13:0]) 뿐 아니라 제0 내지 제3 뱅크 어드레스 신호(BA[3:0]) 역시 노말 동작 모드시 보다 적은 개수의 뱅크 어드레스 핀을 사용하는 것이 가능하다.
도 7 의 (B)에서 볼 수 있듯이, 홀수 비트의 뱅크 어드레스 신호(BA[3, 1])로 처음 입력된 '1' 은 내부 클럭 신호(ICLK)의 폴링 에지에 응답하여 짝수 비트의 뱅크 어드레스 신호(BA[2, 0])로 래칭되고, 이후 입력된 '0' 은 홀수 비트의 뱅크 어드레스 신호(BA[3, 1])로 래칭된다.
마지막으로, (C)는 테스트 동작 모드시의 노말 동작 파형이다.
우선, 커맨드 신호(CMD)가 노말 동작 중 액티브 동작을 인에이블 시키기 위한 값(ACT)으로 설정된 이후, 원하는 메모리 셀을 액세스하기 위한 제0 내지 제3 뱅크 어드레스 신호(BA[3:0])와 제0 내지 제13 셀 어드레스 신호(A[13:0])가 입력된다. (C)의 경우는 (B)의 경우와 마찬가지로 홀수 비트의 뱅크 어드레스 신호(BA[3, 1])로 처음 입력된 '0' 은 짝수 비트의 뱅크 어드레스 신호(BA[2, 0])로 래칭되고, 이후 '1' 는 홀수 비트의 뱅크 어드레스 신호(BA[3, 1])로 래칭된다.
결국, 본 발명의 실시예에 따른 반도체 메모리 장치는 테스트 동작 모드시 2 개의 뱅크 어드레스 핀을 이용하여, 기존의 기술에 대응되는 도 3 의 래칭된 뱅크 어드레스 신호(TLBA[3:0])와 동일하게 본 발명의 실시예에 대응하는 도 7 의 래칭된 뱅크 어드레스 신호(TLBA[3:0])를 얻을 수 있다.
도 8 은 도 7 의 파형도의 테스트 동작 모드시의 입출력 결과를 설명하기 위한 표이다.
도 7 및 도 8 에서 볼 수 있듯이, 홀수 비트의 셀 어드레스 신호(A[13, 11, 9, 7, 5, 3, 1])로 입력되는 첫 번째 값은 내부 클럭 신호(ICLK)의 폴링 에지에 응답하여 짝수 비트의 셀 어드레스 신호(A[12, 10, 8, 6, 4, 2, 0])로 래칭되고, 두 번째 값은 내부 클럭 신호(ICLK)에 라이징 에지에 응답하여 홀수 비트의 셀 어드레스 신호(A[13, 11, 9, 7, 5, 3, 1])로 래칭된다. 또한, 홀수 비트의 뱅크 어드레스 신호(BA[3, 1])로 입력되는 첫 번재 값은 내부 클럭 신호(ICLK)의 폴링 에지에 응답하여 짝수 비트의 뱅크 어드레스 신호(BA[2, 0])로 래칭되고, 두 번째 값은 내부 클럭 신호(ICLK)의 라이징 에지에 응답하여 홀수 비트의 뱅크 어드레스 신호(BA[3, 1])로 래칭된다.
도 9 는 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성의 배치 관계를 설명하기 위한 블록도이다.
도 9 를 참조하면, 반도체 메모리 장치는 커맨드 래칭부(910)와, 제1 어드레스 래칭부(920)와, 제2 어드레스 래칭부(930)와, 클럭 패드(940)와, 커맨드 패드(950)와, 제1 및 제2 어드레스 패드(960, 970)를 구비한다.
커맨드 래칭부(910)는 커맨드 패드(950)를 통해 입력되는 커맨드 신호를 제1 내부 클럭 신호(ICLK1)에 응답하여 래칭한다. 그리고, 제1 어드레스 래칭부(920)는 제1 어드레스 패드(960)를 통해 입력되는 뱅크 어드레스 신호를 제2 내부 클럭 신호(ICLK2)에 응답하여 래칭하고 출력(TLBA3:0])한다. 이어서, 제2 어드레스 래칭부(930)는 제2 어드레스 패드(970)를 통해 입력되는 셀 어드레스 신호를 제3 내부 클럭 신호(ICLK3)에 응답하여 래칭하고 출력(TLA[13:0])한다. 여기서, 제1 내지 제3 내부 클럭 신호(ICLK1, ICLK2, ICLK3)은 클럭 패드(940)를 통해 입력되는 외부 클럭 신호를 소오스로한 클럭 신호로써, 전달되는 거리에 따라 이름을 다르게 정의하였다. 따라서, 제1 내지 제3 클럭 신호(ICLK1, ICLK2, ICLK3)는 각각 서로 다른 전송 라인을 통해 해당 래칭부로 전달된다고 할 수 있다.
한편, 도면에서 볼 수 있듯이 제1 어드레스 래칭부(920)는 제1 어드레스 패드(960)가 배치되는 영역에 대응하는 영역(이하, '제1 영역'이라 칭함)에 배치되고, 제2 어드레스 래칭부(930)는 제2 어드레스 패드(970)가 배치되는 영역(이하, '제2 영역'이라 칭함)에 대응하는 영역에 배치된다. 특히, 제1 어드레스 래칭부(920)는 제1 영역 중 제1 어드레스 패드(960)의 중앙에 대응하여 배치되고, 제2 어드레스 래칭부(930)는 제2 영역 중 제2 어드레스 패드(970)의 중앙에 대응하여 배치된다.
본 발명의 실시예에 따른 반도체 메모리 장치는 이러한 배치를 통해 제1 어드레스 패드(960)를 통해 입력되는 뱅크 어드레스 신호와 제2 내부 클럭 신호(ICLK2)의 tIS/tIH 파라미터를 향상시켜줄 수 있으며, 마찬가지로, 제2 어드레스 패드(970)를 통해 입력되는 셀 어드레스 신호와 제3 내부 클럭 신호(ICLK3)의 tIS/tIH 파라미터를 향상시켜줄 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 테스트 동작 모드에서 사용하는 핀의 개수를 줄여 테스트 시간 및 비용을 줄여주는 것이 가능하고, 이를 통해 반도체 메모리 장치의 경쟁력을 높여주는 것이 가능하다. 또한, 패드를 통해 입력된 신호와 내부 클럭 신호와의 파라미터를 향상시켜 줌으로써, 반도체 메모리 장치의 성능을 향상시켜 줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
510 : 모드 제어부
520 : 제1 어드레스 래칭부
530 : 제2 어드레스 래칭부
540 : 커맨드 래칭부
55; : 커맨드 디코딩부
560 : 모드 설정부
570 : 어드레스 디코딩부

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 노말 동작 모드시 예정된 개수의 뱅크 어드레스를 입력받아 래칭하고, 테스트 동작 모드시 예정된 개수보다 적은 개수의 어드레스 핀으로 상기 뱅크 어드레스를 순차적으로 입력받아 래칭하기 위한 제1 어드레스 래칭부;
    상기 노말 동작 모드시 예정된 개수의 셀 어드레스를 입력받아 래칭하고, 상기 테스트 동작 모드시 예정된 개수보다 적은 개수의 어드레스 핀으로 상기 셀 어드레스를 입력받아 래칭하기 위한 제2 어드레스 래칭부;
    상기 테스트 동작 모드시 상기 제1 어드레스 래칭부의 출력 신호를 리셋시키고, 상기 출력 신호에 응답하여 상기 제1 및 제2 어드레스 래칭부의 상기 노말 동작 모드와 상기 테스트 동작 모드를 제어하기 위한 모드 제어부; 및
    상기 노말 동작 모드와 상기 테스트 동작 모드시 상기 제1 및 제2 어드레스 래칭부의 출력 신호에 응답하여 예정된 동작을 수행하는 동작 수행부
    를 구비하는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 동작 수행부는 상기 제2 어드레스 래칭부의 출력신호를 디코딩하기 위한 디코딩부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제1 어드레스 래칭부는,
    상기 테스트 동작 모드시 상기 뱅크 어드레스를 순차적으로 입력받아 래칭하기 위한 다수의 래칭부; 및
    상기 다수의 래칭부로 상기 뱅크 어드레스를 순차적으로 전달하기 위한 다중화부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 다수의 래칭부 중 적어도 하나는 상기 테스트 동작의 초기 구간에 리셋되어 예정된 초기 값을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 모드 제어부는 상기 제1 어드레스 래칭부의 출력 신호에 응답하여 상기 테스트 동작 모드를 진입하기 위한 테스트 진입 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 다중화부는 상기 테스트 진입 신호에 응답하여 다중화 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020110139492A 2011-12-21 2011-12-21 반도체 메모리 장치 및 그 동작 방법 KR101907072B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110139492A KR101907072B1 (ko) 2011-12-21 2011-12-21 반도체 메모리 장치 및 그 동작 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110139492A KR101907072B1 (ko) 2011-12-21 2011-12-21 반도체 메모리 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20130071975A KR20130071975A (ko) 2013-07-01
KR101907072B1 true KR101907072B1 (ko) 2018-10-12

Family

ID=48986838

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110139492A KR101907072B1 (ko) 2011-12-21 2011-12-21 반도체 메모리 장치 및 그 동작 방법

Country Status (1)

Country Link
KR (1) KR101907072B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102156284B1 (ko) 2013-11-27 2020-09-15 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 모듈

Also Published As

Publication number Publication date
KR20130071975A (ko) 2013-07-01

Similar Documents

Publication Publication Date Title
US6671787B2 (en) Semiconductor memory device and method of controlling the same
US8055930B2 (en) Internal clock signal generating circuits including frequency division and phase control and related methods, systems, and devices
US7499364B2 (en) Multi-port semiconductor memory device and signal input/output method therefor
JP4632114B2 (ja) 半導体集積回路装置
US7516384B2 (en) Semiconductor memory testing device and test method using the same
US8321779B2 (en) Semiconductor device and method for operating the same
US9959935B2 (en) Input-output circuit for supporting multiple-input shift register (MISR) function and memory device including the same
CN109584944B (zh) 支持多输入移位寄存器功能的输入输出电路及存储器件
US11056171B1 (en) Apparatuses and methods for wide clock frequency range command paths
US7047461B2 (en) Semiconductor integrated circuit device with test data output nodes for parallel test results output
US8456931B2 (en) Data transmission device
US20100124129A1 (en) Data writing apparatus and method for semiconductor integrated circuit
US8050135B2 (en) Semiconductor memory device
US8040740B2 (en) Semiconductor device with output buffer control circuit for sequentially selecting latched data
US7123542B2 (en) Memory having internal column counter for compression test mode
KR101907072B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US7948912B2 (en) Semiconductor integrated circuit with test mode
US20060092754A1 (en) Semiconductor memory device with reduced number of pads
US9230686B2 (en) Semiconductor device having roll call circuit
CN114187953A (zh) 使用具有相互不同频率的时钟信号的测试电路
US20090303806A1 (en) Synchronous semiconductor memory device
KR20170116918A (ko) 다중-입력 쉬프트 레지스터 기능을 지원하는 입출력 회로 및 이를 포함하는 메모리 장치
US6504767B1 (en) Double data rate memory device having output data path with different number of latches
US8386858B2 (en) Semiconductor memory device
KR101133686B1 (ko) 반도체 장치와 그의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant