KR101133686B1 - 반도체 장치와 그의 동작 방법 - Google Patents

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Abstract

버스트 랭스(Burst Lenth, BL)에 따라 인가되는 다수의 직렬 입력 데이터를 정렬하여 병렬 출력 데이터로 출력하는 반도체 장치에 관한 것으로, 직렬 입력 데이터를 데이터 스트로브 신호에 응답하여 정렬하기 위한 데이터 정렬 수단, 쓰기 동작시 제1 및 제2 버스트 랭스 정보에 대응하는 시점에 활성화되는 제1 및 제2 동기화 펄스 신호에 응답하여 상기 데이터 정렬 수단의 출력 신호를 래칭하기 위한 데이터 래칭 수단, 및 상기 데이터 래칭 수단의 출력 신호를 상기 버스트 랭스 정보에 대응하는 데이터 입력 스트로브 신호에 응답하여 다수의 글로벌 데이터 라인으로 출력하기 위한 데이터 출력 수단를 구비하는 반도체 장치를 제공한다.

Description

반도체 장치와 그의 동작 방법{SEMICONDUCTOR DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 버스트 랭스(Burst Lenth, BL)에 따라 인가되는 다수의 직렬 입력 데이터를 정렬하여 병렬 출력 데이터로 출력하는 반도체 장치에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 데이터를 저장하기 위한 수천 만개 이상의 메모리 셀(memory cell)을 구비하고 있으며, 예컨대 중앙 처리 장치에서 요구하는 명령에 따라 데이터를 저장하거나 데이터를 출력한다. 즉, 중앙 처리 장치에서 쓰기 동작을 요구하는 경우 중앙 처리 장치로부터 입력되는 어드레스에 대응하는 메모리 셀에 데이터를 저장하고, 읽기 동작을 요구하는 경우 중앙 처리 장치로부터 입력되는 어드레스에 대응하는 메모리 셀에 저장된 데이터를 출력한다. 다시 말하면, 쓰기 동작시 데이터 패드(data pad)를 통해 입력되는 데이터는 데이터 입력 경로를 거쳐 메모리 셀로 입력되고, 읽기 동작시 메모리 셀에 저장된 데이터는 데이터 출력 경로를 거쳐 데이터 패드를 통해 외부로 출력된다.
한편, 요즈음 반도체 메모리 장치는 고속화, 대용량화 추세로 발전하고 있으며, 이에 따라 하나의 데이터 패드를 통해 연속적으로 입력되는 데이터의 개수는 늘어나고 있다. 여기서, 연속적으로 입력되는 데이터 즉, 직렬 입력 데이터의 개수를 일반적으로 버스트 랭스(Burst Lenth, BL)라고 정의한다. 다시 말하면, 버스트 랭스가 4 인 경우 직렬 입력 데이터의 개수는 4 개가 되며, 버스트 랭스가 8 인 경우 직렬 입력 데이터의 개수는 8 개가 된다. 버스트 랭스에 따라 입력되는 직렬 입력 데이터는 정렬 동작을 통해 병렬 출력 데이터로 변형되고, 이는 반도체 장치의 내부 글로벌 데이터 라인인 다수의 글로벌 입출력 라인(Global Input Output line, GIO)으로 출력된다. 따라서, 반도체 장치 내부에는 이러한 정렬 동작을 수행하기 위한 회로가 구비한다.
도 1 은 기존의 반도체 장치의 일부 구성을 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 장치는 데이터 정렬부(110)와, 데이터 다중화부(120), 및 데이터 출력부(130)를 구비한다.
데이터 정렬부(110)는 직렬 입력 데이터(DAT_IN)를 라이징 데이터 스트로브 신호(DQS_R)와 폴링 데이터 스트로브 신호(DQS_F)에 응답하여 정렬하고, 동기화 펄스 신호(SYC_PUL)에 응답하여 제0 내지 제3 라이징 정렬 데이터(ALGN_R<0:3>)와 제0 내지 제3 폴링 정렬 데이터(ALGN_F<0:3>)를 출력한다.
데이터 다중화부(120)는 제0 내지 제3 라이징 정렬 데이터(ALGN_R<0:3>)와 제0 내지 제3 폴링 정렬 데이터(ALGN_F<0:3>)를 버스트 랭스 정보(INF_BL)에 따라 선택되는 출력 경로로 출력한다. 다시 말하면, 버스트 랭스가 8 인 경우 제0 내지 제3 라이징 정렬 데이터(ALGN_R<0:3>)와 제0 내지 제3 폴링 정렬 데이터(ALGN_F<0:3>)는 데이터 출력부(130)를 통해 각각 제0 내지 제7 글로벌 입출력 라인(GIO<0:7>)으로 전달된다. 그리고, 버스트 랭스가 4 인 경우 제0 및 제1 라이징 정렬 데이터(ALGN_R<0:1>)와 제0 및 제1 폴링 정렬 데이터(ALGN_F<0:1>)는 데이터 출력부(130)를 통해 제0 내지 제3 글로벌 입출력 라인(GIO<0:3>)로 전달된다. 이때, 나머지 글로벌 입출력 라인인 제4 내지 제7 글로벌 입출력 라인(GIO<4:7>)에는 제0 내지 제3 글로벌 입출력 라인(GIO<0:3>)과 동일한 제0 및 제1 라이징 정렬 데이터(ALGN_R<0:1>)와 제0 및 제1 폴링 정렬 데이터(ALGN_F<0:1>)가 전달되는데 이는 스펙(SPEC.)으로 정해진 동작이다.
한편, 데이터 출력부(130)는 데이터 다중화부(120)의 출력 신호를 데이터 입력 스트로브 신호(DIN_STBP)에 동기화시켜 제0 내지 제7 글로벌 입출력 라인(GIO<0:7>)으로 출력한다.
도 2 는 도 1 의 데이터 정렬부(110)를 설명하기 위한 블록도이다.
도 2 를 참조하면, 데이터 정렬부(110)는 제1 내지 제11 동기화부(210R, 220R, 230R, 240R, 250R, 260R, 210F, 220F, 230F, 240F, 250F)를 구비한다.
제1 동기화부(210R)는 직렬 입력 데이터(DAT_IN)를 라이징 스트로브 신호(DQS_R)에 동기화시켜 출력하고, 제2 동기화부(220R)는 제1 동기화부(210R)의 출력 신호를 폴링 스트로브 신호(DQS_F)에 동기화시켜 제3 라이징 정렬 데이터(ALGN_R<3>)로 출력하고, 제3 동기화부(230R)는 제3 라이징 정렬 데이터(ALGN_R<3>)를 라이징 스트로브 신호(DQS_R)에 동기화시켜 출력하고, 제4 동기화부(240R)는 제3 동기화부(230R)의 출력 신호를 폴링 스트로브 신호(DQS_F)에 동기화시켜 제2 라이징 정렬 데이터(ALGN_R<2>)로 출력하고, 제5 동기화부(250R)는 제2 라이징 정렬 데이터(ALGN_R<2>)를 동기화 펄스 신호(SYC_PUL)에 동기화시켜 제0 라이징 정렬 데이터(ALGN_R<0>)로 출력하며, 제6 동기화부(260R)는 제3 라이징 정렬 데이터(ALGN_R<3>)를 동기화 펄스 신호(SYC_PUL)에 동기화시켜 제1 라이징 정렬 데이터(ALGN_R<1>)로 출력한다.
이어서, 제7 동기화부(210F)는 직렬 입력 데이터(DAT_IN)를 폴링 스트로브 신호(DQS_F)에 동기화시켜 제3 폴링 정렬 데이터(ALGN_F<3>)로 출력하고, 제8 동기화부(220F)는 제3 폴링 정렬 데이터(ALGN_R<3>)를 라이징 스트로브 신호(DQS_R)에 동기화시켜 출력하고, 제9 동기화부(230F)는 제8 동기화부(220F)의 출력 신호를 폴링 스트로브 신호(DQS_F)에 동기화시켜 제2 폴링 정렬 데이터(ALGN_F<2>)로 출력하고, 제10 동기화부(240F)는 제2 폴링 정렬 데이터(ALGN_F<2>)를 동기화 펄스 신호(SYC_PUL)에 동기화시켜 제0 폴링 정렬 데이터(ALGN_F<0>)로 출력하며, 제11 동기화부(250F)는 제3 폴링 정렬 데이터(ALGN_F<3>)를 동기화 펄스 신호(SYC_PUL)에 동기화시켜 제1 폴링 정렬 데이터(ALGN_F<1>)로 출력한다.
도 3 은 도 2 의 데이터 정렬부(110)의 동작 파형을 설명하기 위한 파형도이다. 설명의 편의를 위하여 버스트 랭스 8 인 경우를 일례로 하였다.
도 2 와 도 3 을 참조하면, 직렬 입력 데이터(DAT_IN)의 첫 번째 데이터인 0 입력 데이터는 라이징 스트로브 신호(DQS_R)에 응답하여 제1 동기화부(210R)에서 출력된다. 이어서, 제2 동기화부(220R)와 제7 동기화부(210F)는 폴링 스트로브 신호(DQS_F)에 응답하여 0 입력 데이터와 이후 입력된 1 입력 데이터를 각각 출력한다. 즉, 제3 라이징 정렬 데이터(ALGN_R<3>)는 0 입력 데이터가 되고, 제3 폴링 정렬 데이터(ALGN_F<3>)는 1 입력 데이터가 된다.
이후에 인가되는 2 입력 데이터와 3 입력 데이터도 위와 같은 동작을 통해 제3 라이징 정렬 데이터(ALGN_R<3>)와 제3 폴링 정렬 데이터(ALGN_F<3>)가 된다. 이때, 제3 라이징 정렬 데이터(ALGN_R<3>)에 있던 0 입력 데이터는 제3 동기화부(230R)와 제4 동기화부(240R)를 거쳐 제2 라이징 정렬 데이터(ALGN_R<2>)가 되고, 제3 폴링 정렬 데이터(ALGN_F<3>)에 있던 1 입력 데이터는 제8 동기화부(220F)와 제9 동기화부(230F)를 거쳐 제2 폴링 정렬 데이터(ALGN_F<2>)가 된다.
이어서, 동기화 펄스 신호(SYC_PUL)가 활성화되고, 이에 따라 제2 라이징 정렬 데이터(ALGN_R<2>)와 제2 폴링 정렬 데이터(ALGN_F<2>)와 제3 라이징 정렬 데이터(ALGN_R<3>)와 제3 폴링 정렬 데이터(ALGN_F<3>)는 각각 제0 라이징 정렬 데이터(ALGN_R<0>)와 제0 폴링 정렬 데이터(ALGN_F<0>)와 제1 라이징 정렬 데이터(ALGN_R<1>)와 제1 폴링 정렬 데이터(ALGN_F<1>)로 출력된다. 즉, 제5 동기화부(250R)는 동기화 펄스 신호(SYC_PUL)에 응답하여 0 입력 데이터를 제0 라이징 정렬 데이터(ALGN_R<0>)로 출력하고, 제6 동기화부(260R)는 동기화 펄스 신호(SYC_PUL)에 응답하여 2 입력 데이터를 제1 라이징 정렬 데이터(ALGN_R<1>)로 출력한다. 그리고, 제10 동기화부(240F)는 1 입력 데이터를 제0 폴링 정렬 데이터(ALGN_F<0>)로 출력하고, 제11 동기화부(250F)는 3 입력 데이터를 제1 폴링 정렬 데이터(ALGN_F<1>)로 출력한다.
이후, 4, 5, 6, 7 입력 데이터가 연속적으로 더 입력되고, 위와 같은 동작을 통해 정렬된다. 이때 데이터 다중화부(120)는 제0 라이징 정렬 데이터(ALGN_R<0>)와 제0 폴링 정렬 데이터(ALGN_F<0>)와 제1 라이징 정렬 데이터(ALGN_R<1>)와 제1 폴링 정렬 데이터(ALGN_F<1>)인 0, 1, 2, 3 입력 데이터와 제2 라이징 정렬 데이터(ALGN_R<2>)와 제2 폴링 정렬 데이터(ALGN_F<2>)와 제3 라이징 정렬 데이터(ALGN_F<3>)와 제3 폴링 정렬 데이터(ALGN_F<3>)인 4, 5, 6, 7 입력 데이터 각각을 데이터 다중화부(120)로 출력한다.
다시 도 1 을 참조하면, 이렇게 정렬된 제0 내지 제3 라이징 정렬 데이터(ALGN_R<0:3>)와 제0 내지 제3 폴링 정렬 데이터(ALGN_F<0:3>)는 데이터 다중화부(120)로 입력되며, 데이터 다중화부(120)는 버스트 랭스 정보(INF_BL)에 따라 제0 내지 제3 라이징 정렬 데이터(ALGN_R<0:3>)와 제0 내지 제3 폴링 정렬 데이터(ALGN_F<0:3>) 각각을 해당하는 출력단으로 출력한다. 이어서, 데이터 출력부(130)는 데이터 입력 스트로브 신호(DIN_STBP)에 응답하여 각각의 입력신호를 제0 내지 제7 글로벌 입출력 라인(GIO<0:7>)으로 출력한다. 즉, 직렬로 입력된 0, 1, 2, 3, 4, 5, 6, 7 입력 데이터는 제0 내지 제7 출력 데이터(DAT_OUT<0:7>)로 출력된다.
만약, 버스트 랭스가 4 인 경우라면, 데이터 다중화부(120)는 제0 및 제1 라이징 정렬 데이터(ALGN_R<0:1>)와 제0 및 제1 폴링 정렬 데이터(ALGN_F<0:1>)를 제0 내지 제3 글로벌 입출력 라인(GIO<0:3>)에 대응하는 데이터 출력부(130)로 출력하고, 또한 나머지 글로벌 입출력 라인인 제4 내지 제7 글로벌 입출력 라인(GIO<4:7>)에 대응하는 데이터 출력부(130)로 출력한다. 따라서, 제0 내지 제3 글로벌 입출력 라인(GIO<0:3>)과 제4 내지 제7 글로벌 입출력 라인(GIO<4:7>)은 서로 동일한 제0 및 제1 라이징 정렬 데이터(ALGN_R<0:1>)와 제0 및 제1 폴링 정렬 데이터(ALGN_F<0:1>)를 출력한다.
한편, 국제표준화 기구인 합동 전자장치 엔지니어링 협의회(Joint Electron Device Engineering Council, JEDEC)에서는 반도체 장치의 동작에 관하여 다양한 규격을 정하고 있다. 그중에는 tDQSS 라는 것이 있다. tDQSS 는 라이징 데이터 스트로브 신호(DQS_R)와 폴링 데이터 스트로브 신호(DQS_F)의 소스 신호인 데이터 스트로브 신호와 외부 클럭 신호에 발생할 수 있는 마진을 정의한 것으로, 외부 클럭 신호에 대응하는 1tCK 의 ±0.25tCK 로 정의된다.
다시 도 3 을 참조하면, 데이터 입력 스트로브 신호(DIN_STBP)는 제2 및 제3 라이징/폴링 정렬 데이터(ALGN_R<2:3>, ALGN_F<2:3>)를 동기화시킨다. 이때, 데이터 입력 스트로브 신호(DIN_STBP)가 활성화될 수 있는 시점은 이상적으로 1tCK 가 된다. 하지만, tDQSS 를 고려한 경우 데이터 입력 스트로브 신호(DIN_STBP)가 활성화될 수 있는 구간은 0.5tCK 가 된다. 요즈음 반도체 장치의 동작 주파수가 높아지는 상황에서 외부 클럭 신호의 1tCK 에 대응하는 주기는 점점 작아지고 있으며, 이는 데이터 입력 스트로브 신호(DIN_STBP)가 활성화될 수 있는 구간이 점점 작아짐을 의미한다. 또한, 제0 내지 제3 라이징 정렬 데이터(ALGN_R<0:3>)와 제0 내지 제3 폴링 정렬 데이터(ALGN_F<0:3>)는 데이터 다중화부(120)를 거치게 되는데 이는 데이터 입력 스트로브 신호(DIN_STBP)의 마진을 더욱 열악하게 하는 요인으로 작용한다. 이러한 데이터 입력 스트로브 신호(DIN_STBP)의 마진 부족 현상은 정렬된 데이터를 제대로 인지하지 못하는 문제가 발생하며, 이는 반도체 장치의 신뢰성을 낮추는 결과를 초래한다.
도 4 는 도 1 의 데이터 출력부(130)를 설명하기 위한 회로도로서, 제0 내지 제3 라이징 정렬 데이터(ALGN_R<0:3>)와 제0 내지 제3 폴링 정렬 데이터(ALGN_F<0:3>) 중 제0 라이징 정렬 데이터(ALGN_R<0>)에 대응하는 회로를 대표로 설명하기로 한다.
도 4 에는 제0 라이징 정렬 데이터(ALGN_R<0>)를 래칭하기 위한 크로스 커플 연결된 래치 타입의 증폭부(410)와, 크로스 커플 연결된 래치 타입의 증폭부(410)의 출력 신호(OUT, OUTB)를 입력받아 제0 글로벌 입출력 라인(GIO<0>)을 구동하기 위한 구동부(420)가 도시되어 있다.
일반적으로, 크로스 커플 연결된 래치 타입의 증폭부(410)는 면적을 많이 차지하게 된다. 하지만, 기존의 구성의 경우 데이터 입력 스트로브 신호(DIN_STBP)의 마진이 작기 때문에 제0 라이징 정렬 데이터(ALGN_R<0>)의 에지(edge)를 래칭할 수 있는 크로스 커플 연결된 래치 타입의 증폭부(410)를 불가피하게 사용해야 하며, 면적을 많이 차지하는 크로스 커플 연결된 래치 타입의 증폭부(410)는 설계시 부담으로 작용한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 버스트 랭스에 대응하는 다수의 동기화 펄스 신호로 다수의 정렬 데이터를 래칭할 수 있는 반도체 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 정렬된 데이터를 버스트 랭스에 따라 다중화하기 위한 회로를 제거한 반도체 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 다수의 글로벌 데이터 라인을 구동하기 위한 회로의 구성을 단순화할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치는, 직렬 입력 데이터를 데이터 스트로브 신호에 응답하여 정렬하기 위한 데이터 정렬 수단; 쓰기 동작시 제1 및 제2 버스트 랭스 정보에 대응하는 시점에 활성화되는 제1 및 제2 동기화 펄스 신호에 응답하여 상기 데이터 정렬 수단의 출력 신호를 래칭하기 위한 데이터 래칭 수단; 및 상기 데이터 래칭 수단의 출력 신호를 상기 버스트 랭스 정보에 대응하는 데이터 입력 스트로브 신호에 응답하여 다수의 글로벌 데이터 라인으로 출력하기 위한 데이터 출력 수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 장치의 동작 방법은, 데이터 스트로브 신호에 응답하여 정렬된 다수의 정렬 데이터를 데이터 입력 스트로브 신호에 응답하여 다수의 글로벌 데이터 라인으로 출력하는 반도체 장치의 동작 방법에 있어서, 제1 버스트 랭스에 대응하는 상기 데이터 입력 스트로브 신호가 활성화되기 이전에 제1 및 제2 동기화 펄스 신호를 예정된 동일한 시점에 활성화시켜 상기 다수의 정렬 데이터를 래칭하는 단계; 및 제2 버스트 랭스에 대응하는 상기 데이터 입력 스트로브 신호가 활성화되기 이전에 제1 및 제2 동기화 펄스 신호를 예정된 시점에 순차적으로 활성화시켜 상기 다수의 정렬 데이터를 래칭하는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 장치는, 직렬 입력 데이터를 데이터 스트로브 신호에 응답하여 정렬하기 위한 데이터 정렬 수단; 및 쓰기 동작시 제1 및 제2 버스트 랭스 정보에 대응하는 시점에 활성화되는 제1 및 제2 동기화 펄스 신호에 응답하여 상기 데이터 정렬 수단의 출력 신호를 래칭하고, 래칭된 데이터를 데이터 입력 스트로브 신호에 응답하여 다수의 글로벌 데이터 라인으로 출력하기 위한 데이터 래칭 출력 수단을 구비한다.
본 발명의 실시 예에 따른 반도체 장치는 버스트 랭스에 대응하는 다수의 동기화 펄스 신호로 다수의 정렬 데이터를 래칭함으로써, 다수의 정렬 데이터와 데이터 입력 스트로브 신호와의 마진을 개선할 수 있다. 또한, 정렬된 데이터를 버스트 랭스에 따라 다중화하기 위한 회로를 제거해 줌으로써, 다수의 정렬 데이터와 데이터 입력 스트로브 신호의 마진을 더욱 개선할 수 있다. 또한, 다수의 글로벌 데이터 라인을 구동하기 위한 회로의 구성을 단순화하여 회로가 차지하는 면적을 최소화하는 것이 가능하다.
본 발명은 직렬 입력 데이터를 정렬한 다수의 정렬 데이터와 데이터 입력 스트로브 신호 사이의 마진을 개선함으로써, 직렬 입력 데이터를 병렬 출력 데이터로 안정적으로 출력할 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 정렬된 데이터를 다중화하기 위한 회로를 제거하여 회로의 면적을 최소화하는 것이 가능하며, 이어서 스펙에 위배되지 않는 범위에서 데이터 입력 스트로브 신호의 마진을 더욱 확보할 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 회로가 차지하는 면적을 줄여 줌으로써, 넷 다이(net die)의 개수를 늘려줄 수 있는 효과를 얻을 수 있다.
도 1 은 기존의 반도체 장치의 일부 구성을 설명하기 위한 블록도.
도 2 는 도 1 의 데이터 정렬부(110)를 설명하기 위한 블록도.
도 3 은 도 2 의 데이터 정렬부(110)의 동작 파형을 설명하기 위한 파형도.
도 4 는 도 1 의 데이터 출력부(130)를 설명하기 위한 회로도.
도 5 는 본 발명의 실시 예에 따른 반도체 장치의 일부 구성을 설명하기 위한 블록도.
도 6 은 도 5 의 데이터 정렬부(510)를 설명하기 위한 블록도.
도 7 은 도 5 의 데이터 래칭부(520)를 설명하기 위한 회로도.
도 8 은 도 5 의 데이터 출력부(530)를 설명하기 위한 회로도.
도 9 은 본 발명의 실시 예에 따른 반도체 장치의 회로 동작을 설명하기 위한 타이밍도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 5 는 본 발명의 실시 예에 따른 반도체 장치의 일부 구성을 설명하기 위한 블록도이다.
도 5 를 참조하면, 반도체 장치는 데이터 정렬부(510)와, 데이터 래칭부(520), 및 데이터 출력부(530)를 구비한다.
데이터 정렬부(510)는 직렬 입력 데이터(DAT)IN)를 라이징 데이터 스트로브 신호(DQS_R)와 폴링 데이터 스트로브 신호(DQS_F)에 응답하여 정렬하고, 이를 제0 내지 제3 라이징 정렬 데이터(ALGN_R<0:3>)와 제0 내지 제3 폴링 정렬 데이터(ALGN_F<0:3>)로 출력한다. 여기서, 라이징 데이터 스트로브 신호(DQS_R)와 폴링 데이터 스트로브 신호(DQS_F)는 중앙 처리 장치에서 전달되는 데이터 스트로브 신호(도시되지 않음)를 버퍼링하여 생성되는 신호이다.
데이터 래칭부(520)는 쓰기 동작시 버스트 랭스 정보에 대응하는 시점에 활성화되는 제1 동기화 펄스 신호(SYC_PUL1)와 제2 동기화 펄스 신호(SYC_PUL2)에 응답하여 제0 내지 제3 라이징 정렬 데이터(ALGN_R<0:3>)와 제0 내지 제3 폴링 정렬 데이터(ALGN_F<0:3>)를 래칭하여 제0 내지 제3 라이징 래칭 데이터(LAT_R<0:3>)와 제0 내지 제3 폴링 래칭 데이터(LAT_F<0:3>)를 출력한다.여기서, 제1 동기화 펄스 신호(SYC_PUL1)와 제2 동기화 펄스 신호(SYC_PUL2)는 쓰기 동작시 버스트 랭스 정보에 대응하는 시점에 외부 클럭 신호(도시 되지 않음)에 의하여 활성화되는 신호이다.
데이터 출력부(530)는 데이터 래칭부(520)에서 출력되는 제0 내지 제3 라이징 래칭 데이터(LAT_R<0:3>)와 제0 내지 제3 폴링 래칭 데이터(LAT_F<0:3>)를 데이터 입력 스트로브 신호(DIN_STBP)에 응답하여 제0 내지 제7 글로벌 입출력 라인(GIO<0:7>)으로 출력한다. 여기서, 데이터 입력 스트로브 신호(DIN_STBP)는 쓰기 동작시 버스트 랭스 정보에 대응하는 시점에 외부 클럭 신호에 의하여 활성화되는 신호이다.
다시 말하면, 본 발명의 실시 예에 따른 데이터 래칭부(520)와 데이터 출력부(530) - 이하, '데이터 래칭 출력부'라 칭함 - 는 쓰기 동작시 제1 동기화 펄스 신호(SYC_PUL1)와 제2 동기화 펄스 신호(SYC_PUL2)에 응답하여 제0 내지 제3 라이징 정렬 데이터(ALGN_R<0:3>)와 제0 내지 제3 폴링 정렬 데이터(ALGN_F<0:3>)를 래칭하고, 이렇게 래칭된 제0 내지 제3 라이징 래칭 데이터(LAT_R<0:3>)와 제0 내지 제3 폴링 래칭 데이터(LAT_F<0:3>)를 데이터 입력 스트로브 신호(DEN_STBP)에 응답하여 제0 내지 제7 글로벌 입출력 라인(GIO<0:7>)으로 출력한다. 이후 자세히 설명하겠지만, 데이터 래칭 출력부의 이러한 동작으로 인하여 기존에 구비되던 다중화 동작을 위한 회로를 제거하는 것이 가능하다.
도 6 은 도 5 의 데이터 정렬부(510)를 설명하기 위한 블록도이다.
도 6 을 참조하면, 데이터 정렬부(510)는 제1 내지 제7 동기화부(610R, 620R, 630R, 640R, 610F, 620F, 630F)를 구비한다. 여기서, 제1 내지 제7 동기화부(610R, 620R, 630R, 640R, 610F, 620F, 630F)는 직렬 입력 데이터(DAT_IN)를 라이징 데이터 스트로브 신호(DQS_R)와 폴링 데이터 스트로브 신호(DQS_F)에 응답하여 쉬프팅하기 위함이다.
제1 동기화부(610R)는 직렬 입력 데이터(DAT_IN)를 라이징 데이터 스트로브 신호(DQS_R)에 동기화시켜 출력하고, 제2 동기화부(620R)는 제1 동기화부(610R)의 출력 신호를 폴링 데이터 스트로브 신호(DQS_F)에 동기화시켜 제1 라이징 정렬 데이터(ALGN_R<1>)로 출력하고, 제3 동기화부(630R)는 제1 라이징 정렬 데이터(ALGN_R<1>)를 라이징 데이터 스트로브 신호(DQS_R)에 동기화시켜 출력하고, 제4 동기화부(640R)는 제3 동기화부(630R)의 출력 신호를 폴링 데이터 스트로브 신호(DQS_F)에 동기화시켜 제0 라이징 정렬 데이터(ALGN_R<0>)로 출력한다.
이어서, 제5 동기화부(610F)는 직렬 입력 데이터(DAT_IN)를 폴링 데이터 스트로브 신호(DQS_F)에 동기화시켜 제1 폴링 정렬 데이터(ALGN_F<1>)로 출력하고, 제6 동기화부(620F)는 제1 폴링 정렬 데이터(ALGN_F<1>)를 라이징 데이터 스트로브 신호(DQS_R)에 동기화시켜 출력하고, 제7 동기화부(630F)는 제6 동기화부(620F)의 출력 신호를 폴링 데이터 스트로브 신호(DQS_F)에 동기화시켜 제0 폴링 정렬 데이터(ALGN_F<0>)로 출력한다.
도 7 은 도 5 의 데이터 래칭부(520)를 설명하기 위한 회로도로서, 설명의 편의를 위하여 제0 라이징 정렬 데이터(ALGN_R<0>)에 대응하는 회로를 대표로 설명하기로 한다.
도 6 을 참조하면, 데이터 래칭부(520)는 제1 동기화 펄스 신호(SYC_PUL1)에 응답하여 제0 라이징 정렬 데이터(ALGN_R<0>)를 래칭하고 이를 제0 라이징 래칭 데이터(LAT_R<0>)로 출력하기 위한 제1 래칭부(710)와, 제2 동기화 펄스 신호(SYC_PUL2)에 응답하여 제0 라이징 정렬 데이터(ALGN_R<0>)를 래칭하고 이를 제2 라이징 래칭 데이터(LAT_R<2>)로 출력하기 위한 제2 래칭부(720)를 구비한다. 이후에 다시 설명하겠지만, 제1 동기화 펄스 신호(SYC_PUL1)와 제2 동기화 펄스 신호(SYC_PUL2)는 버스트 랭스가 4 인 경우 예정된 시점에 동일하게 활성화되고, 버스트 랭스가 8 인 경우 예정된 시점에 순차적으로 활성화된다.
도 8 은 도 5 의 데이터 출력부(530)를 설명하기 위한 회로도로서, 설명의 편의를 위하여 제0 라이징 래칭 데이터(LAT_R<0>)에 대응하는 회로를 대표로 설명하기로 한다.
도 7 을 참조하면, 데이터 출력부(530)는 제0 라이징 래칭 데이터(LAT_R<0>)를 데이터 입력 스트로브 신호(DIN_STBP)에 동기화시켜 제1 및 제2 출력 신호(OUT, OUTB)로 출력하기 위한 동기화부(810)와, 제1 및 제2 출력 신호(OUT, OUTB)에 응답하여 제0 글로벌 입출력 라인(GIO<0>)을 구동하기 위한 구동부(820)를 구비한다. 이후에 다시 설명하겠지만, 본 발명의 실시예에 따른 반도체 메모리 장치는 데이터 입력 스트로브 신호(DIN_STBP)의 마진이 충분하기 때문에 데이터 입력 스트로브 신호(DIN_STBP)의 동기화 동작을 위한 회로가 도 8 과 같이 크기가 작은 동기화부(810)로 구성되는 것이 가능하다. 참고로, 구동부(820)를 제어하기 위한 활성화신호(EN)는 쓰기 동작시 활성화되는 신호이다.
도 9 은 본 발명의 실시 예에 따른 반도체 장치의 회로 동작을 설명하기 위한 타이밍도이다.
도 6 내지 도 9 을 참조하면, 직렬 입력 데이터(DAT_IN)의 첫 번째 데이터인 0 입력 데이터는 라이징 스트로브 신호(DQS_R)에 응답하여 제1 동기화부(610R)에서 출력된다. 이어서, 제2 동기화부(620R)와 제5 동기화부(610F)는 폴링 스트로브 신호(DQS_F)에 응답하여 0 입력 데이터와 이후 입력되는 1 입력 데이터를 각각 출력한다. 즉, 제1 라이징 정렬 데이터(ALGN_R<1>)는 0 입력 데이터가 되고, 제1 폴링 정렬 데이터(ALGN_F<1>)는 1 입력 데이터가 된다.
이후에 인가되는 2 입력 데이터와 3 입력 데이터도 위와 같은 동작을 통해 제1 라이징 정렬 데이터(ALGN_R<1>)와 제1 폴링 정렬 데이터(ALGN_F<1>)가 된다. 이때, 제1 라이징 정렬 데이터(ALGN_R<1>)에 있던 0 입력 데이터는 제3 동기화부(630R)와 제4 동기화부(640R)를 거쳐 제0 라이징 정렬 데이터(ALGN_R<0>)가 되고, 제1 폴링 정렬 데이터(ALGN_F<1>)에 있던 1 입력 데이터는 제6 동기화부(620F)와 제7 동기화부(630F)를 거쳐 제0 폴링 정렬 데이터(ALGN_F<0>)가 된다.
만약, 버스트 랭스가 4 인 경우 제1 동기화 펄스 신호(SYC_PUL1)와 제2 동기화 펄스 신호(SYC_PUL2)는 동일한 시점(①, ②)에 활성화된다. 도 7 을 참조하면, 제1 동기화 펄스 신호(SYC_PUL1)와 제2 동기화 펄스 신호(SYC_PUL2)가 동시에 활성화되는 경우 제0 라이징 정렬 데이터(ALGN_R<0>)는 제0 및 제2 라이징 래칭 데이터(LAT_R<0>, LAT_R<2>)로 출력된다. 제1 라이징 정렬 데이터(ALGN_R<1>)와 제0 및 제1 폴링 정렬 데이터(ALGN_F<0>, ALGN<1>) 역시 마찬가지 동작을 수행한다. 즉, 제0 및 제2 라이징 래칭 데이터(LAT_R<0>, LAT_R<2>)는 0 입력 데이터를 출력하고, 제0 및 제2 폴링 래칭 데이터(LAT_F<0>, LAT_F<2>)는 1 입력 데이터를 출력하고, 제1 및 제3 라이징 래칭 데이터(LAT_R<1>, LAT_R<3>)는 2 입력 데이터를 출력하며, 제1 및 제3 폴링 래칭 데이터(LAT_F<1>, LAT_F<3>)는 3 입력 데이터를 출력한다.
이후, 데이터 출력부(530)는 데이터 래칭부(520)에서 출력되는 제0 내지 제3 라이징 래칭 데이터(LAT_R<0:3>)와 제0 내지 제3 폴링 래칭 데이터(LAT_F<0:3>)를 버스트 랭스 4 에 대응하는 데이터 입력 스트로브 신호(BL4)에 동기화시켜 제0 내지 제7 글로벌 입출력 라인(GIO<0:7>)으로 출력한다. 결국, 본 발명의 실시 예에 따른 반도체 메모리 장치는 스펙에 따른 동작을 수행하는 것이 가능하다.
다음으로, 버스트 랭스가 8 인 경우 0, 1, 2, 3 직렬 입력 데이터가 위와 같은 방법으로 정렬되며, 이때 제1 동기화 펄스 신호(SYC_PUL1)가 예정된 시점(①)에 활성화된다. 다시 도 7 을 참조하면, 제0 라이징 정렬 데이터(ALGN_R<0>)인 0 입력 데이터는 제1 동기화 펄스 신호(SYC_PUL1)에 응답하여 제0 라이징 래칭 데이터(LAT_R<0>)로 출력된다. 마찬가지로 1 입력 데이터는 제0 폴링 래칭 데이터(LAT_F<0>)로 출력되고, 2 입력 데이터는 제1 라이징 래칭 데이터(LAT_R<1>)로 출력되며, 3 입력 데이터는 제1 폴링 래칭 데이터(LAT_F<1>)로 출력된다.
이후, 4, 5, 6, 7 직렬 입력 데이터도 위와 같은 방법으로 정렬되며, 이때 제2 동기화 펄스 신호(SYC_PUL2)가 예정된 시점(③)에 활성화된다. 따라서, 제0 라이징 정렬 데이터(ALGN_R<0>)인 4 입력 데이터는 제2 동기화 펄스 신호(SYC_PUL2)에 응답하여 제2 라이징 래칭 데이터(LAT_R<2>)로 출력된다. 마찬가지로, 5 입력 데이터는 제2 폴링 래칭 데이터(LAT_F<2>)로 출력되고, 6 입력 데이터는 제3 라이징 래칭 데이터(LAT_R<3>)로 출력되며, 7 입력 데이터는 제1 폴링 래칭 데이터(LAT_F<3>)로 출력된다. 즉, 제0 내지 제3 라이징 래칭 데이터(LAT_R<0:3>)는 0, 2, 4, 6 입력 데이터를 출력하고, 제0 내지 제3 폴링 래칭 데이터(LAT_F<0:3>)는 1, 3, 5, 7 입력 데이터를 출력한다.
이후, 데이터 출력부(530)는 데이터 래칭부(520)에서 출력되는 제0 내지 제3 라이징 래칭 데이터(LAT_R<0:3>)와 제0 내지 제3 폴링 래칭 데이터(LAT_F<0:3>)를 버스트 랭스 8 에 대응하는 데이터 입력 스트로브 신호(BL8)에 동기화시켜 제0 내지 제7 글로벌 입출력 라인(GIO<0:7>)으로 출력한다.
본 발명의 실시 예에 따른 반도체 장치는 도 9 에서 볼 수 있듯이, 버스트 랭스 4 에 대응하는 데이터 입력 스트로브 신호(BL4)가 활성화되기 이전에 제1 동기화 펄스 신호(SYC_PUL1)와 제2 동기화 펄스 신호(SYC_PUL2)를 예정된 동일한 시점(①, ②)에 활성화시켜 준다. 따라서, 제0 라이징 정렬 데이터(ALGN_R<0>)와 제0 폴링 정렬 데이터(ALGN_F<0>)와 제1 라이징 정렬 데이터(ALGN_R<1>)와 제1 폴링 정렬 데이터(ALGN_F<1>)는 제1 동기화 펄스 신호(SYC_PUL1)와 제2 동기화 펄스 신호(SYC_PUL2)에 의하여 래칭되며, 이는 데이터 입력 스트로브 신호(BL4)와의 마진을 충분히 확보해 줄 수 있음을 의미한다.
또한, 버스트 랭스 8 에 대응하는 데이터 입력 스트로브 신호(BL8)가 활성화되기 이전에 제1 동기화 펄스 신호(SYC_PUL1, ①)에 응답하여 제0 라이징 정렬 데이터(ALGN_R<0>)와 제0 폴링 정렬 데이터(ALGN_F<0>)와 제1 라이징 정렬 데이터(ALGN_R<1>)와 제1 폴링 정렬 데이터(ALGN_F<1>)를 래칭하고, 제1 동기화 펄스 신호(SYC_PUL1) 이후 순차적으로 활성화되는 제2 동기화 펄스 신호(SYC_PUL2, ②)에 응답하여 제0 라이징 정렬 데이터(ALGN_R<0>)와 제0 폴링 정렬 데이터(ALGN_F<0>)와 제1 라이징 정렬 데이터(ALGN_R<1>)와 제1 폴링 정렬 데이터(ALGN_F<1>)를 래칭한다. 이 역시 데이터 입력 스트로브 신호(BL8)와의 마진을 충분히 확보해 줄 수 있음을 의미한다.
전술한 바와 같이, 본 발명의 실시 예에 따른 반도체 장치는 정렬된 데이터를 래칭하고 이에 따라 데이터 입력 스트로브 신호(DIN_STBP)의 마진을 충분히 확보해 줌으로써, 회로의 안정적인 동작을 보장해 주는 것이 가능하다. 또한, 데이터 입력 스트로브 신호(DIN_STBP)의 이러한 충분한 마진은 데이터 출력부(530)의 회로 구성을 보다 간단하게 설계할 수 있는 기반이 되며, 이는 회로가 차지하는 면적을 줄여주어 넷 다이를 늘려주는 것이 가능하다. 또한, 기존의 회로 구성의 경우 다중화 동작을 위한 회로에 의하여 데이터 입력 스트로브 신호(DIN_STBP)의 마진이 더욱 줄어들었지만, 본 발명의 실시 예에서는 기존의 다중화 동작을 위한 회로를 제거하는 것이 가능하고 래칭 동작을 통해 스펙에 의한 동작을 충실히 수행하기 때문에, 데이터 입력 스트로브 신호(DIN_STBP)의 마진이 늘어나게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
510 : 데이터 정렬부
520 : 데이터 래칭부
530 : 데이터 출력부

Claims (11)

  1. 직렬 입력 데이터를 데이터 스트로브 신호에 응답하여 정렬하기 위한 데이터 정렬 수단;
    쓰기 동작시 제1 및 제2 버스트 랭스 정보에 대응하는 시점에 활성화되는 제1 및 제2 동기화 펄스 신호에 응답하여 상기 데이터 정렬 수단의 출력 신호를 래칭하기 위한 데이터 래칭 수단; 및
    상기 데이터 래칭 수단의 출력 신호를 상기 버스트 랭스 정보에 대응하는 데이터 입력 스트로브 신호에 응답하여 다수의 글로벌 데이터 라인으로 출력하기 위한 데이터 출력 수단
    를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 동기화 펄스 신호는 상기 제1 버스트 랭스 정보에 응답하여 예정된 시점에 동일하게 활성화되고, 상기 제2 버스트 랭스 정보에 응답하여 예정된 시점에 순차적으로 활성화되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 데이터 정렬 수단은,
    상기 직렬 입력 데이터를 상기 데이터 스트로브 신호에 동기화시켜 쉬프팅 하기 위한 다수의 동기화부를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 데이터 래칭 수단은,
    상기 제1 동기화 펄스 신호에 응답하여 상기 데이터 정렬 수단의 출력 신호를 래칭하기 위한 제1 래칭부; 및
    상기 제2 동기화 펄스 신호에 응답하여 상기 데이터 정렬 수단의 출력신호를 래칭하기 위한 제2 래칭부를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 데이터 출력 수단은,
    상기 데이터 래칭 수단의 출력 신호를 상기 데이터 입력 스트로브 신호에 동기화시켜 출력하기 위한 동기화부; 및
    상기 동기화부의 출력 신호에 응답하여 상기 다수의 글로벌 데이터 라인을 구동하기 위한 구동부를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 데이터 스트로브 신호에 응답하여 정렬된 다수의 정렬 데이터를 데이터 입력 스트로브 신호에 응답하여 다수의 글로벌 데이터 라인으로 출력하는 반도체 장치의 동작 방법에 있어서,
    제1 버스트 랭스에 대응하는 상기 데이터 입력 스트로브 신호가 활성화되기 이전에 제1 및 제2 동기화 펄스 신호를 예정된 동일한 시점에 활성화시켜 상기 다수의 정렬 데이터를 래칭하는 단계; 및
    제2 버스트 랭스에 대응하는 상기 데이터 입력 스트로브 신호가 활성화되기 이전에 제1 및 제2 동기화 펄스 신호를 예정된 시점에 순차적으로 활성화시켜 상기 다수의 정렬 데이터를 래칭하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  7. 제6항에 있어서,
    상기 다수의 정렬 데이터를 래칭하는 단계의 출력 신호를 상기 데이터 입력 스트로브 신호에 응답하여 상기 다수의 글로벌 데이터 라인으로 출력하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  8. 제6항에 있어서,
    상기 다수의 글로벌 데이터 라인은 제1 글로벌 데이터 라인 그룹과 제2 글로벌 데이터 라인 그룹으로 나뉘며,
    상기 제1 버스트 랭스에 대응하여 상기 제1 글로벌 데이터 라인 그룹과 상기 제2 글로벌 데이터 라인 그룹에는 서로 동일한 입력 데이터가 전달되고, 상기 제2 버스트 랭스에 대응하여 상기 제1 글로벌 데이터 라인 그룹과 상기 제2 글로벌 데이터 라인 그룹에는 서로 다른 입력 데이터가 전달되는 것을 특징으로 하는 반도체 장치의 동작 방법.
  9. 직렬 입력 데이터를 데이터 스트로브 신호에 응답하여 정렬하기 위한 데이터 정렬 수단; 및
    쓰기 동작시 제1 및 제2 버스트 랭스 정보에 대응하는 시점에 활성화되는 제1 및 제2 동기화 펄스 신호에 응답하여 상기 데이터 정렬 수단의 출력 신호를 래칭하고, 래칭된 데이터를 데이터 입력 스트로브 신호에 응답하여 다수의 글로벌 데이터 라인으로 출력하기 위한 데이터 래칭 출력 수단
    를 구비하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 및 제2 동기화 펄스 신호는 상기 제1 버스트 랭스 정보에 응답하여 예정된 시점에 동일하게 활성화되고, 상기 제2 버스트 랭스 정보에 응답하여 예정된 시점에 순차적으로 활성화되는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 데이터 정렬 수단은,
    상기 직렬 입력 데이터를 상기 데이터 스트로브 신호에 동기화시켜 쉬프팅 하기 위한 다수의 동기화부를 구비하는 것을 특징으로 하는 반도체 장치.
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