KR20170064707A - 적층형 반도체 장치 - Google Patents

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KR20170064707A
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Abstract

본 기술은 적층된 복수의 다이를 포함하고, 상기 적층된 복수의 다이 중에서 어느 하나의 다이는 제 1 랭크로 구성되고, 다른 다이는 제 2 랭크로 구성되며, 상기 제 1 랭크와 상기 제 2 랭크 중에서 적어도 하나는 리드 명령에 따라 이븐 바이트와 오드 바이트 중에서 어느 하나를 다른 하나에 비해 앞선 타이밍에 입/출력단을 통해 출력하도록 구성될 수 있다.

Description

적층형 반도체 장치{STACK TYPE SEMICONDUCTOR APPARATUS}
본 발명은 반도체 회로에 관한 것으로서, 특히 적층형 반도체 장치에 관한 것이다.
반도체 장치는 집적도를 높이기 위한 방법의 하나로서, 복수의 메모리 다이(Die)를 적층한 입체 구조를 가질 수 있다.
또한 근래에는 반도체 메모리와 이를 제어하기 위한 CPU 또는 GPU와 같은 메모리 컨트롤러를 하나의 패키지 형태로 제작하는 시스템 온 칩(SOC: System on Chip) 형태의 반도체 장치가 많이 사용되고 있다.
상술한 적층형 반도체 장치는 복수의 다이가 적층된 구조로서, 그 동작에 따른 노이즈 예를 들어, 동시 스위칭 노이즈(SSN: Simultaneous Switching Noise)이 발생할 수 있으며 이는 데이터 출력 성능을 저하시킬 수 있다.
본 발명의 실시예는 안정적인 데이터 출력이 가능하도록 한 적층형 반도체 장치를 제공한다.
본 발명의 실시예는 적층된 복수의 다이를 포함하고, 상기 적층된 복수의 다이 중에서 어느 하나의 다이는 제 1 랭크로 구성되고, 다른 다이는 제 2 랭크로 구성되며, 상기 제 1 랭크와 상기 제 2 랭크 중에서 적어도 하나는 리드 명령에 따라 이븐 바이트와 오드 바이트 중에서 어느 하나를 다른 하나에 비해 앞선 타이밍에 입/출력단을 통해 출력하도록 구성될 수 있다.
본 발명의 실시예는 적층된 제 1 다이 및 제 2 다이를 포함하고, 제 1 랭크로 구분된 상기 제 1 다이와 제 1 랭크로 구분된 상기 제 2 다이 각각의 입/출력단이 서로 연결되며, 상기 제 1 랭크와 상기 제 2 랭크 중에서 적어도 하나는 리드 명령에 따라 이븐 바이트들과 오드 바이트들을 상기 입/출력단을 통해 순차적으로 출력하며, 상기 이븐 바이트들과 오드 바이트들 중에서 가장 앞선 순번의 이븐 바이트 또는 오드 바이트를 다른 하나에 비해 앞선 타이밍에 상기 입/출력단을 통해 출력하도록 구성될 수 있다.
본 발명의 실시예는 리드 명령에 따라 데이터를 출력하도록 구성된 셀 어레이; 상기 셀 어레이에서 출력된 데이터에 대한 데이터 버스 인버전 동작을 수행하여 생성한 DBI 데이터 및 DBI 플래그를 출력하고, DBI 리셋 신호에 따라 리셋되도록 구성된 데이터 버스 인버전 블록; 상기 DBI 데이터 중에서 이븐 바이트를 제 1 타이밍에 제 1 입/출력단에 드라이빙하도록 구성된 제 1 드라이버; 상기 DBI 데이터 중에서 오드 바이트를 프리셋 신호에 따라 상기 제 1 타이밍에 비해 앞선 타이밍에 제 2 입/출력단에 드라이빙하도록 구성된 제 2 드라이버, 및 상기 DBI 리셋 신호에 따라 상기 프리셋 신호를 생성하도록 구성된 프리셋 신호 생성부를 포함할 수 있다.
본 기술은 적층형 반도체 장치의 안정적인 데이터 출력이 가능하다.
도 1은 본 발명에 따른 반도체 시스템(10)의 구성을 나타낸 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 나타낸 도면,
도 3은 도 2의 드라이버(400)의 구성을 나타낸 도면,
도 4는 본 발명의 실시예에 따른 반도체 장치(100)의 동작 타이밍도,
도 5는 본 발명의 다른 실시예에 따른 반도체 장치(101)의 구성을 나타낸 도면,
도 6은 도 5의 제 2 드라이버(402)의 구성을 나타낸 도면,
도 7은 도 5의 제 1 드라이버(401)의 구성을 나타낸 도면,
도 8은 도 5의 출력 타이밍 조정부(700)의 구성을 나타낸 도면이고,
도 9는 본 발명의 다른 실시예에 따른 반도체 장치(101)의 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 시스템(10)은 시스템 온 칩(SOC) 구조를 가질 수 있다.
본 발명의 실시예에 따른 반도체 시스템(10)은 메모리 모듈, 메모리 컨트롤러(CPU 또는 GPU), 인터포저(Interposer), 패키지 기판(Package Substrate) 및 복수의 테스트 입력단을 포함할 수 있다.
복수의 테스트 입력단으로서 다이렉트 억세스 볼(DAB: Direct Access Ball)이 사용될 수 있다.
패키지 기판 상부에 인터포저가 연결될 수 있다.
메모리 모듈과 메모리 컨트롤러(CPU 또는 GPU)가 인터포저 상부에 연결될 수 있다.
메모리 모듈과 메모리 컨트롤러(CPU 또는 GPU)는 인터포저를 통해 각각의 물리 영역(PHY)이 연결될 수 있다.
메모리 모듈은 복수의 다이가 적층되어 구성될 수 있다.
복수의 다이는 최하층의 베이스 다이(Base Die) 및 베이스 다이 상부에 적층된 복수의 코어 다이(Core Die)를 포함할 수 있다.
베이스 다이(Base Die) 및 복수의 코어 다이(Core Die)는 관통 전극(예를 들어, TSV: Through Silicon Via)을 통해 전기적으로 연결되며, 데이터, 커맨드 및 어드레스 전송이 가능하도록 구성된다.
이때 도 1은 하나의 메모리 모듈만을 도시한 것으로서, 실제 회로 구성에서는 복수의 메모리 모듈이 인터포저를 통해 메모리 컨트롤러(CPU 또는 GPU)와 연결될 수 있다.
패키지 기판 외부에는 복수의 다이렉트 억세스 볼(DAB)이 형성될 수 있다.
복수의 다이렉트 억세스 볼(DAB)은 패키지 기판, 인터포저를 경유하여 메모리 모듈과 전기적으로 연결될 수 있다.
다이렉트 억세스 볼(DAB)은 반도체 시스템(10) 외부 예를 들어, 호스트 시스템(도시 생략)에서 메모리 모듈을 직접적으로 억세스하여 테스트 등을 수행하기 위해 구성될 수 있다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)는 도 1의 메모리 모듈에 대응될 수 있으며, 도 2는 도 1의 메모리 모듈 중에서 두 개의 코어 다이를 도시한 것이다.
이하, 두 개의 코어 다이는 각각 랭크(Rank) 구조로서, 편의상 제 1 랭크(RANK0)와 제 2 랭크(RANK1)라 칭하기로 한다.
제 1 랭크(RANK0)의 입/출력단(500)은 제 2 랭크(RANK1)의 입/출력단(500-1)과 연결될 수 있다.
제 1 랭크(RANK0)와 제 2 랭크(RANK1)는 서로 동일하게 구성될 수 있다.
제 1 랭크(RANK0)는 셀 어레이(200), DBI 블록(300), 드라이버(400) 및 입/출력단(500)을 포함할 수 있다.
셀 어레이(200)는 메모리 모듈 외부(예를 들어, 도 1의 메모리 컨트롤러) 또는 패키지 외부(예를 들어, 호스트 시스템)에서 제공된 어드레스 및 커맨드에 따라 데이터(GIO_R<0:31>, GIO_F<0:31>)를 출력할 수 있다.
DBI 블록(300)은 셀 어레이(200)에서 출력된 데이터(GIO_R<0:31>, GIO_F<0:31>)에 대한 DBI(Data Bus Inversion) 동작을 수행하여 DBI 데이터(DATA_R<0:31>, DATA_F<0:31>) 및 DBI 플래그(RDBI_R<0:3>, RDBI_F<0:3>)를 생성할 수 있다.
이때 DBI 동작은 이전 데이터와 현재 데이터의 비교를 통해 현재 데이터를 반전시켜 전송하거나 원래의 값으로 전송함으로써 데이터 스위칭 횟수를 최소화하여 데이터 전송 속도 향상을 위해 사용되는 기술이다.
DBI 데이터(DATA_R<0:31>, DATA_F<0:31>)는 셀 어레이(200)에서 출력된 데이터(GIO_R<0:31>, GIO_F<0:31>)에 대한 DBI 동작이 적용된 데이터이다.
DBI 플래그(RDBI_R<0:3>, RDBI_F<0:3>)는 DBI 데이터(DATA_R<0:31>, DATA_F<0:31>)가 셀 어레이(200)에서 출력된 데이터(GIO_R<0:31>, GIO_F<0:31>)를 반전시킨 데이터인지 여부를 정의하는 정보이다.
드라이버(400)는 DBI 데이터(DATA_R<0:31>, DATA_F<0:31>) 및 DBI 플래그(RDBI_R<0:3>, RDBI_F<0:3>)를 제 1 및 제 2 동기 클럭 신호(RCLK, FCLK)와 출력 인에이블 신호(OE)에 따라 입/출력단(500)에 드라이빙할 수 있다.
출력 인에이블 신호(OE)는 커맨드 및 기 설정된 레이턴시에 맞도록 데이터 출력 구간을 정의하는 신호로서, 별도의 회로 구성에서 제공될 수 있다.
입/출력단(500)은 데이터 입/출력 패드들(DQ<0:31>) 및 DBI 패드들(DBI<0:3>)을 포함할 수 있다.
제 2 랭크(RANK1)는 셀 어레이(200-1), DBI 블록(300-1), 드라이버(400-1) 및 입/출력단(500-1)을 포함하며, 제 1 랭크(RANK0)와 동일하게 구성될 수 있으므로 그 설명은 생략하기로 한다.
도 3에 도시된 바와 같이, 드라이버(400)는 복수의 드라이빙 유닛을 포함할 수 있다.
드라이빙 유닛은 DATA_R<0:31> 중에서 한 비트와 DATA_F<0:31> 중에서 한 비트를 제 1 및 제 2 동기 클럭 신호(RCLK, FCLK) 각각에 따라 래치하고, 래치된 신호를 출력 인에이블 신호(OE)에 따라 입/출력단(500)의 데이터 입/출력 패드들(DQ<0:31>) 중에서 하나에 드라이빙할 수 있다.
드라이빙 유닛은 제 1 및 제 2 로직 게이트(410, 420), 래치(430) 및 송신기(440)를 포함할 수 있다.
제 1 로직 게이트(410)는 제 1 동기 클럭 신호(RCLK)에 따라 DATA_R<0:31> 중에서 한 비트를 반전시켜 출력할 수 있다.
제 2 로직 게이트(420)는 제 2 동기 클럭 신호(FCLK)에 따라 DATA_F<0:31> 중에서 한 비트를 반전시켜 출력할 수 있다.
래치(430)는 제 1 및 제 2 로직 게이트(410, 420)의 출력 신호를 저장할 수 있다.
송신기(440)는 출력 인에이블 신호(OE)의 활성화 구간 동안 래치(430)에 저장된 신호를 입/출력단(500)의 데이터 입/출력 패드들(DQ<0:31>) 중에서 하나에 드라이빙할 수 있다.
도 3에 도시되어 있지는 않으나, DBI 플래그(RDBI_R<0:3>, RDBI_F<0:3>)를 입/출력단(500)의 DBI 패드들(DBI<0:3>)에 드라이빙하기 위한 드라이빙 유닛들을 더 포함할 수 있다.
도 4를 참조하여, 도 2의 반도체 장치(100)의 데이터 출력 동작을 설명하면 다음과 같다.
이때 도 4는 리드 레이턴시(RL: Read Latency)는 2tCK이고, 버스트 랭스(BL: Burst Length) = 4 로 동작하는 예를 든 것이다.
제 1 랭크(RANK0)에 대한 리드 명령(Read)이 클럭 신호(CLK)의 라이징 엣지를 기준으로 T0 타이밍에 입력되면 T1 타이밍을 기준으로 제 1 및 제 2 동기 클럭 신호(RCLK, FCLK)에 따라 내부 데이터(Internal Data) 즉, D0 - D3가 출력될 수 있다.
제 1 및 제 2 동기 클럭 신호(RCLK, FCLK)는 각각 클럭 신호(CLK)의 라이징 엣지와 폴링 엣지에 동기되는 신호일 수 있다.
제 1 랭크(RANK0)에 대한 리드 명령(Read)이 입력되고 기 설정된 리드 레이턴시(RL) 이후에 해당하는 T2 타이밍을 기준으로 출력 인에이블 신호(OE)에 따라 데이터 입/출력 패드들(DQ<0:31>)을 통해 데이터가 출력될 수 있다.
한편, 정해진 랭크 간 동작 타이밍 간격(Rank to Rank Gap)이 2tCK라 가정하면, T4 타이밍에서 제 2 랭크(RANK1)에 대한 리드 명령(Read)이 입력되고 T5 타이밍을 기준으로 제 1 및 제 2 동기 클럭 신호(RCLK, FCLK)에 따라 내부 데이터 즉, D4 - D7가 출력될 수 있다.
제 2 랭크(RANK1)에 대한 리드 명령(Read)이 입력되고 기 설정된 리드 레이턴시(RL) 이후에 T6 타이밍을 기준으로 출력 인에이블 신호(OE)에 따라 데이터 입/출력 패드들(DQ<0:31>)을 통해 데이터가 출력될 수 있다.
이때 데이터 입/출력 패드들(DQ<0:31>)을 바이트(Byte) 단위로 이븐/오드로 구분할 수 있다.
예를 들어, 데이터 입/출력 패드들(DQ<0:31>) 중에서 DQ<0:7, 16:23>을 이븐, DQ<8:15, 24:31>을 오드로 구분할 수 있다.
따라서 제 1 랭크(RANK0) 및 제 2 랭크(RANK1)의 데이터 입/출력 패드들(DQ<0:31>) 중에서 이븐 바이트 패드들 DQ<0:7, 16:23>을 통해 출력되는 데이터들을 이븐 바이트, 오드 바이트 패드들 DQ<8:15, 24:31>을 통해 출력되는 데이터들을 오드 바이트라 칭할 수 있다.
예를 들어, T2 타이밍의 제 1 동기 클럭 신호(RCLK)를 기준으로 DQ<0:7, 16:23> 각각을 통해 출력되는 데이터들(E0)이 이븐 바이트이다. 이어서 T2 타이밍의 제 2 동기 클럭 신호(FCLK)를 기준으로 DQ<0:7, 16:23> 각각을 통해 출력되는 데이터들(E1)이 다음 순번의 이븐 바이트이다.
T2 타이밍의 제 1 동기 클럭 신호(RCLK)를 기준으로 DQ<8:15, 24:31> 각각을 통해 출력되는 데이터들(O0)이 오드 바이트이며, T2 타이밍의 제 2 동기 클럭 신호(FCLK)를 기준으로 DQ<8:15, 24:31> 각각을 통해 출력되는 데이터들(O1)이 다음 순번의 오드 바이트이다.
이때 T6 타이밍에서 출력되는 제 2 랭크(RANK1)의 데이터(E4, O4)는 이전 데이터를 기준으로 DBI 동작이 이루어질 수 있는데, 이전 데이터 E3와 O3는 다른 다이 즉, 제 1 랭크(RANK0)에서 출력되므로 비교 동작이 어려울 수 있다.
따라서 DQ<0:7, 16:23>을 통한 이븐 바이트(E4) 출력 동작과, DQ<8:15, 24:31>을 통한 오드 바이트(O4) 출력 동작 중에서 어느 하나 또는 모두에서 데이터 값이 동시에 천이하는 동시 스위칭 노이즈가 발생할 수 있다.
도 5에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치(101)는 도 1의 메모리 모듈에 대응될 수 있으며, 도 2는 도 1의 메모리 모듈 중에서 두 개의 코어 다이를 도시한 것이다.
이하, 두 개의 코어 다이는 각각 랭크(Rank) 구조로서, 편의상 제 1 랭크(RANK0)와 제 2 랭크(RANK1)라 칭하기로 한다.
제 1 랭크(RANK0)와 제 2 랭크(RANK1)는 서로 동일하게 구성될 수 있다.
제 1 랭크(RANK0)는 셀 어레이(200), DBI 블록(301), 제 1 드라이버(401), 제 2 드라이버(402), 제 1 입/출력단(501), 제 2 입/출력단(502), 프리셋 신호 생성부(600) 및 출력 타이밍 조정부(700)를 포함할 수 있다.
제 1 랭크(RANK0)의 제 1 입/출력단(501)과 제 2 입/출력단(502)은 제 2 랭크(RANK1)의 제 1 입/출력단(501-1)과 제 2 입/출력단(502-1)에 각각 연결될 수 있다.
제 1 입/출력단(501)은 데이터 입/출력 패드들(DQ<0:31>) 중에서 이븐 바이트에 해당하는 데이터 입/출력 패드들(DQ<0:7, 16:23>)과, DBI 패드들(DBI<0:3>) 중에서 이븐 순번의 DBI 패드들(DBI<0, 2>)을 포함할 수 있다.
제 2 입/출력단(502)은 데이터 입/출력 패드들(DQ<0:31>) 중에서 오드 바이트에 해당하는 데이터 입/출력 패드들(DQ<8:15, 24:31>)과, DBI 패드들(DBI<0:3>) 중에서 오드 순번의 DBI 패드들(DBI<1, 3>)을 포함할 수 있다.
셀 어레이(200)는 메모리 모듈 외부(예를 들어, 도 1의 메모리 컨트롤러) 또는 패키지 외부(예를 들어, 호스트 시스템)에서 제공된 어드레스 및 커맨드에 따라 데이터(GIO_R<0:31>, GIO_F<0:31>)를 출력할 수 있다.
DBI 블록(301)은 셀 어레이(200)에서 출력된 데이터(GIO_R<0:31>, GIO_F<0:31>)에 대한 DBI(Data Bus Inversion) 동작을 수행하여 DBI 데이터(DATA_R<0:31>, DATA_F<0:31>) 및 DBI 플래그(RDBI_R<0:3>, RDBI_F<0:3>)를 생성할 수 있다.
DBI 블록(301)은 리드 동작 구간에서만 DBI 동작을 수행하고, 리드 동작 구간이 아닌 경우에는 DBI 리셋 신호(RDBI_AC_RSTB)에 따라 그 동작이 중지될 수 있다.
제 1 드라이버(401)는 DBI 데이터(DATA_R<0:31>, DATA_F<0:31>) 중에서 이븐 바이트에 해당하는 DATA_R<0:7, 16:23> 및 DATA_F<0:7, 16:23>와 DBI 플래그(RDBI_R<0:3>, RDBI_F<0:3>) 중에서 이븐 순번에 해당하는 RDBI_R<0, 2> 및 RDBI_F<0, 2>를 제 1 및 제 2 동기 클럭 신호(RCLK, FCLK)와 이븐 출력 인에이블 신호(OE_Even)에 따라 제 1 입/출력단(501)에 드라이빙할 수 있다.
제 2 드라이버(402)는 DBI 데이터(DATA_R<0:31>, DATA_F<0:31>) 중에서 오드 바이트에 해당하는 DATA_R<8:15, 24:31> 및 DATA_F<8:15, 24:31>와 DBI 플래그(RDBI_R<0:3>, RDBI_F<0:3>) 중에서 오드 순번에 해당하는 RDBI_R<1, 3> 및 RDBI_F<1, 3>을 제 1 및 제 2 동기 클럭 신호(RCLK, FCLK), 오드 출력 인에이블 신호(OE_Odd) 및 프리셋 신호(PRESET)에 따라 제 2 입/출력단(502)에 드라이빙할 수 있다.
프리셋 신호 생성부(600)는 이븐 출력 인에이블 신호(OE_Even), 오드 출력 인에이블 신호(OE_Odd) 및 DBI 리셋 신호(RDBI_AC_RSTB)에 따라 프리셋 신호(PRESET)를 생성할 수 있다.
프리셋 신호 생성부(600)는 제 1 로직 게이트(601) 및 제 2 로직 게이트(602)를 포함할 수 있다.
제 1 로직 게이트(601)는 이븐 출력 인에이블 신호(OE_Even)를 반전시켜 출력할 수 있다.
제 2 로직 게이트(602)는 제 1 로직 게이트(601)의 출력 신호, 오드 출력 인에이블 신호(OE_Odd) 및 DBI 리셋 신호(RDBI_AC_RSTB)를 논리곱한 결과를 프리셋 신호(PRESET)로서 출력할 수 있다.
출력 타이밍 조정부(700)는 예비 출력 인에이블 신호(OE_BL4_RLN10)를 이용하여 이븐 출력 인에이블 신호(OE_Even) 및 오드 출력 인에이블 신호(OE_Odd)를 생성할 수 있다.
예비 출력 인에이블 신호(OE_BL4_RLN10)는 상술한 도 2의 출력 인에이블 신호(OE)를 생성하는 회로 구성(이하, OE 블록)의 내부 쉬프트 신호들 중에서 하나일 수 있다.
OE 블록은 반도체 장치(101)의 주변 회로 블록에 배치될 수 있으며, 소스 신호(예를 들어, 커맨드)를 클럭 신호(CLK) 기준으로 순차적으로 쉬프트시켜 내부 쉬프트 신호들을 생성하며, 그들 중에서 기 설정된 레이턴시에 맞는 신호를 상술한 도 2의 출력 인에이블 신호(OE)로서 출력할 수 있다.
따라서 본 발명의 다른 실시예에서는 OE 블록의 내부 쉬프트 신호들 중에서 하나를 예비 출력 인에이블 신호(OE_BL4_RLN10)로서 사용할 수 있다.
제 2 랭크(RANK1)는 셀 어레이(200-1), DBI 블록(301-1), 제 1 드라이버(401-1), 제 2 드라이버(402-2), 제 1 입/출력단(501-1), 제 2 입/출력단(502-1), 프리셋 신호 생성부(600-1) 및 출력 타이밍 조정부(700-1)를 포함할 수 있으며, 제 1 랭크(RANK0)와 동일하게 구성될 수 있으므로 그 설명은 생략하기로 한다.
추후 설명에 앞서, 본 발명의 다른 실시예에 따른 반도체 장치(101)는 입/출력단이 서로 연결된 서로 다른 두 다이에서 순차적으로 데이터가 출력되는 랭크 구조에서, 제 1 랭크(RANK0) 또는/및 제 2 랭크(RANK1) 각각의 이븐 바이트와 오드 바이트 중에서 어느 하나가 먼저 입/출력단에 드라이빙되도록 하여 동시 스위칭 노이즈를 방지하도록 한 것이며, 도 5는 가장 앞선 순번의 오드 바이트가 가장 앞선 순번의 이븐 바이트에 비해 먼저 드라이빙되도록 한 회로 구성 예를 든 것일 뿐, 가장 앞선 순번의 이븐 바이트가 가장 앞선 순번의 오드 바이트에 비해 먼저 드라이빙되도록 회로를 구성하는 것도 본 발명의 범주에 포함되어야 한다.
도 6에 도시된 바와 같이, 제 2 드라이버(402)는 복수의 드라이빙 유닛을 포함할 수 있다.
드라이빙 유닛은 제 1 내지 제 3 로직 게이트(412, 422, 452), 래치(432) 및 송신기(442)를 포함할 수 있다.
제 1 로직 게이트(412)는 제 1 동기 클럭 신호(RCLK)에 따라 DATA_R<8:15, 24:31> 중에서 한 비트를 반전시켜 출력할 수 있다.
제 2 로직 게이트(422)는 제 2 동기 클럭 신호(FCLK)에 따라 DATA_F<8:15, 24:31> 중에서 한 비트를 반전시켜 출력할 수 있다.
제 3 로직 게이트(452)는 프리셋 신호(PRESET)에 따라 DATA_R<8:15, 24:31> 중에서 한 비트를 반전시켜 출력할 수 있다.
래치(432)는 제 1 내지 제 3 로직 게이트(412, 422, 452)의 출력 신호를 저장할 수 있다.
송신기(442)는 오드 출력 인에이블 신호(OE_Odd)의 활성화 구간 동안 래치(432)에 저장된 신호를 제 2 입/출력단(502)의 데이터 입/출력 패드들(DQ<8:15, 24:31>) 중에서 하나에 드라이빙할 수 있다.
도 6에 도시되어 있지는 않으나, 오드 순번의 DBI 플래그(RDBI_R<1, 3>, RDBI_F<1, 3>)를 제 2 입/출력단(502)의 DBI 패드들(DBI<1, 3>)에 드라이빙하기 위한 드라이빙 유닛들을 더 포함할 수 있다.
도 7에 도시된 바와 같이, 제 1 드라이버(401)는 복수의 드라이빙 유닛을 포함할 수 있다.
드라이빙 유닛은 제 1 내지 제 3 로직 게이트(411, 421, 451), 래치(431) 및 송신기(441)를 포함할 수 있다.
제 1 로직 게이트(411)는 제 1 동기 클럭 신호(RCLK)에 따라 DATA_R<0:7, 16:23> 중에서 한 비트를 입력받고 반전시켜 출력할 수 있다.
제 2 로직 게이트(421)는 제 2 동기 클럭 신호(FCLK)에 따라 DATA_F<0:7, 16:23> 중에서 한 비트를 입력받고 반전시켜 출력할 수 있다.
제 3 로직 게이트(451)는 제 2 드라이버(402)의 제 3 로직 게이트(452)와의 타이밍 마진을 매칭시키기 위한 더미 회로이다.
래치(431)는 제 1 내지 제 3 로직 게이트(411, 421, 451)의 출력 신호를 저장할 수 있다.
송신기(441)는 이븐 출력 인에이블 신호(OE_Even)의 활성화 구간 동안 래치(431)에 저장된 신호를 제 1 입/출력단(501)의 데이터 입/출력 패드들(DQ<0:7, 16:23>) 중에서 하나에 드라이빙할 수 있다.
도 7에 도시되어 있지는 않으나, 이븐 순번의 DBI 플래그(RDBI_R<0, 2>, RDBI_F<0, 2>)를 제 1 입/출력단(501)의 DBI 패드들(DBI<0, 2>)에 드라이빙하기 위한 드라이빙 유닛들을 더 포함할 수 있다.
도 8에 도시된 바와 같이, 출력 타이밍 조정부(700)는 제 1 및 제 2 플립플롭(710, 720)과 제 1 및 제 2 로직 게이트(730, 740)를 포함할 수 있다.
제 1 플립플롭(710)은 리드 명령(RD)을 기준으로 리드 레이턴시(RL)에 비해 한 클럭(1tCK) 앞선 타이밍(RL-1)의 예비 출력 인에이블 신호(OE_BL4_RLN10)를 클럭 신호(CLK)에 따라 래치하여 리드 레이턴시(RL)에 비해 반 클럭(0.5tCK) 앞선 타이밍의 제 1 내부 신호(OE_BL4_RLN5)를 생성할 수 있다.
제 2 플립플롭(720)은 제 1 내부 신호(OE_BL4_RLN5)를 클럭 신호(CLK)에 따라 래치하여 리드 레이턴시(RL)와 일치하는 제 2 내부 신호(OE_BL4_RL)를 생성할 수 있다.
제 1 로직 게이트(730)는 제 2 내부 신호(OE_BL4_RL)를 버퍼링하여 이븐 출력 인에이블 신호(OE_Even)로서 출력할 수 있다.
제 2 로직 게이트(740)는 제 1 내부 신호(OE_BL4_RLN5)와 제 2 내부 신호(OE_BL4_RL)를 논리합하여 오드 출력 인에이블 신호(OE_Odd)로서 출력할 수 있다.
도 9를 참조하여, 도 5의 반도체 장치(101)의 데이터 출력 동작을 설명하면 다음과 같다.
이때 도 9는 리드 레이턴시(RL: Read Latency)는 2tCK이고, 버스트 랭스(BL: Burst Length) = 4 로 동작하는 예를 든 것이다.
제 1 랭크(RANK0)에 대한 리드 명령(Read)이 클럭 신호(CLK)의 라이징 엣지를 기준으로 T0 타이밍에 입력되면 T1 타이밍을 기준으로 제 1 및 제 2 동기 클럭 신호(RCLK, FCLK)에 따라 내부 데이터(Internal Data) 즉, D0 - D3가 출력될 수 있다.
제 1 랭크(RANK0)에 대한 리드 명령(Read)이 입력되고 기 설정된 리드 레이턴시(RL)에 반 클럭 앞선 타이밍에 프리셋 신호(PRESET) 및 오드 출력 인에이블 신호(OE_Odd)에 따라 가장 앞선 순번의 오드 바이트(O0)가 이븐 바이트(E0)에 비해 상대적으로 먼저 데이터 입/출력 패드들(DQ<8:15, 24:31>)에 통해 출력될 수 있다.
이때 프리셋 신호(PRESET)는 DBI 리셋 신호(RDBI_AC_RSTB)가 비 활성화 레벨(하이 레벨)이고, 이븐 출력 인에이블 신호(OE_Even)가 비 활성화 레벨(로우 레벨)이며, 오드 출력 인에이블 신호(OE_Odd)가 활성화 레벨(하이 레벨)인 구간 동안 하이 레벨로 활성화될 수 있다.
다음 순번의 오드 바이트들(O1 - O3)은 제 1 및 제 2 동기 클럭 신호(RCLK, FCLK) 및 오드 출력 인에이블 신호(OE_Odd)에 따라 정상적인 타이밍에 데이터 입/출력 패드들(DQ<8:15, 24:31>)을 통해 출력될 수 있다.
제 1 랭크(RANK0)에 대한 리드 명령(Read)이 입력되고 기 설정된 리드 레이턴시(RL) 이후에 해당하는 T2 타이밍에 이븐 출력 인에이블 신호(OE_Even) 및 제 1 및 제 2 동기 클럭 신호(RCLK, FCLK)에 따라 이븐 바이트들(E0 - E3)이 순차적으로 데이터 입/출력 패드들(DQ<0:7, 16:23>)을 통해 출력될 수 있다.
한편, 정해진 랭크 간 동작 타이밍 간격(Rank to Rank Gap)이 2tCK라 가정하면, T4 타이밍에서 제 2 랭크(RANK1)에 대한 리드 명령(Read)이 입력되고 T5 타이밍을 기준으로 제 1 및 제 2 동기 클럭 신호(RCLK, FCLK)에 따라 내부 데이터 즉, D4 - D7가 출력될 수 있다.
제 1 랭크(RANK0)와 마찬가지로, 제 2 랭크(RANK1)에 대한 리드 명령(Read)이 입력되고 기 설정된 리드 레이턴시(RL)에 반 클럭 앞선 타이밍에 프리셋 신호(PRESET) 및 오드 출력 인에이블 신호(OE_Odd)에 따라 가장 앞선 순번의 오드 바이트(O4)가 이븐 바이트(E4)에 비해 상대적으로 먼저 데이터 입/출력 패드들(DQ<8:15, 24:31>)을 통해 출력될 수 있다.
다음 순번의 오드 바이트들(O1 - O3)은 제 1 및 제 2 동기 클럭 신호(RCLK, FCLK) 및 오드 출력 인에이블 신호(OE_Odd)에 따라 정상적인 타이밍에 데이터 입/출력 패드들(DQ<8:15, 24:31>)을 통해 출력될 수 있다.
제 2 랭크(RANK1)에 대한 리드 명령(Read)이 입력되고 기 설정된 리드 레이턴시(RL) 이후에 해당하는 T6 타이밍에 이븐 출력 인에이블 신호(OE_Even) 및 제 1 및 제 2 동기 클럭 신호(RCLK, FCLK)에 따라 이븐 바이트들(E4 - E7)이 순차적으로 데이터 입/출력 패드들(DQ<0:7, 16:23>)을 통해 출력될 수 있다.
한편, 프리차지 명령(PCG)이 입력되면, DBI 리셋 신호(RDBI_AC_RSTB)가 비 활성화될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 적층된 복수의 다이를 포함하고,
    상기 적층된 복수의 다이 중에서 어느 하나의 다이는 제 1 랭크로 구성되고, 다른 다이는 제 2 랭크로 구성되며,
    상기 제 1 랭크와 상기 제 2 랭크 중에서 적어도 하나는
    리드 명령에 따라 이븐 바이트와 오드 바이트 중에서 어느 하나를 다른 하나에 비해 앞선 타이밍에 입/출력단을 통해 출력하도록 구성되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 랭크와 상기 제 2 랭크는 입/출력단이 서로 연결되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 입/출력단은
    바이트 단위를 기준으로 이븐 순번과 오드 순번으로 구분된 데이터 입/출력 패드들을 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 입/출력단은
    이븐 순번과 오드 순번으로 구분된 데이터 버스 인버전 패드들을 더 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 랭크는
    리드 명령에 따라 데이터를 출력하도록 구성된 셀 어레이,
    상기 셀 어레이에서 출력된 데이터에 대한 데이터 버스 인버전 동작을 수행하여 생성한 DBI 데이터 및 DBI 플래그를 출력하도록 구성된 데이터 버스 인버전 블록,
    상기 DBI 데이터 중에서 이븐 바이트를 제 1 타이밍에 제 1 입/출력단에 드라이빙하도록 구성된 제 1 드라이버,
    상기 DBI 데이터 중에서 오드 바이트를 프리셋 신호에 따라 제 2 타이밍에 제 2 입/출력단에 드라이빙하도록 구성된 제 2 드라이버, 및
    상기 데이터 버스 인버전 블록을 리셋시키기 위한 DBI 리셋 신호에 따라 상기 프리셋 신호를 생성하도록 구성된 프리셋 신호 생성부를 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 2 드라이버는
    상기 DBI 데이터 중에서 제 1 동기 클럭 신호에 대응되는 데이터를 입력 받도록 구성된 제 1 로직 게이트,
    상기 DBI 데이터 중에서 제 2 동기 클럭 신호에 대응되는 데이터를 입력 받도록 구성된 제 2 로직 게이트,
    상기 제 1 로직 게이트 및 상기 제 2 로직 게이트의 출력 신호를 저장하도록 구성된 래치, 및
    오드 출력 인에이블 신호의 활성화 구간 동안 상기 래치에 저장된 신호를 상기 오드 바이트로서 상기 제 2 입/출력단에 드라이빙하도록 구성된 송신기를 포함하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 프리셋 신호 생성부는
    이븐 출력 인에이블 신호, 오드 출력 인에이블 신호 및 상기 DBI 리셋 신호를 조합하여 상기 프리셋 신호로서 출력하도록 구성된 반도체 장치.
  8. 적층된 제 1 다이 및 제 2 다이를 포함하고, 제 1 랭크로 구분된 상기 제 1 다이와 제 1 랭크로 구분된 상기 제 2 다이 각각의 입/출력단이 서로 연결되며,
    상기 제 1 랭크와 상기 제 2 랭크 중에서 적어도 하나는
    리드 명령에 따라 이븐 바이트들과 오드 바이트들을 상기 입/출력단을 통해 순차적으로 출력하며, 상기 이븐 바이트들과 오드 바이트들 중에서 가장 앞선 순번의 이븐 바이트 또는 오드 바이트를 다른 하나에 비해 앞선 타이밍에 상기 입/출력단을 통해 출력하도록 구성되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 입/출력단은
    바이트 단위를 기준으로 이븐 순번과 오드 순번으로 구분된 데이터 입/출력 패드들을 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 입/출력단은
    이븐 순번과 오드 순번으로 구분된 데이터 버스 인버전 패드들을 더 포함하는 반도체 장치.
  11. 제 8 항에 있어서,
    상기 제 1 랭크는
    리드 명령에 따라 데이터를 출력하도록 구성된 셀 어레이,
    상기 셀 어레이에서 출력된 데이터에 대한 데이터 버스 인버전 동작을 수행하여 생성한 DBI 데이터 및 DBI 플래그를 출력하고, DBI 리셋 신호에 따라 리셋되도록 구성된 데이터 버스 인버전 블록,
    상기 DBI 데이터 중에서 이븐 바이트를 제 1 타이밍에 제 1 입/출력단에 드라이빙하도록 구성된 제 1 드라이버,
    상기 DBI 데이터 중에서 오드 바이트를 프리셋 신호에 따라 상기 제 1 타이밍에 비해 앞선 타이밍에 제 2 입/출력단에 드라이빙하도록 구성된 제 2 드라이버, 및
    상기 DBI 리셋 신호에 따라 상기 프리셋 신호를 생성하도록 구성된 프리셋 신호 생성부를 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 2 드라이버는
    상기 DBI 데이터 중에서 제 1 동기 클럭 신호에 대응되는 데이터를 입력 받도록 구성된 제 1 로직 게이트,
    상기 DBI 데이터 중에서 제 2 동기 클럭 신호에 대응되는 데이터를 입력 받도록 구성된 제 2 로직 게이트,
    상기 제 1 로직 게이트 및 상기 제 2 로직 게이트의 출력 신호를 저장하도록 구성된 래치, 및
    오드 출력 인에이블 신호의 활성화 구간 동안 상기 래치에 저장된 신호를 상기 오드 바이트로서 상기 제 2 입/출력단에 드라이빙하도록 구성된 송신기를 포함하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 프리셋 신호 생성부는
    이븐 출력 인에이블 신호, 오드 출력 인에이블 신호 및 상기 DBI 리셋 신호를 조합하여 상기 프리셋 신호로서 출력하도록 구성된 반도체 장치.
  14. 제 13 항에 있어서,
    소스 신호를 클럭 신호를 기준으로 순차적으로 쉬프트시켜 생성한 내부 쉬프트 신호들을 이용하여 상기 이븐 출력 인에이블 신호 및 상기 오드 출력 인에이블 신호를 생성하도록 구성된 출력 타이밍 조정부를 더 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 출력 타이밍 조정부는
    상기 내부 쉬프트 신호들 중에서 하나를 상기 클럭 신호에 따라 래치하여 제 1 내부 신호를 생성하도록 구성된 제 1 플립플롭,
    상기 제 1 내부 신호를 상기 클럭 신호에 따라 래치하여 상기 이븐 출력 인에이블 신호로서 출력하도록 구성된 제 2 플립플롭, 및
    상기 제 1 내부 신호와 상기 이븐 출력 인에이블 신호를 논리합하여 상기 오드 출력 인에이블 신호로서 출력하도록 구성된 로직 게이트를 포함하는 반도체 장치.
  16. 리드 명령에 따라 데이터를 출력하도록 구성된 셀 어레이;
    상기 셀 어레이에서 출력된 데이터에 대한 데이터 버스 인버전 동작을 수행하여 생성한 DBI 데이터 및 DBI 플래그를 출력하고, DBI 리셋 신호에 따라 리셋되도록 구성된 데이터 버스 인버전 블록;
    상기 DBI 데이터 중에서 이븐 바이트를 제 1 타이밍에 제 1 입/출력단에 드라이빙하도록 구성된 제 1 드라이버;
    상기 DBI 데이터 중에서 오드 바이트를 프리셋 신호에 따라 상기 제 1 타이밍에 비해 앞선 타이밍에 제 2 입/출력단에 드라이빙하도록 구성된 제 2 드라이버, 및
    상기 DBI 리셋 신호에 따라 상기 프리셋 신호를 생성하도록 구성된 프리셋 신호 생성부를 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 2 드라이버는
    상기 DBI 데이터 중에서 제 1 동기 클럭 신호에 대응되는 데이터를 입력 받도록 구성된 제 1 로직 게이트,
    상기 DBI 데이터 중에서 제 2 동기 클럭 신호에 대응되는 데이터를 입력 받도록 구성된 제 2 로직 게이트,
    상기 제 1 로직 게이트 및 상기 제 2 로직 게이트의 출력 신호를 저장하도록 구성된 래치, 및
    오드 출력 인에이블 신호의 활성화 구간 동안 상기 래치에 저장된 신호를 상기 오드 바이트로서 상기 제 2 입/출력단에 드라이빙하도록 구성된 송신기를 포함하는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 프리셋 신호 생성부는
    이븐 출력 인에이블 신호, 오드 출력 인에이블 신호 및 상기 DBI 리셋 신호를 조합하여 상기 프리셋 신호로서 출력하도록 구성된 반도체 장치.
  19. 제 16 항에 있어서,
    소스 신호를 클럭 신호를 기준으로 순차적으로 쉬프트시켜 생성한 내부 쉬프트 신호들을 이용하여 상기 이븐 출력 인에이블 신호 및 상기 오드 출력 인에이블 신호를 생성하도록 구성된 출력 타이밍 조정부를 더 포함하는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 출력 타이밍 조정부는
    상기 내부 쉬프트 신호들 중에서 하나를 상기 클럭 신호에 따라 래치하여 제 1 내부 신호를 생성하도록 구성된 제 1 플립플롭,
    상기 제 1 내부 신호를 상기 클럭 신호에 따라 래치하여 상기 이븐 출력 인에이블 신호로서 출력하도록 구성된 제 2 플립플롭, 및
    상기 제 1 내부 신호와 상기 이븐 출력 인에이블 신호를 논리합하여 상기 오드 출력 인에이블 신호로서 출력하도록 구성된 로직 게이트를 포함하는 반도체 장치.
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