KR101288179B1 - 적층된 메모리 디바이스 다이들을 이용하는 메모리 시스템 및 방법, 및 그 메모리 시스템을 이용하는 시스템 - Google Patents

적층된 메모리 디바이스 다이들을 이용하는 메모리 시스템 및 방법, 및 그 메모리 시스템을 이용하는 시스템 Download PDF

Info

Publication number
KR101288179B1
KR101288179B1 KR1020117001535A KR20117001535A KR101288179B1 KR 101288179 B1 KR101288179 B1 KR 101288179B1 KR 1020117001535 A KR1020117001535 A KR 1020117001535A KR 20117001535 A KR20117001535 A KR 20117001535A KR 101288179 B1 KR101288179 B1 KR 101288179B1
Authority
KR
South Korea
Prior art keywords
timing
memory device
signal
strobe
data
Prior art date
Application number
KR1020117001535A
Other languages
English (en)
Other versions
KR20110033234A (ko
Inventor
폴 에이. 래버지
조셉 엠. 지델로
제임스 비. 존슨
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20110033234A publication Critical patent/KR20110033234A/ko
Application granted granted Critical
Publication of KR101288179B1 publication Critical patent/KR101288179B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Databases & Information Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

메모리 시스템 및 방법은 서로에 및 로직 다이에 연결된 적층된 메모리 디바이스 다이들을 이용한다. 로직 다이는 그 로직 다이가, 메모리 디바이스 다이들 각각으로부터, 판독 데이터 신호들과 같은, 신호들을 수신하는 타이밍을 제어하도록 동작 가능한 타이밍 정정 시스템을 포함할 수 있다. 타이밍 정정은 메모리 디바이스 다이들 각각에 인가되는, 판독 스트로브 신호들과 같은, 각각의 스트로브 신호들의 타이밍을 조정하는 것에 의해 판독 데이터 또는 다른 신호들의 타이밍을 제어한다. 메모리 디바이스 다이들은 그것이 각각의 스트로브 신호들을 수신하는 때에 의해 결정된 시간에 메모리 디바이스에 판독 데이터를 송신할 수 있다. 스트로브 신호들 각각의 타이밍은 메모리 디바이스 다이들 모두로부터의 판독 데이터 또는 다른 신호들이 동시에 수신되도록 조정된다.

Description

적층된 메모리 디바이스 다이들을 이용하는 메모리 시스템 및 방법, 및 그 메모리 시스템을 이용하는 시스템{MEMORY SYSTEM AND METHOD USING STACKED MEMORY DEVICE DICE, AND SYSTEM USING THE MEMORY SYSTEM}
이 발명은 메모리 디바이스들에 관한 것으로, 특히, 하나 이상의 실시예들에서 로직 다이(logic die)에 연결된 복수의 적층된 메모리 디바이스 다이들을 갖는 메모리 시스템에 관한 것이다.
모든 유형들의 메모리 디바이스들이 진화함에 따라, 여러 가지 점들에서 그들의 성능을 개선하는 데 끊임없는 진보가 이루어졌다. 예를 들면, 메모리 디바이스들의 저장 용량은 계속해서 기하급수적으로 증가하였다. 이 증가된 용량은, 메모리 디바이스들을 포함하는 전자 시스템들의 기하급수적으로 더 높은 동작 속도들과 결합되어, 높은 메모리 디바이스 대역폭을 한층 더 중요하게 만들었다. 다이내믹 랜덤 액세스 메모리("DRAM") 디바이스들과 같은, 메모리 디바이스들이 더 높은 대역폭을 필요로 하는 하나의 응용은 컴퓨터 시스템들에서 시스템 메모리로서 그것들을 이용하는 것이다. 프로세서들의 동작 속도가 증가함에 따라, 프로세서들은 상응하여 더 높은 속도로 데이터를 판독하고 기입할 수 있다. 하지만 종래의 DRAM 디바이스들은 종종 이러한 더 높은 속도로 데이터를 판독하고 기입하기 위한 대역폭들을 갖고 있지 않고, 그것에 의하여 종래의 컴퓨터 시스템들의 성능을 느리게 한다. 이 문제는 멀티코어 프로세서들 및 다중 프로세서 컴퓨터 시스템들 쪽으로의 추세에 의해 악화된다. 현재 고성능 서버들(high-end servers)로서 동작하는 컴퓨터 시스템들은 시스템 메모리 디바이스들의 제한된 데이터 대역폭 때문에 모든 4개의 클록 사이클들 중에서 3개나 되는 클록 사이클들을 헛되어 보내는(idle) 것으로 추정된다. 사실, 시스템 메모리로서 동작하는 DRAM 디바이스들의 제한된 대역폭은 컴퓨터 시스템들의 성능을 그것들이 다른 경우라면 달성할 수 있을 성능의 10%만큼 낮게 감소시킬 수 있다.
메모리 디바이스들의 데이터 대역폭을 증가시키려는 다양한 시도들이 이루어졌다. 예를 들면, 보다 높은 대역폭으로 어레이들에 및 어레이들로부터 데이터를 전송하기 위해 보다 폭이 넓은 내부 데이터 버스들이 이용되었다. 그러나, 그렇게 하는 것은 통상적으로 메모리 디바이스 인터페이스에서 기입 데이터가 직렬화되고(serialized) 판독 데이터가 역직렬화되는(deserialized) 것을 요구한다. 다른 접근 방법은 단순히 메모리 디바이스들의 사이즈를 증대하거나(scale up) 반대로 그들의 피처 사이즈들(feature sizes)을 축소시키는 것이었지만, 여러 가지 이유 때문에, 크기 조정(scaling)은 보다 높은 데이터 대역폭들에 대한 수요의 기하급수적인 증가에 보조를 맞출 수 없었다. 동일한 패키지에 몇 개의 집적 회로 디바이스 다이들을 적층하는 제안들도 있었지만, 그렇게 하는 것은 극복되어야 하는 다수의 다른 문제들을 일으킬 우려가 있다.
메모리 디바이스 다이들을 서로의 위에 적층하는 것의 하나의 잠재적인 문제는 그것이 메모리 디바이스들 각각에 또는 그 각각으로부터 송신되는 신호들 사이에 신호 타이밍 스큐들(signal timing skews)을 일으킬 수 있다는 것이다. 메모리 디바이스들 각각과 패키징된 메모리 디바이스들에 대한 인터페이스 사이의 거리들이 각 메모리 디바이스마다 변화하는 한에 있어서는, 메모리 디바이스들 각각에 및 그 각각으로부터 신호들이 송신되는 데 필요한 시간은 본질적으로 변할 것이다. 이것은 적층 내에, 예를 들면, 8개의 메모리 디바이스들과 같은, 다수의 메모리 디바이스들이 있을 수 있기 때문에 무시 못할 문제일 수 있다. 게다가, 프로세스, 온도 및 공급 전압 변동들 때문에, 메모리 디바이스들의 타이밍 성능들은 비록 그것들이 동일한 웨이퍼 상에 제조된다 할지라도 변할 수 있다. 그러한 신호 타이밍 스큐들의 예가 도 1에 도시되어 있고, 도 1은 4개의 적층된 다이내믹 랜덤 액세스 메모리("DRAM") 디바이스 다이들 DRAM0-DRAM1 각각에 대한 패키지 인터페이스에서 판독 데이터 신호들이 유효한 것으로 간주되는 기간을 나타낸다. 이 데이터 유효 기간은 때때로 데이터 "아이"(eye)로 불린다. 거기에 도시된 바와 같이, DRAM2에 대한 판독 데이터가 먼저 유효하고, 그 다음으로 DRAM0, DRAM1 및 마지막으로 DRAM3가 뒤를 잇는다. 모든 판독 데이터가 유효한 기간, 즉, 모든 DRAM에 대한 합성 아이(composite eye)(8)는 거의 존재하지 않는다. 그러므로, 메모리 컨트롤러 또는 프로세서와 같은, 메모리 액세스 디바이스가 단일 클록 신호를 이용하여 판독 데이터를 캡처하는 것은 매우 어려울 것이고, 특히 메모리 디바이스들의 동작 속도들 및 결과적인 데이터 전송 레이트들이 계속해서 증가하기 때문에 그러할 것이다.
과거에는, 상이한 메모리 디바이스들로부터의 신호 스큐들의 문제는 각각의 판독 데이터와 함께 메모리 디바이스들로부터 각각의 판독 스트로브 신호들을 송신하는 것에 의해 크게 경감되었다. 스트로브 신호는 그 후 메모리 액세스 디바이스들에 의해 판독 데이터를 캡처하는 데 이용된다. 메모리 디바이스들 각각으로부터의 판독 데이터의 타이밍의 차이들이 스트로브 신호들의 타이밍의 차이들에 의해 실질적으로 매칭되는 한에 있어서는, 스트로브 신호들의 전이들(transitions)은 각 메모리 디바이스로부터의 데이터 아이에서 실질적으로 중심에 있고, 그것에 의하여 메모리 액세스 디바이스가 메모리 디바이스들 각각으로부터 판독 데이터를 성공적으로 캡처하게 한다. 메모리 디바이스들의 동작 속도가 계속해서 증가함에 따라, 이러한 접근 방법조차 충분하지 않았다. 그 결과, 스트로브 신호들의 타이밍을, 메모리 디바이스들에서 그것들의 송신 시간들을 조정하는 것에 의해 또는 메모리 액세스 디바이스에서 조정 가능한 양만큼 그것들을 지연시키는 것에 의해, 조정하는 기법들이 개발되었다. 다르게는, 판독 데이터의 비트들 각각의 타이밍은 판독 스트로브 신호의 타이밍에 관하여 조정될 수 있다. 이런 식으로 판독 데이터의 각 비트의 타이밍을 조정하는 메모리 디바이스의 예는 미국 특허 번호 6,882,304에서 설명되어 있다.
판독 스트로브 신호들과 판독 데이터 신호들 사이에 타이밍을 조정하는 종래의 접근 방법은 적층된 메모리 디바이스 다이들에 대하여 이용될 수 있다. 그러나, 그렇게 하는 것은 각 메모리 디바이스에서 다량의 타이밍 조정 회로를 필요로 할 것이고, 그것에 의하여 메모리 용량을 제공하기 위해 이용 가능한 각 메모리 디바이스의 영역을 감소시킬 것이다. 각 메모리 디바이스 다이에서 판독 스트로브 신호와 판독 데이터 신호 사이에 타이밍을 조정하는 것은 또한 각 메모리 디바이스로부터 판독 스트로브 신호를 송신하는 것을 필요로 할 것이다. 또한, 비록 타이밍 문제들은 판독 데이터 신호들에 관하여 설명되었지만, 기입 데이터 신호들, 명령 신호들 및 어드레스 신호들에 대해서도 본질적으로 동일한 유형의 문제들이 존재할 수 있다. 만약 이러한 유형들의 신호들 각각에 대하여 각 메모리 디바이스에 또는 각 메모리 디바이스로부터 개별 스트로브 신호가 송신된다면, 그 스트로브 신호들은 패키징된 메모리 디바이스들이 다수의 스트로브 단자들을 포함하는 것을 요구할 것이다. 예를 들면, 만약 8개의 메모리 디바이스 다이들이 적층된다면, 모든 이러한 유형들의 신호들의 메모리 디바이스들에 또는 메모리 디바이스들로부터 스트로브 신호를 전송하기 위해서는 32개의 단자들이 요구될 것이다. 하지만, 메모리 디바이스 패키지 내의 이용 가능한 영역의 부족 및 메모리 디바이스가 설치된 회로 기판 또는 버스에서 요구될 다수의 도체들 때문에 메모리 디바이스에서 단자들의 수를 과도하게 증가시키는 것은 일반적으로 바람직하지 않은 것으로 생각된다.
그러므로, 메모리 용량을 위해 이용 가능한 다이의 영역을 최대화하고 필요한 단자들의 수를 과도하게 증가시키지 않는 방식으로 적층된 메모리 디바이스 다이들에 또는 적층된 메모리 디바이스 다이들로부터 송신되는 신호들 사이의 타이밍 스큐들로부터 기인하는 문제들 및 한계들을 최소화하는 방법 및 장치에 대한 요구가 존재한다.
도 1은 복수의 적층된 메모리 디바이스 다이들 각각으로부터의 판독 데이터 신호들의 타이밍이 서로에 관하여 스큐되는 방식을 나타내는 타이밍도이다.
도 2는 본 발명의 실시예에 따른 적층된 메모리 디바이스 다이들을 포함하는 메모리 시스템을 포함하는 프로세서 기반 시스템의 블록도이다.
도 3은 본 발명의 실시예에 따른 정정된 타이밍을 갖는 판독 데이터 신호와 함께 도 1에 도시된 판독 데이터 신호들의 타이밍을 나타내는 타이밍도이다.
도 4는 메모리 시스템을 보다 상세히 나타내는 도 2의 프로세서 기반 시스템의 실시예의 보다 상세한 블록도이다.
도 5는 도 2 및 4의 메모리 시스템에서 이용되는 타이밍 정정 시스템의 실시예를 나타내는 블록도이다.
도 6은 도 5의 타이밍 정정 시스템에서 이용되는 스트로브 타이밍 조정 회로의 실시예를 나타내는 블록도이다.
도 7은 도 5의 타이밍 정정 시스템에서 이용되는 수신기의 실시예를 나타내는 블록도이다.
본 발명의 실시예에 따른 고용량, 고대역폭 메모리 시스템(10)을 포함하는 컴퓨터 시스템이 도 2에 도시되어 있다. 메모리 시스템(10)은 다운스트림 레인들(downstream lanes) 및 개별 업스트림 레인들(upstream lanes)(도 2에 도시되지 않음)로 나누어지는 비교적 폭이 좁은 고속 버스(14)를 통하여 프로세서(12)에 연결된다. 메모리 시스템(10)은, 서로의 위에 적층된, 서로 동일할 수 있는, 4개의 DRAM 다이들(20, 22, 24, 26)을 포함한다. 비록 메모리 시스템(10)은 4개의 DRAM 다이들(20, 22, 24, 26)을 포함하지만, 메모리 디바이스의 다른 실시예들은 더 많은 또는 더 적은 수의 DRAM 다이들을 이용한다. 적층된 DRAM 다이들(20, 22, 24, 26)은, 프로세서(12)와의 인터페이스로서 역할을 하는, 로직 다이(30)에 연결된다. 로직 다이(30)는, 예를 들면 로직 다이(30)의 위에 DRAM 다이들(20, 22, 24, 26)을 적층하는 것에 의해, 임의의 순서로 DRAM 다이들(20, 22, 24, 26)에 관하여 물리적으로 배치될 수 있다. 그러나, 로직 다이(30)는, 예를 들면, DRAM 다이들(20, 22, 24, 26)의 적층의 중앙에 배치될 수 있다.
로직 다이(30)는, 예를 들면 DRAM 다이들(20, 22, 24, 26)에서 구현되어야 하는 기능들의 수를 제한하기 위해, 메모리 시스템(10) 내의 다양한 기능들을 구현할 수 있다. 예를 들면, 로직 다이(30)는 DRAM 다이들(20, 22, 24, 26) 내의 메모리 셀들의 전력 관리 및 리프레시와 같은, 메모리 관리 기능들을 수행할 수 있다. 몇몇 실시예들에서, 로직 다이(30)는 오류 검사 및 정정("ECC") 기능들을 수행할 수 있다. 여기에 설명된 실시예들에서, 로직 다이(30)는, 아래에 더 상세히 설명되는 바와 같이, 로직 다이(30)가 DRAM 다이들(20, 22, 24, 26)에 연결하거나 DRAM 다이들(20, 22, 24, 26)로부터 수신하는 신호들의 타이밍 정정을 구현한다.
DRAM 다이들(20, 22, 24, 26)은 서로에 연결될 수 있고, 그것들은 비교적 폭이 넓은 버스(34)에 의해 로직 다이(30)에 연결된다. 버스(34)는, DRAM 다이들 상의 동일한 위치들에서 DRAM 다이들(20, 22, 24, 26)을 통하여 적어도 부분적으로 연장하는 다수의 도체들을 포함하고 그 다이들(20, 22, 24, 26) 상에 형성된 도체들에 연결되는, 스루 실리콘 비아들(through silicon vias; "TSVs")을 사용하여 구현될 수 있다. 하나의 실시예에서, DRAM 다이들(20, 22, 24, 26) 각각은 16개의 자율적인 파티션들로 나누어지고, 그 각각은 2개 또는 4개의 독립 메모리 뱅크들을 포함할 수 있다. 그러한 경우, 서로의 위에 적층되는 각 다이들(20, 22, 24, 26)의 파티션들은 판독 및 기입 동작들을 위해 독립적으로 액세스될 수 있다. 16개의 적층된 파티션들의 각 세트는 "볼트"(vault)로 불릴 수 있다. 따라서, 메모리 시스템(10)은 16개의 볼트들을 포함할 수 있다.
위에 언급된 바와 같이, 로직 다이(30)는 메모리 디바이스 다이들(20, 22, 24, 26)로부터 수신된 판독 데이터 신호들이 그것들이 메모리 시스템(10)으로부터 송신될 때 서로 정렬되는 것을 보증하기 위한 타이밍 정정 회로를 포함한다. 도 3에 도시된 바와 같이, 로직 다이(30)는 도 1에 도시된 바와 같이 메모리 디바이스 다이들(20, 22, 24, 26)로부터 수신될 판독 데이터 신호들을 그것들이 서로에 관하여 실질적으로 정렬되도록 한다. 그 결과, 판독 데이터 신호들은 도 1에 도시된 사실상 존재하지 않는 합성 아이(8)보다 상당히 더 큰 합성 아이(28)를 이용하여 메모리 시스템(10)으로부터 송신된다.
아래에 더 상세히 설명되는 바와 같이, 로직 다이(30)에 의해 수행되는 기능들 중 하나는 DRAM 다이들(20, 22, 24, 26)로부터 연결된 판독 데이터 비트들을 버스(14)의 업스트림 레인들(42a-d) 중 하나의 16개의 병렬 비트들 각각을 통하여 연결된 16개의 직렬 데이터 비트들의 직렬 스트림으로 직렬화하는 것이다. 유사하게, 로직 다이(30)는 버스(14)의 16 비트 다운스트림 레인들(40a-d) 중 하나를 통하여 연결된 16개의 직렬 데이터 비트들을 역직렬화하여 256개의 병렬 데이터 비트들을 획득하는 기능들을 수행할 수 있다. 로직 다이(30)는 그 후 이 256 비트들을 32 비트 서브-버스들(sub-buses)(38a-p) 중 하나를 통하여 8 비트의 직렬 스트림에 연결된다. 그러나, 다른 실시예들은 상이한 폭들을 갖는 상이한 수의 레인들(40, 42) 또는 상이한 폭들을 갖는 상이한 수의 서브-버스들(38a-p)을 이용할 수 있고, 그것들은 상이한 구조들을 갖는 데이터 비트들을 연결할 수 있다. 이 기술의 숙련자에 의해 이해되는 바와 같이, 다수의 DRAM 다이들의 적층은 매우 큰 용량을 갖는 메모리 디바이스를 생성한다. 더욱이, DRAM 다이들을 연결하는 매우 폭이 넓은 버스의 사용은 데이터가 매우 높은 대역폭으로 DRAM 다이들에 및 DRAM 다이들로부터 연결되게 한다.
프로세서(12) 및 DRAM 다이들(20, 22, 24, 26)에 연결된 본 발명의 실시예에 따른 로직 다이(30)가 도 4에 도시되어 있다. 도 4에 도시된 바와 같이, 4개의 다운스트림 레인들(40a-d) 각각은 각각의 링크 인터페이스(50a-d)에 연결된다. 각 링크 인터페이스(50a-d)는 16 비트 레인들(40a-d) 각각에 있는 16개의 데이터 비트들의 각 직렬 스트림을 256개의 병렬 비트들로 변환하는 역직렬화기(54)를 포함한다. 4개의 링크 인터페이스들(50a-d)이 있는 한에 있어서는, 링크 인터페이스들은 함께 1024개의 출력 병렬 비트들을 출력할 수 있다.
링크 인터페이스들(50a-d) 각각은 그것의 256개 병렬 비트들을 각각의 다운스트림 타깃(60a-d)에 인가하고, 각각의 다운스트림 타깃은 수신된 패킷의 명령 및 어드레스 부분들을 디코딩하고 메모리 요청이 기입 동작을 위한 것인 경우에는 기입 데이터를 버퍼링한다. 다운스트림 타깃들(60a-d)은 그들의 각각의 명령들, 어드레스들 및 어쩌면 기입 데이터를 스위치(62)에 출력한다. 스위치(62)는 16개의 멀티플렉서들(64)을 포함하고 그 각각은 다운스트림 타깃들(60a-d) 중 임의의 것으로부터의 명령, 어드레스들 및 임의의 기입 데이터를 DRAM 다이들(20, 22, 24, 26)의 그것의 각각의 볼트에 송신한다. 따라서, 다운스트림 타깃들(60a-d) 각각은 DRAM 다이들(20, 22, 24, 26) 내의 16개의 볼트들 중 임의의 것에 액세스할 수 있다. 멀티플렉서들(64)은 수신된 메모리 요청들 내의 어드레스를 이용하여 그것의 각각의 볼트가 메모리 요청의 타깃인지를 결정한다. 멀티플렉서들(64) 각각은 그 메모리 요청을 16개의 볼트 컨트롤러들(70a-p) 중 각각의 하나의 볼트 컨트롤러에 인가한다.
각 볼트 컨트롤러(70a-p)는 각각의 메모리 컨트롤러(80)를 포함하고, 그 각각은 기입 버퍼(82), 판독 버퍼(84) 및 명령 파이프라인(86)을 포함한다. 스위치(62)로부터 수신된 메모리 요청들 내의 명령들 및 어드레스들은 명령 파이프라인(86)에 로딩되고, 명령 파이프라인은 그 후 그 수신된 명령들 및 대응하는 어드레스들을 출력한다. 메모리 요청들 내의 임의의 기입 데이터는 기입 버퍼(82)에 저장된다. 판독 버퍼(84)는, 아래에 더 상세히 설명되는 바와 같이, 각각의 볼트로부터의 판독 데이터를 저장하기 위해 이용된다. 기입 버퍼(82)로부터의 기입 데이터 및 볼트 컨트롤러들(70a-p) 각각의 명령 파이프라인(86)으로부터의 명령들 및 어드레스들 양쪽 모두가 메모리 인터페이스(88)에 인가된다. 메모리 인터페이스(88)는 명령 파이프라인들(86)로부터의 명령들 및 어드레스들을 명령/어드레스 버스(94)를 통하여 DRAM 다이들(20, 22, 24, 26)에 연결하고, 그것은 기입 버퍼들(82) 각각으로부터의 32 비트의 기입 데이터를 32 비트 데이터 버스(92)를 통하여 DRAM 다이들(20, 22, 24, 26)에 연결한다.
비록 데이터는 256개 병렬 비트들로서 기입 버퍼(82)에 로딩되지만, 그것들은 버퍼(82)로부터 2개의 세트들로 출력되고, 각 세트는 128개 병렬 비트이다. 이 128개 비트들은 그 후 메모리 인터페이스(88)에 의해 32 비트 데이터의 4개의 세트들로 더 직렬화되고, 이것들은 데이터 버스(92)를 통하여 연결된다. 도 4에 도시된 실시예에서, 기입 데이터는 500 MHz 클록과 동기하여 기입 버퍼(82)에 연결되고 따라서 그 데이터는 초당 16 기가바이트("GB")로 기입 버퍼에 저장된다. 기입 데이터는 2 GHz 클록을 이용하여 기입 버퍼(82)로부터 DRAM 다이들(20, 22, 24, 26)에 연결되고 따라서 그 데이터는 8 GB/s로 기입 버퍼(82)로부터 출력된다. 그러므로, 메모리 요청들의 절반 이상이 동일한 볼트에의 기입 동작들이 아닌 한, 기입 버퍼들(82)은 기입 데이터를 적어도 그 데이터가 기입 버퍼(82)에 연결되는 것만큼 빠르게 DRAM 다이들(20, 22, 24, 26)에 연결할 수 있을 것이다.
메모리 요청이 판독 동작을 위한 것인 경우에는, 그 요청에 대한 명령 및 어드레스는, 위에 설명된 바와 같이, 기입 요청과 동일한 방식으로 DRAM 다이들(20, 22, 24, 26)에 연결된다. 판독 요청에 응답하여, 32 비트의 판독 데이터가 32 비트 데이터 버스(92)를 통하여 DRAM 다이들(20, 22, 24, 26)로부터 출력된다. 메모리 인터페이스(88)는 볼트들 각각으로부터의 32 비트의 판독 데이터를 128 비트 판독 데이터의 2개의 세트들로 역직렬화되고, 128 비트 판독 데이터의 2개의 세트들은 판독 버퍼(84)에 인가된다. 128 비트 판독 데이터의 2개의 세트들이 판독 버퍼(84)에 저장된 후에, 판독 버퍼는 256 비트들을 스위치(62)에 송신한다. 스위치는 각각의 업스트림 마스터들(110a-d)에 연결된 4개의 출력 멀티플렉서들(104)을 포함한다. 각 멀티플렉서(104)는 볼트 컨트롤러들(70a-p) 중 어느 하나로부터의 256 비트의 병렬 데이터를 그것의 각각의 업스트림 마스터(110a-d)에 연결할 수 있다. 업스트림 마스터들(110a-d)은 256 비트의 판독 데이터를 패킷 데이터로 포맷하고 그 패킷을 각각의 업스트림 링크 인터페이스들(114a-d)에 연결한다. 링크 인터페이스들(114a-d) 각각은 들어오는 256 비트들을 16 비트 업스트림 링크들(42a-d) 중 각각의 업스트림 링크의 각 비트에서 16 비트의 직렬 스트림으로 변환하는 각각의 직렬화기(120)를 포함한다.
위에 설명된 바와 같이, 로직 다이(30)는 그 로직 다이(30)가, 아래에 더 상세히 설명되는 바와 같이, DRAM 다이들(20, 22, 24, 26)에 연결하거나 또는 DRAM 다이들(20, 22, 24, 26)로부터 수신하는 신호들의 타이밍을 정정한다. 이 타이밍 정정은 타이밍 정정 시스템(100)에 의해 구현되고, 그 중 하나가 메모리 인터페이스들(88) 각각에 포함된다. 타이밍 정정 시스템(100)의 실시예가 도 5에 도시되어 있다. 그 시스템(100)은 4개의 판독 데이터 스트로브 신호들 RDQS0-RDQS3를 출력하는 타이밍 제어 회로(134)를 포함한다. 스트로브 신호들 RDQS0-RDQS3는 교호의 하이 및 로우 논리 레벨들의 패턴으로 되어 있다. 스트로브 신호들 RDQS0-RDQS3 각각은 4개의 스트로브 타이밍 조정 회로들(140a-d) 중 각각의 하나의 스트로브 타이밍 조정 회로에 인가되고, 스트로브 타이밍 조정 회로들 각각은 타이밍 제어 회로(134)로부터 각각의 타이밍 제어 신호를 수신한다. 4개의 스트로브 타이밍 조정 회로들(140a-d) 각각은 각각의 조정된 판독 데이터 스트로브 신호들 RDQS0'-RDQS3'를 DRAM 디바이스 다이들(20, 22, 24, 26) 중 각각의 DRAM 디바이스 다이에 송신한다. 따라서, 스트로브 타이밍 조정 회로(140a)는 그것의 스트로브 신호 RDQS0'를 로직 다이(30)로부터 제1 DRAM 디바이스 다이(20)로 연장하는 TSV(152a)를 통하여 제1 DRAM 디바이스 다이(20)에 송신한다. 스트로브 신호 RDQS0'는 또한 다른 DRAM 디바이스 다이들(22, 24, 26)로 연장하는 추가적인 TSV들(152b-d)을 통하여 연결될 수 있지만, 그것들은 각각의 DRAM 디바이스 다이들(22, 24, 26) 내의 어느 회로에도 내부적으로 연결되지 않는다. 유사하게, 스트로브 타이밍 조정 회로(140b)는 그것의 스트로브 신호 RDQS1'을 2개의 TSV들(154a,b)을 통하여 제2 DRAM 디바이스 다이(22)에 송신하고, 스트로브 타이밍 조정 회로(140c)는 그것의 스트로브 신호 RDQS2'를 3개의 TSV들(156a,b,c)을 통하여 제3 DRAM 디바이스 다이(24)에 송신하고, 스트로브 타이밍 조정 회로(140d)는 그것의 스트로브 신호 RDQS3'를 4개의 TSV들(158a,b,c,d)을 통하여 제4 DRAM 디바이스 다이(26)에 송신한다.
판독 데이터 스트로브 신호들 RDQS0'-RDQS3' 각각에 응답하여, 각각의 DRAM 디바이스 다이들(20, 22, 24, 26)은 공통의 32 비트 버스(150) 상에 32 비트의 판독 데이터를 출력한다. 판독 데이터의 비트들 각각은 각각의 입력 버퍼(162)를 통하여 32개의 수신기들(160)(그 중 1개만이 도 5에 도시됨) 중 각각의 수신기에 인가된다. 따라서, 도 4에 도시된 메모리 인터페이스들(88) 각각은 32개의 수신기들(160)을 포함한다. 각 수신기(160)는 수신된 판독 데이터의 비트를 4 비트의 판독 데이터로 역직렬화한다. 따라서, 32개의 수신기들(160)에 의해 집합적으로 수신된 32 비트의 판독 데이터는 결국 128 비트의 판독 데이터로 된다. 유사한 방식으로, 각각의 송신기(164)는 버스(150)의 각 비트에 연결되고 따라서 도 4에 도시된 메모리 인터페이스들(88) 각각은 32개의 송신기들(164)(그 중 1개만이 도 5에 도시됨)을 포함한다. 송신기들(164) 각각은 각각의 출력 버퍼(166)를 통하여 4 비트의 기입 데이터를 송신하고 그 데이터를 버스(150)의 그것의 각각의 비트에 인가되는 1 비트의 기입 데이터로 직렬화한다.
DRAM 디바이스 다이들(20, 22, 24, 26) 각각으로부터 송신되는 판독 데이터의 타이밍은 그것의 각각의 판독 데이터 스트로브 신호들 RDQS0'-RDQS3'의 타이밍에 의해 제어된다. 타이밍 제어 회로(134)로부터 출력된 타이밍 제어 신호들은 각각의 스트로브 타이밍 조정 회로들(140a-d)로 하여금 판독 데이터가 동일한 타이밍으로 DRAM 디바이스 다이들(20, 22, 24, 26) 각각으로부터 로직 다이(30)에서 수신되도록 판독 데이터 스트로브 신호들 RDQS0'-RDQS3'의 타이밍을 적절히 조정하게 한다. 그 결과, 수신기들(160)은 어느 DRAM 디바이스 다이들(20, 22, 24, 26)이 판독 데이터를 송신했는지에 관계없이 동일한 클록 신호 CLK를 이용하여 판독 데이터를 캡처할 수 있다. 그러므로, 로직 다이(30)는 어느 DRAM 디바이스 다이들(20, 22, 24, 26)이 데이터의 발신자였는지에 관계없이 어떤 추가적인 타이밍 조정도 없이 동일한 타이밍으로 메모리 시스템으로부터 판독 데이터를 송신할 수 있다.
타이밍 제어 회로(134)의 하나의 실시예에서는, 예를 들면 미국 특허 번호 6,882,304에 개시된 바와 같은, 스트로브 신호들 RDQS0'-3' 각각의 정확한 타이밍을 결정하기 위해 종래의 트레이닝 시퀀스가 이용된다. 타이밍 제어 회로(134)는 수신기들(160)이 알려진 판독 데이터를 캡처하려고 시도하는 동안에 스트로브 신호들 RDQS0'-3' 각각의 타이밍이 점증적으로 조정되게 한다. 판독 데이터를 가장 잘 캡처하는 타이밍은 그 후 통상의 동작 동안에 이용된다. 최적의 타이밍은, 예를 들면, 판독 데이터를 성공적으로 캡처한 모든 타이밍 값들 사이에 중간쯤에 있는 타이밍을 이용하는 것에 의해 결정될 수 있다.
메모리 인터페이스(88)의 개시된 실시예는 단지 판독 데이터의 타이밍을 조정하기 위해 타이밍 제어 회로(100)를 이용한다. 그러나, 다른 실시예들에서는, 유사한 타이밍 제어 회로(100)가 유사한 방식으로 기입 데이터 신호들, 명령 신호들 및/또는 어드레스 신호들의 타이밍을 조정한다. 각 경우에, 타이밍 제어 회로는 DRAM 디바이스 다이들(20, 22, 24, 26)에 송신되는 이러한 신호들의 타이밍을 변경할 수 있고 따라서 그것들은 적절한 타이밍에서 DRAM 디바이스 다이들에 의해 수신된다. 적절한 타이밍은 어느 타이밍이 DRAM 디바이스 다이들(20, 22, 24, 26)에서 가장 잘 캡처될 수 있는지를 결정하기 위해 이러한 신호들의 타이밍이 점증적으로 변경될 때 판독 동작들을 수행하는 것에 의해 결정될 수 있다. 또한, 비록 타이밍 제어 회로(100)는 적절히 타이밍된 판독 스트로브 신호들을 4개의 DRAM 디바이스 다이들(20, 22, 24, 26)에 인가하기 위해 이용되지만, 다른 실시예들은 보다 적은 또는 추가적인 수의 DRAM 디바이스 다이들과 함께 이용된다.
스트로브 타이밍 조정 회로들(140a-d) 각각의 실시예가 도 6에 도시되어 있다. 비록 하나의 타이밍 조정 회로(140)만이 도 6에 도시되어 있지만, 4개의 그것들이 도 5의 타이밍 제어 회로(100)에서 이용될 것임을 이해할 것이다. 위에 설명된 바와 같이, 타이밍 조정 회로(140)는, A-H라는 라벨로 표시될 수 있는, 교호의 하이 및 로우 논리 레벨들로 이루어지는, 각각의 판독 데이터 스트로브 신호 RDQS를 수신한다. RDQS 신호는 2개의 레지스터들(170, 172)에 인가되고, 그 각각은 4개의 출력들 Q0-Q3를 갖는다. 레지스터들(170, 172)은 플립플롭(176)의 각각의 출력들로부터 수신된 각각의 상보성 인에이블 신호들(complementary enable signals)에 의해 교대로 인에이블된다. 플립플롭(176)은 그것이 클록 신호 CLK_1XSE의 각 상승 에지(rising edge)에 응답하여 상태들을 스위칭하도록 토글(toggle)하도록 구성된다. 하나의 실시예에서, 클록 신호 CLK_1XSE는 500 MHz의 주파수를 가지며, 따라서 플립플롭(176)은 4 ns 동안 신호 Q를 하이로 출력하고 그 후 4 ns 동안 Q*를 하이로 출력한다. 그러므로, 플립플롭(176)은 먼저 4 ns 동안 레지스터(170)를 인에이블하고 그 후 4 ns 동안 레지스터(172)를 인에이블한다. 그러나, 다른 실시예들에서, 클록 신호 CLK_1XSE는 상이한 주파수들을 갖는다. 그러므로, 레지스터(170)는 판독 데이터 스트로브 신호 RDQS에서 A-D로 명시된 신호들을 출력하고, 레지스터(172)는 판독 스트로브 신호 RDQS에서 E-H로 명시된 신호들을 출력한다.
레지스터들(170, 172)에 의해 출력된 신호들은 2개의 멀티플렉서들(180, 182)에 인가된다. 더 구체적으로, 레지스터들(170, 172)로부터의 A, C, E, G로 명시된 신호들은 멀티플렉서(180)의 각각의 입력들에 인가되고, 레지스터들(170, 172)로부터의 B, D, F, H로 명시된 신호들은 멀티플렉서(182)의 각각의 입력들에 인가된다. 멀티플렉서들(180, 182)은 그것의 입력들 중 하나가 그것의 출력에 인가되게 하기 위해 각각의 선택 신호들에 의해 제어된다. 선택 신호들은, 특별히 구성된 카운터를 이용하여 구현될 수 있는, 셀렉터(selector)(188)에 의해 생성된다. 셀렉터(188)는 클록 신호 CLK_4X에 의해 클로킹되고, 이 클록 신호는, 하나의 실시예에서, 1 GHz의 주파수를 갖고 클록 신호들이 상이한 상태들을 갖도록 차동 클록 신호(differential clock signal)이다. 그러나, 클록 신호들 CLK_4X는, 예를 들면, 지연 라인 또는 위상 보간기(phase interpolator)일 수 있는, 지연 회로(190)를 통하여 연결된다. 지연 회로(190)는 클록 신호들 CLK_4X를 타이밍 제어 회로(134)(도 5)로부터의 각각의 타이밍 제어 신호에 의해 제어되는 조정 가능한 지연만큼 지연시킨다. 셀렉터(188)는 먼저 멀티플렉서(180)로 하여금 레지스터(170)로부터의 신호 A를 출력하게 하고, 그것은 그 후 멀티플렉서(182)로 하여금 레지스터(170)로부터의 신호 B를 출력하게 한다. 유사하게, 셀렉터(188)는 그 후 멀티플렉서(180)로 하여금 레지스터(170)로부터의 신호 C를 출력하게 하고, 그것은 그 후 멀티플렉서(182)로 하여금 레지스터(170)로부터의 신호 D를 출력하게 한다. 같은 방식으로, 셀렉터(188)는 멀티플렉서(180, 182)로 하여금 신호들 E-H를 순차적으로 출력하게 한다. 멀티플렉서들(180, 182)의 각각의 출력들은 직렬화기(194)의 각각의 입력들에 인가된다.
클록 신호들 CLK_4X가 셀렉터(188)에 인가되는 것에 더하여, 클록 신호들 CLK_4X 중 하나는 직렬화기(194)의 클록 입력에 인가된다. 클록 신호는 그것의 입력들 각각을 교대로 선택하고 그것들을 그것의 출력에 연결한다. 따라서, 비록 A,C,E,G로 명시된 신호들은 하나의 입력에 인가되고 신호들 B,D,F,H는 다른 입력에 인가되지만, 직렬화기(194)는 순서 A,B,C,D,E,F,G,H로 신호를 출력한다. 그 결과, 직렬화기(194)는 타이밍 조정된 판독 스트로브 신호 RDQS'를 생성하기 위해 타이밍 제어 신호에 의해 스트로브 신호 RDQS의 타이밍이 조정된 것을 제외하면 레지스터들(170, 172)에 인가된 최초의 판독 스트로브 신호 RDQS를 출력한다. 이 RDQS' 신호는, 도 5에 관하여 위에 설명된 바와 같이, 출력 버퍼(196)를 통하여 그것의 각각의 DRAM 디바이스 다이들(20, 22, 24, 26)에 송신된다. 따라서, 셀렉터(188), 멀티플렉서들(180, 182) 및 직렬화기(188)는 함께 직렬화 회로를 구현한다.
도 5에 도시된 수신기(160)의 실시예가 도 7에 도시되어 있다. 수신기(160)는, 하나의 실시예에서, 8 비트의 직렬 판독 데이터로 이루어지는, 판독 데이터 DQ의 한 비트를 수신하고, 도 5에 관하여 위에 설명된 바와 같이 그것을 역직렬화한다. 판독 데이터 DQ의 이러한 직렬 비트들은 수신기(160)의 설명을 용이하게 하는 목적으로 비트들 A-H로 명시될 것이다. 판독 데이터 비트는 입력 버퍼(204)를 통하여 연결된 후에 8개의 플립플롭들(200a-h)의 각각의 데이터 입력에 인가된다. 플립플롭들(200a-h)은, 카운터에 의해 구현될 수 있는, 셀렉터(208)에 의해 클로킹된다. 그러나, 교호의 플립플롭들(200a,c,e,g)은 셀렉터(208)로부터 수신된 신호의 상승 에지에 의해 클로킹되는 반면, 플립플롭들(200b,d,f,h)은 셀렉터(208)로부터 수신된 신호의 하강 에지(falling edge)에 의해 클로킹된다. 또한, 동일한 신호는 인접한 플립플롭(200a,b 내지 200g,h)에 인가된다.
셀렉터(208)가 클로킹되면, 그것의 출력들 각각은, 하나의 실시예에서, 1 GHz의 주파수를 갖는, 클록 신호 CLK_2X의 상승 에지들에 응답하여 순차적으로 하이로 전이한다. 따라서 플립플롭(200a)은 먼저 직렬 판독 데이터 비트 A를 출력하고, 셀렉터(208)로부터의 수신된 신호가 다시 하이로 전이할 때 4 ns 뒤에 그것이 다시 클로킹될 때까지 계속해서 그렇게 한다. 플립플롭(200b)은 플립플롭(200a)을 클로킹한 동일한 신호의 하강 에지에 의해 1 ns 뒤에 클로킹되고, 따라서 플립플롭(200b)은 4 ns 동안 직렬 판독 데이터 비트 B를 출력한다. 그러나, 플립플롭들(200a,b)에 인가된 신호가 로우로 전이하는 것과 동시에, 플립플롭들(200c,d)에 인가된 신호는 하이로 전이하여 플립플롭(200c)으로 하여금 4 ns 동안 직렬 판독 데이터 비트 C를 출력하게 한다. 유사한 방식으로, 플립플롭들(200d-g)은 D-G로 명시된 판독 데이터 비트들을 순차적으로 출력한다. 4 ns의 끝에는, 플립플롭들(200a-h)로부터 직렬 데이터 비트들 A-G 모두가 출력되었을 것이다.
처음 4개의 플립플롭들(200a-d) 각각으로부터의 출력은 각각의 멀티플렉서들(210a-d)의 제1 입력에 인가되고, 다음 4개의 플립플롭들(200e-h) 각각으로부터의 출력은 각각의 멀티플렉서들(210a-d)의 제2 입력에 인가된다. 멀티플렉서들(210a-d)은 각각 플립플롭(212)으로부터 수신된 신호에 의해 제어되고, 플립플롭(212)은 AND 게이트(214)로부터의 신호에 응답하여 토글하도록 구성된다. AND 게이트(214)는 그의 입력들 중 하나에서 클록 신호 CLK_1XSE를 수신하고, 이 클록 신호는 하나의 실시예에서 500 MHz의 주파수를 갖는다는 것을 상기할 수 있다. AND 게이트(214)의 다른 입력은 플립플롭(216)의 출력으로부터 신호를 수신한다. 플립플롭(216)은 플립플롭(218)의 출력으로부터 신호를 수신하는 데이터 입력을 갖는다. 플립플롭(218)은 그의 데이터 입력에서 판독 인에이블 신호 RD_EN을 수신하고, 그것은 클록 신호 CLK_1XSE에 의해 클로킹된다.
동작 중에, 판독 인에이블 신호 RD_EN이 하이로 전이하면, 클록 신호 CLK_1XSE의 다음 상승 에지는 플립플롭(218)으로 하여금 플립플롭(216)의 데이터 입력에 인가되는 하이를 출력하게 한다. 플립플롭(218)으로부터의 이 하이 출력 신호는 또한 셀렉터(208)의 인에이블 입력에 인가되어 그것이 플립플롭들(200a-h)을 클로킹하기 시작하게 하고 따라서 그것들은 직렬 판독 데이터 비트들을 집합적으로 출력할 수 있다. 클록 신호 CLK_1XSE의 다음 상승 에지에서, 플립플롭(216)은 하이로 전이하고, 그것에 의하여 AND 게이트(214)의 출력이 하이로 전이하게 한다. 플립플롭(212)은 그 후 클로킹되고, 그것은 RD_EN 신호가 판독 동작의 끝에 로우로 전이할 때까지 클록 신호 CLK_1XSE에 의해 계속해서 클로킹된다. 플립플롭(212)이 토글하도록 구성되는 한에 있어서는, 그것은 4 ns 동안 하이이고 그 후 4 ns 동안 로우인 신호를 출력한다. 그 결과, 멀티플렉서들(210a-d)은 4 ns 동안 직렬 데이터 비트들 A-D를 출력하고, 그것들은 그 후 4 ns 동안 직렬 데이터 비트들 E-H를 출력한다. 따라서, 그것이 비트들 A-H를 출력하는 데 걸리는 8 ns는 8개의 직렬 데이터 비트들 A-H가 수신기(160)에 인가되는 8 ns와 일치한다. 물론, 타이밍 및 주파수 예들은 여기서 설명의 목적으로 제공되었고, 다른 실시예들에 대해서는 상이할 수 있다.
전술한 것으로부터, 비록 여기서는 예증의 목적으로 본 발명의 특정한 실시예들이 설명되었지만, 본 발명의 정신 및 범위로부터 일탈하지 않고 다양한 수정들이 이루어질 수 있다는 것을 이해할 것이다. 예를 들면, 비록 본 발명의 실시예들은 적층된 DRAM 다이들의 상황에서 설명되지만, 적층된 다이는, 플래시 메모리 디바이스 다이와 같은, 다른 유형들의 메모리 디바이스 다이일 수 있다는 것을 이해할 것이다. 따라서, 본 발명은 첨부된 청구항들에 의해 제한되는 것 외에는 제한되지 않는다.

Claims (27)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 메모리 시스템으로서,
    복수의 메모리 셀들을 포함하는 복수의 적층된 메모리 디바이스 다이들(stacked memory device dice); 및
    복수의 도체들을 통하여 상기 메모리 디바이스 다이들에 연결된 로직 다이(logic die) ― 상기 로직 다이는 상기 메모리 디바이스 다이들에 데이터를 기입하고 상기 메모리 디바이스 다이들로부터 데이터를 판독하도록 동작 가능하고, 상기 로직 다이는 적어도 하나의 신호가 상기 메모리 디바이스 다이들 각각으로부터 상기 로직 다이에 의해 수신되는 타이밍을 제어하도록 동작 가능한 타이밍 정정 시스템을 포함함 ―
    를 포함하고,
    상기 복수의 적층된 메모리 디바이스 다이들은 복수의 스루 실리콘 비아들(through silicon vias)을 통하여 서로에 및 상기 로직 다이에 연결되고,
    상기 메모리 디바이스 다이들 각각은 각각의 판독 데이터 스트로브(read data strobe)의 수신에 의해 결정된 시간에 판독 데이터 신호들을 송신하도록 동작 가능하고,
    상기 타이밍 정정 시스템은,
    상기 메모리 디바이스 다이들 각각에 대한 스트로브 타이밍 조정 회로 ― 상기 스트로브 타이밍 조정 회로들 각각은 각각의 타이밍 제어 신호에 의해 제어되는 타이밍으로 판독 스트로브 신호를 출력하도록 구성됨 ―; 및
    상기 각각의 타이밍 제어 신호들을 생성하고 그 타이밍 제어 신호들을 상기 각각의 메모리 디바이스 다이들에 인가하는 타이밍 제어 회로 ― 상기 타이밍 제어 회로는 상기 메모리 디바이스 다이들에 의해 송신되는 판독 데이터 신호들이 동일한 타이밍으로 상기 로직 다이에 의해 수신되게 하는 타이밍 제어 신호들을 생성함 ―
    를 포함하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 타이밍 제어 회로는, 상기 각각의 스트로브 타이밍 조정 회로로 하여금 어떤 범위에 걸쳐서 상기 각각의 판독 스트로브 신호의 타이밍을 변경하게 함으로써 상기 각각의 메모리 디바이스 다이로 하여금 어떤 범위에 걸쳐서 변화하는 시간들에서 판독 데이터 신호들을 상기 로직 다이에 제공하게 하는 각각의 복수의 타이밍 제어 신호들을 상기 스트로브 타이밍 조정 회로들 각각에 제공하는 것에 의해 상기 타이밍 제어 신호들 각각을 생성하도록 동작 가능하고, 상기 타이밍 회로는, 상기 각각의 스트로브 타이밍 조정 회로에 인가하기 위한 타이밍 제어 신호로서 상기 판독 데이터 신호들이 상기 범위 내의 시간에서 상기 로직 다이에 의해 수신되게 하는 타이밍 제어 신호를 이용하도록 동작 가능한 메모리 시스템.
  6. 메모리 시스템으로서,
    복수의 메모리 셀들을 포함하는 복수의 적층된 메모리 디바이스 다이들(stacked memory device dice); 및
    복수의 도체들을 통하여 상기 메모리 디바이스 다이들에 연결된 로직 다이(logic die) ― 상기 로직 다이는 상기 메모리 디바이스 다이들에 데이터를 기입하고 상기 메모리 디바이스 다이들로부터 데이터를 판독하도록 동작 가능하고, 상기 로직 다이는 적어도 하나의 신호가 상기 메모리 디바이스 다이들 각각으로부터 상기 로직 다이에 의해 수신되는 타이밍을 제어하도록 동작 가능한 타이밍 정정 시스템을 포함함 ―
    를 포함하고,
    상기 복수의 적층된 메모리 디바이스 다이들은 복수의 스루 실리콘 비아들(through silicon vias)을 통하여 서로에 및 상기 로직 다이에 연결되고,
    상기 타이밍 정정 시스템은 복수의 데이터 수신기들을 포함하고, 이들 각각은 상기 메모리 디바이스 다이들 각각으로부터 대응하는 판독 데이터 신호를 수신하도록 동작 가능하고, 상기 수신기는 상기 수신된 판독 데이터 신호를 복수의 병렬 판독 데이터 비트들로 역직렬화(deserialize)하도록 동작 가능한 메모리 시스템.
  7. 제6항에 있어서,
    상기 수신기들 각각은 클록 신호에 응답하여 상기 수신된 판독 데이터 신호를 캡처하도록 동작 가능하고, 상기 복수의 수신기들 모두가 그들의 각각의 수신된 판독 데이터 신호를 캡처하기 위해 동일한 클록 신호를 이용하는 메모리 시스템.
  8. 제6항에 있어서,
    상기 수신기들 각각은,
    상기 판독 데이터 신호를 수신하도록 연결된 복수의 플립플롭들 ― 상기 플립플롭들 각각은 상기 판독 데이터 신호의 각각의 샘플을 저장하고 출력에 인가하도록 동작 가능함 ―;
    상기 플립플롭들이 상기 판독 데이터 신호의 상기 각각의 샘플들을 저장하도록 선택 신호들을 생성하여 상기 각각의 플립플롭들에 순차 인가하도록 동작 가능한 셀렉터(selector); 및
    각각이 복수의 상기 플립플롭들의 각각의 출력들에 연결되는 복수의 멀티플렉서들 ― 상기 멀티플렉서들은 상기 선택 신호들 중 각각의 신호들에 응답하여 상기 복수의 플립플롭들의 각각의 쌍으로부터 상기 각각의 샘플들을 교대로 출력함 ―
    을 포함하는 메모리 시스템.
  9. 삭제
  10. 타이밍 정정 시스템으로서,
    복수의 데이터 스트로브 신호들을 생성하는 회로;
    상기 데이터 스트로브 신호들 중 각각의 데이터 스트로브 신호들을 수신하는 복수의 스트로브 타이밍 조정 회로들 ― 상기 스트로브 타이밍 조정 회로들 각각은,
    상기 각각의 데이터 스트로브 신호를 저장하고, 상기 저장된 데이터 스트로브 신호의 복수의 비트들을 각각의 출력 단자들에 인가하는 레지스터;
    상기 레지스터로부터 상기 데이터 스트로브 신호의 비트들을 수신하는 직렬화 회로(serializing circuit) ― 상기 직렬화 회로는 조정된 클록 신호에 의해 결정된 시간에 직렬 형태로 상기 데이터 스트로브 신호의 비트들을 출력하도록 동작 가능함 ―; 및
    클록 신호를 수신하고, 타이밍 제어 신호에 대응하는 지연으로 상기 조정된 클록 신호를 출력하는 지연 회로를 포함함 ―; 및
    각각이 상기 스트로브 타이밍 조정 회로들 중 각각의 스트로브 타이밍 조정 회로 내의 상기 지연 회로에 인가되는 복수의 타이밍 제어 신호들을 생성하는 타이밍 제어 회로
    를 포함하는 타이밍 정정 시스템.
  11. 제10항에 있어서,
    상기 지연 회로는 위상 보간기(phase interpolator)를 포함하는 타이밍 정정 시스템.
  12. 제10항에 있어서,
    상기 지연 회로는 지연 라인을 포함하는 타이밍 정정 시스템.
  13. 제10항에 있어서,
    상기 레지스터는,
    상기 데이터 스트로브 신호의 제1 복수의 연속 비트들을 저장하는 제1 레지스터; 및
    상기 데이터 스트로브 신호의 제2 복수의 연속 비트들을 저장하는 제2 레지스터 ― 상기 데이터 스트로브 신호의 상기 제2 복수의 연속 비트들은 상기 데이터 스트로브 신호의 상기 제1 복수의 연속 비트들의 바로 뒤에 옴 ―
    를 포함하는 타이밍 정정 시스템.
  14. 제13항에 있어서,
    상기 직렬화 회로는,
    상기 제1 레지스터로부터 출력된 상기 데이터 스트로브 신호의 교호의 비트들 및 상기 제2 레지스터로부터 출력된 상기 데이터 스트로브 신호의 교호의 비트들을 수신하도록 연결된 제1 멀티플렉서 ― 상기 제1 멀티플렉서는 제1 제어 신호에 응답하여 상기 수신된 상기 데이터 스트로브 신호의 비트들 각각을 제1 출력 단자에 연결하도록 동작 가능함 ―;
    상기 제1 멀티플렉서에 인가되지 않는 상기 제1 레지스터로부터 출력된 상기 데이터 스트로브 신호의 교호의 비트들 및 상기 제1 멀티플렉서에 인가되지 않는 상기 제2 레지스터로부터 출력된 상기 데이터 스트로브 신호의 교호의 비트들을 수신하도록 연결된 제2 멀티플렉서 ― 상기 제2 멀티플렉서는 제2 제어 신호에 응답하여 상기 수신된 상기 데이터 스트로브 신호의 비트들 각각을 제2 출력 단자에 연결하도록 동작 가능함 ―;
    클록 신호에 응답하여 상기 제1 및 제2 제어 신호들을 생성하도록 동작 가능한 셀렉터 ― 상기 제1 및 제2 제어 신호들은 상기 제1 및 제2 멀티플렉서들로 하여금 상기 수신된 상기 데이터 스트로브 신호의 비트들 각각을 상기 제1 및 제2 출력 단자들에 각각 순차적으로 연결하게 함 ―; 및
    상기 제1 및 제2 멀티플렉서들의 상기 제1 및 제2 출력 단자들에 각각 연결된 직렬화기 회로(serializer circuit) ― 상기 직렬화기 회로는 상기 조정된 클록 신호에 의해 결정된 시간에 상기 제1 및 제2 멀티플렉서들로부터 수신된 상기 데이터 스트로브 신호의 비트들을 교대로 출력하도록 동작 가능함 ―
    를 포함하는 타이밍 정정 시스템.
  15. 제10항에 있어서,
    상기 타이밍 제어 회로는, 상기 각각의 스트로브 타이밍 조정 회로로 하여금 어떤 범위에 걸쳐서 상기 각각의 판독 스트로브 신호의 타이밍을 변경하게 함으로써 상기 각각의 메모리 디바이스 다이로 하여금 어떤 범위에 걸쳐서 변화하는 시간들에서 판독 데이터 신호들을 제공하게 하는 각각의 복수의 타이밍 제어 신호들을 상기 스트로브 타이밍 조정 회로들 각각에 제공하는 것에 의해 상기 타이밍 제어 신호들 각각을 생성하도록 동작 가능하고, 상기 타이밍 회로는, 상기 각각의 스트로브 타이밍 조정 회로에 인가하기 위한 타이밍 제어 신호로서 상기 판독 데이터 신호들이 상기 범위 내의 시간에서 수신되게 하는 타이밍 제어 신호를 이용하도록 동작 가능한 타이밍 정정 시스템.
  16. 삭제
  17. 시스템으로서,
    메모리 액세스 디바이스; 및
    상기 메모리 액세스 디바이스에 연결된 메모리 시스템
    을 포함하고,
    상기 메모리 시스템은,
    복수의 메모리 셀들을 포함하고 수신된 판독 스트로브 신호에 응답하여 판독 데이터를 송신하도록 동작 가능한 복수의 적층된 메모리 디바이스 다이들 ― 상기 메모리 디바이스 다이들 각각이 상기 판독 데이터를 송신하는 타이밍은 상기 각각의 판독 스트로브 신호를 수신하는 시간에 의해 결정됨 ―; 및
    복수의 도체들을 통하여 상기 메모리 액세스 디바이스에 및 상기 메모리 디바이스 다이들에 연결된 로직 다이 ― 상기 로직 다이는 상기 메모리 디바이스 다이들에 데이터를 기입하고 상기 메모리 디바이스 다이들로부터 데이터를 판독하도록 동작 가능하고, 상기 로직 다이는 상기 판독 스트로브 신호들이 상기 각각의 메모리 디바이스 다이들에 인가되는 타이밍을 제어하도록 동작 가능한 타이밍 정정 시스템을 포함하고, 상기 로직 다이는 상기 판독 데이터를 상기 메모리 디바이스 다이들로부터 수신하는 즉시 상기 메모리 액세스 디바이스에 송신하도록 동작 가능함 ―
    를 포함하고,
    상기 타이밍 정정 시스템은,
    상기 메모리 디바이스 다이들 각각에 대한 스트로브 타이밍 조정 회로 ― 상기 스트로브 타이밍 조정 회로들 각각은 각각의 타이밍 제어 신호에 의해 제어되는 타이밍으로 상기 각각의 판독 스트로브 신호를 출력하도록 구성됨 ―; 및
    상기 각각의 타이밍 제어 신호들을 생성하고 그 타이밍 제어 신호들을 상기 각각의 메모리 디바이스 다이들에 인가하는 타이밍 제어 회로 ― 상기 타이밍 제어 회로는 상기 메모리 디바이스 다이들에 의해 송신되는 판독 데이터 신호들이 동일한 타이밍으로 상기 로직 다이에 의해 수신되게 하는 타이밍 제어 신호들을 생성함 ―
    를 포함하는 시스템.
  18. 제17항에 있어서,
    상기 타이밍 제어 회로는, 상기 각각의 스트로브 타이밍 조정 회로로 하여금 어떤 범위에 걸쳐서 상기 각각의 판독 스트로브 신호의 타이밍을 변경하게 함으로써 상기 각각의 메모리 디바이스 다이로 하여금 어떤 범위에 걸쳐서 변화하는 시간들에서 판독 데이터 신호들을 상기 로직 다이에 제공하게 하는 각각의 복수의 타이밍 제어 신호들을 상기 스트로브 타이밍 조정 회로들 각각에 제공하는 것에 의해 상기 타이밍 제어 신호들 각각을 생성하도록 동작 가능하고, 상기 타이밍 회로는, 상기 각각의 스트로브 타이밍 조정 회로에 인가하기 위한 타이밍 제어 신호로서 상기 판독 데이터 신호들이 상기 범위 내의 시간에서 상기 로직 다이에 의해 수신되게 하는 타이밍 제어 신호를 이용하도록 동작 가능한 시스템.
  19. 시스템으로서,
    메모리 액세스 디바이스; 및
    상기 메모리 액세스 디바이스에 연결된 메모리 시스템
    을 포함하고,
    상기 메모리 시스템은,
    복수의 메모리 셀들을 포함하고 수신된 판독 스트로브 신호에 응답하여 판독 데이터를 송신하도록 동작 가능한 복수의 적층된 메모리 디바이스 다이들 ― 상기 메모리 디바이스 다이들 각각이 상기 판독 데이터를 송신하는 타이밍은 상기 각각의 판독 스트로브 신호를 수신하는 시간에 의해 결정됨 ―; 및
    복수의 도체들을 통하여 상기 메모리 액세스 디바이스에 및 상기 메모리 디바이스 다이들에 연결된 로직 다이 ― 상기 로직 다이는 상기 메모리 디바이스 다이들에 데이터를 기입하고 상기 메모리 디바이스 다이들로부터 데이터를 판독하도록 동작 가능하고, 상기 로직 다이는 상기 판독 스트로브 신호들이 상기 각각의 메모리 디바이스 다이들에 인가되는 타이밍을 제어하도록 동작 가능한 타이밍 정정 시스템을 포함하고, 상기 로직 다이는 상기 판독 데이터를 상기 메모리 디바이스 다이들로부터 수신하는 즉시 상기 메모리 액세스 디바이스에 송신하도록 동작 가능함 ―
    를 포함하고,
    상기 로직 다이는 복수의 데이터 수신기들을 포함하고, 이들 각각은 상기 메모리 디바이스 다이들 각각으로부터 대응하는 판독 데이터 신호를 수신하도록 동작 가능하고, 상기 수신기는 상기 수신된 판독 데이터 신호를 복수의 병렬 판독 데이터 비트들로 역직렬화하고 상기 병렬 판독 데이터 비트들을 상기 메모리 액세스 디바이스에 인가하도록 동작 가능한 시스템.
  20. 삭제
  21. 각각이 로직 다이에 연결되는 복수의 적층된 메모리 디바이스 다이들로부터의 판독 데이터를 연결하는 방법으로서,
    상기 로직 다이로부터 상기 메모리 디바이스 다이들 각각에 각각의 판독 스트로브 신호들을 송신하는 단계;
    상기 메모리 디바이스 다이들이 상기 각각의 판독 스트로브 신호를 수신하는 것에 응답하여, 상기 메모리 디바이스 다이들 각각으로부터 상기 로직 다이에 판독 데이터를 송신하는 단계; 및
    상기 판독 데이터가 상기 메모리 디바이스 다이들 각각으로부터 동시에 상기 로직 다이에 의해 수신되게 하기 위해 상기 로직 다이로부터 상기 메모리 디바이스 다이들 각각에 각각의 판독 스트로브 신호들을 송신하는 타이밍을 조정하는 단계
    를 포함하는 방법.
  22. 제21항에 있어서,
    상기 메모리 디바이스 다이들 각각에 각각의 판독 스트로브 신호들을 송신하는 타이밍을 조정하는 단계는 어느 타이밍에서 상기 로직 다이가 상기 판독 데이터를 캡처하게 하는지를 결정하기 위해 트레이닝 시퀀스를 수행하는 단계를 포함하는 방법.
  23. 제22항에 있어서,
    상기 트레이닝 시퀀스는,
    상기 메모리 디바이스 다이들 각각에 상기 판독 스트로브 신호를 반복하여 송신하는 단계 ― 상기 판독 스트로브 신호들은 어떤 범위의 시간에 걸쳐서 상이한 시간에 송신됨 ―;
    상기 메모리 디바이스 다이들 각각에 송신된 상기 판독 스트로브 신호들 각각에 응답하여 상기 로직 다이에서 판독 데이터를 수신하는 단계;
    상기 판독 스트로브 신호들 각각의 어느 타이밍에서 상기 판독 데이터가 상기 메모리 디바이스 다이들 각각으로부터 동시에 상기 로직 다이에 의해 수신되었는지를 결정하는 단계; 및
    그 후 상기 결정된 타이밍을 이용하여 상기 각각의 메모리 디바이스 다이들에 상기 판독 스트로브 신호들 각각을 송신하는 단계
    를 포함하는 방법.
  24. 제21항에 있어서,
    상기 메모리 디바이스 다이들 중 각각의 메모리 디바이스 다이에 상기 판독 스트로브 신호들 각각을 송신하는 타이밍을 조정하는 단계는,
    복수의 직렬 비트들을 갖는 판독 스트로브 신호를 제공하는 단계;
    상기 복수의 직렬 비트들을 복수의 대응하는 병렬 비트들로 변환하기 위해 상기 판독 스트로브 신호를 역직렬화하는 단계; 및
    다른 메모리 디바이스 다이들로부터의 각각의 판독 데이터가 상기 로직 다이에서 수신되는 것과 동시에 상기 판독 데이터가 상기 로직 다이에 의해 수신되게 하도록 조정된 시간에 시작하는 직렬 비트 스트림으로서 상기 각각의 메모리 디바이스 다이들에 상기 비트들 각각을 송신하는 단계
    를 포함하는 방법.
  25. 제21항에 있어서,
    클록 신호에 응답하여 상기 메모리 디바이스 다이들 각각으로부터 상기 각각의 판독 데이터를 캡처하는 단계를 더 포함하고, 상기 메모리 디바이스 다이들 모두로부터 상기 각각의 판독 데이터를 캡처하기 위해 동일한 클록 신호가 이용되는 방법.
  26. 메모리 시스템으로서,
    복수의 메모리 셀들을 포함하는 복수의 적층된 메모리 디바이스 다이들(stacked memory device dice); 및
    복수의 도체들을 통하여 상기 메모리 디바이스 다이들에 연결된 로직 다이(logic die) ― 상기 로직 다이는 상기 메모리 디바이스 다이들에 데이터를 기입하고 상기 메모리 디바이스 다이들로부터 데이터를 판독하도록 동작 가능하고, 상기 로직 다이는 적어도 하나의 신호가 상기 메모리 디바이스 다이들 각각으로부터 상기 로직 다이에 의해 수신되는 타이밍을 제어하도록 동작 가능한 타이밍 정정 시스템을 포함함 ―
    를 포함하고,
    상기 적어도 하나의 신호는 제1 데이터 신호 및 제2 데이터 신호를 포함하고, 상기 타이밍 정정 시스템은 상기 제1 데이터 신호 및 상기 제2 데이터 신호가 동시에 상기 로직 다이에 제공되게 하도록 동작가능한 메모리 시스템.
  27. 메모리 시스템으로서,
    복수의 메모리 셀들을 포함하는 복수의 적층된 메모리 디바이스 다이들(stacked memory device dice); 및
    복수의 도체들을 통하여 상기 메모리 디바이스 다이들에 연결된 로직 다이(logic die) ― 상기 로직 다이는 상기 메모리 디바이스 다이들에 데이터를 기입하고 상기 메모리 디바이스 다이들로부터 데이터를 판독하도록 동작 가능하고, 상기 로직 다이는 적어도 하나의 신호가 상기 메모리 디바이스 다이들 각각으로부터 상기 로직 다이에 의해 수신되는 타이밍을 제어하도록 동작 가능한 타이밍 정정 시스템을 포함함 ―
    를 포함하고,
    상기 복수의 적층된 메모리 디바이스 다이들은 병렬로 상기 로직 다이에 연결되는 메모리 시스템.
KR1020117001535A 2008-07-21 2009-07-09 적층된 메모리 디바이스 다이들을 이용하는 메모리 시스템 및 방법, 및 그 메모리 시스템을 이용하는 시스템 KR101288179B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/176,951 US7855931B2 (en) 2008-07-21 2008-07-21 Memory system and method using stacked memory device dice, and system using the memory system
US12/176,951 2008-07-21
PCT/US2009/050155 WO2010011503A2 (en) 2008-07-21 2009-07-09 Memory system and method using stacked memory device dice, and system using the memory system

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020137010171A Division KR101364348B1 (ko) 2008-07-21 2009-07-09 적층된 메모리 디바이스 다이들을 이용하는 메모리 시스템 및 방법, 및 그 메모리 시스템을 이용하는 시스템

Publications (2)

Publication Number Publication Date
KR20110033234A KR20110033234A (ko) 2011-03-30
KR101288179B1 true KR101288179B1 (ko) 2013-07-19

Family

ID=41530191

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020137010171A KR101364348B1 (ko) 2008-07-21 2009-07-09 적층된 메모리 디바이스 다이들을 이용하는 메모리 시스템 및 방법, 및 그 메모리 시스템을 이용하는 시스템
KR1020117001535A KR101288179B1 (ko) 2008-07-21 2009-07-09 적층된 메모리 디바이스 다이들을 이용하는 메모리 시스템 및 방법, 및 그 메모리 시스템을 이용하는 시스템

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020137010171A KR101364348B1 (ko) 2008-07-21 2009-07-09 적층된 메모리 디바이스 다이들을 이용하는 메모리 시스템 및 방법, 및 그 메모리 시스템을 이용하는 시스템

Country Status (7)

Country Link
US (5) US7855931B2 (ko)
EP (1) EP2319044B1 (ko)
JP (1) JP5413690B2 (ko)
KR (2) KR101364348B1 (ko)
CN (1) CN102099861B (ko)
TW (1) TWI426512B (ko)
WO (1) WO2010011503A2 (ko)

Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9229887B2 (en) * 2008-02-19 2016-01-05 Micron Technology, Inc. Memory device with network on chip methods, apparatus, and systems
US8521979B2 (en) 2008-05-29 2013-08-27 Micron Technology, Inc. Memory systems and methods for controlling the timing of receiving read data
US7979757B2 (en) 2008-06-03 2011-07-12 Micron Technology, Inc. Method and apparatus for testing high capacity/high bandwidth memory devices
US8289760B2 (en) 2008-07-02 2012-10-16 Micron Technology, Inc. Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes
US7855931B2 (en) 2008-07-21 2010-12-21 Micron Technology, Inc. Memory system and method using stacked memory device dice, and system using the memory system
US8756486B2 (en) 2008-07-02 2014-06-17 Micron Technology, Inc. Method and apparatus for repairing high capacity/high bandwidth memory devices
US7978721B2 (en) 2008-07-02 2011-07-12 Micron Technology Inc. Multi-serial interface stacked-die memory architecture
US8127204B2 (en) 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
US8086913B2 (en) 2008-09-11 2011-12-27 Micron Technology, Inc. Methods, apparatus, and systems to repair memory
US8254191B2 (en) 2008-10-30 2012-08-28 Micron Technology, Inc. Switched interface stacked-die memory architecture
JP5595708B2 (ja) 2009-10-09 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその調整方法並びにデータ処理システム
JP2011081732A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びその調整方法並びにデータ処理システム
US9123552B2 (en) * 2010-03-30 2015-09-01 Micron Technology, Inc. Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
US8400808B2 (en) 2010-12-16 2013-03-19 Micron Technology, Inc. Phase interpolators and push-pull buffers
JP2012146377A (ja) * 2011-01-14 2012-08-02 Elpida Memory Inc 半導体装置
US8554991B2 (en) 2011-02-09 2013-10-08 Avago Technologies General Ip (Singapore) Pte. Ltd. High speed interface for dynamic random access memory (DRAM)
US9213054B2 (en) 2011-03-14 2015-12-15 Rambus Inc. Methods and apparatus for testing inaccessible interface circuits in a semiconductor device
US9164679B2 (en) 2011-04-06 2015-10-20 Patents1, Llc System, method and computer program product for multi-thread operation involving first memory of a first memory class and second memory of a second memory class
US9170744B1 (en) 2011-04-06 2015-10-27 P4tents1, LLC Computer program product for controlling a flash/DRAM/embedded DRAM-equipped system
US9176671B1 (en) 2011-04-06 2015-11-03 P4tents1, LLC Fetching data between thread execution in a flash/DRAM/embedded DRAM-equipped system
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9158546B1 (en) 2011-04-06 2015-10-13 P4tents1, LLC Computer program product for fetching from a first physical memory between an execution of a plurality of threads associated with a second physical memory
JP6054017B2 (ja) * 2011-07-13 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
US9417754B2 (en) 2011-08-05 2016-08-16 P4tents1, LLC User interface system, method, and computer program product
JP2013058277A (ja) * 2011-09-07 2013-03-28 Renesas Electronics Corp 半導体装置
TW201342375A (zh) * 2011-11-25 2013-10-16 Mosaid Technologies Inc 使用堆疊記憶體裝置晶粒之記憶體系統及方法
US8599595B1 (en) 2011-12-13 2013-12-03 Michael C. Stephens, Jr. Memory devices with serially connected signals for stacked arrangements
US9472284B2 (en) * 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system
US9417685B2 (en) * 2013-01-07 2016-08-16 Micron Technology, Inc. Power management
US9679615B2 (en) 2013-03-15 2017-06-13 Micron Technology, Inc. Flexible memory system with a controller and a stack of memory
US10956044B2 (en) * 2013-05-16 2021-03-23 Advanced Micro Devices, Inc. Memory system with region-specific memory access scheduling
US9171597B2 (en) 2013-08-30 2015-10-27 Micron Technology, Inc. Apparatuses and methods for providing strobe signals to memories
US9524013B2 (en) * 2014-04-16 2016-12-20 International Business Machines Corporation System interconnect dynamic scaling by lane width and operating frequency balancing
KR102192546B1 (ko) 2014-04-22 2020-12-18 에스케이하이닉스 주식회사 반도체 메모리 장치
US9652415B2 (en) * 2014-07-09 2017-05-16 Sandisk Technologies Llc Atomic non-volatile memory data transfer
US9904621B2 (en) 2014-07-15 2018-02-27 Sandisk Technologies Llc Methods and systems for flash buffer sizing
US9645744B2 (en) 2014-07-22 2017-05-09 Sandisk Technologies Llc Suspending and resuming non-volatile memory operations
US9558139B2 (en) 2014-08-18 2017-01-31 International Business Machines Corporation System interconnect dynamic scaling handshake using spare bit-lane
US9436397B2 (en) 2014-09-23 2016-09-06 Sandisk Technologies Llc. Validating the status of memory operations
US9330749B1 (en) * 2014-10-21 2016-05-03 Xilinx, Inc. Dynamic selection of output delay in a memory control device
US9558125B2 (en) 2014-10-27 2017-01-31 Sandisk Technologies Llc Processing of un-map commands to enhance performance and endurance of a storage device
US9753649B2 (en) 2014-10-27 2017-09-05 Sandisk Technologies Llc Tracking intermix of writes and un-map commands across power cycles
US9952978B2 (en) 2014-10-27 2018-04-24 Sandisk Technologies, Llc Method for improving mixed random performance in low queue depth workloads
US9817752B2 (en) 2014-11-21 2017-11-14 Sandisk Technologies Llc Data integrity enhancement to protect against returning old versions of data
US9824007B2 (en) 2014-11-21 2017-11-21 Sandisk Technologies Llc Data integrity enhancement to protect against returning old versions of data
US9842633B2 (en) * 2014-12-11 2017-12-12 Micron Technology, Inc. Tracking and correction of timing signals
US9652430B2 (en) * 2015-02-10 2017-05-16 Nxp Usa, Inc. Configurable serial and pulse width modulation interface
US9647697B2 (en) 2015-03-16 2017-05-09 Sandisk Technologies Llc Method and system for determining soft information offsets
KR102373543B1 (ko) * 2015-04-08 2022-03-11 삼성전자주식회사 멀티칩 패키지에서 온도 편차를 이용하여 동작 제어하는 방법 및 장치
US9772796B2 (en) 2015-04-09 2017-09-26 Sandisk Technologies Llc Multi-package segmented data transfer protocol for sending sub-request to multiple memory portions of solid-state drive using a single relative memory address
US9864545B2 (en) 2015-04-14 2018-01-09 Sandisk Technologies Llc Open erase block read automation
US9753653B2 (en) 2015-04-14 2017-09-05 Sandisk Technologies Llc High-priority NAND operations management
US10372529B2 (en) 2015-04-20 2019-08-06 Sandisk Technologies Llc Iterative soft information correction and decoding
US9778878B2 (en) 2015-04-22 2017-10-03 Sandisk Technologies Llc Method and system for limiting write command execution
US9685219B2 (en) 2015-05-13 2017-06-20 Samsung Electronics Co., Ltd. Semiconductor memory device for deconcentrating refresh commands and system including the same
US9870149B2 (en) 2015-07-08 2018-01-16 Sandisk Technologies Llc Scheduling operations in non-volatile memory devices using preference values
KR102056139B1 (ko) * 2015-07-13 2019-12-16 후지필름 가부시키가이샤 패턴 구조의 처리 방법, 전자 디바이스의 제조 방법 및 패턴 구조의 붕괴 억제용 처리액
US9715939B2 (en) 2015-08-10 2017-07-25 Sandisk Technologies Llc Low read data storage management
US10228990B2 (en) 2015-11-12 2019-03-12 Sandisk Technologies Llc Variable-term error metrics adjustment
US10126970B2 (en) 2015-12-11 2018-11-13 Sandisk Technologies Llc Paired metablocks in non-volatile storage device
US9837146B2 (en) 2016-01-08 2017-12-05 Sandisk Technologies Llc Memory system temperature management
US10732856B2 (en) 2016-03-03 2020-08-04 Sandisk Technologies Llc Erase health metric to rank memory portions
US10481830B2 (en) 2016-07-25 2019-11-19 Sandisk Technologies Llc Selectively throttling host reads for read disturbs in non-volatile memory system
US10067689B1 (en) * 2016-08-29 2018-09-04 Cadence Design Systems, Inc. Method and apparatus for high bandwidth memory read and write data path training
US10381327B2 (en) 2016-10-06 2019-08-13 Sandisk Technologies Llc Non-volatile memory system with wide I/O memory die
US10042702B2 (en) * 2016-11-07 2018-08-07 SK Hynix Inc. Memory device transferring data between master and slave device and semiconductor package including the same
KR20180089239A (ko) * 2017-01-31 2018-08-08 에스케이하이닉스 주식회사 집적회로
JP6784626B2 (ja) * 2017-03-24 2020-11-11 キヤノン株式会社 記録装置、制御方法、及びプログラム
US10825545B2 (en) * 2017-04-05 2020-11-03 Micron Technology, Inc. Memory device loopback systems and methods
US10365325B2 (en) * 2017-08-22 2019-07-30 Micron Technology, Inc. Semiconductor memory device
US10592121B2 (en) * 2017-09-14 2020-03-17 Samsung Electronics Co., Ltd. Quasi-synchronous protocol for large bandwidth memory systems
US10446198B2 (en) 2017-10-02 2019-10-15 Micron Technology, Inc. Multiple concurrent modulation schemes in a memory system
US11403241B2 (en) * 2017-10-02 2022-08-02 Micron Technology, Inc. Communicating data with stacked memory dies
US10725913B2 (en) * 2017-10-02 2020-07-28 Micron Technology, Inc. Variable modulation scheme for memory device access or operation
JP6395919B1 (ja) * 2017-12-13 2018-09-26 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US11004475B2 (en) * 2018-03-28 2021-05-11 Micron Technology, Inc. Methods and apparatuses for aligning read data in a stacked semiconductor device
KR102639154B1 (ko) * 2018-04-16 2024-02-22 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US10388362B1 (en) * 2018-05-08 2019-08-20 Micron Technology, Inc. Half-width, double pumped data path
US10782345B2 (en) * 2018-06-28 2020-09-22 Micron Technology, Inc. Debugging a semiconductor device
US10659215B1 (en) * 2018-09-19 2020-05-19 Xilinx, Inc. Training and tracking of DDR memory interface strobe timing
TWI682404B (zh) * 2018-10-12 2020-01-11 新唐科技股份有限公司 時序校正系統及其方法
US11079946B2 (en) * 2018-10-26 2021-08-03 Micron Technology, Inc. Write training in memory devices
US10777232B2 (en) * 2019-02-04 2020-09-15 Micron Technology, Inc. High bandwidth memory having plural channels
US11194726B2 (en) * 2019-02-25 2021-12-07 Micron Technology, Inc. Stacked memory dice for combined access operations
EP3977452A4 (en) * 2019-05-24 2023-06-21 Intel Corporation TRAINING FOR CHIP SELECT SIGNAL READ OPERATIONS BY STORAGE DEVICES
US11237734B2 (en) * 2019-08-19 2022-02-01 Micron Technology, Inc. High throughput DRAM with distributed column access
US11442525B2 (en) * 2019-08-23 2022-09-13 Micron Technology, Inc. Power management
KR102331023B1 (ko) 2020-03-06 2021-11-26 주식회사 더가든오브내추럴솔루션 까마귀쪽나무 잎 추출물 또는 이로부터 분리된 화합물을 유효성분으로 함유하는 항산화 및 항염증용 화장료 조성물
US11789893B2 (en) * 2020-08-05 2023-10-17 Etron Technology, Inc. Memory system, memory controller and memory chip

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191999B1 (en) * 1997-06-20 2001-02-20 Fujitsu Limited Semiconductor memory device with reduced power consumption
US20020004893A1 (en) * 2000-01-25 2002-01-10 Nai-Shung Chang Feedback system for accomodating different memory module loading
US20060126369A1 (en) * 2004-12-10 2006-06-15 Siva Raghuram Stacked DRAM memory chip for a dual inline memory module (DIMM)
US20060273455A1 (en) * 2005-06-01 2006-12-07 Intel Corporation Electronic packaging including die with through silicon via

Family Cites Families (136)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5263032A (en) 1991-06-27 1993-11-16 Digital Equipment Corporation Computer system operation with corrected read data function
US5179303A (en) 1991-10-24 1993-01-12 Northern Telecom Limited Signal delay apparatus employing a phase locked loop
JPH05265872A (ja) 1992-03-17 1993-10-15 Fujitsu Ltd アクセス制御回路
US5748914A (en) * 1995-10-19 1998-05-05 Rambus, Inc. Protocol for communication with dynamic memory
JP3691170B2 (ja) * 1996-08-30 2005-08-31 株式会社ルネサステクノロジ テスト回路
US5774475A (en) 1996-12-05 1998-06-30 National Semiconductor Corporation Testing scheme that re-uses original stimulus for testing circuitry embedded within a larger circuit
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US6247138B1 (en) 1997-06-12 2001-06-12 Fujitsu Limited Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
US6020760A (en) 1997-07-16 2000-02-01 Altera Corporation I/O buffer circuit with pin multiplexing
JP3270367B2 (ja) 1997-09-29 2002-04-02 エヌイーシーフィールディング株式会社 半導体記憶装置
JPH11213666A (ja) * 1998-01-30 1999-08-06 Mitsubishi Electric Corp 出力回路および同期型半導体記憶装置
US5982684A (en) 1998-05-28 1999-11-09 Intel Corporation Parallel access testing of a memory array
TW440767B (en) 1998-06-02 2001-06-16 Fujitsu Ltd Method of and apparatus for correctly transmitting signals at high speed without waveform distortion
US6181616B1 (en) 1998-09-03 2001-01-30 Micron Technology, Inc. Circuits and systems for realigning data output by semiconductor testers to packet-based devices under test
US6177807B1 (en) * 1999-05-28 2001-01-23 International Business Machines Corporation High frequency valid data strobe
US6401213B1 (en) 1999-07-09 2002-06-04 Micron Technology, Inc. Timing circuit for high speed memory
JP4216415B2 (ja) 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
JP4342654B2 (ja) 1999-10-12 2009-10-14 富士通マイクロエレクトロニクス株式会社 遅延回路および半導体集積回路
JP2001236797A (ja) * 1999-12-17 2001-08-31 Fujitsu Ltd 自己試験回路及びそれを内蔵するメモリデバイス
TW466394B (en) * 2000-01-04 2001-12-01 Via Tech Inc Terminated circuit module and computer system using the same
JP2001195899A (ja) * 2000-01-06 2001-07-19 Mitsubishi Electric Corp 半導体記憶装置
TW587252B (en) 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
DE10002130A1 (de) 2000-01-19 2001-08-02 Infineon Technologies Ag Verfahren und Vorrichtung zum wechselweisen Betreiben eines Schreib-Lese-Speichers im Ein-Speicher-Betriebsmodus und im verschränkten Mehr-Speicher-Betriebsmodus
US6329859B1 (en) 2000-03-23 2001-12-11 Bitblitz Communications, Inc. N-way circular phase interpolator for generating a signal having arbitrary phase
US7168005B2 (en) * 2000-09-14 2007-01-23 Cadence Design Systems, Inc. Programable multi-port memory BIST with compact microcode
US20030120858A1 (en) 2000-09-15 2003-06-26 Matrix Semiconductor, Inc. Memory devices and methods for use therewith
US6574626B1 (en) * 2000-09-29 2003-06-03 Agilent Technologies, Inc. Method and apparatus for administration of extended memory
JP4056213B2 (ja) 2000-11-06 2008-03-05 日本電気株式会社 位相差信号発生回路並びにこれを用いた多相クロック発生回路及び集積回路
US7113507B2 (en) 2000-11-22 2006-09-26 Silicon Image Method and system for communicating control information via out-of-band symbols
US6418068B1 (en) 2001-01-19 2002-07-09 Hewlett-Packard Co. Self-healing memory
US20020100231A1 (en) 2001-01-26 2002-08-01 Miller Robert J. Textured laminate flooring
US6714476B2 (en) * 2001-02-15 2004-03-30 Ibm Corporation Memory array with dual wordline operation
TW483258B (en) 2001-02-22 2002-04-11 Realtek Semiconductor Corp Phase interpolating circuit and the apparatus composed of phase interpolating circuits for generating phase interpolating signal
US6658523B2 (en) * 2001-03-13 2003-12-02 Micron Technology, Inc. System latency levelization for read data
US6417695B1 (en) 2001-03-15 2002-07-09 Micron Technology, Inc. Antifuse reroute of dies
JP2003014819A (ja) 2001-07-03 2003-01-15 Matsushita Electric Ind Co Ltd 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法
JP4437519B2 (ja) 2001-08-23 2010-03-24 スパンション エルエルシー 多値セルメモリ用のメモリコントローラ
US6938133B2 (en) * 2001-09-28 2005-08-30 Hewlett-Packard Development Company, L.P. Memory latency and bandwidth optimizations
US6889334B1 (en) 2001-10-02 2005-05-03 Advanced Micro Devices, Inc. Multimode system for calibrating a data strobe delay for a memory read operation
DE10163653A1 (de) * 2001-12-21 2003-07-03 Bosch Gmbh Robert Vorrichtung für ein Radarsystem
US7203259B2 (en) 2002-01-02 2007-04-10 Intel Corporation Phase interpolator
US7197101B2 (en) 2002-01-02 2007-03-27 Intel Corporation Phase interpolator based clock recovering
US6650157B2 (en) 2002-01-11 2003-11-18 Sun Microsystems, Inc. Using a push/pull buffer to improve delay locked loop performance
JP4004811B2 (ja) * 2002-02-06 2007-11-07 株式会社東芝 不揮発性半導体記憶装置
JP2003303139A (ja) 2002-04-09 2003-10-24 Nec Corp 冗長メモリモジュールおよびメモリコントローラ
US7171596B2 (en) 2002-09-11 2007-01-30 Infineon Technologies Ag Circuit and method for testing embedded DRAM circuits through direct access mode
US7035150B2 (en) * 2002-10-31 2006-04-25 Infineon Technologies Ag Memory device with column select being variably delayed
US20040098545A1 (en) 2002-11-15 2004-05-20 Pline Steven L. Transferring data in selectable transfer modes
JP4274811B2 (ja) 2003-02-17 2009-06-10 株式会社ルネサステクノロジ 同期型半導体記憶装置
JP4291596B2 (ja) * 2003-02-26 2009-07-08 株式会社ルネサステクノロジ 半導体集積回路の試験装置およびそれを用いた半導体集積回路の製造方法
JP4419049B2 (ja) 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4627411B2 (ja) 2003-05-20 2011-02-09 ルネサスエレクトロニクス株式会社 メモリ装置及びメモリのエラー訂正方法
US7184916B2 (en) * 2003-05-20 2007-02-27 Cray Inc. Apparatus and method for testing memory cards
US7447950B2 (en) 2003-05-20 2008-11-04 Nec Electronics Corporation Memory device and memory error correction method
US7061273B2 (en) * 2003-06-06 2006-06-13 Rambus Inc. Method and apparatus for multi-mode driver
TWI252494B (en) 2003-06-11 2006-04-01 Samsung Electronics Co Ltd Memory system with reduced pin count
JP2005025827A (ja) 2003-06-30 2005-01-27 Toshiba Corp 半導体集積回路装置およびそのエラー検知訂正方法
JP2005033958A (ja) 2003-07-10 2005-02-03 Fuji Electric Fa Components & Systems Co Ltd 直流電動機の速度制御装置
US7323917B2 (en) 2003-09-15 2008-01-29 Texas Instruments Incorporated Method and apparatus for synthesizing a clock signal having a frequency near the frequency of a source clock signal
US20050071707A1 (en) 2003-09-30 2005-03-31 Hampel Craig E. Integrated circuit with bi-modal data strobe
KR100965196B1 (ko) * 2003-10-24 2010-06-24 마이크로칩 테크놀로지 인코포레이티드 스택 메모리로의 고속 액세스를 위한 방법 및 시스템
US7009872B2 (en) 2003-12-22 2006-03-07 Hewlett-Packard Development Company, L.P. MRAM storage device
JP2005191083A (ja) 2003-12-24 2005-07-14 Fujitsu Ltd 半導体集積回路および半導体集積回路の配線評価方法
US7243489B2 (en) 2004-01-13 2007-07-17 Arvin Technologies, Inc. Method and apparatus for monitoring engine performance as a function of soot accumulation in a filter
KR20050079563A (ko) 2004-02-06 2005-08-10 삼성전자주식회사 응답 지연 시간을 단축시킨 버스 시스템
US7107424B1 (en) 2004-03-25 2006-09-12 Emc Corporation Memory read strobe pulse optimization training system
JP4451189B2 (ja) 2004-04-05 2010-04-14 株式会社アドバンテスト 試験装置、位相調整方法、及びメモリコントローラ
JP2005353168A (ja) 2004-06-10 2005-12-22 Canon Inc メモリインターフェース回路及びメモリインターフェース方法
GB0413071D0 (en) 2004-06-12 2004-07-14 Texas Instruments Ltd Triangulating phase interpolator
US20050289435A1 (en) 2004-06-29 2005-12-29 Mulla Dean A Fast approximate DINV calculation in parallel with coupled ECC generation or correction
KR100630343B1 (ko) 2004-07-14 2006-09-29 삼성전자주식회사 아날로그 위상 보간 기술을 이용한 클록 데이터 복원 회로및 그 동작 방법
US7330370B2 (en) 2004-07-20 2008-02-12 Unity Semiconductor Corporation Enhanced functionality in a two-terminal memory array
US7389375B2 (en) * 2004-07-30 2008-06-17 International Business Machines Corporation System, method and storage medium for a multi-mode memory buffer device
US7539800B2 (en) 2004-07-30 2009-05-26 International Business Machines Corporation System, method and storage medium for providing segment level sparing
DE602004014371D1 (de) 2004-09-10 2008-07-24 St Microelectronics Srl Speicher mit eingebauter Fehlerkorrekturkode-Einrichtung
JP4444770B2 (ja) 2004-09-14 2010-03-31 シャープ株式会社 メモリ装置
US7135905B2 (en) 2004-10-12 2006-11-14 Broadcom Corporation High speed clock and data recovery system
US7464241B2 (en) 2004-11-22 2008-12-09 Intel Corporation Memory transaction burst operation and memory components supporting temporally multiplexed error correction coding
JP2008054696A (ja) 2004-12-13 2008-03-13 Data Art:Kk ビデオスロットマシンの操作液晶ボタン
JP4309368B2 (ja) 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置
JP2006277872A (ja) * 2005-03-30 2006-10-12 Elpida Memory Inc 半導体記憶装置及びそのテスト方法
US20060223012A1 (en) 2005-03-30 2006-10-05 Konica Minolta Medical & Graphic, Inc. Thermal processing method of silver salt photothermographic dry imaging material
US7205811B2 (en) 2005-03-31 2007-04-17 Agere Systems Inc. Methods and apparatus for maintaining desired slope of clock edges in a phase interpolator using an adjustable bias
US7296195B2 (en) * 2005-05-02 2007-11-13 Credence Systems Corporation Bit synchronization for high-speed serial device testing
TWI289851B (en) 2005-05-04 2007-11-11 Univ Tsinghua Semiconductor memory and method of correcting errors for the same
US8619452B2 (en) 2005-09-02 2013-12-31 Google Inc. Methods and apparatus of stacking DRAMs
US7562271B2 (en) 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
US7631245B2 (en) 2005-09-26 2009-12-08 Sandisk Il Ltd. NAND flash memory controller exporting a NAND interface
US7464225B2 (en) 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
JP4790386B2 (ja) 2005-11-18 2011-10-12 エルピーダメモリ株式会社 積層メモリ
US7802169B2 (en) 2005-12-12 2010-09-21 Mediatek Inc. Error correction devices and correction methods
US20070153951A1 (en) 2005-12-29 2007-07-05 Lim Chee H Phase interpolation for phase-locked loops
WO2007095080A2 (en) * 2006-02-09 2007-08-23 Metaram, Inc. Memory circuit system and method
JP4828251B2 (ja) 2006-02-22 2011-11-30 エルピーダメモリ株式会社 積層型半導体記憶装置及びその制御方法
US8185711B2 (en) * 2006-05-16 2012-05-22 Samsung Electronics Co., Ltd. Memory module, a memory system including a memory controller and a memory module and methods thereof
JP4267002B2 (ja) 2006-06-08 2009-05-27 エルピーダメモリ株式会社 コントローラ及びメモリを備えるシステム
EP2487794A3 (en) 2006-08-22 2013-02-13 Mosaid Technologies Incorporated Modular command structure for memory and memory system
JP4245180B2 (ja) 2006-10-30 2009-03-25 エルピーダメモリ株式会社 積層メモリ
US7694031B2 (en) 2006-10-31 2010-04-06 Globalfoundries Inc. Memory controller including a dual-mode memory interconnect
JP2008140220A (ja) 2006-12-04 2008-06-19 Nec Corp 半導体装置
JP5616636B2 (ja) * 2006-12-14 2014-10-29 ラムバス・インコーポレーテッド マルチダイメモリ素子
US8110899B2 (en) 2006-12-20 2012-02-07 Intel Corporation Method for incorporating existing silicon die into 3D integrated stack
US8737451B2 (en) 2007-03-09 2014-05-27 Qualcomm Incorporated MMSE MUD in 1x mobiles
US7984355B2 (en) 2007-04-09 2011-07-19 Qimonda Ag Memory module with ranks of memory chips
WO2008131058A2 (en) 2007-04-17 2008-10-30 Rambus Inc. Hybrid volatile and non-volatile memory device
US20080270842A1 (en) 2007-04-26 2008-10-30 Jenchang Ho Computer operating system handling of severe hardware errors
US8018295B2 (en) 2007-06-08 2011-09-13 Nec Corporation Modulation device and pulse wave generation device
US7921264B2 (en) 2007-06-27 2011-04-05 International Business Machines Corporation Dual-mode memory chip for high capacity memory subsystem
US20090016130A1 (en) * 2007-07-12 2009-01-15 Manfred Menke Memory device and method of testing a memory device
US7688652B2 (en) 2007-07-18 2010-03-30 Mosaid Technologies Incorporated Storage of data in memory via packet strobing
US8356138B1 (en) 2007-08-20 2013-01-15 Xilinx, Inc. Methods for implementing programmable memory controller for distributed DRAM system-in-package (SiP)
US20090091968A1 (en) 2007-10-08 2009-04-09 Stefan Dietrich Integrated circuit including a memory having a data inversion circuit
EP2223227B1 (en) 2007-10-22 2013-02-27 Rambus Inc. Low-power source-synchronous signaling
KR101396366B1 (ko) 2007-10-22 2014-05-20 삼성전자주식회사 선형 디지털 위상 보간기 및 이를 구비하는 세미 디지털지연동기루프
US8175207B2 (en) 2007-12-12 2012-05-08 Applied Micro Circuits Corporation ISI pattern-weighted early-late phase detector with jitter correction
US20090196093A1 (en) 2008-01-31 2009-08-06 Qimonda Ag Stacked die memory
US7924637B2 (en) 2008-03-31 2011-04-12 Advanced Micro Devices, Inc. Method for training dynamic random access memory (DRAM) controller timing delays
US9252758B2 (en) 2008-04-08 2016-02-02 Realtek Semiconductor Corporation Multi-phase phase interpolator
US8521979B2 (en) 2008-05-29 2013-08-27 Micron Technology, Inc. Memory systems and methods for controlling the timing of receiving read data
US7979757B2 (en) 2008-06-03 2011-07-12 Micron Technology, Inc. Method and apparatus for testing high capacity/high bandwidth memory devices
US7710144B2 (en) * 2008-07-01 2010-05-04 International Business Machines Corporation Controlling for variable impedance and voltage in a memory system
US8289760B2 (en) * 2008-07-02 2012-10-16 Micron Technology, Inc. Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes
US7855931B2 (en) * 2008-07-21 2010-12-21 Micron Technology, Inc. Memory system and method using stacked memory device dice, and system using the memory system
US8756486B2 (en) 2008-07-02 2014-06-17 Micron Technology, Inc. Method and apparatus for repairing high capacity/high bandwidth memory devices
US8103928B2 (en) 2008-08-04 2012-01-24 Micron Technology, Inc. Multiple device apparatus, systems, and methods
US8127204B2 (en) 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
US7872936B2 (en) 2008-09-17 2011-01-18 Qimonda Ag System and method for packaged memory
KR20100037427A (ko) 2008-10-01 2010-04-09 삼성전자주식회사 Ａｃ 커플링 위상 보간기 및 이 장치를 이용하는 지연 고정루프
KR20100072704A (ko) 2008-12-22 2010-07-01 삼성전자주식회사 칼럼 어드레스 스트로브 기입 레이턴시에 의해 제어되는 지연동기 루프 회로
TWI420818B (zh) 2009-03-10 2013-12-21 Realtek Semiconductor Corp 避免在相位內插電路中時鐘切換造成脈衝的方法及裝置
US8063683B2 (en) 2009-06-08 2011-11-22 Integrated Device Technology, Inc. Low power clock and data recovery phase interpolator
US8258837B2 (en) 2009-12-17 2012-09-04 Intel Corporation Controlled clock phase generation
KR101079209B1 (ko) 2010-04-28 2011-11-03 주식회사 하이닉스반도체 반도체 시스템의 데이터 송수신 장치 및 방법
WO2012060097A1 (ja) 2010-11-02 2012-05-10 日本電気株式会社 メモリモジュールおよびメモリシステム
US8400808B2 (en) 2010-12-16 2013-03-19 Micron Technology, Inc. Phase interpolators and push-pull buffers
US9171597B2 (en) 2013-08-30 2015-10-27 Micron Technology, Inc. Apparatuses and methods for providing strobe signals to memories

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191999B1 (en) * 1997-06-20 2001-02-20 Fujitsu Limited Semiconductor memory device with reduced power consumption
US20020004893A1 (en) * 2000-01-25 2002-01-10 Nai-Shung Chang Feedback system for accomodating different memory module loading
US20060126369A1 (en) * 2004-12-10 2006-06-15 Siva Raghuram Stacked DRAM memory chip for a dual inline memory module (DIMM)
US20060273455A1 (en) * 2005-06-01 2006-12-07 Intel Corporation Electronic packaging including die with through silicon via

Also Published As

Publication number Publication date
US20140337570A1 (en) 2014-11-13
KR20110033234A (ko) 2011-03-30
US20110075497A1 (en) 2011-03-31
US8010866B2 (en) 2011-08-30
WO2010011503A2 (en) 2010-01-28
KR101364348B1 (ko) 2014-02-18
US8533416B2 (en) 2013-09-10
CN102099861B (zh) 2016-06-01
EP2319044A2 (en) 2011-05-11
JP5413690B2 (ja) 2014-02-12
TWI426512B (zh) 2014-02-11
CN102099861A (zh) 2011-06-15
US20100014364A1 (en) 2010-01-21
US7855931B2 (en) 2010-12-21
JP2011528837A (ja) 2011-11-24
TW201009835A (en) 2010-03-01
US8793460B2 (en) 2014-07-29
US20110296227A1 (en) 2011-12-01
US20130346722A1 (en) 2013-12-26
WO2010011503A3 (en) 2010-04-15
EP2319044B1 (en) 2014-04-16
US9275698B2 (en) 2016-03-01
KR20130050388A (ko) 2013-05-15
EP2319044A4 (en) 2011-08-31

Similar Documents

Publication Publication Date Title
KR101288179B1 (ko) 적층된 메모리 디바이스 다이들을 이용하는 메모리 시스템 및 방법, 및 그 메모리 시스템을 이용하는 시스템
US10360959B2 (en) Adjusting instruction delays to the latch path in DDR5 DRAM
CN113553277B (zh) 一种ddr5 sdram的高吞吐率、低延迟phy接口电路装置
US20230236970A1 (en) Memory module with local synchronization and method of operation
US9754650B2 (en) Memory device and system supporting command bus training, and operating method thereof
US8321779B2 (en) Semiconductor device and method for operating the same
TWI399757B (zh) 半導體記憶體裝置及用於操作其之方法
US10943625B2 (en) Memory device with write data bus control
US11914888B2 (en) Memory component with input/output data rate alignment
CN110633229A (zh) 用于高带宽存储器通道的dimm
US9330034B2 (en) Levelization of memory interface for communicating with multiple memory devices
US6504767B1 (en) Double data rate memory device having output data path with different number of latches
US20220059154A1 (en) Signal skew in source-synchronous system
US20230326504A1 (en) Semiconductor devices capable of performing write training without read training, and memory system including the same
US20220358061A1 (en) Unmatched architecture compensation via digital component delay
CN117672282A (zh) 电子装置及其操作方法以及存储器装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
A107 Divisional application of patent
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160617

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180628

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190710

Year of fee payment: 7